DE102015106723B4 - Package mit einem Bauelementchip und Verfahren zur Herstellung eines Packages - Google Patents

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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
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Abstract

Package, das Folgendes aufweist:
einen Bauelementchip (22), der Folgendes aufweist:
ein Metallpföstchen (50) an einer Oberseite des Bauelementchips (22); und
eine Lötregion (54) aus einem Lot an einer Seitenwand des Metallpföstchens (50);
ein Vergussmaterial (76), das den Bauelementchip (22)umgibt, wobei eine Oberseite des Vergussmaterials (76) bündig mit einer Oberseite des Bauelementchips (22) ist;
eine dielektrische Schicht (78), die das Vergussmaterial (76) und den Bauelementchip (22) überlappt, wobei eine Unterseite der dielektrischen Schicht (78) eine Oberseite des Bauelementchips (22) und eine Oberseite des Vergussmaterials (76) kontaktiert; und
eine Umverteilungsleitung (80) , die sich in die dielektrische Schicht (78) erstreckt, um elektrisch mit dem Metallpföstchen (50) gekoppelt zu werden.

Description

  • HINTERGRUND
  • Im Zuge des Fortschritts auf dem Gebiet der Halbleitertechnik werden Halbleiterchips zunehmend kleiner. Gleichzeitig müssen mehr Funktionen in die Halbleiterchips integriert werden. Dementsprechend müssen bei den Halbleiterchips zunehmend größere Anzahlen von E/A-Kontaktinseln auf kleinere Flächen gepackt werden, und die Dichte der E/A-Kontaktinseln nimmt im Lauf der Zeit rasch zu. Infolge dessen wird die Verkapselung der Halbleiterchips immer schwieriger, wodurch die Produktionsausbeute der Kapseln sinkt.
  • Herkömmliche Package-Techniken lassen sich in zwei Kategorien unterteilen. In der ersten Kategorie werden die Chips auf einem Wafer gekapselt, bevor sie zersägt werden. Diese Verkapselungstechnik hat einige vorteilhafte Merkmale, wie zum Beispiel ein größerer Durchsatz und geringere Kosten. Des Weiteren wird weniger Unterfüllung oder Vergussmasse benötigt. Jedoch hat diese Verkapselungstechnik auch Nachteile. Da die Chips immer kleiner werden und die jeweiligen Packages nur Fan-in-Packages sein können, sind die E/A-Kontaktinseln jedes Chips auf eine Region direkt über der Oberfläche des jeweiligen Chips beschränkt. Durch die begrenzten Flächen der Chips ist aufgrund der Beschränkung des Mittenabstands der E/A-Kontaktinseln die Anzahl der E/A-Kontaktinseln begrenzt. Wenn der Mittenabstand der Kontaktinseln verkleinert werden soll, so können Lotbrücken entstehen. Des Weiteren müssen Lotperlen wegen der Notwendigkeit einer festen Perlengröße eine bestimmte Größe aufweisen, was wiederum die Anzahl der Lotperlen begrenzt, die auf der Oberfläche eines Chips gepackt werden können.
  • In der anderen Verkapselungskategorie werden Chips von Wafern abgesägt, bevor sie gekapselt werden. Ein vorteilhaftes Merkmal dieser Verkapselungstechnik ist die Möglichkeit des Ausbildens von Fan-out-Packages, was bedeutet, dass die E/A-Kontaktinseln auf einem Chip auf eine größere Fläche als der Chip umverteilt werden können, so dass die Anzahl der E/A-Kontaktinseln, die auf die Oberflächen der Chips gepackt werden können, vergrößert werden kann. Ein weiteres vorteilhaftes Merkmal dieser Verkapselungstechnik ist, dass „Known-good-Dies“ gekapselt und defekte Chips aussortiert werden, so dass keine Mühen und Kosten auf defekte Chips vergeudet werden.
  • Ein Package mit einem Bauelementchip ist aus US 2014/0 252 646 A1 bekannt, wobei der Bauelementchip ein Metallpföstchen an einer Oberseite des Bauelementchips aufweist. Halbleitbauelemente mit Metallpföstchen wurden in US 2001/0 015 439 A1 , US 2011/0121 295 A1 , US 2011/0298 137 A1 und DE 10 2011 001 405 A1 ebenfalls offenbart. Schließlich offenbart JP 2014 - 203 963 A ein Substrat, das ein Metallpföstchen mit einem Lötmittel aufweist.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung besser verständlich zu machen.
    • Die 1 bis 3 veranschaulichen die Querschnittsansichten von Zwischenstufen bei der Bildung von Bauelementchips gemäß einigen Ausführungsformen;
    • Die 4 bis 18 veranschaulichen die Querschnittsansichten und eine perspektivische Ansicht von Zwischenstufen bei der Verkapselung von Bauelementchips gemäß einigen Ausführungsformen;
    • Die 19 bis 21 sind Querschnittsansichten der Packages gemäß einigen Ausführungsformen; und
    • 22 ist ein Prozessfluss des in den 1 bis 18 gezeigten Verkapselungsprozesses.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, und sie sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet werden, und können auch Ausführungsformen enthalten, bei denen weitere Merkmale zwischen den ersten und zweiten Merkmalen ausgebildet sein können, so dass die ersten und zweiten Merkmale möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugszahlen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und sieht nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen des Bauelements im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • Ein Package und das Verfahren zum Ausbilden desselben werden gemäß verschiedenen beispielhaften Ausführungsformen bereitgestellt. Es werden die Zwischenstufen zum Ausbilden des Package veranschaulicht. Es werden die Variationen der Ausführungsformen besprochen. In all den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden die gleichen Bezugszahlen zum Bezeichnen gleicher Elemente verwendet.
  • Die 1 bis 18 veranschaulichen die Querschnittsansichten von Zwischenstufen bei der Herstellung von Integrated Fan-Out (InFO)-Strukturen gemäß einigen Ausführungsformen. Die in den 1 bis 18 gezeigten Schritte sind außerdem schematisch in dem Prozessfluss 300 veranschaulicht, wie in 22 gezeigt. In der anschließenden Besprechung werden die in den 1 bis 18 gezeigten Prozessschritte unter Bezug auf die Prozessschritte in 22 besprochen.
  • 1 veranschaulicht eine Querschnittsansicht von Wafer 20 gemäß beispielhaften Ausführungsformen. Der Wafer 20 enthält mehrere Halbleiterchips 22. Der Wafer 20 enthält des Weiteren ein Halbleitersubstrat 30, das sich in die Halbleiterchips 22 erstreckt. Das Halbleitersubstrat 30 kann ein Volumensiliziumsubstrat oder ein Silizium-auf-Isolator-Substrat sein. Alternativ kann das Halbleitersubstrat 30 andere Halbleitermaterialien enthalten, einschließlich Gruppe-III-, Gruppe-IV- und Gruppe-V-Elemente. Ein integrierter Schaltkreis 32 wird auf der Fläche 30A des Halbleitersubstrats 30 ausgebildet. Der integrierte Schaltkreis 32 kann Komplementäre Metalloxidhalbleiter (CMOS)-Transistoren enthalten.
  • Die Bauelementchips 22 können des Weiteren ein Zwischenschichtdielektrikum (Inter-Layer Dielectric, ILD) 33 über dem Halbleitersubstrat 30 und eine Interconnect-Struktur 34 über der ILD 33 umfassen. Die Interconnect-Struktur 34 enthält dielektrische Schichten 38 und metallische Leitungen 35 und Durchkontaktierungen 36, die in den dielektrischen Schichten 38 ausgebildet sind. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die dielektrischen Schichten 38 aus dielektrischen Materialien mit niedrigem k-Wert gebildet. Die Dielektrizitätskonstanten (k-Werte) der dielektrischen Materialien mit niedrigem k-Wert können zum Beispiel kleiner als etwa 2,8 oder kleiner als etwa 2,5 sein. Die metallischen Leitungen 35 und die Durchkontaktierungen 36 können aus Kupfer, einer Kupferlegierung oder anderen metallhaltigen leitfähigen Materialien gebildet werden. Die metallischen Leitungen 35 und die Durchkontaktierungen 36 können mittels Single-Damascene- und/oder Dual-Damascene-Prozesse gebildet werden.
  • Die metallischen Kontaktinseln 40 werden über der Interconnect-Struktur 34 ausgebildet und können durch metallische Leitungen 35 und Durchkontaktierungen 36 in der Interconnect-Struktur 34 elektrisch mit dem Schaltkreis 32 gekoppelt sein. Die metallischen Kontaktinseln 40 können Aluminium-Kontaktinseln oder Aluminium-Kupfer-Kontaktinseln sein oder können andere Metalle enthalten. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die metallischen Strukturelemente, die unter der metallischen Kontaktinsel 40 liegen und diese kontaktieren, metallische Leitungen. In alternativen Ausführungsformen sind die metallischen Strukturelemente, die unter den metallischen Kontaktinseln 40 liegen und diese kontaktieren, metallische Durchkontaktierungen.
  • Eine Passivierungsschicht 42 wird ausgebildet, um die Randabschnitte von metallischen Kontaktinseln 40 zu bedecken. Die mittigen Abschnitte aller metallischen Kontaktinsel 40 liegen durch eine Öffnung in der Passivierungsschicht 42 frei. Die Passivierungsschicht 42 kann aus einem nicht-porösen Material gebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Passivierungsschicht 42 eine Verbundschicht, die eine (nicht gezeigte) Siliziumoxidschicht und eine (nicht gezeigte) Siliziumnitridschicht über der Siliziumoxidschicht umfasst. In alternativen Ausführungsformen umfasst die Passivierungsschicht 42 undotiertes Silikatglas (USG), Siliziumoxynitrid und/oder dergleichen. Obgleich eine einzelne Passivierungsschicht 42 gezeigt ist, können auch mehrere Passivierungsschichten vorhanden sein.
  • Die Polymerschicht 46 wird über der Passivierungsschicht 42 ausgebildet und bedeckt die Passivierungsschicht 42. Die Polymerschicht 46 kann ein Polymer, wie zum Beispiel ein Epoxidharz, Polyimid, Benzocyclobuten (BCB), Polybenzoxazol (PBO) und dergleichen umfassen. Die Polymerschicht 46 wird strukturiert, um Öffnungen zu bilden, durch die metallische Kontaktinseln 40 frei liegen.
  • Lötmetallisierungen (Under-Bump Metallurgies, UBM) 48 werden über den metallischen Kontaktinseln 40 ausgebildet. UBMs 48 umfassen erste Abschnitte über der Polymerschicht 46 und zweite Abschnitte, die sich in die Öffnungen in der Polymerschicht 46 und der Passivierungsschicht 42 erstrecken, um elektrisch mit metallischen Kontaktinseln 40 gekoppelt zu werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält jede UBMs 48 eine Titanschicht und eine Keimschicht, die aus Kupfer oder einer Kupferlegierung gebildet wird.
  • Gemäß einigen Ausführungsformen werden Metallpföstchen 50 über den jeweiligen UBMs 48 ausgebildet und enden zusammen mit den jeweiligen UBMs 48. Zum Beispiel sind die Ränder jedes Metallpföstchens 50 auf die entsprechenden Ränder der jeweiligen UBM 48 ausgerichtet. Dementsprechend sind die seitlichen Abmessungen der Metallpföstchen 50 auch gleich den jeweiligen seitlichen Abmessungen der UBMs 48. Die UBMs 48 können auch in physischem Kontakt mit den jeweiligen darüberliegenden Metallpföstchen 50 stehen. In einigen beispielhaften Ausführungsformen werden die Metallpföstchen 50 aus einem Nicht-Lötmaterial gebildet, das nicht in Wiederaufschmelzprozessen zum Schmelzen von Lot schmilzt. Zum Beispiel können die Metallpföstchen 50 aus Kupfer oder einer Kupferlegierung gebildet werden.
  • Lotkappen 54 werden auf den Oberseiten der Metallpföstchen 50 gebildet, wobei die Lotkappen 54 aus einer Sn-Ag-Legierung, einer Sn-Cu-Legierung, einer Sn-Ag-Cu-Legierung oder dergleichen gebildet werden können und bleifreie Lotkappen oder bleihaltige Lotkappen sein können. Der betreffende Schritt ist als Schritt 302 in dem in 22 dargestellten Prozessfluss gezeigt. In einigen beispielhaften Ausführungsformen werden die gesamten Metallpföstchen 50 aus einem homogenen metallischen Material gebildet, wobei die Lotkappen 54 die Metallpföstchen 50 kontaktieren. In alternativen Ausführungsformen können zusätzliche Metallschichten 52 vorhanden sein, die als konformale Schichten gebildet sind, welche die Oberseiten und Seitenwandflächen der Metallpföstchen 50 kontaktieren. Die Metallschichten 52 sind mittels Strichlinien markiert, um anzuzeigen, dass sie gebildet werden können, aber nicht müssen. Jede der Metallschichten 52 kann die jeweiligen Metallpföstchen 50 vollständig umgeben und kann einen oberen Abschnitt enthalten, der die jeweiligen Metallpföstchen 50 überlappt. Die Metallschichten 52 können aus Titan, Nickel, Palladium, Gold oder Legierungen davon gebildet werden. Die Metallschichten 52 werden als Diffusionssperrschichten verwendet.
  • In einigen beispielhaften Ausführungsformen enthält das Ausbilden der UBMs 48 und der Metallpföstchen 50 das Ausführen eines physikalischen Aufdampf (PVD)-Prozesses, um eine Deck-UBM-Schicht zu bilden (nicht gezeigt, wobei die UBMs 48 die übrig gebliebenen Abschnitte der UBM-Schicht sind), und das Ausbilden und Strukturieren einer (nicht gezeigten) Maskenschicht über der Deck-UBM-Schicht. Die Maskenschicht kann eine Fotoresistbeschichtung oder ein Trockenfilm sein. Dann werden Metallpföstchen 50 und Lotkappen 54 in den Öffnungen der Maskenschicht gebildet, wobei durch diese Öffnungen die Deck-UBM-Schicht frei liegt. Die Metallpföstchen 50 und Lotkappen 54 werden dann durch Plattierung gebildet. Nach dem Ausbilden der Metallpföstchen 50 und Lotkappen 54 wird die Maskenschicht entfernt. Die Abschnitte der UBM-Schicht, die durch die strukturierte Maskenschicht bedeckt sind, werden entfernt, wobei die Metallpföstchen 50 und Lotkappen 54 unentfernt zurückbleiben.
  • Ein Wiederaufschmelzen kann ausgeführt werden, so dass die Lotkappen 54 runde Oberseiten haben. Die wiederaufgeschmolzenen Lotkappen 54 werden im Weiteren als Lötregionen 54 bezeichnet. Das Lot in den Lotkappen 54 enthält einige Abschnitte von übrig gebliebenen überlappenden Metallpföstchen 50 und einige andere Abschnitte, die abwärts fließen, um die Seitenwände der Metallpföstchen 50 zu kontaktieren, wie in 2 gezeigt. Die Lötregionen 54 brauchen nicht die unteren Abschnitte der Seitenwände der Metallpföstchen 50 zu bedecken.
  • Als Nächstes wird ein Sondierungsschritt an den Lötregionen 54 ausgeführt, um die elektrischen Eigenschaften der Bauelementchips 22 zu testen. Der betreffende Schritt ist als Schritt 304 in dem in 22 dargestellten Prozessfluss gezeigt. Die Sondierung wird ausgeführt, indem Sondierstifte 56 in Kontakt mit den Lötregionen 54 gebracht werden. Die Sondierstifte 56 sind Teile der Sondierkarte 59, die elektrisch mit einer (nicht gezeigten) Testausrüstung verbunden ist. Durch das Sondieren werden defekte Bauelementchips 22 gefunden, und gute Chips werden ermittelt. Vorteilhafterweise sind Lötregionen 54 weicher als die darunterliegenden Metallpföstchen 50. Dementsprechend ist der Kontakt zwischen den Sondierstiften 56 und den Lötregionen 54 besser als der Kontakt zwischen den Sondierstiften 56 und den Metallpföstchen 50. Folglich ist die Sondierung zuverlässiger, als wenn die Lötregionen 54 nicht vorhanden wären.
  • Nach der Sondierung wird die Polymerschicht 58 ausgebildet, um die Oberseite des Wafer 20 zu bedecken, wie in 3 gezeigt. Der betreffende Schritt ist als Schritt 306 in dem in 22 dargestellten Prozessfluss gezeigt. Folglich werden die Metallpföstchen 50 und Lötregionen 54 in die Polymerschicht 58 eingebettet, wobei die Oberseite der Polymerschicht 58 höher ist als die oberen Enden der Lötregionen 54. Die Polymerschicht 58 kann aus einem Material gebildet werden, das unter den gleichen in Frage kommenden Materialien (wie zum Beispiel PBO) der Polymerschicht 46 ausgewählt ist. Dann wird ein Chipsägeprozess an dem Wafer 20 ausgeführt, und die Halbleiterchips 22 werden voneinander getrennt, wie in 3 gezeigt. Der betreffende Schritt ist als Schritt 308 in dem in 22 dargestellten Prozessfluss gezeigt. Die getrennten Halbleiterchips 22 werden im Weiteren als die Bauelementchips 22 bezeichnet.
  • Die 4 bis 18 veranschaulichen die Verkapselung von Bauelementchips 22, um InFO-Strukturen zu bilden, so dass die darüberliegenden elektrischen Verbinder (wie zum Beispiel Lötregionen) zu Regionen verteilt werden können, die größer als die Bauelementchips 22 sind. 4 veranschaulicht den Träger 60 und die auf dem Träger 60 gebildete Trennschicht 62. Der Träger 60 kann ein Glasträger, ein Keramikträger oder dergleichen sein. Der Träger 60 kann in der Draufsicht eine runde Form und die Größe eines üblichen Siliziumwafers haben. Zum Beispiel kann der Träger 60 einen Durchmesser von 20,32 cm (8 Inch), von 30,48 cm (12 Inch) oder dergleichen haben. Die Trennschicht 62 kann aus einem polymerbasierten Material bestehen (wie zum Beispiel einem Licht-zu-Wärme-Umwandlungs (LTHC)-Material), das zusammen mit dem Träger 60 von den darüberliegenden Strukturen, die in anschließenden Schritten ausgebildet werden, entfernt werden kann. In einigen Ausführungsformen besteht die Trennschicht 62 aus epoxidharzbasiertem Wärmetrennmaterial. In anderen Ausführungsformen besteht die Trennschicht 62 aus Ultraviolett (UV)-Leim. Die Trennschicht 62 kann als Flüssigkeit aufgebracht und ausgehärtet werden. In alternativen Ausführungsformen ist die Trennschicht 62 ein Laminatfilm und wird auf den Träger 60 laminiert. Die Oberseite der Trennschicht 62 ist planar und besitzt einen hohen Grad an Koplanarität.
  • Eine dielektrische Schicht 64 wird auf der Trennschicht 62 gebildet. In einigen Ausführungsformen besteht die dielektrische Schicht 64 aus einem Polymer, das auch ein lichtempfindliches Material sein kann, wie zum Beispiel Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen, das sich leicht mittels eines Fotolithografieprozesses strukturieren lässt. In alternativen Ausführungsformen besteht die dielektrische Schicht 64 aus einem Nitrid, wie zum Beispiel Siliziumnitrid, einem Oxid, wie zum Beispiel Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertem Phosphosilikatglas (BPSG) oder dergleichen.
  • Wir wenden uns 5 zu. Über der dielektrischen Schicht 64 werden Umverteilungsleitungen (Redistribution Lines, RDLs) 66 ausgebildet. Die RDLs 66 werden auch als Rückseiten-RDLs bezeichnet, da sie auf der Rückseite des Bauelementchips 22 angeordnet sind (18), wenn die Verkapselung vollendet ist. Die Herstellung von RDLs 66 kann Folgendes enthalten: Ausbilden einer (nicht gezeigten) Keimschicht über der dielektrischen Schicht 64, Ausbilden einer (nicht gezeigten) strukturierten Maske, wie zum Beispiel ein Fotoresist, über der Keimschicht, und anschließendes Ausführen einer Metallplattierung auf der frei liegenden Keimschicht. Die strukturierte Maske und die Abschnitte der Keimschicht, die durch die strukturierte Maske bedeckt sind, werden dann entfernt, wodurch RDLs 66 zurückbleiben, wie in 5 zu sehen. Gemäß einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel mittels PVD gebildet werden. Die Plattierung kann zum Beispiel mittels stromloser Plattierung ausgeführt werden.
  • Wir wenden uns 6 zu. Die dielektrische Schicht 68 wird über den RDLs 66 ausgebildet. Die in den 4 bis 6 gezeigten Schritte werden auch als Schritt 310 in dem in 22 dargestellten Prozessfluss gezeigt. Die Unterseite der dielektrischen Schicht 68 steht mit den Oberseiten der RDLs 66 und der dielektrischen Schicht 64 in Kontakt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung besteht die dielektrische Schicht 68 aus einem Polymer, das ein lichtempfindliches Material sein kann, wie zum Beispiel PBO, Polyimid, BCB oder dergleichen. In alternativen Ausführungsformen besteht die dielektrische Schicht 68 aus einem Nitrid, wie zum Beispiel Siliziumnitrid, einem Oxid, wie zum Beispiel Siliziumoxid, PSG, BSG, BPSG oder dergleichen. Die dielektrische Schicht 68 wird dann strukturiert, um Öffnungen 70 darin zu bilden. Folglich werden die RDLs 66 durch die Öffnungen 70 in der dielektrischen Schicht 68 frei gelegt.
  • Wir wenden uns 7 zu, wo Metallpföstchen 72 gebildet werden. In der gesamten Beschreibung werden die Metallpföstchen 72 alternativ auch als Durchkontaktierungen 72 bezeichnet, da die Metallpföstchen 72 das anschließend ausgebildete Vergussmaterial durchdringen. Der betreffende Schritt ist als Schritt 312 in dem in 22 dargestellten Prozessfluss gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Durchkontaktierungen 72 durch Plattierung gebildet. Das Plattieren der Durchkontaktierungen 72 kann Folgendes enthalten: Ausbilden einer (nicht gezeigten) Deckkeimschicht über der Schicht 68, die sich in Öffnungen 70 erstreckt (6), Ausbilden und Strukturieren eines (nicht gezeigten) Fotoresists, und Plattieren von Durchkontaktierungen 72 auf den Abschnitten der Keimschicht, die durch die Öffnungen in dem Fotoresist frei liegen. Der Fotoresist und die Abschnitte der Keimschicht, die durch den Fotoresist bedeckt wurden, werden dann entfernt. Das Material der Durchkontaktierungen 72 kann Kupfer, Aluminium oder dergleichen enthalten. Die Durchkontaktierungen 72 haben die Formen von Stäben. Die Formen der Durchkontaktierungen 72 können in der Draufsicht Kreise, Rechtecke, Quadrate, Sechsecke oder dergleichen sein.
  • 8 veranschaulicht die perspektivische Ansicht der Anordnung der Bauelementchips 22 auf der in 7 gezeigten Struktur, wobei die Bauelementchips 22 als Reihen und Spalten angeordnet sind. Der betreffende Schritt ist als Schritt 314 in dem in 22 dargestellten Prozessfluss gezeigt. Die guten Chips 22, die während des Sondierens gefunden werden, werden platziert, und defekte Chips 22 kommen in den Ausschuss. Die Durchkontaktierungen 72 sind in 8 nicht gezeigt, obgleich sie ebenfalls vorhanden sind.
  • 9 veranschaulicht die Querschnittsansicht eines Abschnitts der in 8 gezeigten Struktur. In 9 sind nur ein einzelner Bauelementchip 22 und seine umgebenden Durchkontaktierungen 72 veranschaulicht. Es ist jedoch anzumerken, dass die in den 9 bis 17 gezeigten Prozessschritte auf Waferebene ausgeführt werden und an allen Bauelementchips 22 auf dem Träger 60 ausgeführt werden. In 9 wird der Bauelementchip 22 mittels eines Chipbefestigungsfilms (Die-Attach Film, DAF) 74, der ein Klebstofffilm sein kann, an der dielektrischen Schicht 68 befestigt.
  • Als Nächstes wird, wie in 10 gezeigt, ein Vergussmaterial 76 auf dem Bauelementchip 22 vergossen. Der betreffende Schritt ist als Schritt 316 in dem in 22 dargestellten Prozessfluss gezeigt. Das Vergussmaterial 76 füllt die Spalte zwischen benachbarten Durchkontaktierungen 72 und die Spalte zwischen den Durchkontaktierungen 72 und dem Bauelementchip 22. Das Vergussmaterial 76 kann eine Vergussmasse, eine Vergussunterfüllung, ein Epoxidharz oder ein Harz enthalten. Die Oberseite des Vergussmaterials 76 ist höher als die oberen Enden der Metallpföstchen 50 und der Durchkontaktierungen 72.
  • Als Nächstes wird, wie in 11 gezeigt, eine Planarisierung, wie zum Beispiel ein chemisch-mechanischer Polier (CMP)-Schritt oder ein Schleifschritt, ausgeführt, um das Vergussmaterial 76 auszudünnen, bis die Durchkontaktierungen 72 und die Metallpföstchen 50 frei liegen. Der betreffende Schritt ist als Schritt 318 in dem in 22 dargestellten Prozessfluss gezeigt. Infolge des Schleifens sind die oberen Enden der Durchkontaktierungen 72 bündig (koplanar) mit den Oberseiten der Metallpföstchen 50 und koplanar mit der Oberseite des Vergussmaterials 76. In den veranschaulichten beispielhaften Ausführungsformen wird die Planarisierung ausgeführt, bis die Metallpföstchen 50 frei liegen. Dementsprechend werden die Abschnitte der Lötregionen 54, die die Metallpföstchen 50 überlappen, entfernt. Die Abschnitte der Lötregionen 54 an den Seitenwänden der Metallpföstchen 50 bleiben nach der Planarisierung. In der Draufsicht der in 11 gezeigten Struktur können die übrig gebliebenen Lötregionen 54 gegebenenfalls einen vollständigen Ring bilden, der die jeweiligen Metallpföstchen 50 umgibt.
  • Die Höhe H1 der Abschnitte der an den Seitenwänden der Metallpföstchen 50 übrig gebliebenen Lötregionen 54 wird durch verschiedene Faktoren beeinflusst, wie zum Beispiel die Wiederaufschmelzdauer, die Temperatur des Wiederaufschmelzens, das Material der Metallpföstchen 50, die Lotmenge usw. In einigen beispielhaften Ausführungsformen kann das Verhältnis H1/H2 im Bereich zwischen etwa 0,2 und etwa 0,5 liegen, wobei H2 die Höhe der Metallpföstchen 50 ist.
  • Die 12 bis 17 veranschaulichen das Ausbilden von vorderseitigen RDLs und Lötregionen. In 12 wird die dielektrische Schicht 78 gebildet. Der betreffende Schritt ist als Schritt 320 in dem in 22 dargestellten Prozessfluss gezeigt. In einigen Ausführungsformen besteht die dielektrische Schicht 78 aus einem Polymer, wie zum Beispiel PBO, Polyimid oder dergleichen. In alternativen Ausführungsformen wird die dielektrische Schicht 78 von Siliziumnitrid, Siliziumoxid oder dergleichen gebildet. In der dielektrischen Schicht 78 werden Öffnungen 79 gebildet, um die Durchkontaktierungen 72 und die Metallpföstchen 50 frei zu legen. Das Ausbilden der Öffnungen 79 kann durch einen Fotolithografieprozess ausgeführt werden.
  • Als Nächstes werden - unter Bezug auf 13 - Umverteilungsleitungen (Redistribution Lines, RDLs) 80 gebildet, um mit den Metallpföstchen 50 und den Durchkontaktierungen 72 verbunden zu werden. Die RDLs 80 können auch die Metallpföstchen 50 und die Durchkontaktierungen 72 miteinander verbinden. Die RDLs 80 enthalten metallische Leiterbahnen (metallische Leitungen) über der dielektrischen Schicht 78 sowie Durchkontaktierungen, die sich in Öffnungen 79 erstrecken ( 12), um elektrisch mit den Durchkontaktierungen 72 und den Metallpföstchen 50 verbunden zu werden. Zum Zweck der übersichtlicheren Darstellung sind die metallischen Leitungen, die mit den äußerst linken und den äußerst rechten Metallpföstchen 50 verbunden sind, nicht veranschaulicht, obgleich sie ebenfalls ausgebildet werden. In einigen Ausführungsformen werden die RDLs 80 in einem Plattierungsprozess gebildet, wobei jede der RDLs 80 eine (nicht gezeigte) Keimschicht und ein plattiertes Metallmaterial über der Keimschicht enthält. Die Keimschicht und das plattierte Material können aus dem gleichen Material oder aus anderen Materialien bestehen. Die RDLs 80 können ein Metall oder eine Metalllegierung umfassen, einschließlich Aluminium, Kupfer, Wolfram und Legierungen davon. Die RDLs 80 werden aus Nicht-Lot-Materialien gebildet. Die Durchkontaktierungsabschnitte der RDLs 80 können in physischem Kontakt mit den Oberseiten der Metallpföstchen 50 stehen. Des Weiteren können die Durchkontaktierungsabschnitte der RDLs 80 in physischem Kontakt mit den Oberseiten der Lötregionen 54 stehen (wenn zum Beispiel eine Fehlausrichtung eintritt), oder können physisch von den Lötregionen 54 getrennt (und elektrisch mit den Lötregionen 54 gekoppelt) sein.
  • Wir wenden uns 14 zu, wo die dielektrische Schicht 82 über den RDLs 80 und der dielektrischen Schicht 78 gebildet wird. Die dielektrische Schicht 82 kann mittels eines Polymers gebildet werden, das unter den gleichen in Frage kommenden Materialien ausgewählt werden kann wie die der dielektrischen Schicht 78. Zum Beispiel kann die dielektrische Schicht 82 PBO, Polyimid, BCB oder dergleichen umfassen. Alternativ kann die dielektrische Schicht 82 anorganische dielektrische Materialien enthalten, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid oder dergleichen. Öffnungen 84 werden ebenfalls in der dielektrischen Schicht 82 gebildet, um die RDLs 80 frei zu legen. Das Ausbilden der Öffnungen 84 kann durch einen Fotolithografieprozess ausgeführt werden.
  • 15 veranschaulicht das Ausbilden der RDLs 86, die elektrisch mit RDLs 80 verbunden sind. Für das Ausbilden der RDLs 86 können ähnliche Verfahren und Materialien herangezogen werden wie zum Ausbilden der RDLs 80. Die RDLs 86 und 80 werden auch als vorderseitige RDLs bezeichnet, da sie auf der Vorderseite des Bauelementchips 22 angeordnet sind.
  • Wie in 16 gezeigt, wird eine zusätzliche dielektrische Schicht 88, die eine Polymerschicht sein kann, gebildet, um RDLs 86 und die dielektrische Schicht 82 zu bedecken. Die dielektrische Schicht 88 kann unter den gleichen in Frage kommenden Polymeren ausgewählt werden, die zum Ausbilden der dielektrischen Schichten 78 und 82 verwendet werden. Dann werden Öffnungen 90 in der dielektrischen Schicht 88 gebildet, um die metallischen Kontaktinselabschnitte der RDLs 86 frei zu legen.
  • 17 veranschaulicht das Ausbilden von Lötmetallisierungen (der UBMs) 92 und elektrischen Verbinder 94 gemäß einigen beispielhaften Ausführungsformen. Das Ausbilden der UBMs 92 kann Abscheiden und Strukturieren enthalten. Das Ausbilden von elektrischen Verbindern 94 kann das Anordnen von Lotperlen auf den frei gelegten Abschnitten der UBMs 92 und das anschließende Wiederaufschmelzen der Lotperlen enthalten. In alternativen Ausführungsformen enthält das Ausbilden von elektrischen Verbindern 94 das Ausführen eines Plattierungsschrittes, um Lötregionen über den RDLs 86 zu bilden, und das anschließende Wiederaufschmelzen der Lötregionen. Die elektrischen Verbinder 94 können auch Metallpföstchen oder Metallpföstchen und Lotkappen enthalten, die ebenfalls durch Plattierung gebildet werden können. In der gesamten Beschreibung wird die kombinierte Struktur, die der Bauelementchip 22, die Durchkontaktierungen 72, das Vergussmaterial 76 und die entsprechenden RDLs und die dielektrischen Schichten enthält, als Package 100 bezeichnet, das ein Verbundwafer mit einer in der Draufsicht runden Form sein kann.
  • Als Nächstes wird das Package 100 von dem Träger 60 entbondet. Der betreffende Schritt ist als Schritt 322 in dem in 22 dargestellten Prozessfluss gezeigt. Die Trennschicht 62 wird außerdem von dem Package 100 abgesäubert. Das Entbonden kann ausgeführt werden, indem man ein Licht, wie zum Beispiel UV- oder Laserlicht, auf die Trennschicht 62 richtet, um die Trennschicht 62 zu zersetzen.
  • Bei der Entbondung kann ein (nicht gezeigtes) Band auf die dielektrische Schicht 88 und die elektrischen Verbinder 94 geklebt werden. In anschließenden Schritten werden der Träger 60 und die Trennschicht 62 von dem Package 100 entfernt. Ein Chipsägeschritt wird ausgeführt, um das Package 100 in mehrere Packages zu zersägen, die jeweils einen Bauelementchip 22 und Durchkontaktierungen 72 enthalten. Eines der entstandenen Packages ist als Package 102 in 18 gezeigt.
  • 18 veranschaulicht das Verbonden des Package 102 mit einem weiteren Package 200. Der betreffende Schritt ist als Schritt 324 in dem in 22 dargestellten Prozessfluss gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Verbonden durch Lötregionen 98 ausgeführt, die die metallischen Kontaktinselabschnitte der RDLs 66 mit den metallischen Kontaktinseln in dem Package 200 verbinden. In einigen Ausführungsformen enthält das Package 200 Bauelementchips 202, die Speicherchips sein können, wie zum Beispiel Statische Direktzugriffsspeicher (SRAM)-Chips, Dynamische Direktzugriffsspeicher (DRAM)-Chips oder dergleichen. Die Speicherchips können in einigen beispielhaften Ausführungsformen auch an das Packagesubstrat 204 gebondet werden.
  • Die 19 bis 21 veranschaulichen die Querschnittsansichten von Packages, die gemäß alternativen Ausführungsformen der vorliegenden Offenbarung gebildet wurden. Sofern nicht anders spezifiziert, sind die Materialien und Herstellungsverfahren der Komponenten in diesen Ausführungsformen im Wesentlichen die gleichen wie die gleichen Komponenten, die in den in den 1 bis 18 gezeigten Ausführungsformen mit den gleichen Bezugszahlen bezeichnet sind. Die Details bezüglich des Herstellungsprozesses und der Materialien der in den 19 bis 21 gezeigten Komponenten finden sich somit in der Besprechung der in den 1 bis 18 gezeigten Ausführungsformen.
  • Das Package in 19 ähnelt dem Package in 18, außer dass Lötregionen 54 Abschnitte haben, die übrig bleiben und die Metallpföstchen 50 überlappen. Diese entstehen, da in dem Planarisierungsschritt in 11 die Planarisierung gestoppt wird, bevor die Abschnitte der Lötregionen 54, die die Metallpföstchen 50 überlappen, komplett entfernt werden. Dementsprechend trennen in der entstandenen Struktur, wie in 19 gezeigt, Lötregionen 54 die Durchkontaktierungsabschnitte der RDLs 80 und die darunterliegenden Metallpföstchen 50 physisch voneinander und verbinden die RDLs 80 elektrisch mit den jeweiligen Metallpföstchen 50. Die Oberseiten der Lötregionen 54 sind ebenfalls mit den Oberseiten der Durchkontaktierungen 72, des Vergussmaterials 76 und der Polymerschicht 58 planar.
  • 20 veranschaulicht die Querschnittsansicht eines Package gemäß alternativen Ausführungsformen. Die in 20 gezeigte Struktur ähnelt der in 19 gezeigten Struktur, außer dass die Durchkontaktierungsabschnitte der RDLs die Lötregionen 54 durchdringen, um die Oberseiten der Metallpföstchen 50 zu kontaktieren. Die Durchkontaktierungsabschnitte der RDLs 80 können durch die jeweiligen Lötregionen 54 umgeben sein. Der jeweilige Herstellungsprozess enthält einen Ätzschritt zum Ätzen durch die Lötregionen 54, wenn die dielektrische Schicht 78 strukturiert wird.
  • 21 veranschaulicht die Querschnittsansicht eines Package gemäß alternativen Ausführungsformen. Die in 20 gezeigte Struktur ähnelt der in 18 gezeigten Struktur, außer dass Diffusionssperrschichten 52 an den Seitenwänden der Metallpföstchen 50 gebildet werden und die Metallpföstchen 50 von den Lötregionen 54 trennen.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Merkmale. Durch Ausbilden der Lötregionen an den Metallpföstchen und anschließendes Sondieren der jeweiligen Bauelementchips durch die Lötregionen wird die Zuverlässigkeit der Sondierung verbessert.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält ein Package einen Bauelementchip, der ein Metallpföstchen an einer Oberseite des Bauelementchips und eine Lötregion an einer Seitenwand des Metallpföstchens enthält. Ein Vergussmaterial umgibt den Bauelementchip, wobei eine Oberseite des Vergussmaterials im Wesentlichen bündig mit einer Oberseite des Bauelementchips ist. Eine dielektrische Schicht überlappt das Vergussmaterial und den Bauelementchip, wobei eine Unterseite der dielektrischen Schicht eine Oberseite des Bauelementchips und eine Oberseite des Vergussmaterials kontaktiert. Eine RDL erstreckt sich in die dielektrische Schicht, um elektrisch mit dem Metallpföstchen gekoppelt zu werden.
  • Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung enthält ein Package einen Bauelementchip, der Folgendes enthält: ein Substrat, ein Metallpföstchen auf einer Oberfläche des Bauelementchips, eine Lötregion mit einem Abschnitt an einer Seitenwand von, und in elektrischer Kopplung mit, dem Metallpföstchen, und eine Polymerschicht, die das Metallpföstchen umgibt. Das Metallpföstchen und/oder die Lötregion haben eine Oberseite im Wesentlichen bündig mit einer Oberseite der Polymerschicht, und die Polymerschicht und das Substrat enden gemeinsam. Das Package enthält des Weiteren ein Vergussmaterial, das den Bauelementchip umgibt, wobei Ränder des Vergussmaterials Ränder der Polymerschicht kontaktieren und eine Durchkontaktierung das Vergussmaterial durchdringt. Eine dielektrische Schicht befindet sich über dem Bauelementchip und dem Vergussmaterial. Eine erste Mehrzahl von Umverteilungsleitungen liegt über dem Vergussmaterial, wobei eine erste der ersten Mehrzahl von Umverteilungsleitungen einen Durchkontaktierungsabschnitt hat, der die dielektrische Schicht durchdringt, um die Oberseite des Metallpföstchens und/oder der Lötregion zu kontaktieren. Eine zweite Mehrzahl von Umverteilungsleitungen liegt unter dem Vergussmaterial, wobei eine zweite der ersten Mehrzahl von Umverteilungsleitungen elektrisch mit einer der zweiten Mehrzahl von Umverteilungsleitungen über die Durchkontaktierung gekoppelt ist.
  • Gemäß weiteren alternativen Ausführungsformen der vorliegenden Offenbarung enthält ein Verfahren das Ausbilden von Lötregionen auf Oberseiten und an Seitenwänden von Metallpföstchen eines Bauelementchips und das Sondieren des Bauelementchips durch Inkontaktbringen von Sondierstiften mit Lötregionen. Nach dem Sondieren wird der Bauelementchip in einem Vergussmaterial vergossen. Der Bauelementchip und das Vergussmaterial werden planarisiert, wobei Oberseiten der Lötregionen bündig mit einer Oberseite des Vergussmaterials sind und mindestens Abschnitte der Lötregion über den Metallpföstchen entfernt werden. Eine dielektrische Schicht ist über und in Kontakt mit dem Bauelementchip und dem Vergussmaterial gebildet. Umverteilungsleitungen werden gebildet und enthalten Durchkontaktierungsabschnitte, die die dielektrische Schicht durchdringen, wobei jeder der Durchkontaktierungsabschnitte mit den Lötregionen und/oder den Metallpföstchen in Kontakt steht.

Claims (20)

  1. Package, das Folgendes aufweist: einen Bauelementchip (22), der Folgendes aufweist: ein Metallpföstchen (50) an einer Oberseite des Bauelementchips (22); und eine Lötregion (54) aus einem Lot an einer Seitenwand des Metallpföstchens (50); ein Vergussmaterial (76), das den Bauelementchip (22)umgibt, wobei eine Oberseite des Vergussmaterials (76) bündig mit einer Oberseite des Bauelementchips (22) ist; eine dielektrische Schicht (78), die das Vergussmaterial (76) und den Bauelementchip (22) überlappt, wobei eine Unterseite der dielektrischen Schicht (78) eine Oberseite des Bauelementchips (22) und eine Oberseite des Vergussmaterials (76) kontaktiert; und eine Umverteilungsleitung (80) , die sich in die dielektrische Schicht (78) erstreckt, um elektrisch mit dem Metallpföstchen (50) gekoppelt zu werden.
  2. Package nach Anspruch 1, das des Weiteren eine Durchkontaktierung (72) aufweist, die das Vergussmaterial (76) durchdringt, wobei eine Oberseite der Durchkontaktierung (72) koplanar mit der Oberseite des Bauelementchips (22) ist.
  3. Package nach Anspruch 1 oder 2, wobei eine Unterseite der Umverteilungsleitung (80) eine Oberseite des Metallpföstchens (50) kontaktiert und eine Oberseite der Lötregion (54) koplanar mit der Oberseite des Metallpföstchens (50) ist.
  4. Package nach einem der vorangehenden Ansprüche, wobei eine Unterseite der Umverteilungsleitung (80) eine Oberseite der Lötregion (54) kontaktiert und die Lötregion (54) einen Abschnitt aufweist, der das Metallpföstchen (50) überlappt.
  5. Package nach einem der vorangehenden Ansprüche, wobei ein Durchkontaktierungsabschnitt der Umverteilungsleitung (80) einen oberen Abschnitt der Lötregion (54) durchdringt, um eine Oberseite des Metallpföstchens (50) zu kontaktieren.
  6. Package nach einem der vorangehenden Ansprüche, das des Weiteren eine Diffusionssperrschicht aufweist, die das Metallpföstchen (50) umgibt, wobei die Diffusionssperrschicht in physischem Kontakt mit dem Metallpföstchen (50) und der Lötregion (54) steht und das Metallpföstchen (50) und die Lötregion (54) voneinander trennt.
  7. Package nach einem der vorangehenden Ansprüche, wobei das Metallpföstchen (50) aus einem metallischen Nicht-Lot-Material besteht.
  8. Package nach einem der vorangehenden Ansprüche, wobei das Bauelementchip des Weiteren ein Polymer aufweist, das das Metallpföstchen (50) umgibt, wobei ein oberer Abschnitt einer Seitenwand des Metallpföstchens (50) in physischem Kontakt mit der Lötregion (54) steht und ein unterer Abschnitt der Seitenwand des Metallpföstchens in physischem Kontakt mit dem Polymer steht.
  9. Package, das Folgendes aufweist: einen Bauelementchip(22), der Folgendes aufweist: ein Substrat; ein Metallpföstchen (50) auf einer Oberfläche des Bauelementchips(22); eine Lötregion (54) aus einem Lot mit einem Abschnitt an einer Seitenwand von, und in elektrischer Kopplung mit, dem Metallpföstchen (50); und eine Polymerschicht, die das Metallpföstchen umgibt, wobei das Metallpföstchen (50) und/oder die Lötregion (54) eine Oberseite bündig mit einer Oberseite der Polymerschicht haben, und die Polymerschicht und das Substrat gemeinsam enden; ein Vergussmaterial (76), das den Bauelementchip (22) umgibt, wobei Ränder des Vergussmaterials (76) Ränder der Polymerschicht kontaktieren; eine Durchkontaktierung (72), die das Vergussmaterial (76) durchdringt; eine dielektrische Schicht (78) über dem Bauelementchip (22) und dem Vergussmaterial (76); eine erste Mehrzahl von Umverteilungsleitungen (80), die über dem Vergussmaterial (76) liegen, wobei eine erste der ersten Mehrzahl von Umverteilungsleitungen (80) einen Durchkontaktierungsabschnitt hat, der die dielektrische Schicht durchdringt, um die Oberseite des Metallpföstchens (50) und/oder der Lötregion (54) zu kontaktieren; und eine zweite Mehrzahl von Umverteilungsleitungen (80) unter dem Vergussmaterial, wobei eine zweite der ersten Mehrzahl von Umverteilungsleitungen (80) elektrisch mit einer der zweiten Mehrzahl von Umverteilungsleitungen (80) über die Durchkontaktierung (72) gekoppelt ist.
  10. Package nach Anspruch 9, wobei die zweite der ersten Mehrzahl von Umverteilungsleitungen (80) einen zusätzlichen Durchkontaktierungsabschnitt aufweist, der die dielektrische Schicht (78) durchdringt, um die Durchkontaktierung zu kontaktieren.
  11. Package nach Anspruch 9 oder 10, wobei der Durchkontaktierungsabschnitt der ersten Mehrzahl von Umverteilungsleitungen (80) in physischem Kontakt mit der Oberseite des Metallpföstchens (50) steht.
  12. Package nach Anspruch 11, wobei der Durchkontaktierungsabschnitt der ersten Mehrzahl von Umverteilungsleitungen (80) physisch von der Lötregion (54) getrennt ist.
  13. Package nach einem der Ansprüche 9 bis 11, wobei der Durchkontaktierungsabschnitt der ersten Mehrzahl von Umverteilungsleitungen (80) in physischem Kontakt mit der Oberseite der Lötregion (54) steht, wobei ein Abschnitt der Lötregion (54) das Metallpföstchen (50) überlappt.
  14. Package nach Anspruch 9, wobei der Durchkontaktierungsabschnitt der ersten Mehrzahl von Umverteilungsleitungen (80) die Lötregion (54) durchdringt, um die Lötregion (54) physisch zu kontaktieren, und die Oberseite der Lötregion (54) mit der Oberseite der Polymerschicht bündig ist.
  15. Verfahren, das Folgendes umfasst: Ausbilden von Lötregionen (54) aus einem Lot auf Oberseiten und an Seitenwänden von Metallpföstchen (50) eines Bauelementchips (22); Sondieren des Bauelementchips (22) durch Inkontaktbringen von Sondierstiften mit den Lötregionen (54); nach dem Sondieren, Vergießen des Bauelementchip (22) in einem Vergussmaterial; Planarisieren des Bauelementchips (22) und des Vergussmaterials (76), wobei Oberseiten der Lötregionen (54) bündig mit einer Oberseite des Vergussmaterials (76) sind und mindestens Abschnitte der Lötregion (54) über den Metallpföstchen (50) entfernt werden; Ausbilden einer dielektrischen Schicht (78) über und in Kontakt mit dem Bauelementchip (22) und dem Vergussmaterial (76); und Ausbilden von Umverteilungsleitungen (80), die Durchkontaktierungsabschnitte aufweisen, die die dielektrische Schicht (78) durchdringen, wobei jeder der Durchkontaktierungsabschnitte mit den Lötregionen (54) und/oder den Metallpföstchen (50) in Kontakt steht.
  16. Verfahren nach Anspruch 15, wobei alle Abschnitte der Lötregionen (54) über Oberseiten der Metallpföstchen (50) durch Planarisieren entfernt werden und die Durchkontaktierungsabschnitte der Umverteilungsleitungen (80) in physischem Kontakt mit den Oberseiten der Metallpföstchen (50) stehen.
  17. Verfahren nach Anspruch 15 oder 16, wobei nach dem Planarisieren Abschnitte der Lötregionen (54) übrig bleiben und die Metallpföstchen (50) überlappen und die Durchkontaktierungsabschnitte der Umverteilungsleitungen (80) in physischem Kontakt mit Oberseiten der übrig gebliebenen Abschnitte der Lötregionen stehen.
  18. Verfahren nach einem der Ansprüche 15 bis 17, das des Weiteren Folgendes umfasst: Vergießen einer Durchkontaktierung (72) in dem Vergussmaterial (76), wobei nach dem Planarisieren eine Oberseite der Durchkontaktierung (72) bündig mit der Oberseite des Vergussmaterials (76) ist, wobei eine der Umverteilungsleitungen (80) einen zusätzlichen Durchkontaktierungsabschnitt aufweist, der die dielektrische Schicht (78) durchdringt, und der zusätzliche Durchkontaktierungsabschnitt in Kontakt mit der Oberseite der Durchkontaktierung steht.
  19. Verfahren nach einem der Ansprüche 15 bis 18, das des Weiteren nach dem Ausbilden der Lötregionen (54) und vor dem Sondieren ein Wiederaufschmelzen der Lötregionen (54) umfasst.
  20. Verfahren nach einem der Ansprüche 15 bis 19, das des Weiteren nach dem Sondieren das Ausführen eines Chipsägevorgangs umfasst, um den Bauelementchip (22) von anderen Bauelementchips (22) eines jeweiligen Wafers zu trennen.
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