DE102019109690A1 - Halbleiterstrukturen und Verfahren zu deren Herstellung - Google Patents
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- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
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- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
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- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/171—Disposition
- H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/17181—On opposite sides of the body
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- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
- H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
- H01L2224/214—Connecting portions
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- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3201—Structure
- H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
- H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/802—Applying energy for connecting
- H01L2224/80201—Compression bonding
- H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/821—Forming a build-up interconnect
- H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
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- H01L2224/821—Forming a build-up interconnect
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- H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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- H01L2224/92—Specific sequence of method steps
- H01L2224/9202—Forming additional connectors after the connecting process
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- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
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- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
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- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
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- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
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- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
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Abstract
Ein Verfahren zum Herstellen einer Halbleiterstruktur weist die folgenden Schritte auf: Befestigen von Rückseiten von oberen Dies an einer Vorderseite eines unteren Wafers, wobei der untere Wafer eine Mehrzahl von unteren Dies aufweist; Herstellen von ersten leitfähigen Säulen auf der Vorderseite des unteren Wafers benachbart zu den oberen Dies; Abscheiden eines ersten dielektrischen Materials auf der Vorderseite des unteren Wafers um die oberen Dies und um die ersten leitfähigen Säulen; und Zertrennen des unteren Wafers, um eine Mehrzahl von Strukturen herzustellen, die jeweils mindestens einen der oberen Dies und mindestens einen der unteren Dies aufweisen.
Description
- Prioritätsanspruch und Querverweis
- Die vorliegende Anmeldung beansprucht die Priorität der am 5. Dezember 2018 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/775.700 und dem Titel „Semiconductor Structures and Methods of Forming the Same“ („Halbleiterstrukturen und Verfahren zu deren Herstellung“), die durch Bezugnahme aufgenommen ist.
- Hintergrund
- Die Halbleiterindustrie hat ein rasches Wachstum auf Grund von ständigen Verbesserungen bei der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) erfahren. Größtenteils ist diese Verbesserung der Integrationsdichte auf wiederholte Reduzierungen der kleinsten Strukturbreite zurückzuführen, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können.
- Da die Forderung nach einer Verkleinerung von elektronischen Bauelementen stärker geworden ist, ist ein Bedarf an Methoden zum kleineren und kreativeren Packaging für Halbleiter-Dies entstanden. Ein Beispiel für solche Packaging-Systeme ist die Package-on-Package(PoP)-Technologie. Bei einem PoP-Bauelement wird ein oberes Halbleiter-Package auf ein unteres Halbleiter-Package gestapelt, um einen hohen Integrationsgrad und eine hohe Komponentendichte zu erzielen. Ein weiteres Beispiel ist eine Chip-auf-Wafer-auf-Substrat-Struktur (CoWoS-Struktur), bei der ein Halbleiterchip an einem Wafer (z. B. einem Interposer) befestigt wird, um eine Chip-auf-Wafer-Struktur (CoW-Struktur) herzustellen. Die CoW-Struktur wird dann an einem Substrat (z. B. einer Leiterplatte) befestigt, um eine CoWoS-Struktur herzustellen. Diese und weitere moderne Packaging-Technologien ermöglichen die Herstellung von Halbleiter-Bauelementen mit verbesserten Funktionalitäten und kleinen Grundflächen.
- Die InFO-Package-Technologie (InFO: integriertes Fan-out) wird immer beliebter, insbesondere wenn sie mit der WLP-Technologie (WLP: Packaging auf Waferebene) kombiniert wird. Package-Strukturen, für die die InFO-Package-Technologie verwendet wird, ermöglichen eine hohe Funktionsdichte bei relativ niedrigen Kosten und Hochleistungs-Packages.
- Figurenliste
- Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
- Die
1 bis3 zeigen ein Verfahren zum Herstellen einer Mehrzahl von Dies, gemäß einer Ausführungsform. - Die
4 bis7 zeigen einen Schaltungsprüfprozess zum Prüfen eines unteren Wafers, gemäß einer Ausführungsform. - Die
8 und9 zeigen weitere Ausführungsformen des unteren Wafers. - Die
10 bis17 zeigen Schnittansichten einer Halbleiterstruktur auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform. -
18 zeigt eine Schnittansicht einer Halbleiterstruktur, gemäß einer Ausführungsform. - Die
19A und19B zeigen Schnittansichten einer Halbleiterstruktur, gemäß einer Ausführungsform. - Die
20A und20B zeigen Schnittansichten einer Halbleiterstruktur, gemäß einer Ausführungsform. - Die
21 bis27 zeigen Schnittansichten eines System on Integrated Chips (SoIC) auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform. - Die
28 bis33 zeigen Schnittansichten eines SoIC auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform. - Die
34 bis36 ,37A ,37B und38 bis42 zeigen Schnittansichten einer Halbleiterstruktur auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform. - Die
43 bis46 ,47A ,47B ,48 ,49 und50A bis50C zeigen Schnittansichten verschiedener Ausführungsformen eines SoIC. -
51 zeigt ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleiterstruktur, gemäß einigen Ausführungsformen. - Detaillierte Beschreibung
- Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Wenn nicht anders angegeben, bezieht sich in der gesamten Beschreibung ein und dieselbe Bezugszahl in unterschiedlichen Figuren auf das gleiche oder ein ähnliches Element, das mit dem gleichen oder einem ähnlichen Verfahren unter Verwendung der gleichen oder ähnlicher Materialien hergestellt wird.
- Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
- Ausführungsformen der vorliegenden Erfindung werden in Zusammenhang mit der Herstellung einer Halbleiter-Stapelstruktur mit einem kleinen Rasterabstand zwischen leitfähigen Leitungen und einer guten Wärme-Abführung für Hochleistungs-Anwendungen erörtert, wie etwa ein Field-Programmable Gate Array (FPGA), eine grafische Verarbeitungseinheit (GPU), Speicher-Bauelemente und dergleichen. Bei einigen Ausführungsformen wird zum Herstellen eines System on Integrated Chips (SoIC) die Rückseite eines oberen Dies durch Schmelzbonden an die Vorderseite eines unteren Dies gebondet. Auf Bondpads des unteren Dies auf der Vorderseite des unteren Dies und benachbart zu dem oberen Die werden leitfähige Säulen hergestellt. Auf der Vorderseite des unteren Dies um den oberen Die und um die leitfähigen Säulen wird ein dielektrisches Material abgeschieden. Dann wird eine Umverteilungsstruktur über dem dielektrischen Material hergestellt. Das SoIC kann so integriert werden, dass unterschiedliche Halbleiter-Packages entstehen, wie etwa Packages mit einer Chip-auf-Wafer-auf-Substrat-Struktur (CoWoS-Struktur) oder InFO-Packages (InFO: integriertes Fan-out).
- Die
1 bis3 zeigen ein Verfahren zum Herstellen von oberen Dies50 , die an unteren Dies100 befestigt werden können, um bei der späteren Bearbeitung ein System on Integrated Chips (SoIC) (siehe z. B. ein integriertes Schaltkreiselement150 in11 ) herzustellen. Kommen wir zunächst zu1 , in der Bauelementbereiche40 in oder auf einem Substrat51 (z. B. einem Wafer) hergestellt werden. Elektrische Komponenten in jedem der Bauelementbereiche40 werden zu funktionellen Schaltungen eines jeweiligen oberen Dies miteinander verbunden, und mit einem anschließenden Vereinzelungsprozess wird das Substrat51 zertrennt, um eine Mehrzahl von oberen Dies50 herzustellen, wie später dargelegt wird. - Das Substrat
51 kann ein Halbleitersubstrat sein, wie etwa dotiertes oder undotiertes Silizium, oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats). Das Substrat51 kann Folgendes umfassen: andere Halbleitermaterialien, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Galliumnitrid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GalnAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. In und/oder auf dem Substrat51 (z. B. in den Bauelementbereichen40 ) können Bauelemente, wie etwa Transistoren, Dioden, Kondensatoren, Widerstände oder dergleichen, hergestellt werden und durch Metallisierungsschichten53 zu funktionellen Schaltungen miteinander verbunden werden. Die Metallisierungsschichten53 können Metallisierungsstrukturen (z. B. Metallleitungen und Durchkontaktierungen) aufweisen, die in einer oder mehreren dielektrischen Schichten über dem Substrat51 mit geeigneten Herstellungsverfahren wie Abscheidung, Single-Damascene-Prozess, Dual-Damascene-Prozess oder dergleichen oder Kombinationen davon hergestellt werden. Es ist zu beachten, dass der Einfachheit halber die Bauelementbereiche40 in späteren Figuren möglicherweise nicht dargestellt sind. - Über den Metallisierungsschichten
53 kann eine erste Passivierungsschicht (nicht dargestellt) hergestellt werden, um die darunter befindlichen Strukturen zu schützen. Die erste Passivierungsschicht kann aus einem oder mehreren geeigneten dielektrischen Materialien bestehen, wie etwa Siliziumoxid, Siliziumnitrid, Low-k-Dielektrika, wie etwa mit Kohlenstoff dotierten Oxiden, Extrem-low-k-Dielektrika, wie etwa mit porösem Kohlenstoff dotiertem Siliziumdioxid, Kombinationen davon oder dergleichen. Die erste Passivierungsschicht kann mit einem Verfahren wie chemische Aufdampfung (CVD) hergestellt werden, aber es kann jedes geeignete Verfahren verwendet werden. - Leitfähige Pads (z. B. Aluminium-Pads; nicht dargestellt) können über und in elektrischem Kontakt mit den Metallisierungsschichten
53 hergestellt werden. Die leitfähigen Pads können durch die erste Passivierungsschicht verlaufen, um mit den Metallisierungsschichten53 elektrisch verbunden zu werden. Die leitfähigen Pads können Aluminium aufweisen, aber alternativ können andere Materialien, wie etwa Kupfer, verwendet werden. Die leitfähigen Pads können mit einem Abscheidungsverfahren, wie etwa Sputtern, hergestellt werden, um eine Materialschicht herzustellen, und Teile der Materialschicht können dann mit einem geeigneten Verfahren (wie etwa fotolithografische Maskierung und Ätzung) entfernt werden, um die leitfähigen Pads herzustellen. Es kann jedoch jedes geeignete Verfahren zum Herstellen der leitfähigen Pads verwendet werden. - Ein zweite Passivierungsschicht
52 , die ein geeignetes dielektrisches Material aufweist, wird über der ersten Passivierungsschicht hergestellt. Die zweite Passivierungsschicht52 kann ein Polymer, wie etwa Polybenzoxazol (PBO), Polyimid (PI), Tieftemperatur-Polyimid (LTPI), Benzocyclobuten (BCB) oder dergleichen, aufweisen und kann durch Schleuderbeschichtung, Laminierung, chemische Aufdampfung (CVD) oder dergleichen hergestellt werden. Die-Verbindungselemente55 werden so hergestellt, dass sie durch die zweite Passivierungsschicht52 verlaufen, um mit den jeweiligen leitfähigen Pads elektrisch verbunden zu werden. Die Die-Verbindungselemente55 können leitfähige Säulen, wie etwa Kupfersäulen, sein und können z. B. durch Plattierung oder dergleichen hergestellt werden. - Bei einigen Ausführungsformen wird nach dem Herstellen der Die-Verbindungselemente
55 die Mehrzahl von oberen Dies50 in dem Substrat51 mit einem Schaltungsprüfprozess mittels der Die-Verbindungselemente55 geprüft, um erwiesenermaßen gute Dies (KGDs) zu identifizieren. Die erwiesenermaßen guten Dies werden bei der nachfolgenden Bearbeitung zum Herstellen der SoICs150 verwendet. - Dann wird in
2 die zweite Passivierungsschicht52 mittels einer Haftschicht56 an einem Träger57 befestigt. Der Träger57 kann aus einem Material wie Glas, Silizium, Polymer, Polymer-Verbundstoff, Metallfolie, Keramik, Glasepoxid, Berylliumoxid, Band oder aus einem anderen Material bestehen, das für die konstruktive Abstützung geeignet ist. Die Haftschicht56 wird bei einigen Ausführungsformen über dem Träger57 abgeschieden oder laminiert. Bei einigen Ausführungsformen ist die Haftschicht56 eine Die-Befestigungsschicht (DAF). - Dann wird ein Dünnungsprozess durchgeführt, um eine Dicke des Substrats
51 zu reduzieren. Der Dünnungsprozess wird von einer Rückseite (d. h., der unteren Seite des Substrats51 in2 ) des Substrats51 mit einem Schleifprozess und/oder einem CMP-Prozess (CMP: chemisch-mechanische Planarisierung) durchgeführt. Bei einigen Ausführungsformen wird die Dicke des Substrats51 von z. B. etwa 780 µm auf eine Dicke H1 von etwa 1 µm bis etwa 100 µm, z. B. etwa 40 µm, reduziert. - Dann wird eine optionale Nitridschicht
59 , wie etwa eine Siliziumnitridschicht, über der Rückseite des Substrats51 hergestellt. Die Nitridschicht59 kann mit einem Tieftemperatur-Abscheidungsprozess hergestellt werden und kann als eine Tieftemperatur-Siliziumnitridschicht bezeichnet werden. Nach ihrer Abscheidung kann die Nitridschicht59 z. B. mit einem CMP-Prozess planarisiert werden. Bei einigen Ausführungsformen wird die Nitridschicht59 weggelassen. Die Nitridschicht59 kann zum Erzeugen einer stärkeren Haftung z. B. zwischen dem oberen Die50 und einem unteren Wafer100' (siehe10 ) in einem späteren Schmelzbondprozess verwendet werden. - Anschließend wird in
3 die in2 gezeigte Struktur an einem Vereinzelungsband61 befestigt, das von einem Rahmen63 (z. B. einem Metallrahmen) gehalten wird, und der Träger57 wird mit einem Träger-Ablösungsprozess entfernt. Nachdem der Träger57 abgelöst worden ist, kann ein Reinigungsprozess (z. B. ein DAF-Reinigungsprozess) durchgeführt werden, um verbliebene Teile der Haftschicht56 zu entfernen. Dann wird ein Vereinzelungsprozess durchgeführt, um das Substrat51 zu zertrennen, und es entsteht eine Mehrzahl von oberen Dies50 . Die Oberseite des oberen Dies50 in3 , auf der die Die-Verbindungselemente55 hergestellt werden, wird als die Vorderseite des oberen Dies50 bezeichnet, und die Unterseite des oberen Dies50 in3 wird als die Rückseite des oberen Dies50 bezeichnet. - Die
4 bis7 zeigen einen Schaltungsprüfprozess zum Prüfen eines unteren Wafers100' , der nach dem Schaltungsprüfprozess bei der nachfolgenden Bearbeitung zum Herstellen einer Mehrzahl von unteren Dies100 zertrennt wird, die beim Herstellen von SoICs (siehe z. B.11 ) verwendet werden. In4 wird der untere Wafer100' bereitgestellt, der ein Substrat101 , Bauelementbereiche41 (die den Bauelementbereichen40 von1 gleichen oder ähnlich sind) und Metallisierungsschichten108 über der Vorderseite des Substrats101 aufweist.4 zeigt außerdem austauschbare Prüfpads121 über den Metallisierungsschichten108 . Es ist zu beachten, dass der Einfachheit halber nicht alle Strukturelemente des unteren Wafers100' in4 gezeigt sind und in nachfolgenden Figuren die Bauelementbereiche41 möglicherweise nicht dargestellt sind. -
5 zeigt eine vergrößerte Darstellung eines Teils106 des unteren Wafers100' von4 . Wie in5 gezeigt ist, weist der untere Wafer100' das Substrat101 , die Metallisierungsschichten108 , eine erste Passivierungsschicht116 , eine zweite Passivierungsschicht118 , leitfähige Pads128 , Umverteilungsleitungen119 und Umverteilungsdurchkontaktierungen117 auf. Außerdem zeigt5 austauschbare Prüfpads121 über und in elektrischer Verbindung mit jeweiligen leitfähigen Pads128 sowie Lotkappen123 auf den austauschbaren Prüfpads121 . - In dem Beispiel von
5 umfassen die Metallisierungsschichten108 untere Metallisierungsschichten108A und obere Metallisierungsschichten108B . Die unteren Metallisierungsschichten108A umfassen eine Mehrzahl von dielektrischen Schichten111 , die z. B. aus einem Extrem-low-k(ELK)-Material bestehen, und elektrisch leitfähige Strukturelemente (z. B. Metallleitungen112 und Durchkontaktierungen110 ), die in den dielektrischen Schichten111 hergestellt sind. Die oberen Metallisierungsschichten108B umfassen eine Mehrzahl von dielektrischen Schichten114 , die z. B. aus undotiertem Silicatglas (USG) bestehen, und elektrisch leitfähige Strukturelemente (z. B. Metallleitungen115 und Durchkontaktierungen113 ), die in den dielektrischen Schichten114 hergestellt sind. Bei einigen Ausführungsformen sind Abmessungen (z. B. Dicken und/oder Breiten der Metallleitungen oder Durchkontaktierungen oder Abstände zwischen benachbarten Metallleitungen oder Durchkontaktierungen) der elektrisch leitfähigen Strukturelemente (z. B. Leitungen und Durchkontaktierungen) in den oberen Metallisierungsschichten108B größer als die entsprechenden Abmessungen der elektrisch leitfähigen Strukturelemente in den unteren Metallisierungsschichten108A . Die Herstellungsverfahren für die Metallisierungsschichten108 , die erste Passivierungsschicht116 , die zweite Passivierungsschicht118 und die leitfähigen Pads128 gleichen oder ähneln denen für die oberen Dies50 , und daher werden Einzelheiten nicht wiederholt. - Wie in
5 gezeigt ist, werden Umverteilungsleitungen119 (z. B. Metallleitungen) über der ersten Passivierungsschicht116 hergestellt und werden mit den leitfähigen Pads128 (z. B. Aluminiumpads) verbunden. Die Umverteilungsleitungen119 leiten elektrische Signale an den leitfähigen Pads128 zu unterschiedlichen Positionen um, und sie sind über Umverteilungsdurchkontaktierungen117 z. B. mit einem obersten metallischen Strukturelement (z. B.115 ) der Metallisierungsschichten108 elektrisch verbunden. Wie in5 gezeigt ist, verläuft die Umverteilungsdurchkontaktierung117 durch die erste Passivierungsschicht116 und sie verbindet die Umverteilungsleitung119 elektrisch mit der Metallisierungsschicht108 . Die austauschbaren Prüfpads121 können Kupfersäulen sein, die durch die zweite Passivierungsschicht118 verlaufen, um mit den jeweiligen leitfähigen Pads128 elektrisch verbunden zu werden. - Bei einigen Ausführungsformen ist die zweite Passivierungsschicht
118 eine Siliziumnitridschicht mit eine Dicke von etwa 1000 Å, und die leitfähigen Pads128 sind Aluminiumpads mit Dicken (die in einer Richtung senkrecht zu der Oberseite des Substrats101 gemessen werden) von etwa 0,5 µm bis etwa 5 µm, z. B. 2,8 µm. Die austauschbaren Prüfpads121 sind Kupfersäulen mit Dicken von etwa 0,5 µm bis etwa 10 µm, z. B. 1 µm, und die Lotkappen123 (z. B. bleifreie Lotbereiche) haben Dicken von etwa 1 µm bis etwa 20 µm, z. B. 2 µm. - Bei einigen Ausführungsformen wird ein Schaltungsprüfprozess zum Prüfen der Funktionen der Dies in dem unteren Wafer
100' durchgeführt, um die erwiesenermaßen guten Dies zu identifizieren. Der Schaltungsprüfprozess wird mittels der austauschbaren Prüfpads121 durchgeführt. Die identifizierten erwiesenermaßen guten Dies in dem unteren Wafer100' werden zum Herstellen der SoICs verwendet. - Wenn der Schaltungsprüfprozess für den unteren Wafer
100' beendet ist, werden in6 die austauschbaren Prüfpads121 und die Lotkappen123 entfernt und die leitfähigen Pads128 werden freigelegt. Zum Beispiel kann ein Nassätzprozess unter Verwendung von Schwefelsäure (H2SO4) durchgeführt werden, um die austauschbaren Prüfpads121 und die Lotkappen123 zu entfernen. - Dann werden in
7 eine oder mehrere dielektrische Schichten (z. B.125 und127 ) über der zweiten Passivierungsschicht118 und über den leitfähigen Pads128 hergestellt. Die dielektrische Schicht125 besteht aus einem Oxid, wie zum Beispiel Tetraethylorthosilicat (TEOS). Die dielektrische Schicht127 besteht bei einigen Ausführungsformen aus dem gleichen Material (z. B. einem Oxid) wie die dielektrische Schicht125 . Bei anderen Ausführungsformen besteht die dielektrische Schicht127 aus einem anderen Material als die die dielektrische Schicht125 . Die dielektrische Schicht127 kann zum Beispiel aus einem anderen Oxid als die dielektrische Schicht125 bestehen, wie etwa USG oder einem durch chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD) abgeschiedenen Oxid. Zum Planarisieren der abgeschiedenen dielektrischen Schichten125 und127 können Planarisierungsprozesse, wie etwa CMP, durchgeführt werden. - Dann werden in
7 Bondpads107 in den dielektrischen Schichten125 und127 hergestellt. Die Bondpads107 weisen jeweils ein Bondpad-Metall (BPM)107T und eine Bondpad-Durchkontaktierung (BPV)107V auf. Die Bondpads107 werden z. B. mit einem Dual-Damascene-Prozess aus einem elektrisch leitfähigen Material, wie etwa Kupfer, hergestellt. Wie in7 gezeigt ist, erstrecken sich die Bondpads107 von einer Oberseite der dielektrischen Schicht127 bis zu den leitfähigen Pads128 . Eine Oberseite des Bondpads107 ist auf gleicher Höhe mit der Oberseite der dielektrischen Schicht127 , und eine Unterseite des Bondpads107 kontaktiert die leitfähigen Pads128 . Bei der nachfolgenden Bearbeitung werden leitfähige Säulen131 (siehe10 ) auf den Bondpads107 hergestellt, um mit den Metallisierungsschichten108 elektrisch verbunden zu werden. Die Metallisierungsschichten108 und die Strukturen über den Metallisierungsschichten108 in7 , wie etwa die erste Passivierungsschicht116 , die zweite Passivierungsschicht118 , die leitfähigen Pads128 , die Umverteilungsleitungen119 , die Umverteilungsdurchkontaktierungen117 , die dielektrischen Schichten125 und127 und die Bondpads107 , können kollektiv als eine Verbindungsstruktur105 bezeichnet werden. - Bei einigen Ausführungsformen beträgt eine Höhe (die entlang einer Richtung senkrecht zu der Oberseite des Substrats
101 gemessen wird) des Bondpad-Metalls107T etwa 0,1 µm bis etwa 2 µm, z. B. 0,85 µm, und eine Höhe der Bondpad-Durchkontaktierung107V beträgt etwa 0,5 µm bis etwa 5 µm, z. B. 2,4 µm. -
8 zeigt eine weitere Ausführungsform der Bondpads107 , bei der die Bondpads107 jeweils eine im Wesentlichen gleichbleibende Breite zwischen der Oberseite und der Unterseite der Bondpads107 haben. Die Bondpads107 in8 können mit einem Single-Damascene-Prozess hergestellt werden. -
9 zeigt eine noch weitere Ausführungsform der Bondpads107 . Die Bondpads107 in9 sind denen in7 ähnlich, aber die Bondpads107 in9 sind direkt mit einer oberen Metallschicht Mz (z. B. einer obersten Metallschicht) der Metallisierungsschichten108 verbunden. Mit anderen Worten, während die Bondpads107 in den7 und8 direkt mit den leitfähigen Pads128 verbunden sind, sind die Bondpads107 in9 direkt mit der oberen Metallschicht Mz der Metallisierungsschichten108 verbunden. Da die Bondpads107 in9 tiefer unter der dielektrischen Schicht127 verlaufen, kann eine Höhe (die entlang einer Richtung senkrecht zu der Oberseite des Substrats101 gemessen wird) der Bondpad-Durchkontaktierung107V in9 größer als die in7 sein und z. B. einen Wert von etwa 6 µm haben. - Es ist zu beachten, dass die
7 bis9 einen Teil des unteren Wafers100' zeigen, in dem die Bondpads107 auf der Oberseite des unteren Wafers100' hergestellt werden. Die Oberseite des unteren Wafers100' hat andere Bereiche, in denen die Bondpads107 nicht hergestellt werden. Bei der nachfolgenden Bearbeitung werden bei einigen Ausführungsformen die oberen Dies50 ohne die Bondpads107 durch einen Schmelzbondprozess an Bereiche der Oberseite des unteren Wafers100' gebondet. - Die
10 bis17 zeigen Schnittansichten eines Halbleiter-Packages500 (siehe17 ) auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform. Das Halbleiter-Package500 hat eine Package-on-Package-Struktur (PoP-Struktur) und umfasst ein oberes Package520 , das an einem unteren Package510 befestigt ist. Das untere Package510 ist ein InFO-Package (InFO: integriertes Fan-out) mit einem integrierten SoIC150 (siehe11 ). Einzelheiten werden später erörtert. - In
10 wird eine Mehrzahl von oberen Dies50 , wie etwa die erwiesenermaßen guten Dies50 von3 , mit einem Schmelzbondprozess an der Vorderseite des unteren Wafers100' befestigt, wie etwa der in den7 bis9 gezeigten unteren Wafer100' . Bei der dargestellten Ausführungsform werden die Rückseiten der oberen Dies50 mit einem Schmelzbondprozess an die oberste dielektrische Schicht (z. B.127 ) des unteren Wafers100' in Bereichen ohne die Bondpads107 gebondet, wobei die oberste dielektrische Schicht (z. B.127 ) eine Oxidschicht, wie etwa eine Siliziumoxidschicht, ist. Bei einigen Ausführungsformen wird vor dem Schmelzbondprozess eine mechanische Spannung aufgebracht, um die oberen Dies50 und den unteren Wafer100' aneinander zu pressen. Dann wird der Schmelzbondprozess durch Erwärmen der oberen Dies50 und des unteren Wafers100' auf eine Temperatur von etwa 200 °C bis etwa 500 °C durchgeführt. Ein Druck in einer Schmelzbondkammer (in der sich die oberen Dies50 und der untere Wafer100' während des Schmelzbondprozesses befinden) kann etwa 0,1 Torr bis etwa 100 Torr betragen. - Erinnern wir uns daran, dass in
2 eine Nitridschicht59 (z. B. eine Siliziumnitridschicht) auf den Rückseiten der oberen Dies50 hergestellt werden kann. Bei Ausführungsformen, bei denen die Nitridschicht59 auf den Rückseiten der oberen Dies50 hergestellt wird, entsteht durch den Schmelzbondprozess eine Haftung zwischen der Nitridschicht59 und der obersten dielektrischen Schicht (z. B. einer Siliziumoxidschicht) des unteren Wafers100' . Bei Ausführungsformen, bei denen die Nitridschicht59 fehlt, entsteht durch den Schmelzbondprozess eine Haftung zwischen dem Material (z. B. Silizium) des Substrats des oberen Dies50 und der obersten dielektrischen Schicht (z. B. einer Siliziumoxidschicht) des unteren Wafers100' . Bei einigen Ausführungsformen ist die Bindung zwischen Siliziumnitrid und Siliziumoxid stärker als die Bindung zwischen Silizium und Siliziumoxid, und daher entsteht durch das Herstellen der Nitridschicht59 auf den Rückseiten der oberen Dies50 eine stärkere Haftung zwischen den oberen Dies50 und dem unteren Wafer100' . - Bleiben wir bei
10 . Nachdem die oberen Dies50 an den unteren Wafer100' gebondet worden sind, werden leitfähige Säulen131 auf den Bondpads107 des unteren Wafers100' hergestellt. Die leitfähigen Säulen131 können dadurch hergestellt werden, dass eine strukturierte Maskenschicht (z. B. ein strukturiertes Fotoresist) mit Öffnungen über dem unteren Wafer100' hergestellt wird, wobei Positionen der Öffnungen Positionen der herzustellenden leitfähigen Säulen131 entsprechen und die Öffnungen das darunter befindliche Bondpad107 freilegen. Dann wird ein elektrisch leitfähiges Material, wie etwa Kupfer, z. B. mit einem Plattierungsprozess in den Öffnungen der strukturierten Maskenschicht abgeschieden. Nachdem die Öffnungen mit dem elektrisch leitfähigen Material gefüllt worden sind, wird die strukturierte Maskenschicht (z. B. ein strukturiertes Fotoresist) mit einem geeigneten Entfernungsverfahren, wie etwa Ablösung, entfernt. Nachdem die leitfähigen Säulen131 bei der nachfolgenden Bearbeitung von einem dielektrischen Material umschlossen worden sind, werden sie zu Durchkontaktierungen. - Bei einigen Ausführungsformen beträgt eine Höhe H, der leitfähigen Säule
131 etwa 10 µm bis etwa 100 µm, z. B. etwa 30 µm. Eine Breite der leitfähigen Säule131 beträgt etwa 10 µm bis etwa 50 µm, z. B. etwa 30 µm, und ein Abstand zwischen benachbarten leitfähigen Säulen131 beträgt etwa 20 µm bis etwa 100 µm, z. B. etwa 70 µm. - Dann wird in
11 ein dielektrisches Material133 über der Vorderseite des unteren Wafers100' um die leitfähigen Säulen131 und um die oberen Dies50 abgeschieden. Das dielektrische Material133 kann Polyimid, ein Tieftemperatur-Polyimid, ein Formmaterial oder dergleichen sein und kann z. B. mit einem Beschichtungsverfahren, wie etwa Schleuderbeschichtung, aufgebracht werden. Nachdem das dielektrische Material133 aufgebracht worden ist, wird ein Träger an dem dielektrischen Material133 befestigt, und der untere Wafer100' wird z. B. mit einem Schleifprozess von der Rückseite her gedünnt. - Nach dem rückseitigen Schleifprozess wird die Rückseite des unteren Wafers
100' an einem Vereinzelungsband befestigt, und ein Vereinzelungsprozess wird durchgeführt, um den unteren Wafer100' in untere Dies100 zu zertrennen und eine Mehrzahl von integrierten Schaltkreiselementen150 herzustellen. Bei einer Ausführungsform sind die integrierten Schaltkreiselemente150 SoICs. Die SoICs150 weisen jeweils einen unteren Die100 , einen oberen Die50 , der an der Vorderseite des unteren Dies100 befestigt ist, leitfähige Säulen131 auf der Vorderseite des unteren Dies100 und das dielektrische Material133 auf. Obwohl11 nur zwei SoICs150 zeigt, kann die Anzahl der nach dem Vereinzelungsprozess entstandenen SoICs150 jede geeignete Anzahl sein. Außerdem können die Anzahl von oberen Dies50 , die an dem unteren Die100 befestigt sind, und die Struktur des SoIC150 so abgewandelt werden, dass unterschiedliche Strukturen entstehen, und Einzelheiten dazu werden später erörtert. - In dem Beispiel von
11 weist der SoIC150 einen oberen Die50 und einen unteren Die100 auf, wobei die Rückseite des oberen Dies50 an der Vorderseite des unteren Dies100 befestigt ist. Daher wird der SoIC150 auch als ein SoIC mit einem Rückseite-an-Vorderseite-Bondungsschema oder als ein Rückseite-an-Vorderseite-SoIC bezeichnet. Die leitfähigen Säulen131 werden über den Bondpads107 hergestellt. Die leitfähigen Säulen131 und der obere Die50 sind von dem dielektrischen Material133 umschlossen, das seitlich gemeinsame Grenzen mit dem unteren Die100 hat. Mit anderen Worten, Seitenwände des dielektrischen Materials133 sind zu jeweiligen Seitenwänden des unteren Dies100 ausgerichtet. Bei einigen Ausführungsformen beträgt eine Höhe H3 des SoIC150 etwa 100 µm bis etwa 300 µm, z. B. etwa 180 µm. - Dann werden in
12 eine Haftschicht137 und eine rückseitige dielektrische Schicht139 nacheinander über einem Träger135 hergestellt. Der Träger135 stützt die auf ihm hergestellte Halbleiterstruktur ab und kann aus einem Material wie Silizium, Polymer, Polymer-Verbundstoff, Metallfolie, Keramik, Glas, Glasepoxid, Berylliumoxid, Band oder aus einem anderen Material bestehen, das für die konstruktive Abstützung geeignet ist. Bei einigen Ausführungsformen ist der Träger135 ein Glasträger. Die Haftschicht137 wird bei einigen Ausführungsformen über dem Träger135 abgeschieden oder laminiert. Die Haftschicht137 kann lichtempfindlich sein und kann durch Projizieren z. B. von UV-Licht auf den Träger135 bei einem späteren Träger-Ablösungsprozess leicht abgelöst werden. Die Haftschicht137 kann zum Beispiel ein LTHC-Belag (LTHC: Licht-Wärme-Umwandlung) sein, der von der Fa. 3M Company aus St. Paul, Minnesota, hergestellt wird. - Die rückseitige dielektrische Schicht
139 kann als eine Pufferschicht fungieren und kann bei einigen Ausführungsformen aus einem Polymer, wie etwa Polyimid (PI), Polybenzoxazol (PBO) oder Benzocyclobuten bestehen. Zum Herstellen der rückseitigen dielektrischen Schicht139 können alle geeigneten Verfahren, die auf dem Fachgebiet bekannt sind, verwendet werden, wie etwa physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD), Drucken, Schleuderbeschichtung, Sprühbeschichtung, Sintern oder dergleichen. - Dann wird ein Opfermaterial (nicht dargestellt) über der rückseitigen dielektrischen Schicht
139 abgeschieden. Das Opfermaterial kann zum Beispiel ein Fotoresist, ein organisches Material, ein Isoliermaterial oder andere Materialien umfassen und kann durch PVD, CVD, Schleuderbeschichtung oder mit anderen geeigneten Abscheidungsverfahren abgeschieden werden. Das Opfermaterial wird mit Strukturen oder Öffnungen zum Herstellen von leitfähigen Säulen141 z. B. mit einem lithografischen Prozess oder einem direkten Strukturierungsprozess strukturiert. Dann werden die Öffnungen in dem Opfermaterial mit einem elektrisch leitfähigen Material gefüllt, um die leitfähigen Säulen141 herzustellen. Das leitfähige Material kann Kupfer (Cu) sein, aber es können auch andere geeignete leitfähige Materialien verwendet werden. Bei einigen Ausführungsformen wird ein Plattierungsprozess zum Abscheiden des leitfähigen Materials in den Öffnungen des Opfermaterials verwendet. Vor dem Plattierungsprozess kann eine Seed-Schicht hergestellt werden. Der Plattierungsprozess kann zum Beispiel eine elektrochemische Plattierung (ECP), stromlose Plattierung oder andere Arten von Plattierungsprozessen umfassen. Nach dem Plattierungsprozess wird das Opfermaterial abgelöst oder entfernt, und die leitfähigen Säulen141 werden über der rückseitigen dielektrischen Schicht139 hergestellt, wie in12 gezeigt ist. Nach dem Umschließen mit einem Formmaterial bei der nachfolgenden Bearbeitung werden die leitfähigen Säulen141 zu Durchkontaktierungen. Eine Höhe H4 der leitfähigen Säulen141 kann etwa 100 µm bis etwa 300 µm, z. B. etwa 200 µm, betragen. Eine Breite der leitfähigen Säulen141 kann etwa 50 µm bis etwa 300 µm, z. B. etwa 190 µm, betragen, und ein Abstand zwischen benachbarten leitfähigen Säulen141 kann etwa 100 µm bis etwa 400 µm, z. B. etwa 300 µm, betragen. - Dann wird in
13 eine Mehrzahl von SoICs150 , wie etwa denen, die nach dem Prozess von11 entstanden sind, z. B. unter Verwendung einer Haftschicht146 , wie etwa einer DAF, an der rückseitigen dielektrischen Schicht139 befestigt. - Anschließend wird
14 ein Formmaterial143 über der rückseitigen dielektrischen Schicht139 und um die SoICs 150 und die leitfähigen Säulen141 angeordnet. In einer Draufsicht kann das Formmaterial143 die SoICs150 und die leitfähigen Säulen141 umschließen. In dem Beispiel von14 umschließt das Formmaterial143 die SoICs150 und kontaktiert (z. B. physisch) Seitenwände des dielektrischen Materials133 . - Das Formmaterial
143 kann jedes geeignete Material, wie etwa ein Epoxidharz, eine Formunterfüllung und dergleichen, umfassen. Geeignete Verfahren zum Herstellen des Formmaterials143 sind Formpressen, Pressspritzen, Formpressen von flüssigem Verkapselungsmaterial oder dergleichen. Nachdem das Formmaterial143 hergestellt worden ist, kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um eine ebene Oberseite für das Formmaterial143 zu erzielen. Nach dem Planarisierungsprozess liegen die leitfähigen Säulen141 , die leitfähigen Säulen131 und die Die-Verbindungselemente55 an der Oberseite des Formmaterials143 frei. Nach dem Umschließen mit dem Formmaterial143 werden die leitfähigen Säulen141 zu Durchkontaktierungen. - Dann wird in
15 eine Umverteilungsstruktur148 über dem Formmaterial143 hergestellt und wird mit den leitfähigen Säulen141 , den leitfähigen Säulen131 und den Die-Verbindungselementen55 der oberen Dies50 elektrisch verbunden. Die Umverteilungsstruktur148 umfasst leitfähige Strukturelemente, wie etwa eine oder mehrere Schichten von leitfähigen Leitungen147 und Durchkontaktierungen149 , die in einer oder mehreren dielektrischen Schichten145 hergestellt sind. Bei einigen Ausführungsformen bestehen die eine oder die mehreren dielektrischen Schichten145 aus einem Polymer, wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen. Die eine oder die mehreren dielektrischen Schichten145 können mit einem geeigneten Abscheidungsverfahren, wie etwa Schleuderbeschichtung, chemische Aufdampfung (CVD), Laminierung oder dergleichen oder einer Kombination davon, hergestellt werden. - Bei einigen Ausführungsformen sind die leitfähigen Strukturelemente der Umverteilungsstruktur
148 leitfähige Leitungen147 und Durchkontaktierungen149 , die aus einem geeigneten leitfähigen Material wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen bestehen. Die leitfähigen Strukturelemente können zum Beispiel wie folgt hergestellt werden: Erzeugen von Öffnungen in der dielektrischen Schicht145 , um darunter befindliche leitfähige Strukturelemente freizulegen; Herstellen einer Seed-Schicht über der dielektrischen Schicht145 und in den Öffnungen; Herstellen eines strukturierten Fotoresists mit einer entworfenen Struktur über der Seed-Schicht; Plattieren (z. B. Elektroplattieren oder stromloses Plattieren) des leitfähigen Materials in der entworfenen Struktur und über der Seed-Schicht; und Entfernen des Fotoresists und der Teile der Seed-Schicht, auf denen das leitfähige Material nicht abgeschieden worden ist. - Wie in
15 gezeigt ist, erfolgt die Kommunikation zwischen den oberen Dies50 und den unteren Dies100 über die Umverteilungsstruktur148 . Zum Beispiel wird ein elektrisches Signal von dem unteren Die100 über die leitfähige Säule131 zu der Umverteilungsstruktur148 übertragen, bevor es in das Die-Verbindungselement55 des oberen Dies50 eintritt. - Bleiben wie bei
15 , in der äußere Anschlüsse163 (die auch als leitfähige Kontakthügel bezeichnet werden können) über Pads161 hergestellt werden, die mit den leitfähigen Strukturelementen der Umverteilungsstruktur148 elektrisch verbunden sind. Die äußeren Anschlüsse163 können Lotkugeln, wie etwa BGA-Kugeln (BGA: Ball Grid Array), C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), Mikrobumps und dergleichen sein. Bei einigen Ausführungsformen werden ein oder mehrere integrierte passive Bauelemente (IPDs)167 elektrisch mit Micropads165 verbunden, die wiederum mit den leitfähigen Strukturelementen der Umverteilungsstruktur148 elektrisch verbunden sind. In dem Beispiel von15 werden Verbindungselemente168 des IPD167 z. B. mittels Lotbereichen an die Micropads165 gebondet, und ein Unterfüllungsmaterial162 kann einen Spalt zwischen dem IPD167 und der Umverteilungsstruktur148 füllen. In die IPDs kann eine breite Palette von passiven Bauelementen integriert werden, wie etwa Symmetrierübertrager, Koppler, Splitter, Filter und Diplexer. IPDs können herkömmliche diskrete Bauelemente zur Oberflächenmontage (SMDs) für eine kleinere Grundfläche, eine Kostensenkung und eine Leistungsverbesserung verdrängen. - Dann wird in
16 die in15 gezeigte Halbleiterstruktur gewendet, und die äußeren Anschlüsse163 werden z. B. an einem Vereinzelungsband151 befestigt, das von einem Rahmen153 gehalten wird. Dann wird der Träger135 in einem Träger-Ablösungsprozess entfernt. Der Träger135 kann zum Beispiel durch chemische Nassätzung, Plasma-Trockenätzung, mechanisches Ablösen, CMP, mechanisches Schleifen, thermisches Härten, Laserabtastung oder Nass-Strippen abgelöst werden. Bei einigen Ausführungsformen ist der Träger135 ein Glasträger und wird durch Projizieren von UV-Licht auf den Glasträger ausgelöst. Nach dem Ablösen des Trägers135 werden Öffnungen138 in der rückseitigen dielektrischen Schicht139 erzeugt, um die leitfähigen Säulen141 freizulegen. Die Öffnungen138 können mit einem Ätzprozess, einem Laserbohrprozess oder einem anderen geeigneten Verfahren erzeugt werden. Die in16 gezeigte Halbleiterstruktur weist eine Mehrzahl von Halbleiter-Packages510 auf. Bei der nachfolgenden Bearbeitung wird die in16 gezeigte Halbleiterstruktur entlang Ritzgräben154 zertrennt, sodass eine Mehrzahl von einzelnen Halbleiter-Packages510 (die auch als untere Packages, siehe17 , bezeichnet werden) entsteht. - Dann wird in
17 eine Mehrzahl von Halbleiter-Packages520 (die auch als obere Packages bezeichnet werden) an der in16 gezeigten Halbleiterstruktur befestigt. Die Halbleiter-Packages520 sind jeweils zu einem entsprechenden Halbleiter-Package510 ausgerichtet, sodass Positionen von äußeren Anschlüssen274 der Halbleiter-Packages520 mit Positionen von Oberseiten der leitfähigen Säulen141 übereinstimmen. Die Halbleiter-Packages520 können jeweils einen oder mehrere Dies279 aufweisen, die an einem Substrat271 befestigt sind, wobei eine Formmasse277 die Dies279 umschließt. Auf der Oberseite und der Unterseite des Substrats271 sind leitfähige Pads273 bzw.275 angeordnet. Leitfähige Strukturelemente (z. B. Metallleitungen und Durchkontaktierungen) können in dem Substrat271 hergestellt werden und können die leitfähigen Pads273 mit den leitfähigen Pads275 elektrisch verbinden. Bei einigen Ausführungsformen wird vor dem Befestigen des Halbleiter-Packages520 eine Lotpaste136 auf den freiliegenden Oberseiten der leitfähigen Säulen141 z. B. mit einer Lotdruckmaschine aufgebracht. Nachdem die Halbleiter-Packages520 an den Halbleiter-Packages510 befestigt worden sind, kann ein Aufschmelzprozess durchgeführt werden, um das Halbleiter-Package520 an das jeweilige Halbleiter-Package510 zu bonden. Zum Füllen des Spalts zwischen dem Halbleiter-Package510 und dem Halbleiter-Package520 kann ein Unterfüllungsmaterial166 abgeschieden werden. - Dann wird ein Vereinzelungsprozess durchgeführt, um eine Mehrzahl von einzelnen Halbleiter-Packages
500 mit der PoP-Struktur herzustellen.17 zeigt ein PoP-Package 500, das ein oberes Package520 aufweist, das an ein unteres Package510 gebondet ist. Das obere Package520 kann ein Speicher-Bauelement sein und weist eine Mehrzahl von Speicher-Dies (z. B.279 ) auf, und das untere Package510 kann ein Logikbauelement sein und weist ein SoIC150 (siehe11 ) auf. -
18 zeigt eine Schnittansicht eines Halbleiter-Packages510A , gemäß einer Ausführungsform. Das Halbleiter-Package510A ist dem Halbleiter-Package510 von17 ähnlich, aber es hat ein abweichendes SoIC150A (siehe das schraffierte Rechteck). Das SoIC150A ist dem SoIC150 von11 ähnlich, aber an dem oberen Die50 in der Rückseite-an-Vorderseite-Bondungskonfiguration wird ein dritter Die21 z. B. mit einem Schmelzbondprozess befestigt. Wie in18 gezeigt ist, weist das SoIC150A außerdem Folgendes auf: eine Umverteilungsstruktur158 zwischen dem dritten Die21 und dem oberen Die50 ; ein dielektrisches Material159 auf der Umverteilungsstruktur158 und um den dritten Die21 ; und leitfähige Säulen132 . Die leitfähigen Säulen132 verlaufen durch die dielektrischen Schichten133 und159 und durch die Umverteilungsstruktur158 und verbinden den unteren Die100 elektrisch mit der Umverteilungsstruktur148 . Die Umverteilungsstruktur158 und das dielektrische Material159 können mit dem gleichen oder einem ähnlichen Herstellungsverfahren wie die Umverteilungsstruktur148 bzw. das dielektrische Material133 hergestellt werden, und daher werden Einzelheiten nicht wiederholt. - Bei einigen Ausführungsformen werden die leitfähigen Säulen
132 in einem einzigen Prozessschritt z. B. mit einem Single- oder Dual-Damascene-Prozess nach dem Abscheiden des dielektrischen Materials159 und des dielektrischen Materials133 hergestellt. In dem Beispiel von18 kommuniziert der untere Die100 über die leitfähigen Säulen131 und die Umverteilungsstruktur158 mit dem oberen Die50 , und der untere Die50 kommuniziert über die leitfähigen Säulen132 und die Umverteilungsstruktur148 mit dem Die21 . - Die
19A und19B zeigen Schnittansichten einer Halbleiterstruktur510B , gemäß einer Ausführungsform. Das Halbleiter-Package510B ist dem Halbleiter-Package510 von17 ähnlich, aber es hat ein abweichendes SoIC150B (siehe das schraffierte Rechteck).19A ist eine Schnittansicht der Halbleiterstruktur510B entlang dem QuerschnittA - A von19B . - Das SoIC
150B ist dem SoIC150 von11 ähnlich, aber an dem unteren Die100 werden mehr als ein oberer Die50 befestigt.19A zeigt als ein nicht-beschränkendes Beispiel vier obere Dies50 , die an dem unteren Die100 befestigt werden. Es können mehr oder weniger als vier obere Dies50 an dem unteren Die100 befestigt werden, und diese und andere Abwandlungen sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. Die19A und19B zeigen außerdem leitfähige Säulen131 , die um die oberen Dies50 und zwischen ihnen hergestellt werden. - Die
20A und20B zeigen Schnittansichten einer Halbleiterstruktur510C , gemäß einer Ausführungsform. Das Halbleiter-Package510C ist dem Halbleiter-Package510B der19A und19B ähnlich, aber es hat ein abweichendes SoIC150C (siehe das schraffierte Rechteck).20A ist eine Schnittansicht der Halbleiterstruktur510C entlang dem QuerschnittB - B von20B . - Das SoIC
150C ist dem SoIC150B der19A und19B ähnlich, aber es weist nicht die leitfähigen Säulen131 auf, die zwischen den oberen Dies50 angeordnet sind. Mit anderen Worten, bei der Ausführungsform der20A und20B sind die leitfähigen Säulen131 nur um die oberen Dies50 angeordnet. - Die
21 bis27 zeigen Schnittansichten eines SoIC150D auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform. Insbesondere zeigen die21 bis27 ein Verfahren zum Herstellen eines SoIC, bei dem die Die-Verbindungselemente55 und die leitfähigen Säulen131 in dem gleichen Bearbeitungsschritt hergestellt werden. - In
21 wird ein Substrat51 (z. B. ein oberer Wafer) mit den Bauelementbereichen40 , einer ersten Passivierungsschicht (nicht dargestellt) und leitfähigen Pads (z. B. Aluminiumpads, nicht dargestellt) hergestellt. Das Substrat51 weist eine Mehrzahl von oberen Dies50 auf. Es ist zu beachten, dass auf dieser Bearbeitungsstufe die zweite Passivierungsschicht52 und die Die-Verbindungselemente55 (siehe1 ) nicht hergestellt werden. Ein Schaltungsprüfprozess wird mittels der leitfähigen Pads durchgeführt, um die erwiesenermaßen guten Dies in dem Substrat51 zu identifizieren. Der Einfachheit halber sind die Bauelementbereiche40 in nachfolgenden Figuren möglicherweise nicht dargestellt. - Dann wird in
22 die Vorderseite des Substrats51 z. B. unter Verwendung einer Haftschicht56 , wie etwa einer DAF, an einem Träger57 befestigt. Dann wird in23 ein Dünnungsprozess an der Rückseite des Substrats51 durchgeführt, um eine Dicke des Substrats51 zu reduzieren, zum Beispiel auf etwa 1 µm bis etwa 100 µm, z. B. etwa 40 µm. Der Dünnungsprozess kann zum Beispiel mittels eines Schleifprozesses und/oder eines CMP-Prozesses durchgeführt werden. - Nach dem Dünnungsprozess wird eine optionale Nitridschicht
59 , wie etwa eine Siliziumnitridschicht, auf der Rückseite des Substrats51 hergestellt. Wie vorstehend dargelegt worden ist, kann die Nitridschicht59 zum Erzeugen einer stärkeren Haftung zwischen dem oberen Die50 und dem unteren Die100 in einem späteren Schmelzbondprozess verwendet werden. Bei einigen Ausführungsformen wird die Nitridschicht59 weggelassen. - Anschließend wird das Substrat
51 an einem Vereinzelungsband61 befestigt, das von einem Rahmen63 gehalten wird. Der Träger57 wird abgelöst, und ein Reinigungsprozess (z. B. ein DAF-Reinigungsprozess) wird durchgeführt, um Reste der Haftschicht56 zu entfernen. Das Substrat51 werden dann zertrennt, sodass eine Mehrzahl von oberen Dies50 entsteht. - Dann werden in
25 die Rückseiten der oberen Dies50 (d. h., der erwiesenermaßen guten oberen Dies50 ) durch den Schmelzbondprozess in der Rückseitean-Vorderseite-Bondungskonfiguration an die Vorderseite eines unteren Wafers100' gebondet. Bei einigen Ausführungsformen werden die oberen Dies50 an Bereiche einer obersten dielektrischen Schicht des unteren Wafers100' gebondet, die die Bondpads107 nicht aufweisen. - Bei einigen Ausführungsformen wird vor dem Bonden der oberen Dies
50 an den unteren Wafer100' der untere Wafer100' unter Verwendung von austauschbaren Prüfpads nach dem in den4 bis7 gezeigten Prozess geprüft. Die Struktur des unteren Wafers100' nach der Prüfung kann denen gleichen oder ähneln, die in7 ,8 oder9 gezeigt sind. - Dann werden in
26 leitfähige Säulen55 auf den oberen Dies50 hergestellt, und leitfähige Säulen131 werden auf den Bondpads107 hergestellt. Die leitfähigen Säulen55 werden mit den leitfähigen Pads der oberen Dies50 elektrisch verbunden und fungieren als die Die-Verbindungselemente. Bei einigen Ausführungsformen werden die leitfähigen Säulen131 und die leitfähigen Säulen55 in dem gleichen Bearbeitungsschritt mit Verfahren hergestellt, die denen ähnlich sind, die vorstehend für die leitfähigen Säulen131 unter Bezugnahme auf10 beschrieben worden sind, und daher werden Einzelheiten nicht wiederholt. - Dann wird in
27 ein dielektrisches Material133 , das ein Polymer, wie etwa Polyimid, Tieftemperatur-Polyimid, PBO oder dergleichen, sein kann, über dem unteren Wafer100' und um die oberen Dies50 sowie um die leitfähigen Säulen131 und55 abgeschieden. Zum Planarisieren des dielektrischen Materials133 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden. Dann wird ein Vereinzelungsprozess durchgeführt, um den unteren Wafer100' zu zertrennen und eine Mehrzahl von SoICs150D herzustellen, wobei jedes SoIC150D einen oberen Die50 aufweist, der an einen unteren Die100 gebondet ist. Wie in27 gezeigt ist, hat das dielektrische Material133 seitlich gemeinsame Grenzen mit dem unteren Die100 . - Die
28 bis33 zeigen Schnittansichten eines SoIC 150E auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform. Insbesondere zeigen die28 bis33 ein Verfahren zum Herstellen eines SoIC, bei dem eine Haftschicht54 zum Bonden des oberen Dies50 an den unteren Die100 verwendet wird. - In
28 wird ein Substrat51 (z. B. ein oberer Wafer) mit Bauelementbereichen40 , einer ersten Passivierungsschicht (nicht dargestellt), leitfähigen Pads (z. B. Aluminiumpads, nicht dargestellt) und Die-Verbindungselementen55 hergestellt. Das Substrat51 weist eine Mehrzahl von Dies (z. B. oberen Dies50 ) auf. Ein Schaltungsprüfprozess wird mittels der Die-Verbindungselemente55 durchgeführt, um die erwiesenermaßen guten Dies in dem Substrat51 zu identifizieren. Nach dem Schaltungsprüfprozess wird eine zweite Passivierungsschicht52 über dem Substrat51 hergestellt. Der Einfachheit halber sind die Bauelementbereiche40 in nachfolgenden Figuren möglicherweise nicht dargestellt. - Dann wird in
29 ein Träger57 an der zweiten Passivierungsschicht52 unter Verwendung einer Haftschicht56 befestigt, und ein Dünnungsprozess wird von der Rückseite des Substrats51 her durchgeführt, um eine Dicke des Substrats51 auf einen Wert von etwa 1 µm bis etwa 100 µm, z. B. etwa 40 µm, zu reduzieren. - Anschließend wird in
30 das Substrat51 an einem Vereinzelungsband61 befestigt, und ein Vereinzelungsprozess wird durchgeführt, um das Substrat51 zu zertrennen und eine Mehrzahl von oberen Dies50 herzustellen. - Dann wird in
31 ein unterer Wafer100' unter Verwendung von austauschbaren Prüfpads nach dem in den4 bis7 gezeigten Prozess geprüft. Die Struktur des unteren Wafers100' nach der Prüfung kann denen gleichen oder ähneln, die in7 ,8 oder9 gezeigt sind. Anschließend werden unter Verwendung des gleichen oder eines ähnlichen Prozesses, wie er vorstehend bei10 beschrieben worden ist, leitfähige Säulen131 auf den Bondpads107 des unteren Wafers100' hergestellt. - Dann werden in
32 die in30 hergestellten oberen Dies50 (d. h., die erwiesenermaßen guten oberen Dies50 ) unter Verwendung einer Haftschicht54 , wie etwa einer DAF, an der Vorderseite des unteren Wafers100' befestigt. Bei einigen Ausführungsformen werden die oberen Dies50 an Bereichen der obersten dielektrischen Schicht des unteren Wafers100' befestigt, die die Bondpads107 nicht aufweisen. - Dann wird in
33 ein dielektrisches Material133 , das ein Polyimid, ein Tieftemperatur-Polyimid, ein Formmaterial oder dergleichen sein kann, auf dem unteren Wafer100' abgeschieden. Das dielektrische Material133 umschließt die oberen Dies50 und die leitfähigen Säulen131 . Nachdem das dielektrische Material133 abgeschieden worden ist, wird ein Vereinzelungsprozess durchgeführt, um den unteren Wafer100' zu zertrennen und eine Mehrzahl von SoICs 150E herzustellen. - Die
34 bis36 ,37A ,37B und38 bis42 zeigen Schnittansichten einer Halbleiterstruktur220 (siehe41 und42 ) auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform. Die Halbleiterstruktur220 hat eine CoWoS-Struktur, die eine CoW-Struktur 190 (siehe40 ) umfasst, die an einem Substrat201 befestigt ist, und nachstehend werden ihre Einzelheiten beschrieben. - In
34 wird eine Mehrzahl von oberen Dies50 in der Rückseite-an-Vorderseite-Bondungskonfiguration mit einem Schmelzbondprozess an einen unteren Wafer100' gebondet. Der Schmelzbondprozess und die Rückseite-an-Vorderseite-Bondungskonfiguration sind vorstehend erörtert worden, und daher werden Einzelheiten nicht wiederholt. Die oberen Dies50 können mit dem gleichen oder einem ähnlichen Prozess, wie er in den1 bis3 gezeigt ist, hergestellt werden. Der untere Wafer100' kann dem unteren Wafer100' von1 gleichen oder ähneln. Bei einigen Ausführungsformen wird vor dem Bonden der oberen Dies50 an den unteren Wafer100' der untere Wafer100' unter Verwendung von austauschbaren Prüfpads nach dem gleichen oder einem ähnlichen Prozess geprüft, wie er in den4 bis7 gezeigt ist. - Nachdem die oberen Die
50 an den unteren Wafer100' gebondet worden sind, wird bei einigen Ausführungsformen ein dielektrisches Material134 auf dem unteren Wafer100' um die oberen Dies50 abgeschieden. Bei der dargestellten Ausführungsform ist das dielektrische Material134 ein Oxid, wie etwa Siliziumoxid, und es wird mit einem geeigneten Abscheidungsverfahren wie PVD, CVD oder dergleichen abgeschieden. Durch die Verwendung eines Oxids als das dielektrische Material134 können leitfähige Säulen131 (die später erörtert werden) mit einem kleinen Rasterabstand (z. B. einem Rasterabstand von etwa 5 µm bis etwa 30 µm) nacheinander hergestellt werden. Obwohl Oxid als ein Beispiel für das dielektrische Material134 verwendet wird, kann das dielektrische Material134 auch aus anderen geeigneten Materialien, wie etwa einem Polymer oder einem Formmaterial, hergestellt werden. Bei Ausführungsformen, bei denen ein Polymer oder ein Formmaterial als das dielektrische Material134 verwendet wird, kann der Rasterabstand zwischen den nacheinander hergestellten leitfähigen Säulen131 größer sein und z. B. etwa 50 µm bis etwa 100 µm betragen. - Dann werden Öffnungen z. B. mit fotolithografischen und Ätzverfahren (z. B. Trockenätzung) in dem dielektrischen Material
134 erzeugt. Die Öffnungen verlaufen durch das dielektrische Material134 und legen die darunter befindlichen Bondpads107 frei. Dann wird ein elektrisch leitfähiges Material, wie etwa Kupfer, in den Öffnungen abgeschieden, um sie zu füllen, sodass leitfähige Säulen131 (die auch als Durchkontaktierungen bezeichnet werden können) entstehen. Das elektrisch leitfähige Material kann zum Beispiel mit einem Plattierungsprozess (z. B. Elektroplattierung oder stromlose Plattierung) abgeschieden werden, aber es kann auch ein anderes geeignetes Verfahren verwendet werden. - Nachdem die leitfähigen Säulen
131 hergestellt worden sind, kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um eine ebene Oberseite für das dielektrische Material134 zu erzielen. Nach dem Planarisierungsprozess liegen Oberseiten der leitfähigen Säulen131 und Oberseiten der Die-Verbindungselemente55 der oberen Dies50 an der Oberseite des dielektrischen Materials134 frei. Eine Höhe H4 der oberen Dies50 und/oder der leitfähigen Säulen131 nach dem Planarisierungsprozess beträgt etwa 10 µm bis etwa 100 µm, z. B. etwa 30 µm. Eine Breite der leitfähigen Säulen131 kann etwa 10 µm bis etwa 50 µm, z. B. etwa 30 µm, betragen, und ein Abstand zwischen benachbarten leitfähigen Säulen131 kann etwa 20 µm bis etwa 100 µm, z. B. etwa 70 µm, betragen. - Wie in
35 gezeigt ist, wird anschließend eine Umverteilungsstruktur148 über dem dielektrischen Material134 hergestellt und wird mit den leitfähigen Säulen131 und den oberen Dies50 elektrisch verbunden. Die Umverteilungsstruktur148 umfasst eine Mehrzahl von dielektrischen Schichten145 und leitfähige Strukturelemente (z. B. leitfähige Leitungen147 und Durchkontaktierungen149 ), die in den dielektrischen Schichten145 hergestellt sind. Über der Umverteilungsstruktur148 werden äußere Anschlüsse144 , wie etwa Mikrobumps, hergestellt, die mit den leitfähigen Strukturelementen der Umverteilungsstruktur148 elektrisch verbunden werden. Das Herstellungsverfahren für die Umverteilungsstruktur148 in35 kann dem für die Umverteilungsstruktur148 in15 gleichen oder ähneln, und daher werden Einzelheiten nicht wiederholt. Dann wird ein Vereinzelungsprozess durchgeführt, um den unteren Wafer100' zu zertrennen und eine Mehrzahl von SoICs150F herzustellen.35 zeigt ein SoIC150F , das nach dem Vereinzelungsprozess entstanden ist. In dem Beispiel von35 haben die Umverteilungsstruktur148 und das dielektrische Material134 seitlich gemeinsame Grenzen mit dem unteren Die100 . - Bei einigen Ausführungsformen wird das Material, das zum Herstellen der dielektrischen Schichten
145 der Umverteilungsstruktur148 von35 verwendet wird, so angepasst, dass es unterschiedlichen Entwurfszielen für einen Leitungsabstand (z. B. einen Abstand zwischen benachbarten leitfähigen Leitungen) der Umverteilungsstruktur148 Rechnung trägt. Um zum Beispiel einen Leitungsabstand von 0,8 µm oder weniger zu erzielen, kann ein Oxid, wie etwa Siliziumoxid, undotiertes Silicatglas (USG) oder dergleichen, zum Herstellen der dielektrischen Schichten145 verwendet werden. Um einen Leitungsabstand von 10 µm oder mehr zu erzielen, kann ein Polymer, wie etwa Polyimid, LTPI oder dergleichen, zum Herstellen der dielektrischen Schichten145 verwendet werden. - Wenn ein Oxid zum Herstellen der dielektrischen Schichten
145 verwendet wird, können bei einigen Ausführungsformen Bearbeitungsschritte, die denen eines Damascene-Prozesses ähnlich sind, zum Herstellen der leitfähigen Strukturelemente (z. B. Leitungen) und zum Erzielen eines kleinen Leitungsabstands von 0,8 µm oder weniger verwendet werden. Nachdem das Oxid z. B. durch CVD abgeschieden worden ist, wird ein strukturiertes Fotoresist (z. B. ein hochwertiges Fotoresist mit einer hohen Auflösung) über dem Oxid hergestellt. Dann wird ein Trockenätzprozess unter Verwendung des strukturierten Fotoresists als eine Ätzmaske durchgeführt, um Öffnungen in dem Oxid zu erzeugen. Anschließend wird das strukturierte Fotoresist z. B. durch Ablösen oder Strippen entfernt, und in den Öffnungen in dem Oxid wird eine Sperrschicht oder eine Seed-Schicht hergestellt. Dann wird ein Plattierungsprozess, wie etwa eine elektrochemische Plattierung, durchgeführt, um die Öffnungen mit einem leitfähigen Material (z. B. Kupfer) zu füllen, und anschließend wird eine CMP durchgeführt, um Teile des leitfähigen Materials außerhalb der Öffnungen zu entfernen. Die in den Öffnungen verbliebenen Teile des leitfähigen Materials bilden die leitfähigen Strukturelemente. - Wenn ein Polymer zum Herstellen der dielektrischen Schichten
145 verwendet wird, können bei einigen Ausführungsformen auf Grund der physikalischen Eigenschaften des Polymers (das z. B. weicher als ein Oxid ist) die leitfähigen Strukturelemente (z. B. Leitungen, Durchkontaktierungen) der Umverteilungsstruktur148 in Anlehnung an die gleichen oder ähnliche Bearbeitungsschritte hergestellt werden, die vorstehend unter Bezugnahme auf15 erörtert worden sind. Das über der Polymerschicht hergestellte Fotoresist kann außerdem eine niedrigere Qualität und eine niedrigere Auflösung haben. Somit ist der Leitungsabstand größer (und beträgt z. B. 10 µm oder mehr), wenn ein Polymer für die dielektrischen Schichten145 der Umverteilungsstruktur148 verwendet wird. - Dann wird in
36 eine Mehrzahl von SoICs 150F dadurch an einem Interposer170 befestigt, dass die äußeren Anschlüsse144 (siehe35 ) der SoICs150F an äußere Anschlüsse174 (z. B. Mikrobumps, siehe37A) auf einer Oberseite des Interposers170 gebondet werden. Zwischen den SoICs150F und dem Interposer170 kann ein Unterfüllungsmaterial169 abgeschieden werden, nachdem die SoICs 150F an dem Interposer170 befestigt worden sind. -
37A zeigt eine detailliertere Schnittansicht des Interposers170 von36 .37B ist eine vergrößerte Darstellung eines Teils des Interposers170 . In37A weist der Interposer170 ein Substrat171 , Substrat-Durchkontaktierungen (TSVs)172 in dem Substrat171 , eine Umverteilungsstruktur173 und äußere Anschlüsse174 auf. - In
37B kann das Substrat171 z. B. ein dotiertes oder undotiertes Siliziumsubstrat oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) sein. Das Substrat171 kann jedoch alternativ ein Glassubstrat, ein Keramiksubstrat, ein Polymersubstrat oder ein anderes Substrat sein, das einen geeigneten Schutz und/oder eine geeignete Verbindungsfunktionalität bieten kann. Diese und andere geeignete Materialien können alternativ für das Substrat171 verwendet werden. - Bei einigen Ausführungsformen kann das Substrat
171 elektrische Komponenten, wie etwa Widerstände, Kondensatoren, Signalverteilungsschaltungen, Kombinationen davon oder dergleichen, aufweisen. Diese elektrischen Komponenten können aktiv, passiv oder eine Kombination davon sein. Bei anderen Ausführungsformen weist das Substrat171 weder aktive noch passive elektrische Komponenten auf. Alle diese Kombinationen sollen vollständig innerhalb des Schutzumfangs der Ausführungsformen liegen. - Die TSV
172 kann dadurch hergestellt werden, dass Öffnungen in dem Substrat171 erzeugt werden, die dann mit einem oder mehreren elektrisch leitfähigen Materialien gefüllt werden. Bei der dargestellten Ausführungsform erstrecken sich die Öffnungen in das Substrat171 hinein, ohne durch das Substrat171 zu verlaufen. Die Öffnungen für die TSV172 können mit einem Belag172L belegt werden und mit einem leitfähigen Material175 gefüllt werden. Bei einer Ausführungsform ist der Belag172L ein dielektrisches Material, wie etwa Siliziumnitrid, Siliziumoxid, ein dielektrisches Polymer, Kombinationen davon oder dergleichen, und er wird mit einem Verfahren wie chemische Aufdampfung, Oxidation, physikalische Aufdampfung, Atomlagenabscheidung oder dergleichen hergestellt. - Bei einigen Ausführungsformen kann das leitfähige Material
175 Kupfer sein, aber alternativ können auch andere geeignete Materialien, wie etwa, Aluminium, Wolfram, Legierungen, dotiertes Polysilizium, Kombinationen davon oder dergleichen verwendet werden. Das leitfähige Material175 kann dadurch abgeschieden werden, dass eine Seed-Schicht abgeschieden wird und anschließend Kupfer auf die Seed-Schicht elektroplattiert wird, sodass die Öffnungen für die TSV172 gefüllt und überfüllt werden. Dann kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um überschüssige Teile des leitfähigen Materials175 , die sich außerhalb der Öffnungen für die TSV172 befinden, zu entfernen. - Bei der dargestellten Ausführungsform hat nach dem Planarisierungsprozess der Belag
172L , der entlang der Oberseite des Substrats171 bestehen bleibt, eine Dicke von etwa 0,7 µm bis etwa 0,8 µm, z. B. 0,75 µm, und der Belag172L entlang den Seitenwänden der Öffnungen hat eine größere Dicke, z. B. etwa 1 µm. Die TSV172 verläuft nach ihrer Herstellung nicht durch das Substrat171 , wie in37B gezeigt ist. Bei einer Ausführungsform beträgt eine Breite der TSV172 etwa 5 µm bis etwa 20 µm, und eine Höhe H5 der TSV172 beträgt etwa 50 µm bis etwa 150 µm. - Dann wird eine Umverteilungsstruktur
173 über dem Substrat171 hergestellt und wird mit den TSVs172 elektrisch verbunden. Die Umverteilungsstruktur173 kann mit den gleichen oder ähnlichen Verfahren wie die Umverteilungsstruktur148 von15 hergestellt werden, und daher werden Einzelheiten nicht wiederholt. In dem Beispiel von37B weist die Umverteilungsstruktur173 dielektrische Schichten176 ,177 und178 und leitfähige Strukturelemente auf, wie etwa leitfähigen Leitungen179L und Durchkontaktierungen179V . Bei einer Ausführungsform bestehen die dielektrischen Schichten176 aus Siliziumnitrid (SiN), die dielektrischen Schichten177 bestehen aus Siliziumcarbid (SiC), und die dielektrischen Schichten178 bestehen aus USG. - Dann wird eine dielektrische Schicht
181 (z. B. eine Oxidschicht) über der Umverteilungsstruktur173 hergestellt, und in der dielektrischen Schicht181 werden Durchkontaktierungen188 hergestellt und werden mit den leitfähigen Strukturelementen der Umverteilungsstruktur173 elektrisch verbunden. Dann werden über der dielektrischen Schicht181 leitfähige Pads189 (z. B. Aluminiumpads) hergestellt, die dann mit den Durchkontaktierungen188 elektrisch verbunden werden. Eine erste Passivierungsschicht183 (z. B. eine Oxidschicht) wird über der dielektrischen Schicht181 hergestellt und bedeckt periphere Teile der leitfähigen Pads189 . Eine zweite Passivierungsschicht185 (z. B. eine SiN-Schicht) wird über der ersten Passivierungsschicht183 hergestellt. Äußere Anschlüsse174 , die leitfähige Kontakthügel174A (z. B. Mikrobumps, Kupfersäulen) und Lotkappen174B aufweisen können, werden so hergestellt, dass sie durch die zweite Passivierungsschicht185 verlaufen und mit den jeweiligen leitfähigen Pads189 elektrisch verbunden werden. UBM-Strukturen182 (UBM: Metallisierung unter dem Kontakthügel) können zwischen den äußeren Anschlüssen174 und den leitfähigen Pads189 hergestellt werden. - Kommen wir nun zu
38 , in der ein Formmaterial191 über dem Interposer170 und um die SoICs150F hergestellt wird. Ein Planarisierungsprozess, wie etwa eine CMP, kann durchgeführt werden, um überschüssige Teile des abgeschiedenen Formmaterials191 zu entfernen. Durch den Planarisierungsprozess können auch die Rückseiten der SoICs150F freigelegt werden. Das Formmaterial191 kontaktiert physisch Seitenwände der Umverteilungsstruktur148 (siehe35 ), Seitenwände des dielektrischen Materials134 (siehe35 ) und Seitenwände des unteren Dies100 des SoIC150F . - Dann wird in
39 ein Träger193 an dem Formmaterial191 befestigt, und ein Dünnungsprozess wird z. B. durch rückseitiges Schleifen durchgeführt, um die Dicke des Substrats171 zu reduzieren. Nach dem rückseitigen Schleifprozess liegen die TSVs172 an einer Oberfläche171B des Substrats171 frei. Dann werden leitfähige Kontakthügel195 , wie etwa C4-Kontakthügel, auf den freiliegenden Stirnflächen der TSV172 hergestellt. - Dann wird in
40 die Halbleiterstruktur von39 an einem Band192 befestigt, das von einem Rahmen194 gehalten wird, und ein Vereinzelungsprozess wird durchgeführt, um den Interposer170 zu zertrennen und eine Mehrzahl von CoW-Strukturen190 (CoW: Chip auf Wafer) herzustellen, die jeweils ein oder mehrere SoICs 150F umfassen, die an den Interposer170 gebondet sind. - Dann wird in
41 die CoW-Struktur 190 von40 an ein Substrat201 gebondet, indem z. B. die leitfähigen Kontakthügel195 der CoW-Struktur190 an leitfähige Pads203 auf einer Oberseite des Substrats201 gebondet werden, sodass eine Chip-auf-Wafer-auf-Substrat-Struktur (CoWoS-Struktur)220 entsteht. In einem Spalt zwischen der CoW-Struktur190 und dem Substrat201 kann ein Unterfüllungsmaterial204 abgeschieden werden. - Bei einigen Ausführungsformen ist das Substrat
201 eine mehrschichtige Leiterplatte, z. B. eine gedruckte Leiterplatte (PCB). Bei einigen Ausführungsformen weist das Substrat201 Bismaleimid-Triazin(BT)-Harz,FR-4 (ein Verbundmaterial, das aus Glasfasergewebe mit einem Epoxidharz-Bindemittel besteht, das flammbeständig ist), Keramik, Glas, Kunststoff, ein Band, eine Schicht oder andere tragende Materialien auf. Das Substrat201 kann leitfähige Strukturelemente (z. B. leitfähige Leitungen und Durchkontaktierungen) aufweisen, die in oder auf dem Substrat201 hergestellt sind. Wie in41 gezeigt ist, weist das Substrat201 leitfähige Pads203 auf, die auf einer Oberseite und einer Unterseite des Substrats201 hergestellt sind und mit den leitfähigen Strukturelementen des Substrats201 elektrisch verbunden sind. - Dann wird in
42 eine Kappe211 an der Oberseite des Substrats201 z. B. mit einem Klebstoff befestigt. Die Kappe211 kann einen Seitenwandteil211S , der die CoWoS-Struktur220 umschließt, und einen oberen Teil211T über der CoWoS-Struktur220 aufweisen. Die Kappe211 kann aus einem Material (z. B. einem Metall) mit einer guten Wärmeleitfähigkeit bestehen und kann als ein Wärme-Abführungselement fungieren. Die Kappe211 schützt außerdem die CoWoS-Struktur220 .42 zeigt außerdem ein thermisches Grenzflächenmaterial (TIM)213 zwischen dem oberen Teil211T der Kappe211 und der CoW-Struktur190 . Das TIM213 kann ein Polymer, ein Harz oder ein Epoxid als ein Grundmaterial sowie einen Füllstoff zum Verbessern seiner Wärmeleitfähigkeit aufweisen. Der Füllstoff kann ein dielektrischer Füllstoff sein, wie etwa Aluminiumoxid, Magnesiumoxid, Aluminiumnitrid, Bornitrid und Diamantpulver. Der Füllstoff kann aber auch ein metallischer Füllstoff sein, wie etwa Silber, Kupfer, Aluminium oder dergleichen. - Die
43 bis46 ,47A ,47B ,48 ,49 und50A bis50C zeigen Schnittansichten verschiedener Ausführungsformen eines SoIC. Die SoICs, die in den43 bis46 ,47A ,47B ,48 ,49 und50A bis50C gezeigt sind, können zum Herstellen verschiedener Halbleiterstrukturen, wie etwa der CoWoS-Struktur220 , und des Halbleiter-Packages510 verwendet werden. -
43 zeigt eine Schnittansicht eines SoIC150G , das einen Die301 mit einer Verbindungsstruktur310 auf der Vorderseite des Dies301 und einen Die302 aufweist, dessen Rückseite an der Verbindungsstruktur310 befestigt ist. Der Die302 kann zum Beispiel durch Silizium-Oxid-Bindungen gebondet werden, die zwischen dem Material (z. B. Silizium) des Dies302 und dem Material (z. B. Oxid) einer obersten dielektrischen Schicht der Verbindungsstruktur310 durch einen Schmelzbondprozess entstehen. Die Verbindungsstruktur310 kann der Verbindungsstruktur105 gleichen oder ähneln, die in7 ,8 oder9 gezeigt ist, und sie weist leitfähige Strukturelemente, wie etwa leitfähige Leitungen315 , Durchkontaktierungen313 und Bondpads317 , auf, die in einer Mehrzahl von dielektrischen Schichten311 hergestellt sind. - Das SoIC
150G weist außerdem eine dielektrische Schicht321 um den Die302 und leitfähigen Säulen323 auf, die in die dielektrische Schicht321 eingebettet sind. Die dielektrische Schicht321 kann aus einem geeigneten Material, wie etwa einem Oxid (z. B. Siliziumoxid), einem Polymer, wie etwa Polyimid oderLTPI , einem Formmaterial oder dergleichen, bestehen. Die leitfähigen Säulen323 verlaufen durch die dielektrische Schicht321 und können eine Höhe von etwa 10 µm bis etwa 200 µm haben. -
43 zeigt außerdem eine Umverteilungsstruktur331 , die der Umverteilungsstruktur148 gleicht oder ähnelt, die in15 gezeigt ist. Über der Umverteilungsstruktur331 werden leitfähige Kontakthügel335 , wie etwa Mikrobumps, C4-Kontakthügel, BGAs oder dergleichen, hergestellt, die mit der Umverteilungsstruktur331 elektrisch verbunden werden. In dem Beispiel von43 kommunizieren der Die301 und der Die302 miteinander über die Umverteilungsstruktur331 und die leitfähigen Säulen323 . -
44 zeigt eine Schnittansicht eines SoIC150H , das dem SoIC150G von43 ähnlich ist. Der Die302 von44 wird jedoch durch eine Haftschicht318 , wie etwa eine DAF, an den Die301 gebondet. -
45 zeigt eine Schnittansicht eines SoIC1501 , das dem SoIC150G von43 ähnlich ist, aber es hat eine weitere vertikale Stapel-Ebene. Insbesondere wird nach dem Herstellen der Umverteilungsstruktur331 über der dielektrischen Schicht321 ein Die303 (z. B. mit einem Schmelzbondprozess) unter Verwendung der Rückseite-an-Vorderseite-Bondungskonfiguration an die Umverteilungsstruktur331 gebondet, und eine dielektrische Schicht321A , die der dielektrischen Schicht321 gleichen oder ähneln kann, wird über der Umverteilungsstruktur331 hergestellt. Nachdem die dielektrische Schicht321A hergestellt worden ist, werden bei einer Ausführungsform leitfähige Säulen324 , die einen oberen Teil324U und einen unteren Teil324L aufweisen können, in nur einem Bearbeitungsschritt z. B. mit einem Dual-Damascene-Prozess oder einem Single-Damascene-Prozess so hergestellt, dass sie durch die dielektrischen Schichten321 und321A verlaufen. Es ist zu beachten, dass in dem Beispiel von45 die leitfähigen Säulen323 nach dem Herstellen der dielektrischen Schicht321 und vor dem Herstellen der Umverteilungsstruktur331 hergestellt werden. Nachdem die leitfähigen Säulen324 hergestellt worden sind, wird eine Umverteilungsstruktur341 hergestellt, und anschließend werden leitfähige Kontakthügel335 über und in elektrischer Verbindung mit der Umverteilungsstruktur341 hergestellt. -
46 zeigt eine Schnittansicht eines SoIC150J , das dem SoIC1501 von45 ähnlich ist, aber es hat weitere vertikale Stapel-Ebenen. Zum Beispiel werden gegenüber dem in45 gezeigten SoIC150I weitere Dies (z. B.304 und305 ) und weitere Umverteilungsstrukturen (z. B.351 und361 ) hergestellt. Es ist zu beachten, dass in46 die leitfähigen Säulen324 jeweils durch zwei benachbarte dielektrische Schichten verlaufen und in nur einem Bearbeitungsschritt (z. B. mit einem Dual-Damascene-Prozess) hergestellt werden können. - Die
47A und47B zeigen Schnittansichten eines SoIC150K , das dem SoIC150G von43 ähnlich ist, aber es hat mehr als einen Die (siehe302 ,303 ,304 und305 in47A) , die seitlich nebeneinander auf der gleichen vertikalen Ebene angeordnet sind.47A zeigt eine Schnittansicht des SoIC150K entlang dem Querschnitt C - C von47B . In dem Beispiel der47A und47B werden vier Dies302 bis305 (z. B. mit einem Schmelzbondprozess) an die Vorderseite des Dies301 gebondet, wobei leitfähige Säulen323 um die Dies302 bis305 hergestellt werden. Obwohl keine leitfähigen Säulen323 zwischen den Dies302 bis305 in47A dargestellt sind, können bei anderen Ausführungsformen leitfähige Säulen323 zwischen den Dies302 bis305 hergestellt werden. -
48 zeigt eine Schnittansicht eines SoIC150L , das dem SoIC150K der47A und47B ähnlich ist, aber es hat eine weitere vertikale Stapel-Ebene. Insbesondere werden vier weitere Dies306 ,307 ,308 und309 (z. B. mit einem Schmelzbondprozess) an die Umverteilungsstruktur331 gebondet. Es ist zu beachten, dass es in der Schnittansicht von48 keine Dies308 und309 gibt und diese somit in48 nicht dargestellt sind. Außerdem werden eine dielektrische Schicht321A , eine Umverteilungsstruktur341 und leitfähige Säulen323 über der Umverteilungsstruktur331 hergestellt. -
49 zeigt eine Schnittansicht eines SoIC150M , das dem SoIC150L von48 ähnlich ist, aber es wird nur ein Die306 (statt der vier Dies306 bis309 ) an die Umverteilungsstruktur331 gebondet. - Die
50A und50B zeigen Schnittansichten eines SoIC150N , das dem SoIC150J von46 ähnlich ist, aber vorgeformte Anschluss-Chips325 ersetzen die leitfähigen Säulen323 und324 von46 . - Wie in den
50A und50B gezeigt ist, ersetzen die vorgeformten Anschluss-Chips325 die leitfähigen Säulen in den dielektrischen Schichten321 und321A bis321C . Nachdem der Die302 z. B. mit einem Schmelzbondprozess an die Verbindungsstruktur310 des Dies301 gebondet worden ist, werden Anschluss-Chips325 , die vorgeformt sind, an der Verbindungsstruktur310 befestigt, die dem Die302 am nächsten ist. Die Anschluss-Chips325 werden an festgelegten Positionen befestigt, sodass Durchkontaktierungen329 (die auch als leitfähige Säulen bezeichnet werden können) der Anschluss-Chips325 zu jeweiligen Bondpads317 der Verbindungsstruktur310 ausgerichtet werden und diese (z. B. physisch) kontaktieren. - Kommen wie zu
50C , die eine Schnittansicht der Anschluss-Chips325 zeigt. Die vorgeformten Anschluss-Chips325 haben jeweils ein Substrat327 mit Durchkontaktierungen329 , die durch das Substrat327 verlaufen. Das Substrat327 kann ein massives Material, wie etwa massives Silizium, sein, aber es kann auch ein anderes massives Material, wie etwa Glas, Keramik, Polymer oder dergleichen, verwendet werden. Die Durchkontaktierungen329 bestehen aus einem elektrisch leitfähigen Material, wie etwa Kupfer, Wolfram, Aluminium oder dergleichen. Bei einigen Ausführungsformen weist das Substrat327 keine anderen aktiven oder passiven elektrischen Komponenten, wie etwa Transistoren, Kondensatoren oder dergleichen, auf.50A zeigt eine Draufsicht der Anschluss-Chips325 . Die Anzahlen der Durchkontaktierungen329 und die Positionen der Durchkontaktierungen329 in jedem Anschluss-Chip325 , der in den50A und50B gezeigt ist, sind nicht-beschränkende Beispiele. Es sind auch andere Anzahlen und andere Positionen möglich, die vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen sollen. - Kommen wir zu den
50A und50B zurück, in denen nach dem Befestigen der vorgeformten Anschluss-Chips325 die dielektrische Schicht321 auf dem Die301 und um den Die302 sowie um die Anschluss-Chips325 hergestellt wird. Zum Planarisieren der dielektrischen Schicht321 kann ein CMP-Prozess durchgeführt werden, und anschließend wird die Umverteilungsstruktur331 über der dielektrischen Schicht321 hergestellt. Die Bearbeitung kann in ähnlicher Weise wiederholt werden, um weitere Schichten über der Umverteilungsstruktur331 herzustellen, um die Herstellung des SoIC 150N abzuschließen. -
51 zeigt ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleiterstruktur, gemäß einigen Ausführungsformen. Es dürfte klar sein, dass die Verfahrens-Ausführungsform, die in51 gezeigt ist, lediglich ein Beispiel für zahlreiche mögliche Verfahrens-Ausführungsformen ist. Ein Durchschnittsfachmann dürfte zahlreiche Abwandlungen, Alternativen und Modifikationen erkennen. Zum Beispiel können verschiedene Schritte, die in51 gezeigt sind, hinzugefügt, weggelassen, ersetzt, umgeordnet oder wiederholt werden. - In
51 werden als ein Schritt1010 Rückseiten von oberen Dies an einer Vorderseite eines unteren Wafers befestigt, der eine Mehrzahl von unteren Dies aufweist. In einem Schritt1020 werden erste leitfähige Säulen auf der Vorderseite des unteren Wafers benachbart zu den oberen Dies hergestellt. In einem Schritt1030 wird ein erstes dielektrisches Material auf der Vorderseite des unteren Wafers um die oberen Dies und um die ersten leitfähigen Säulen abgeschieden. In einem Schritt1040 wird der untere Wafer zertrennt, um eine Mehrzahl von Strukturen herzustellen, die jeweils mindestens einen der oberen Dies und mindestens einen der unteren Dies aufweisen. - Ausführungsformen können Vorzüge erzielen. Zum Beispiel können die Dies in einem SoIC über die leitfähigen Säulen und die eine oder die mehreren Umverteilungsstrukturen in dem SoIC miteinander kommunizieren, und zum Herstellen des SoIC werden keine Substrat-Durchkontaktierungen (TSVs), die durch die Dies verlaufen, benötigt, wodurch die Herstellung der Dies vereinfacht wird, die Herstellungskosten für die Dies gesenkt werden und verschiedene Arten von Dies (z. B. Logik-Dies, Speicher-Dies) gemeinsam integriert werden können, um die SoICs herzustellen. Die flexiblen Strukturen für die SoICs, die durch die verschiedenen Ausführungsformen dargestellt sind, ermöglichen flexible Größen für das SoIC und eine flexible funktionelle Integration, um hohe Integrationsdichten zu erzielen. Die hergestellten SoICs können in unterschiedliche Package-Typen integriert werden, wie etwa Packages mit einer CoWoS-Struktur, Flip-Flop-Packages oder InFO-Packages. Durch Verwenden eines Oxids in der Umverteilungsstruktur wird ein kleiner Rasterabstand (z. B. ein Leitungsabstand von ≤0,8 µm) zwischen leitfähigen Leitungen für die Umverteilungsstruktur erzielt, der zuvor nicht erzielt werden konnte. Durch Herstellen einer Nitridschicht auf der Rückseite der oberen Dies wird eine höhere Bondfestigkeit bei dem Schmelzbondprozess erzielt.
- Gemäß einer Ausführungsform weist ein Verfahren zum Herstellen einer Halbleiterstruktur die folgenden Schritte auf: Befestigen von Rückseiten von oberen Dies an einer Vorderseite eines unteren Wafers, wobei der untere Wafer eine Mehrzahl von unteren Dies aufweist; Herstellen von ersten leitfähigen Säulen auf der Vorderseite des unteren Wafers benachbart zu den oberen Dies; Abscheiden eines ersten dielektrischen Materials auf der Vorderseite des unteren Wafers um die oberen Dies und um die ersten leitfähigen Säulen; und Zertrennen des unteren Wafers, um eine Mehrzahl von Strukturen herzustellen, die jeweils mindestens einen der oberen Dies und mindestens einen der unteren Dies aufweisen. Bei einer Ausführungsform umfasst das Verfahren vor dem Befestigen weiterhin das Prüfen des unteren Wafers mittels austauschbarer Prüfpads, die auf der Vorderseite des unteren Wafers angeordnet sind. Bei einer Ausführungsform umfasst das Verfahren nach dem Prüfen und vor dem Befestigen weiterhin Folgendes: Entfernen der austauschbaren Prüfpads von dem unteren Wafer; Herstellen einer dielektrischen Schicht über der Vorderseite des unteren Wafers nach dem Entfernen der austauschbaren Prüfpads; und Herstellen von Bondpads so, dass sie durch die dielektrische Schicht verlaufen und mit den unteren Dies elektrisch verbunden werden, wobei die ersten leitfähigen Säulen über jeweiligen der Bondpads hergestellt werden. Bei einer Ausführungsform werden die Rückseiten der oberen Dies mit einem Schmelzbondprozess an der Vorderseite des unteren Wafers befestigt. Bei einer Ausführungsform kontaktieren die Rückseiten der oberen Dies den unteren Wafer physisch. Bei einer Ausführungsform umfasst das Verfahren vor dem Befestigen der Rückseiten der oberen Dies an der Vorderseite des unteren Wafers weiterhin das Herstellen einer Nitridschicht auf den Rückseiten der oberen Dies. Bei einer Ausführungsform umfasst das Befestigen der Rückseiten der oberen Dies an der Vorderseite des unteren Wafers das Befestigen der Rückseiten der oberen Dies an der Vorderseite des unteren Wafers unter Verwendung einer Haftschicht. Bei einer Ausführungsform ist das erste dielektrische Material ein Oxid, das auf der Vorderseite des unteren Wafers abgeschieden wird, bevor die ersten leitfähigen Säulen hergestellt werden. Bei einer Ausführungsform umfasst das Herstellen der ersten leitfähigen Säulen Folgendes: Erzeugen von Öffnungen in dem ersten dielektrischen Material, wobei die Öffnungen elektrisch leitfähige Strukturelemente auf der Vorderseite des unteren Wafers freilegen; und Füllen der Öffnungen mit einem elektrisch leitfähigen Material. Bei einer Ausführungsform umfasst das Verfahren vor dem Zertrennen des unteren Wafers weiterhin das Herstellen einer Umverteilungsstruktur auf dem ersten dielektrischen Material. Bei einer Ausführungsform umfasst das Verfahren nach dem Zertrennen des unteren Wafers weiterhin Folgendes: Bonden einer oder mehrerer der Mehrzahl von Strukturen an eine erste Seite eines Interposers; Herstellen von äußeren Anschlüssen auf einer zweiten, gegenüberliegenden Seite des Interposers; und Bonden der äußeren Anschlüsse des Interposers an ein Substrat. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Befestigen einer Kappe an dem Substrat um und über dem Interposer. Bei einer Ausführungsform umfasst das Verfahren nach dem Zertrennen des unteren Wafers weiterhin Folgendes: Befestigen der Mehrzahl von Strukturen an einem Träger; Herstellen von zweiten leitfähigen Säulen auf dem Träger benachbart zu der Mehrzahl von Strukturen; Herstellen eines Formmaterials auf dem Träger um die Mehrzahl von Strukturen und um die zweiten leitfähigen Säulen; und Herstellen einer Umverteilungsstruktur über dem Formmaterial.
- Gemäß einer Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleiterstruktur das Herstellen eines integrierten Schaltkreiselements, wobei das Herstellen des integrierten Schaltkreiselements Folgendes umfasst: Befestigen einer Rückseite eines zweiten Dies an einer Vorderseite eines ersten Dies, wobei der erste Die erste leitfähige Pads auf seiner Vorderseite aufweist, wobei die ersten leitfähigen Pads außerhalb von Grenzen des zweiten Dies angeordnet sind; Abscheiden eines dielektrischen Materials auf der Vorderseite des ersten Dies und um den zweiten Die; Herstellen von ersten leitfähigen Säulen in dem dielektrischen Material so, dass sie mit den ersten leitfähigen Pads des ersten Dies elektrisch verbunden werden; Herstellen einer Umverteilungsstruktur auf dem dielektrischen Material so, dass sie mit dem zweiten Die und den ersten leitfähigen Säulen elektrisch verbunden wird; Herstellen von Anschlüssen über der Umverteilungsstruktur; und Befestigen der Anschlüsse des integrierten Schaltkreiselements an einer ersten Seite eines Interposers. Das Verfahren umfasst weiterhin Folgendes: Herstellen eines Formmaterials auf der ersten Seite des Interposers um das integrierte Schaltkreiselement; und Herstellen von leitfähigen Kontakthügeln auf einer zweiten Seite des Interposers. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Bonden der leitfähigen Kontakthügel auf der zweiten Seite des Interposers an ein Substrat; und Befestigen einer Kappe an dem Substrat, wobei das integrierte Schaltkreiselement und der Interposer in einem umschlossenen Raum zwischen der Kappe und dem Substrat angeordnet sind. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: nach dem Herstellen des Formmaterials und vor dem Herstellen der leitfähigen Kontakthügel Befestigen einer ersten Seite des Formmaterials fern von dem Interposer an einem Träger; und Schleifen der zweiten Seite des Interposers, um eine Dicke des Interposers zu reduzieren, wobei nach dem Schleifen erste Stirnflächen von Durchkontaktierungen, die in den Interposer eingebettet sind, freiliegen, wobei die leitfähigen Kontakthügel auf den ersten Stirnflächen der Durchkontaktierungen hergestellt werden. Bei einer Ausführungsform umfasst das Befestigen der Rückseite des zweiten Dies an der Vorderseite des ersten Dies Folgendes: Herstellen einer Nitridschicht auf der Rückseite des zweiten Dies; und nach dem Herstellen der Nitridschicht Durchführen eines Schmelzbondprozesses, um die Nitridschicht auf der Rückseite des zweiten Dies an die Vorderseite des ersten Dies zu bonden.
- Gemäß einer Ausführungsform weist eine Halbleiterstruktur Folgendes auf: einen ersten Die mit ersten leitfähigen Pads auf seiner ersten Seite; einen zweiten Die mit einer ersten Seite, die von dem ersten Die weg zeigt, und mit einer zweiten Seite, die an der ersten Seite des ersten Dies befestigt ist, wobei der zweite Die zweite leitfähige Pads auf seiner ersten Seite aufweist; eine erste leitfähige Säule, die an einem ersten leitfähigen Pad des ersten Dies befestigt ist und zu dem zweiten Die benachbart ist; ein erstes dielektrisches Material auf der ersten Seite des ersten Dies und um den zweiten Die sowie um die erste leitfähige Säule, wobei das erste dielektrische Material gemeinsame Grenzen mit dem ersten Die hat; eine Umverteilungsstruktur auf dem ersten dielektrischen Material, die mit der ersten leitfähigen Säule und den zweiten leitfähigen Pads des zweiten Dies elektrisch verbunden ist; und äußere Anschlüsse auf einer ersten Seite der Umverteilungsstruktur, die von dem zweiten Die weg zeigt. Bei einer Ausführungsform weist die Halbleiterstruktur weiterhin Folgendes auf: ein Formmaterial um den ersten Die, den zweiten Die und das erste dielektrische Material; und eine zweite leitfähige Säule in dem Formmaterial, die mit der Umverteilungsstruktur elektrisch verbunden ist. Bei einer Ausführungsform kontaktiert die zweite Seite des zweiten Dies die erste Seite des ersten Dies.
- Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
Claims (20)
- Verfahren zum Herstellen einer Halbleiterstruktur mit den folgenden Schritten: Befestigen von Rückseiten von oberen Dies (50) an einer Vorderseite eines unteren Wafers (100'), wobei der untere Wafer eine Mehrzahl von unteren Dies (100) aufweist; Herstellen von ersten leitfähigen Säulen (131) auf der Vorderseite des unteren Wafers benachbart zu den oberen Dies; Abscheiden eines ersten dielektrischen Materials (133) auf der Vorderseite des unteren Wafers um die oberen Dies und um die ersten leitfähigen Säulen; und Zertrennen des unteren Wafers, um eine Mehrzahl von Strukturen (150) herzustellen, die jeweils mindestens einen der oberen Dies und mindestens einen der unteren Dies aufweisen.
- Verfahren nach
Anspruch 1 , das vor dem Befestigen weiterhin das Prüfen des unteren Wafers mittels austauschbarer Prüfpads umfasst, die auf der Vorderseite des unteren Wafers angeordnet sind. - Verfahren nach
Anspruch 2 , das nach dem Prüfen und vor dem Befestigen weiterhin Folgendes umfasst: Entfernen der austauschbaren Prüfpads von dem unteren Wafer; Herstellen einer dielektrischen Schicht über der Vorderseite des unteren Wafers nach dem Entfernen der austauschbaren Prüfpads; und Herstellen von Bondpads so, dass sie durch die dielektrische Schicht verlaufen und mit den unteren Dies elektrisch verbunden werden, wobei die ersten leitfähigen Säulen über jeweiligen der Bondpads hergestellt werden. - Verfahren nach einem der vorhergehenden Ansprüche, wobei die Rückseiten der oberen Dies mit einem Schmelzbondprozess an der Vorderseite des unteren Wafers befestigt werden.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei die Rückseiten der oberen Dies den unteren Wafer physisch kontaktieren.
- Verfahren nach einem der vorhergehenden Ansprüche, das vor dem Befestigen der Rückseiten der oberen Dies an der Vorderseite des unteren Wafers weiterhin das Herstellen einer Nitridschicht auf den Rückseiten der oberen Dies umfasst.
- Verfahren nach einem der
Ansprüche 1 bis3 , wobei das Befestigen der Rückseiten der oberen Dies an der Vorderseite des unteren Wafers das Befestigen der Rückseiten der oberen Dies an der Vorderseite des unteren Wafers unter Verwendung einer Haftschicht umfasst. - Verfahren nach einem der vorhergehenden Ansprüche, wobei das erste dielektrische Material ein Oxid ist und auf der Vorderseite des unteren Wafers abgeschieden wird, bevor die ersten leitfähigen Säulen hergestellt werden.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der ersten leitfähigen Säulen Folgendes umfasst: Erzeugen von Öffnungen in dem ersten dielektrischen Material, wobei die Öffnungen elektrisch leitfähige Strukturelemente auf der Vorderseite des unteren Wafers freilegen; und Füllen der Öffnungen mit einem elektrisch leitfähigen Material.
- Verfahren nach einem der vorhergehenden Ansprüche, das vor dem Zertrennen des unteren Wafers weiterhin das Herstellen einer Umverteilungsstruktur auf dem ersten dielektrischen Material umfasst.
- Verfahren nach einem der vorhergehenden Ansprüche, das nach dem Zertrennen des unteren Wafers weiterhin Folgendes umfasst: Bonden einer oder mehrerer der Mehrzahl von Strukturen an eine erste Seite eines Interposers; Herstellen von äußeren Anschlüssen auf einer zweiten, entgegengesetzten Seite des Interposers; und Bonden der äußeren Anschlüsse des Interposers an ein Substrat.
- Verfahren nach
Anspruch 11 , das weiterhin das Befestigen einer Kappe an dem Substrat um den und über dem Interposer umfasst. - Verfahren nach einem der vorhergehenden Ansprüche, das nach dem Zertrennen des unteren Wafers weiterhin Folgendes umfasst: Befestigen der Mehrzahl von Strukturen an einem Träger; Herstellen von zweiten leitfähigen Säulen auf dem Träger benachbart zu der Mehrzahl von Strukturen; Herstellen eines Formmaterials auf dem Träger um die Mehrzahl von Strukturen und um die zweiten leitfähigen Säulen; und Herstellen einer Umverteilungsstruktur über dem Formmaterial.
- Verfahren zum Herstellen einer Halbleiterstruktur mit den folgenden Schritten: Herstellen eines integrierten Schaltkreiselements, wobei das Herstellen des integrierten Schaltkreiselements Folgendes umfasst: Befestigen einer Rückseite eines zweiten Dies (50) an einer Vorderseite eines ersten Dies (100), wobei der erste Die erste leitfähige Pads (107) auf seiner Vorderseite aufweist, wobei die ersten leitfähigen Pads außerhalb von Grenzen des zweiten Dies angeordnet sind, Abscheiden eines dielektrischen Materials (134) auf der Vorderseite des ersten Dies und um den zweiten Die, Herstellen von ersten leitfähigen Säulen (131) in dem dielektrischen Material so, dass sie mit den ersten leitfähigen Pads des ersten Dies elektrisch verbunden werden, Herstellen einer Umverteilungsstruktur (148) auf dem dielektrischen Material so, dass sie mit dem zweiten Die und den ersten leitfähigen Säulen elektrisch verbunden wird, Herstellen von Anschlüssen (144) über der Umverteilungsstruktur, Befestigen der Anschlüsse des integrierten Schaltkreiselements an einer ersten Seite eines Interposers (170); Herstellen eines Formmaterials (191) auf der ersten Seite des Interposers um das integrierte Schaltkreiselement; und Herstellen von leitfähigen Kontakthügeln (195) auf einer zweiten Seite des Interposers.
- Verfahren nach
Anspruch 14 , das weiterhin Folgendes umfasst: Bonden der leitfähigen Kontakthügel auf der zweiten Seite des Interposers an ein Substrat; und Befestigen einer Kappe an dem Substrat, wobei das integrierte Schaltkreiselement und der Interposer in einem umschlossenen Raum zwischen der Kappe und dem Substrat angeordnet sind. - Verfahren nach
Anspruch 14 oder15 , das weiterhin Folgendes umfasst: nach dem Herstellen des Formmaterials und vor dem Herstellen der leitfähigen Kontakthügel Befestigen einer ersten Seite des Formmaterials fern von dem Interposer an einem Träger; und Schleifen der zweiten Seite des Interposers, um eine Dicke des Interposers zu reduzieren, wobei nach dem Schleifen erste Stirnflächen von Durchkontaktierungen, die in den Interposer eingebettet sind, freiliegen, wobei die leitfähigen Kontakthügel auf den ersten Stirnflächen der Durchkontaktierungen hergestellt werden. - Verfahren nach einem der
Ansprüche 14 bis16 , wobei das Befestigen der Rückseite des zweiten Dies an der Vorderseite des ersten Dies Folgendes umfasst: Herstellen einer Nitridschicht auf der Rückseite des zweiten Dies; und nach dem Herstellen der Nitridschicht Durchführen eines Schmelzbondprozesses, um die Nitridschicht auf der Rückseite des zweiten Dies an die Vorderseite des ersten Dies zu bonden. - Halbleiterstruktur mit: einem ersten Die (100) mit ersten leitfähigen Pads (107) auf einer ersten Seite des ersten Dies; einem zweiten Die (50) mit einer ersten Seite, die von dem ersten Die weg zeigt, und mit einer zweiten Seite, die an der ersten Seite des ersten Dies befestigt ist, wobei der zweite Die zweite leitfähige Pads (55) auf seiner ersten Seite aufweist; einer ersten leitfähigen Säule (131), die an einem ersten leitfähigen Pad des ersten Dies befestigt ist und zu dem zweiten Die benachbart ist; einem ersten dielektrischen Material (133) auf der ersten Seite des ersten Dies und um den zweiten Die sowie um die erste leitfähige Säule, wobei das erste dielektrische Material gemeinsame Grenzen mit dem ersten Die hat; einer Umverteilungsstruktur (148) auf dem ersten dielektrischen Material, die mit der ersten leitfähigen Säule und den zweiten leitfähigen Pads des zweiten Dies elektrisch verbunden ist; und äußeren Anschlüssen (163) auf einer ersten Seite der Umverteilungsstruktur, die von dem zweiten Die weg zeigt.
- Halbleiterstruktur nach
Anspruch 18 , die weiterhin Folgendes aufweist: ein Formmaterial um den ersten Die, den zweiten Die und das erste dielektrische Material; und eine zweite leitfähige Säule in dem Formmaterial, die mit der Umverteilungsstruktur elektrisch verbunden ist. - Halbleiterstruktur nach
Anspruch 18 oder19 , wobei die zweite Seite des zweiten Dies die erste Seite des ersten Dies kontaktiert.
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