DE102019109690A1 - Halbleiterstrukturen und Verfahren zu deren Herstellung - Google Patents

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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
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    • H01L23/367—Cooling facilitated by shape of device
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract

Ein Verfahren zum Herstellen einer Halbleiterstruktur weist die folgenden Schritte auf: Befestigen von Rückseiten von oberen Dies an einer Vorderseite eines unteren Wafers, wobei der untere Wafer eine Mehrzahl von unteren Dies aufweist; Herstellen von ersten leitfähigen Säulen auf der Vorderseite des unteren Wafers benachbart zu den oberen Dies; Abscheiden eines ersten dielektrischen Materials auf der Vorderseite des unteren Wafers um die oberen Dies und um die ersten leitfähigen Säulen; und Zertrennen des unteren Wafers, um eine Mehrzahl von Strukturen herzustellen, die jeweils mindestens einen der oberen Dies und mindestens einen der unteren Dies aufweisen.

Description

  • Prioritätsanspruch und Querverweis
  • Die vorliegende Anmeldung beansprucht die Priorität der am 5. Dezember 2018 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/775.700 und dem Titel „Semiconductor Structures and Methods of Forming the Same“ („Halbleiterstrukturen und Verfahren zu deren Herstellung“), die durch Bezugnahme aufgenommen ist.
  • Hintergrund
  • Die Halbleiterindustrie hat ein rasches Wachstum auf Grund von ständigen Verbesserungen bei der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) erfahren. Größtenteils ist diese Verbesserung der Integrationsdichte auf wiederholte Reduzierungen der kleinsten Strukturbreite zurückzuführen, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können.
  • Da die Forderung nach einer Verkleinerung von elektronischen Bauelementen stärker geworden ist, ist ein Bedarf an Methoden zum kleineren und kreativeren Packaging für Halbleiter-Dies entstanden. Ein Beispiel für solche Packaging-Systeme ist die Package-on-Package(PoP)-Technologie. Bei einem PoP-Bauelement wird ein oberes Halbleiter-Package auf ein unteres Halbleiter-Package gestapelt, um einen hohen Integrationsgrad und eine hohe Komponentendichte zu erzielen. Ein weiteres Beispiel ist eine Chip-auf-Wafer-auf-Substrat-Struktur (CoWoS-Struktur), bei der ein Halbleiterchip an einem Wafer (z. B. einem Interposer) befestigt wird, um eine Chip-auf-Wafer-Struktur (CoW-Struktur) herzustellen. Die CoW-Struktur wird dann an einem Substrat (z. B. einer Leiterplatte) befestigt, um eine CoWoS-Struktur herzustellen. Diese und weitere moderne Packaging-Technologien ermöglichen die Herstellung von Halbleiter-Bauelementen mit verbesserten Funktionalitäten und kleinen Grundflächen.
  • Die InFO-Package-Technologie (InFO: integriertes Fan-out) wird immer beliebter, insbesondere wenn sie mit der WLP-Technologie (WLP: Packaging auf Waferebene) kombiniert wird. Package-Strukturen, für die die InFO-Package-Technologie verwendet wird, ermöglichen eine hohe Funktionsdichte bei relativ niedrigen Kosten und Hochleistungs-Packages.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 3 zeigen ein Verfahren zum Herstellen einer Mehrzahl von Dies, gemäß einer Ausführungsform.
    • Die 4 bis 7 zeigen einen Schaltungsprüfprozess zum Prüfen eines unteren Wafers, gemäß einer Ausführungsform.
    • Die 8 und 9 zeigen weitere Ausführungsformen des unteren Wafers.
    • Die 10 bis 17 zeigen Schnittansichten einer Halbleiterstruktur auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform.
    • 18 zeigt eine Schnittansicht einer Halbleiterstruktur, gemäß einer Ausführungsform.
    • Die 19A und 19B zeigen Schnittansichten einer Halbleiterstruktur, gemäß einer Ausführungsform.
    • Die 20A und 20B zeigen Schnittansichten einer Halbleiterstruktur, gemäß einer Ausführungsform.
    • Die 21 bis 27 zeigen Schnittansichten eines System on Integrated Chips (SoIC) auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform.
    • Die 28 bis 33 zeigen Schnittansichten eines SoIC auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform.
    • Die 34 bis 36, 37A, 37B und 38 bis 42 zeigen Schnittansichten einer Halbleiterstruktur auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform.
    • Die 43 bis 46, 47A, 47B, 48, 49 und 50A bis 50C zeigen Schnittansichten verschiedener Ausführungsformen eines SoIC.
    • 51 zeigt ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleiterstruktur, gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Wenn nicht anders angegeben, bezieht sich in der gesamten Beschreibung ein und dieselbe Bezugszahl in unterschiedlichen Figuren auf das gleiche oder ein ähnliches Element, das mit dem gleichen oder einem ähnlichen Verfahren unter Verwendung der gleichen oder ähnlicher Materialien hergestellt wird.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Ausführungsformen der vorliegenden Erfindung werden in Zusammenhang mit der Herstellung einer Halbleiter-Stapelstruktur mit einem kleinen Rasterabstand zwischen leitfähigen Leitungen und einer guten Wärme-Abführung für Hochleistungs-Anwendungen erörtert, wie etwa ein Field-Programmable Gate Array (FPGA), eine grafische Verarbeitungseinheit (GPU), Speicher-Bauelemente und dergleichen. Bei einigen Ausführungsformen wird zum Herstellen eines System on Integrated Chips (SoIC) die Rückseite eines oberen Dies durch Schmelzbonden an die Vorderseite eines unteren Dies gebondet. Auf Bondpads des unteren Dies auf der Vorderseite des unteren Dies und benachbart zu dem oberen Die werden leitfähige Säulen hergestellt. Auf der Vorderseite des unteren Dies um den oberen Die und um die leitfähigen Säulen wird ein dielektrisches Material abgeschieden. Dann wird eine Umverteilungsstruktur über dem dielektrischen Material hergestellt. Das SoIC kann so integriert werden, dass unterschiedliche Halbleiter-Packages entstehen, wie etwa Packages mit einer Chip-auf-Wafer-auf-Substrat-Struktur (CoWoS-Struktur) oder InFO-Packages (InFO: integriertes Fan-out).
  • Die 1 bis 3 zeigen ein Verfahren zum Herstellen von oberen Dies 50, die an unteren Dies 100 befestigt werden können, um bei der späteren Bearbeitung ein System on Integrated Chips (SoIC) (siehe z. B. ein integriertes Schaltkreiselement 150 in 11) herzustellen. Kommen wir zunächst zu 1, in der Bauelementbereiche 40 in oder auf einem Substrat 51 (z. B. einem Wafer) hergestellt werden. Elektrische Komponenten in jedem der Bauelementbereiche 40 werden zu funktionellen Schaltungen eines jeweiligen oberen Dies miteinander verbunden, und mit einem anschließenden Vereinzelungsprozess wird das Substrat 51 zertrennt, um eine Mehrzahl von oberen Dies 50 herzustellen, wie später dargelegt wird.
  • Das Substrat 51 kann ein Halbleitersubstrat sein, wie etwa dotiertes oder undotiertes Silizium, oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats). Das Substrat 51 kann Folgendes umfassen: andere Halbleitermaterialien, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Galliumnitrid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GalnAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. In und/oder auf dem Substrat 51 (z. B. in den Bauelementbereichen 40) können Bauelemente, wie etwa Transistoren, Dioden, Kondensatoren, Widerstände oder dergleichen, hergestellt werden und durch Metallisierungsschichten 53 zu funktionellen Schaltungen miteinander verbunden werden. Die Metallisierungsschichten 53 können Metallisierungsstrukturen (z. B. Metallleitungen und Durchkontaktierungen) aufweisen, die in einer oder mehreren dielektrischen Schichten über dem Substrat 51 mit geeigneten Herstellungsverfahren wie Abscheidung, Single-Damascene-Prozess, Dual-Damascene-Prozess oder dergleichen oder Kombinationen davon hergestellt werden. Es ist zu beachten, dass der Einfachheit halber die Bauelementbereiche 40 in späteren Figuren möglicherweise nicht dargestellt sind.
  • Über den Metallisierungsschichten 53 kann eine erste Passivierungsschicht (nicht dargestellt) hergestellt werden, um die darunter befindlichen Strukturen zu schützen. Die erste Passivierungsschicht kann aus einem oder mehreren geeigneten dielektrischen Materialien bestehen, wie etwa Siliziumoxid, Siliziumnitrid, Low-k-Dielektrika, wie etwa mit Kohlenstoff dotierten Oxiden, Extrem-low-k-Dielektrika, wie etwa mit porösem Kohlenstoff dotiertem Siliziumdioxid, Kombinationen davon oder dergleichen. Die erste Passivierungsschicht kann mit einem Verfahren wie chemische Aufdampfung (CVD) hergestellt werden, aber es kann jedes geeignete Verfahren verwendet werden.
  • Leitfähige Pads (z. B. Aluminium-Pads; nicht dargestellt) können über und in elektrischem Kontakt mit den Metallisierungsschichten 53 hergestellt werden. Die leitfähigen Pads können durch die erste Passivierungsschicht verlaufen, um mit den Metallisierungsschichten 53 elektrisch verbunden zu werden. Die leitfähigen Pads können Aluminium aufweisen, aber alternativ können andere Materialien, wie etwa Kupfer, verwendet werden. Die leitfähigen Pads können mit einem Abscheidungsverfahren, wie etwa Sputtern, hergestellt werden, um eine Materialschicht herzustellen, und Teile der Materialschicht können dann mit einem geeigneten Verfahren (wie etwa fotolithografische Maskierung und Ätzung) entfernt werden, um die leitfähigen Pads herzustellen. Es kann jedoch jedes geeignete Verfahren zum Herstellen der leitfähigen Pads verwendet werden.
  • Ein zweite Passivierungsschicht 52, die ein geeignetes dielektrisches Material aufweist, wird über der ersten Passivierungsschicht hergestellt. Die zweite Passivierungsschicht 52 kann ein Polymer, wie etwa Polybenzoxazol (PBO), Polyimid (PI), Tieftemperatur-Polyimid (LTPI), Benzocyclobuten (BCB) oder dergleichen, aufweisen und kann durch Schleuderbeschichtung, Laminierung, chemische Aufdampfung (CVD) oder dergleichen hergestellt werden. Die-Verbindungselemente 55 werden so hergestellt, dass sie durch die zweite Passivierungsschicht 52 verlaufen, um mit den jeweiligen leitfähigen Pads elektrisch verbunden zu werden. Die Die-Verbindungselemente 55 können leitfähige Säulen, wie etwa Kupfersäulen, sein und können z. B. durch Plattierung oder dergleichen hergestellt werden.
  • Bei einigen Ausführungsformen wird nach dem Herstellen der Die-Verbindungselemente 55 die Mehrzahl von oberen Dies 50 in dem Substrat 51 mit einem Schaltungsprüfprozess mittels der Die-Verbindungselemente 55 geprüft, um erwiesenermaßen gute Dies (KGDs) zu identifizieren. Die erwiesenermaßen guten Dies werden bei der nachfolgenden Bearbeitung zum Herstellen der SoICs 150 verwendet.
  • Dann wird in 2 die zweite Passivierungsschicht 52 mittels einer Haftschicht 56 an einem Träger 57 befestigt. Der Träger 57 kann aus einem Material wie Glas, Silizium, Polymer, Polymer-Verbundstoff, Metallfolie, Keramik, Glasepoxid, Berylliumoxid, Band oder aus einem anderen Material bestehen, das für die konstruktive Abstützung geeignet ist. Die Haftschicht 56 wird bei einigen Ausführungsformen über dem Träger 57 abgeschieden oder laminiert. Bei einigen Ausführungsformen ist die Haftschicht 56 eine Die-Befestigungsschicht (DAF).
  • Dann wird ein Dünnungsprozess durchgeführt, um eine Dicke des Substrats 51 zu reduzieren. Der Dünnungsprozess wird von einer Rückseite (d. h., der unteren Seite des Substrats 51 in 2) des Substrats 51 mit einem Schleifprozess und/oder einem CMP-Prozess (CMP: chemisch-mechanische Planarisierung) durchgeführt. Bei einigen Ausführungsformen wird die Dicke des Substrats 51 von z. B. etwa 780 µm auf eine Dicke H1 von etwa 1 µm bis etwa 100 µm, z. B. etwa 40 µm, reduziert.
  • Dann wird eine optionale Nitridschicht 59, wie etwa eine Siliziumnitridschicht, über der Rückseite des Substrats 51 hergestellt. Die Nitridschicht 59 kann mit einem Tieftemperatur-Abscheidungsprozess hergestellt werden und kann als eine Tieftemperatur-Siliziumnitridschicht bezeichnet werden. Nach ihrer Abscheidung kann die Nitridschicht 59 z. B. mit einem CMP-Prozess planarisiert werden. Bei einigen Ausführungsformen wird die Nitridschicht 59 weggelassen. Die Nitridschicht 59 kann zum Erzeugen einer stärkeren Haftung z. B. zwischen dem oberen Die 50 und einem unteren Wafer 100' (siehe 10) in einem späteren Schmelzbondprozess verwendet werden.
  • Anschließend wird in 3 die in 2 gezeigte Struktur an einem Vereinzelungsband 61 befestigt, das von einem Rahmen 63 (z. B. einem Metallrahmen) gehalten wird, und der Träger 57 wird mit einem Träger-Ablösungsprozess entfernt. Nachdem der Träger 57 abgelöst worden ist, kann ein Reinigungsprozess (z. B. ein DAF-Reinigungsprozess) durchgeführt werden, um verbliebene Teile der Haftschicht 56 zu entfernen. Dann wird ein Vereinzelungsprozess durchgeführt, um das Substrat 51 zu zertrennen, und es entsteht eine Mehrzahl von oberen Dies 50. Die Oberseite des oberen Dies 50 in 3, auf der die Die-Verbindungselemente 55 hergestellt werden, wird als die Vorderseite des oberen Dies 50 bezeichnet, und die Unterseite des oberen Dies 50 in 3 wird als die Rückseite des oberen Dies 50 bezeichnet.
  • Die 4 bis 7 zeigen einen Schaltungsprüfprozess zum Prüfen eines unteren Wafers 100', der nach dem Schaltungsprüfprozess bei der nachfolgenden Bearbeitung zum Herstellen einer Mehrzahl von unteren Dies 100 zertrennt wird, die beim Herstellen von SoICs (siehe z. B. 11) verwendet werden. In 4 wird der untere Wafer 100' bereitgestellt, der ein Substrat 101, Bauelementbereiche 41 (die den Bauelementbereichen 40 von 1 gleichen oder ähnlich sind) und Metallisierungsschichten 108 über der Vorderseite des Substrats 101 aufweist. 4 zeigt außerdem austauschbare Prüfpads 121 über den Metallisierungsschichten 108. Es ist zu beachten, dass der Einfachheit halber nicht alle Strukturelemente des unteren Wafers 100' in 4 gezeigt sind und in nachfolgenden Figuren die Bauelementbereiche 41 möglicherweise nicht dargestellt sind.
  • 5 zeigt eine vergrößerte Darstellung eines Teils 106 des unteren Wafers 100' von 4. Wie in 5 gezeigt ist, weist der untere Wafer 100' das Substrat 101, die Metallisierungsschichten 108, eine erste Passivierungsschicht 116, eine zweite Passivierungsschicht 118, leitfähige Pads 128, Umverteilungsleitungen 119 und Umverteilungsdurchkontaktierungen 117 auf. Außerdem zeigt 5 austauschbare Prüfpads 121 über und in elektrischer Verbindung mit jeweiligen leitfähigen Pads 128 sowie Lotkappen 123 auf den austauschbaren Prüfpads 121.
  • In dem Beispiel von 5 umfassen die Metallisierungsschichten 108 untere Metallisierungsschichten 108A und obere Metallisierungsschichten 108B. Die unteren Metallisierungsschichten 108A umfassen eine Mehrzahl von dielektrischen Schichten 111, die z. B. aus einem Extrem-low-k(ELK)-Material bestehen, und elektrisch leitfähige Strukturelemente (z. B. Metallleitungen 112 und Durchkontaktierungen 110), die in den dielektrischen Schichten 111 hergestellt sind. Die oberen Metallisierungsschichten 108B umfassen eine Mehrzahl von dielektrischen Schichten 114, die z. B. aus undotiertem Silicatglas (USG) bestehen, und elektrisch leitfähige Strukturelemente (z. B. Metallleitungen 115 und Durchkontaktierungen 113), die in den dielektrischen Schichten 114 hergestellt sind. Bei einigen Ausführungsformen sind Abmessungen (z. B. Dicken und/oder Breiten der Metallleitungen oder Durchkontaktierungen oder Abstände zwischen benachbarten Metallleitungen oder Durchkontaktierungen) der elektrisch leitfähigen Strukturelemente (z. B. Leitungen und Durchkontaktierungen) in den oberen Metallisierungsschichten 108B größer als die entsprechenden Abmessungen der elektrisch leitfähigen Strukturelemente in den unteren Metallisierungsschichten 108A. Die Herstellungsverfahren für die Metallisierungsschichten 108, die erste Passivierungsschicht 116, die zweite Passivierungsschicht 118 und die leitfähigen Pads 128 gleichen oder ähneln denen für die oberen Dies 50, und daher werden Einzelheiten nicht wiederholt.
  • Wie in 5 gezeigt ist, werden Umverteilungsleitungen 119 (z. B. Metallleitungen) über der ersten Passivierungsschicht 116 hergestellt und werden mit den leitfähigen Pads 128 (z. B. Aluminiumpads) verbunden. Die Umverteilungsleitungen 119 leiten elektrische Signale an den leitfähigen Pads 128 zu unterschiedlichen Positionen um, und sie sind über Umverteilungsdurchkontaktierungen 117 z. B. mit einem obersten metallischen Strukturelement (z. B. 115) der Metallisierungsschichten 108 elektrisch verbunden. Wie in 5 gezeigt ist, verläuft die Umverteilungsdurchkontaktierung 117 durch die erste Passivierungsschicht 116 und sie verbindet die Umverteilungsleitung 119 elektrisch mit der Metallisierungsschicht 108. Die austauschbaren Prüfpads 121 können Kupfersäulen sein, die durch die zweite Passivierungsschicht 118 verlaufen, um mit den jeweiligen leitfähigen Pads 128 elektrisch verbunden zu werden.
  • Bei einigen Ausführungsformen ist die zweite Passivierungsschicht 118 eine Siliziumnitridschicht mit eine Dicke von etwa 1000 Å, und die leitfähigen Pads 128 sind Aluminiumpads mit Dicken (die in einer Richtung senkrecht zu der Oberseite des Substrats 101 gemessen werden) von etwa 0,5 µm bis etwa 5 µm, z. B. 2,8 µm. Die austauschbaren Prüfpads 121 sind Kupfersäulen mit Dicken von etwa 0,5 µm bis etwa 10 µm, z. B. 1 µm, und die Lotkappen 123 (z. B. bleifreie Lotbereiche) haben Dicken von etwa 1 µm bis etwa 20 µm, z. B. 2 µm.
  • Bei einigen Ausführungsformen wird ein Schaltungsprüfprozess zum Prüfen der Funktionen der Dies in dem unteren Wafer 100' durchgeführt, um die erwiesenermaßen guten Dies zu identifizieren. Der Schaltungsprüfprozess wird mittels der austauschbaren Prüfpads 121 durchgeführt. Die identifizierten erwiesenermaßen guten Dies in dem unteren Wafer 100' werden zum Herstellen der SoICs verwendet.
  • Wenn der Schaltungsprüfprozess für den unteren Wafer 100' beendet ist, werden in 6 die austauschbaren Prüfpads 121 und die Lotkappen 123 entfernt und die leitfähigen Pads 128 werden freigelegt. Zum Beispiel kann ein Nassätzprozess unter Verwendung von Schwefelsäure (H2SO4) durchgeführt werden, um die austauschbaren Prüfpads 121 und die Lotkappen 123 zu entfernen.
  • Dann werden in 7 eine oder mehrere dielektrische Schichten (z. B. 125 und 127) über der zweiten Passivierungsschicht 118 und über den leitfähigen Pads 128 hergestellt. Die dielektrische Schicht 125 besteht aus einem Oxid, wie zum Beispiel Tetraethylorthosilicat (TEOS). Die dielektrische Schicht 127 besteht bei einigen Ausführungsformen aus dem gleichen Material (z. B. einem Oxid) wie die dielektrische Schicht 125. Bei anderen Ausführungsformen besteht die dielektrische Schicht 127 aus einem anderen Material als die die dielektrische Schicht 125. Die dielektrische Schicht 127 kann zum Beispiel aus einem anderen Oxid als die dielektrische Schicht 125 bestehen, wie etwa USG oder einem durch chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD) abgeschiedenen Oxid. Zum Planarisieren der abgeschiedenen dielektrischen Schichten 125 und 127 können Planarisierungsprozesse, wie etwa CMP, durchgeführt werden.
  • Dann werden in 7 Bondpads 107 in den dielektrischen Schichten 125 und 127 hergestellt. Die Bondpads 107 weisen jeweils ein Bondpad-Metall (BPM) 107T und eine Bondpad-Durchkontaktierung (BPV) 107V auf. Die Bondpads 107 werden z. B. mit einem Dual-Damascene-Prozess aus einem elektrisch leitfähigen Material, wie etwa Kupfer, hergestellt. Wie in 7 gezeigt ist, erstrecken sich die Bondpads 107 von einer Oberseite der dielektrischen Schicht 127 bis zu den leitfähigen Pads 128. Eine Oberseite des Bondpads 107 ist auf gleicher Höhe mit der Oberseite der dielektrischen Schicht 127, und eine Unterseite des Bondpads 107 kontaktiert die leitfähigen Pads 128. Bei der nachfolgenden Bearbeitung werden leitfähige Säulen 131 (siehe 10) auf den Bondpads 107 hergestellt, um mit den Metallisierungsschichten 108 elektrisch verbunden zu werden. Die Metallisierungsschichten 108 und die Strukturen über den Metallisierungsschichten 108 in 7, wie etwa die erste Passivierungsschicht 116, die zweite Passivierungsschicht 118, die leitfähigen Pads 128, die Umverteilungsleitungen 119, die Umverteilungsdurchkontaktierungen 117, die dielektrischen Schichten 125 und 127 und die Bondpads 107, können kollektiv als eine Verbindungsstruktur 105 bezeichnet werden.
  • Bei einigen Ausführungsformen beträgt eine Höhe (die entlang einer Richtung senkrecht zu der Oberseite des Substrats 101 gemessen wird) des Bondpad-Metalls 107T etwa 0,1 µm bis etwa 2 µm, z. B. 0,85 µm, und eine Höhe der Bondpad-Durchkontaktierung 107V beträgt etwa 0,5 µm bis etwa 5 µm, z. B. 2,4 µm.
  • 8 zeigt eine weitere Ausführungsform der Bondpads 107, bei der die Bondpads 107 jeweils eine im Wesentlichen gleichbleibende Breite zwischen der Oberseite und der Unterseite der Bondpads 107 haben. Die Bondpads 107 in 8 können mit einem Single-Damascene-Prozess hergestellt werden.
  • 9 zeigt eine noch weitere Ausführungsform der Bondpads 107. Die Bondpads 107 in 9 sind denen in 7 ähnlich, aber die Bondpads 107 in 9 sind direkt mit einer oberen Metallschicht Mz (z. B. einer obersten Metallschicht) der Metallisierungsschichten 108 verbunden. Mit anderen Worten, während die Bondpads 107 in den 7 und 8 direkt mit den leitfähigen Pads 128 verbunden sind, sind die Bondpads 107 in 9 direkt mit der oberen Metallschicht Mz der Metallisierungsschichten 108 verbunden. Da die Bondpads 107 in 9 tiefer unter der dielektrischen Schicht 127 verlaufen, kann eine Höhe (die entlang einer Richtung senkrecht zu der Oberseite des Substrats 101 gemessen wird) der Bondpad-Durchkontaktierung 107V in 9 größer als die in 7 sein und z. B. einen Wert von etwa 6 µm haben.
  • Es ist zu beachten, dass die 7 bis 9 einen Teil des unteren Wafers 100' zeigen, in dem die Bondpads 107 auf der Oberseite des unteren Wafers 100' hergestellt werden. Die Oberseite des unteren Wafers 100' hat andere Bereiche, in denen die Bondpads 107 nicht hergestellt werden. Bei der nachfolgenden Bearbeitung werden bei einigen Ausführungsformen die oberen Dies 50 ohne die Bondpads 107 durch einen Schmelzbondprozess an Bereiche der Oberseite des unteren Wafers 100' gebondet.
  • Die 10 bis 17 zeigen Schnittansichten eines Halbleiter-Packages 500 (siehe 17) auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform. Das Halbleiter-Package 500 hat eine Package-on-Package-Struktur (PoP-Struktur) und umfasst ein oberes Package 520, das an einem unteren Package 510 befestigt ist. Das untere Package 510 ist ein InFO-Package (InFO: integriertes Fan-out) mit einem integrierten SoIC 150 (siehe 11). Einzelheiten werden später erörtert.
  • In 10 wird eine Mehrzahl von oberen Dies 50, wie etwa die erwiesenermaßen guten Dies 50 von 3, mit einem Schmelzbondprozess an der Vorderseite des unteren Wafers 100' befestigt, wie etwa der in den 7 bis 9 gezeigten unteren Wafer 100'. Bei der dargestellten Ausführungsform werden die Rückseiten der oberen Dies 50 mit einem Schmelzbondprozess an die oberste dielektrische Schicht (z. B. 127) des unteren Wafers 100' in Bereichen ohne die Bondpads 107 gebondet, wobei die oberste dielektrische Schicht (z. B. 127) eine Oxidschicht, wie etwa eine Siliziumoxidschicht, ist. Bei einigen Ausführungsformen wird vor dem Schmelzbondprozess eine mechanische Spannung aufgebracht, um die oberen Dies 50 und den unteren Wafer 100' aneinander zu pressen. Dann wird der Schmelzbondprozess durch Erwärmen der oberen Dies 50 und des unteren Wafers 100' auf eine Temperatur von etwa 200 °C bis etwa 500 °C durchgeführt. Ein Druck in einer Schmelzbondkammer (in der sich die oberen Dies 50 und der untere Wafer 100' während des Schmelzbondprozesses befinden) kann etwa 0,1 Torr bis etwa 100 Torr betragen.
  • Erinnern wir uns daran, dass in 2 eine Nitridschicht 59 (z. B. eine Siliziumnitridschicht) auf den Rückseiten der oberen Dies 50 hergestellt werden kann. Bei Ausführungsformen, bei denen die Nitridschicht 59 auf den Rückseiten der oberen Dies 50 hergestellt wird, entsteht durch den Schmelzbondprozess eine Haftung zwischen der Nitridschicht 59 und der obersten dielektrischen Schicht (z. B. einer Siliziumoxidschicht) des unteren Wafers 100'. Bei Ausführungsformen, bei denen die Nitridschicht 59 fehlt, entsteht durch den Schmelzbondprozess eine Haftung zwischen dem Material (z. B. Silizium) des Substrats des oberen Dies 50 und der obersten dielektrischen Schicht (z. B. einer Siliziumoxidschicht) des unteren Wafers 100'. Bei einigen Ausführungsformen ist die Bindung zwischen Siliziumnitrid und Siliziumoxid stärker als die Bindung zwischen Silizium und Siliziumoxid, und daher entsteht durch das Herstellen der Nitridschicht 59 auf den Rückseiten der oberen Dies 50 eine stärkere Haftung zwischen den oberen Dies 50 und dem unteren Wafer 100'.
  • Bleiben wir bei 10. Nachdem die oberen Dies 50 an den unteren Wafer 100' gebondet worden sind, werden leitfähige Säulen 131 auf den Bondpads 107 des unteren Wafers 100' hergestellt. Die leitfähigen Säulen 131 können dadurch hergestellt werden, dass eine strukturierte Maskenschicht (z. B. ein strukturiertes Fotoresist) mit Öffnungen über dem unteren Wafer 100' hergestellt wird, wobei Positionen der Öffnungen Positionen der herzustellenden leitfähigen Säulen 131 entsprechen und die Öffnungen das darunter befindliche Bondpad 107 freilegen. Dann wird ein elektrisch leitfähiges Material, wie etwa Kupfer, z. B. mit einem Plattierungsprozess in den Öffnungen der strukturierten Maskenschicht abgeschieden. Nachdem die Öffnungen mit dem elektrisch leitfähigen Material gefüllt worden sind, wird die strukturierte Maskenschicht (z. B. ein strukturiertes Fotoresist) mit einem geeigneten Entfernungsverfahren, wie etwa Ablösung, entfernt. Nachdem die leitfähigen Säulen 131 bei der nachfolgenden Bearbeitung von einem dielektrischen Material umschlossen worden sind, werden sie zu Durchkontaktierungen.
  • Bei einigen Ausführungsformen beträgt eine Höhe H, der leitfähigen Säule 131 etwa 10 µm bis etwa 100 µm, z. B. etwa 30 µm. Eine Breite der leitfähigen Säule 131 beträgt etwa 10 µm bis etwa 50 µm, z. B. etwa 30 µm, und ein Abstand zwischen benachbarten leitfähigen Säulen 131 beträgt etwa 20 µm bis etwa 100 µm, z. B. etwa 70 µm.
  • Dann wird in 11 ein dielektrisches Material 133 über der Vorderseite des unteren Wafers 100' um die leitfähigen Säulen 131 und um die oberen Dies 50 abgeschieden. Das dielektrische Material 133 kann Polyimid, ein Tieftemperatur-Polyimid, ein Formmaterial oder dergleichen sein und kann z. B. mit einem Beschichtungsverfahren, wie etwa Schleuderbeschichtung, aufgebracht werden. Nachdem das dielektrische Material 133 aufgebracht worden ist, wird ein Träger an dem dielektrischen Material 133 befestigt, und der untere Wafer 100' wird z. B. mit einem Schleifprozess von der Rückseite her gedünnt.
  • Nach dem rückseitigen Schleifprozess wird die Rückseite des unteren Wafers 100' an einem Vereinzelungsband befestigt, und ein Vereinzelungsprozess wird durchgeführt, um den unteren Wafer 100' in untere Dies 100 zu zertrennen und eine Mehrzahl von integrierten Schaltkreiselementen 150 herzustellen. Bei einer Ausführungsform sind die integrierten Schaltkreiselemente 150 SoICs. Die SoICs 150 weisen jeweils einen unteren Die 100, einen oberen Die 50, der an der Vorderseite des unteren Dies 100 befestigt ist, leitfähige Säulen 131 auf der Vorderseite des unteren Dies 100 und das dielektrische Material 133 auf. Obwohl 11 nur zwei SoICs 150 zeigt, kann die Anzahl der nach dem Vereinzelungsprozess entstandenen SoICs 150 jede geeignete Anzahl sein. Außerdem können die Anzahl von oberen Dies 50, die an dem unteren Die 100 befestigt sind, und die Struktur des SoIC 150 so abgewandelt werden, dass unterschiedliche Strukturen entstehen, und Einzelheiten dazu werden später erörtert.
  • In dem Beispiel von 11 weist der SoIC 150 einen oberen Die 50 und einen unteren Die 100 auf, wobei die Rückseite des oberen Dies 50 an der Vorderseite des unteren Dies 100 befestigt ist. Daher wird der SoIC 150 auch als ein SoIC mit einem Rückseite-an-Vorderseite-Bondungsschema oder als ein Rückseite-an-Vorderseite-SoIC bezeichnet. Die leitfähigen Säulen 131 werden über den Bondpads 107 hergestellt. Die leitfähigen Säulen 131 und der obere Die 50 sind von dem dielektrischen Material 133 umschlossen, das seitlich gemeinsame Grenzen mit dem unteren Die 100 hat. Mit anderen Worten, Seitenwände des dielektrischen Materials 133 sind zu jeweiligen Seitenwänden des unteren Dies 100 ausgerichtet. Bei einigen Ausführungsformen beträgt eine Höhe H3 des SoIC 150 etwa 100 µm bis etwa 300 µm, z. B. etwa 180 µm.
  • Dann werden in 12 eine Haftschicht 137 und eine rückseitige dielektrische Schicht 139 nacheinander über einem Träger 135 hergestellt. Der Träger 135 stützt die auf ihm hergestellte Halbleiterstruktur ab und kann aus einem Material wie Silizium, Polymer, Polymer-Verbundstoff, Metallfolie, Keramik, Glas, Glasepoxid, Berylliumoxid, Band oder aus einem anderen Material bestehen, das für die konstruktive Abstützung geeignet ist. Bei einigen Ausführungsformen ist der Träger 135 ein Glasträger. Die Haftschicht 137 wird bei einigen Ausführungsformen über dem Träger 135 abgeschieden oder laminiert. Die Haftschicht 137 kann lichtempfindlich sein und kann durch Projizieren z. B. von UV-Licht auf den Träger 135 bei einem späteren Träger-Ablösungsprozess leicht abgelöst werden. Die Haftschicht 137 kann zum Beispiel ein LTHC-Belag (LTHC: Licht-Wärme-Umwandlung) sein, der von der Fa. 3M Company aus St. Paul, Minnesota, hergestellt wird.
  • Die rückseitige dielektrische Schicht 139 kann als eine Pufferschicht fungieren und kann bei einigen Ausführungsformen aus einem Polymer, wie etwa Polyimid (PI), Polybenzoxazol (PBO) oder Benzocyclobuten bestehen. Zum Herstellen der rückseitigen dielektrischen Schicht 139 können alle geeigneten Verfahren, die auf dem Fachgebiet bekannt sind, verwendet werden, wie etwa physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD), Drucken, Schleuderbeschichtung, Sprühbeschichtung, Sintern oder dergleichen.
  • Dann wird ein Opfermaterial (nicht dargestellt) über der rückseitigen dielektrischen Schicht 139 abgeschieden. Das Opfermaterial kann zum Beispiel ein Fotoresist, ein organisches Material, ein Isoliermaterial oder andere Materialien umfassen und kann durch PVD, CVD, Schleuderbeschichtung oder mit anderen geeigneten Abscheidungsverfahren abgeschieden werden. Das Opfermaterial wird mit Strukturen oder Öffnungen zum Herstellen von leitfähigen Säulen 141 z. B. mit einem lithografischen Prozess oder einem direkten Strukturierungsprozess strukturiert. Dann werden die Öffnungen in dem Opfermaterial mit einem elektrisch leitfähigen Material gefüllt, um die leitfähigen Säulen 141 herzustellen. Das leitfähige Material kann Kupfer (Cu) sein, aber es können auch andere geeignete leitfähige Materialien verwendet werden. Bei einigen Ausführungsformen wird ein Plattierungsprozess zum Abscheiden des leitfähigen Materials in den Öffnungen des Opfermaterials verwendet. Vor dem Plattierungsprozess kann eine Seed-Schicht hergestellt werden. Der Plattierungsprozess kann zum Beispiel eine elektrochemische Plattierung (ECP), stromlose Plattierung oder andere Arten von Plattierungsprozessen umfassen. Nach dem Plattierungsprozess wird das Opfermaterial abgelöst oder entfernt, und die leitfähigen Säulen 141 werden über der rückseitigen dielektrischen Schicht 139 hergestellt, wie in 12 gezeigt ist. Nach dem Umschließen mit einem Formmaterial bei der nachfolgenden Bearbeitung werden die leitfähigen Säulen 141 zu Durchkontaktierungen. Eine Höhe H4 der leitfähigen Säulen 141 kann etwa 100 µm bis etwa 300 µm, z. B. etwa 200 µm, betragen. Eine Breite der leitfähigen Säulen 141 kann etwa 50 µm bis etwa 300 µm, z. B. etwa 190 µm, betragen, und ein Abstand zwischen benachbarten leitfähigen Säulen 141 kann etwa 100 µm bis etwa 400 µm, z. B. etwa 300 µm, betragen.
  • Dann wird in 13 eine Mehrzahl von SoICs 150, wie etwa denen, die nach dem Prozess von 11 entstanden sind, z. B. unter Verwendung einer Haftschicht 146, wie etwa einer DAF, an der rückseitigen dielektrischen Schicht 139 befestigt.
  • Anschließend wird 14 ein Formmaterial 143 über der rückseitigen dielektrischen Schicht 139 und um die SoICs 150 und die leitfähigen Säulen 141 angeordnet. In einer Draufsicht kann das Formmaterial 143 die SoICs 150 und die leitfähigen Säulen 141 umschließen. In dem Beispiel von 14 umschließt das Formmaterial 143 die SoICs 150 und kontaktiert (z. B. physisch) Seitenwände des dielektrischen Materials 133.
  • Das Formmaterial 143 kann jedes geeignete Material, wie etwa ein Epoxidharz, eine Formunterfüllung und dergleichen, umfassen. Geeignete Verfahren zum Herstellen des Formmaterials 143 sind Formpressen, Pressspritzen, Formpressen von flüssigem Verkapselungsmaterial oder dergleichen. Nachdem das Formmaterial 143 hergestellt worden ist, kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um eine ebene Oberseite für das Formmaterial 143 zu erzielen. Nach dem Planarisierungsprozess liegen die leitfähigen Säulen 141, die leitfähigen Säulen 131 und die Die-Verbindungselemente 55 an der Oberseite des Formmaterials 143 frei. Nach dem Umschließen mit dem Formmaterial 143 werden die leitfähigen Säulen 141 zu Durchkontaktierungen.
  • Dann wird in 15 eine Umverteilungsstruktur 148 über dem Formmaterial 143 hergestellt und wird mit den leitfähigen Säulen 141, den leitfähigen Säulen 131 und den Die-Verbindungselementen 55 der oberen Dies 50 elektrisch verbunden. Die Umverteilungsstruktur 148 umfasst leitfähige Strukturelemente, wie etwa eine oder mehrere Schichten von leitfähigen Leitungen 147 und Durchkontaktierungen 149, die in einer oder mehreren dielektrischen Schichten 145 hergestellt sind. Bei einigen Ausführungsformen bestehen die eine oder die mehreren dielektrischen Schichten 145 aus einem Polymer, wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen. Die eine oder die mehreren dielektrischen Schichten 145 können mit einem geeigneten Abscheidungsverfahren, wie etwa Schleuderbeschichtung, chemische Aufdampfung (CVD), Laminierung oder dergleichen oder einer Kombination davon, hergestellt werden.
  • Bei einigen Ausführungsformen sind die leitfähigen Strukturelemente der Umverteilungsstruktur 148 leitfähige Leitungen 147 und Durchkontaktierungen 149, die aus einem geeigneten leitfähigen Material wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen bestehen. Die leitfähigen Strukturelemente können zum Beispiel wie folgt hergestellt werden: Erzeugen von Öffnungen in der dielektrischen Schicht 145, um darunter befindliche leitfähige Strukturelemente freizulegen; Herstellen einer Seed-Schicht über der dielektrischen Schicht 145 und in den Öffnungen; Herstellen eines strukturierten Fotoresists mit einer entworfenen Struktur über der Seed-Schicht; Plattieren (z. B. Elektroplattieren oder stromloses Plattieren) des leitfähigen Materials in der entworfenen Struktur und über der Seed-Schicht; und Entfernen des Fotoresists und der Teile der Seed-Schicht, auf denen das leitfähige Material nicht abgeschieden worden ist.
  • Wie in 15 gezeigt ist, erfolgt die Kommunikation zwischen den oberen Dies 50 und den unteren Dies 100 über die Umverteilungsstruktur 148. Zum Beispiel wird ein elektrisches Signal von dem unteren Die 100 über die leitfähige Säule 131 zu der Umverteilungsstruktur 148 übertragen, bevor es in das Die-Verbindungselement 55 des oberen Dies 50 eintritt.
  • Bleiben wie bei 15, in der äußere Anschlüsse 163 (die auch als leitfähige Kontakthügel bezeichnet werden können) über Pads 161 hergestellt werden, die mit den leitfähigen Strukturelementen der Umverteilungsstruktur 148 elektrisch verbunden sind. Die äußeren Anschlüsse 163 können Lotkugeln, wie etwa BGA-Kugeln (BGA: Ball Grid Array), C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), Mikrobumps und dergleichen sein. Bei einigen Ausführungsformen werden ein oder mehrere integrierte passive Bauelemente (IPDs) 167 elektrisch mit Micropads 165 verbunden, die wiederum mit den leitfähigen Strukturelementen der Umverteilungsstruktur 148 elektrisch verbunden sind. In dem Beispiel von 15 werden Verbindungselemente 168 des IPD 167 z. B. mittels Lotbereichen an die Micropads 165 gebondet, und ein Unterfüllungsmaterial 162 kann einen Spalt zwischen dem IPD 167 und der Umverteilungsstruktur 148 füllen. In die IPDs kann eine breite Palette von passiven Bauelementen integriert werden, wie etwa Symmetrierübertrager, Koppler, Splitter, Filter und Diplexer. IPDs können herkömmliche diskrete Bauelemente zur Oberflächenmontage (SMDs) für eine kleinere Grundfläche, eine Kostensenkung und eine Leistungsverbesserung verdrängen.
  • Dann wird in 16 die in 15 gezeigte Halbleiterstruktur gewendet, und die äußeren Anschlüsse 163 werden z. B. an einem Vereinzelungsband 151 befestigt, das von einem Rahmen 153 gehalten wird. Dann wird der Träger 135 in einem Träger-Ablösungsprozess entfernt. Der Träger 135 kann zum Beispiel durch chemische Nassätzung, Plasma-Trockenätzung, mechanisches Ablösen, CMP, mechanisches Schleifen, thermisches Härten, Laserabtastung oder Nass-Strippen abgelöst werden. Bei einigen Ausführungsformen ist der Träger 135 ein Glasträger und wird durch Projizieren von UV-Licht auf den Glasträger ausgelöst. Nach dem Ablösen des Trägers 135 werden Öffnungen 138 in der rückseitigen dielektrischen Schicht 139 erzeugt, um die leitfähigen Säulen 141 freizulegen. Die Öffnungen 138 können mit einem Ätzprozess, einem Laserbohrprozess oder einem anderen geeigneten Verfahren erzeugt werden. Die in 16 gezeigte Halbleiterstruktur weist eine Mehrzahl von Halbleiter-Packages 510 auf. Bei der nachfolgenden Bearbeitung wird die in 16 gezeigte Halbleiterstruktur entlang Ritzgräben 154 zertrennt, sodass eine Mehrzahl von einzelnen Halbleiter-Packages 510 (die auch als untere Packages, siehe 17, bezeichnet werden) entsteht.
  • Dann wird in 17 eine Mehrzahl von Halbleiter-Packages 520 (die auch als obere Packages bezeichnet werden) an der in 16 gezeigten Halbleiterstruktur befestigt. Die Halbleiter-Packages 520 sind jeweils zu einem entsprechenden Halbleiter-Package 510 ausgerichtet, sodass Positionen von äußeren Anschlüssen 274 der Halbleiter-Packages 520 mit Positionen von Oberseiten der leitfähigen Säulen 141 übereinstimmen. Die Halbleiter-Packages 520 können jeweils einen oder mehrere Dies 279 aufweisen, die an einem Substrat 271 befestigt sind, wobei eine Formmasse 277 die Dies 279 umschließt. Auf der Oberseite und der Unterseite des Substrats 271 sind leitfähige Pads 273 bzw. 275 angeordnet. Leitfähige Strukturelemente (z. B. Metallleitungen und Durchkontaktierungen) können in dem Substrat 271 hergestellt werden und können die leitfähigen Pads 273 mit den leitfähigen Pads 275 elektrisch verbinden. Bei einigen Ausführungsformen wird vor dem Befestigen des Halbleiter-Packages 520 eine Lotpaste 136 auf den freiliegenden Oberseiten der leitfähigen Säulen 141 z. B. mit einer Lotdruckmaschine aufgebracht. Nachdem die Halbleiter-Packages 520 an den Halbleiter-Packages 510 befestigt worden sind, kann ein Aufschmelzprozess durchgeführt werden, um das Halbleiter-Package 520 an das jeweilige Halbleiter-Package 510 zu bonden. Zum Füllen des Spalts zwischen dem Halbleiter-Package 510 und dem Halbleiter-Package 520 kann ein Unterfüllungsmaterial 166 abgeschieden werden.
  • Dann wird ein Vereinzelungsprozess durchgeführt, um eine Mehrzahl von einzelnen Halbleiter-Packages 500 mit der PoP-Struktur herzustellen. 17 zeigt ein PoP-Package 500, das ein oberes Package 520 aufweist, das an ein unteres Package 510 gebondet ist. Das obere Package 520 kann ein Speicher-Bauelement sein und weist eine Mehrzahl von Speicher-Dies (z. B. 279) auf, und das untere Package 510 kann ein Logikbauelement sein und weist ein SoIC 150 (siehe 11) auf.
  • 18 zeigt eine Schnittansicht eines Halbleiter-Packages 510A, gemäß einer Ausführungsform. Das Halbleiter-Package 510A ist dem Halbleiter-Package 510 von 17 ähnlich, aber es hat ein abweichendes SoIC 150A (siehe das schraffierte Rechteck). Das SoIC 150A ist dem SoIC 150 von 11 ähnlich, aber an dem oberen Die 50 in der Rückseite-an-Vorderseite-Bondungskonfiguration wird ein dritter Die 21 z. B. mit einem Schmelzbondprozess befestigt. Wie in 18 gezeigt ist, weist das SoIC 150A außerdem Folgendes auf: eine Umverteilungsstruktur 158 zwischen dem dritten Die 21 und dem oberen Die 50; ein dielektrisches Material 159 auf der Umverteilungsstruktur 158 und um den dritten Die 21; und leitfähige Säulen 132. Die leitfähigen Säulen 132 verlaufen durch die dielektrischen Schichten 133 und 159 und durch die Umverteilungsstruktur 158 und verbinden den unteren Die 100 elektrisch mit der Umverteilungsstruktur 148. Die Umverteilungsstruktur 158 und das dielektrische Material 159 können mit dem gleichen oder einem ähnlichen Herstellungsverfahren wie die Umverteilungsstruktur 148 bzw. das dielektrische Material 133 hergestellt werden, und daher werden Einzelheiten nicht wiederholt.
  • Bei einigen Ausführungsformen werden die leitfähigen Säulen 132 in einem einzigen Prozessschritt z. B. mit einem Single- oder Dual-Damascene-Prozess nach dem Abscheiden des dielektrischen Materials 159 und des dielektrischen Materials 133 hergestellt. In dem Beispiel von 18 kommuniziert der untere Die 100 über die leitfähigen Säulen 131 und die Umverteilungsstruktur 158 mit dem oberen Die 50, und der untere Die 50 kommuniziert über die leitfähigen Säulen 132 und die Umverteilungsstruktur 148 mit dem Die 21.
  • Die 19A und 19B zeigen Schnittansichten einer Halbleiterstruktur 510B, gemäß einer Ausführungsform. Das Halbleiter-Package 510B ist dem Halbleiter-Package 510 von 17 ähnlich, aber es hat ein abweichendes SoIC 150B (siehe das schraffierte Rechteck). 19A ist eine Schnittansicht der Halbleiterstruktur 510B entlang dem Querschnitt A - A von 19B.
  • Das SoIC 150B ist dem SoIC 150 von 11 ähnlich, aber an dem unteren Die 100 werden mehr als ein oberer Die 50 befestigt. 19A zeigt als ein nicht-beschränkendes Beispiel vier obere Dies 50, die an dem unteren Die 100 befestigt werden. Es können mehr oder weniger als vier obere Dies 50 an dem unteren Die 100 befestigt werden, und diese und andere Abwandlungen sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. Die 19A und 19B zeigen außerdem leitfähige Säulen 131, die um die oberen Dies 50 und zwischen ihnen hergestellt werden.
  • Die 20A und 20B zeigen Schnittansichten einer Halbleiterstruktur 510C, gemäß einer Ausführungsform. Das Halbleiter-Package 510C ist dem Halbleiter-Package 510B der 19A und 19B ähnlich, aber es hat ein abweichendes SoIC 150C (siehe das schraffierte Rechteck). 20A ist eine Schnittansicht der Halbleiterstruktur 510C entlang dem Querschnitt B - B von 20B.
  • Das SoIC 150C ist dem SoIC 150B der 19A und 19B ähnlich, aber es weist nicht die leitfähigen Säulen 131 auf, die zwischen den oberen Dies 50 angeordnet sind. Mit anderen Worten, bei der Ausführungsform der 20A und 20B sind die leitfähigen Säulen 131 nur um die oberen Dies 50 angeordnet.
  • Die 21 bis 27 zeigen Schnittansichten eines SoIC 150D auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform. Insbesondere zeigen die 21 bis 27 ein Verfahren zum Herstellen eines SoIC, bei dem die Die-Verbindungselemente 55 und die leitfähigen Säulen 131 in dem gleichen Bearbeitungsschritt hergestellt werden.
  • In 21 wird ein Substrat 51 (z. B. ein oberer Wafer) mit den Bauelementbereichen 40, einer ersten Passivierungsschicht (nicht dargestellt) und leitfähigen Pads (z. B. Aluminiumpads, nicht dargestellt) hergestellt. Das Substrat 51 weist eine Mehrzahl von oberen Dies 50 auf. Es ist zu beachten, dass auf dieser Bearbeitungsstufe die zweite Passivierungsschicht 52 und die Die-Verbindungselemente 55 (siehe 1) nicht hergestellt werden. Ein Schaltungsprüfprozess wird mittels der leitfähigen Pads durchgeführt, um die erwiesenermaßen guten Dies in dem Substrat 51 zu identifizieren. Der Einfachheit halber sind die Bauelementbereiche 40 in nachfolgenden Figuren möglicherweise nicht dargestellt.
  • Dann wird in 22 die Vorderseite des Substrats 51 z. B. unter Verwendung einer Haftschicht 56, wie etwa einer DAF, an einem Träger 57 befestigt. Dann wird in 23 ein Dünnungsprozess an der Rückseite des Substrats 51 durchgeführt, um eine Dicke des Substrats 51 zu reduzieren, zum Beispiel auf etwa 1 µm bis etwa 100 µm, z. B. etwa 40 µm. Der Dünnungsprozess kann zum Beispiel mittels eines Schleifprozesses und/oder eines CMP-Prozesses durchgeführt werden.
  • Nach dem Dünnungsprozess wird eine optionale Nitridschicht 59, wie etwa eine Siliziumnitridschicht, auf der Rückseite des Substrats 51 hergestellt. Wie vorstehend dargelegt worden ist, kann die Nitridschicht 59 zum Erzeugen einer stärkeren Haftung zwischen dem oberen Die 50 und dem unteren Die 100 in einem späteren Schmelzbondprozess verwendet werden. Bei einigen Ausführungsformen wird die Nitridschicht 59 weggelassen.
  • Anschließend wird das Substrat 51 an einem Vereinzelungsband 61 befestigt, das von einem Rahmen 63 gehalten wird. Der Träger 57 wird abgelöst, und ein Reinigungsprozess (z. B. ein DAF-Reinigungsprozess) wird durchgeführt, um Reste der Haftschicht 56 zu entfernen. Das Substrat 51 werden dann zertrennt, sodass eine Mehrzahl von oberen Dies 50 entsteht.
  • Dann werden in 25 die Rückseiten der oberen Dies 50 (d. h., der erwiesenermaßen guten oberen Dies 50) durch den Schmelzbondprozess in der Rückseitean-Vorderseite-Bondungskonfiguration an die Vorderseite eines unteren Wafers 100' gebondet. Bei einigen Ausführungsformen werden die oberen Dies 50 an Bereiche einer obersten dielektrischen Schicht des unteren Wafers 100' gebondet, die die Bondpads 107 nicht aufweisen.
  • Bei einigen Ausführungsformen wird vor dem Bonden der oberen Dies 50 an den unteren Wafer 100' der untere Wafer 100' unter Verwendung von austauschbaren Prüfpads nach dem in den 4 bis 7 gezeigten Prozess geprüft. Die Struktur des unteren Wafers 100' nach der Prüfung kann denen gleichen oder ähneln, die in 7, 8 oder 9 gezeigt sind.
  • Dann werden in 26 leitfähige Säulen 55 auf den oberen Dies 50 hergestellt, und leitfähige Säulen 131 werden auf den Bondpads 107 hergestellt. Die leitfähigen Säulen 55 werden mit den leitfähigen Pads der oberen Dies 50 elektrisch verbunden und fungieren als die Die-Verbindungselemente. Bei einigen Ausführungsformen werden die leitfähigen Säulen 131 und die leitfähigen Säulen 55 in dem gleichen Bearbeitungsschritt mit Verfahren hergestellt, die denen ähnlich sind, die vorstehend für die leitfähigen Säulen 131 unter Bezugnahme auf 10 beschrieben worden sind, und daher werden Einzelheiten nicht wiederholt.
  • Dann wird in 27 ein dielektrisches Material 133, das ein Polymer, wie etwa Polyimid, Tieftemperatur-Polyimid, PBO oder dergleichen, sein kann, über dem unteren Wafer 100' und um die oberen Dies 50 sowie um die leitfähigen Säulen 131 und 55 abgeschieden. Zum Planarisieren des dielektrischen Materials 133 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden. Dann wird ein Vereinzelungsprozess durchgeführt, um den unteren Wafer 100' zu zertrennen und eine Mehrzahl von SoICs 150D herzustellen, wobei jedes SoIC 150D einen oberen Die 50 aufweist, der an einen unteren Die 100 gebondet ist. Wie in 27 gezeigt ist, hat das dielektrische Material 133 seitlich gemeinsame Grenzen mit dem unteren Die 100.
  • Die 28 bis 33 zeigen Schnittansichten eines SoIC 150E auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform. Insbesondere zeigen die 28 bis 33 ein Verfahren zum Herstellen eines SoIC, bei dem eine Haftschicht 54 zum Bonden des oberen Dies 50 an den unteren Die 100 verwendet wird.
  • In 28 wird ein Substrat 51 (z. B. ein oberer Wafer) mit Bauelementbereichen 40, einer ersten Passivierungsschicht (nicht dargestellt), leitfähigen Pads (z. B. Aluminiumpads, nicht dargestellt) und Die-Verbindungselementen 55 hergestellt. Das Substrat 51 weist eine Mehrzahl von Dies (z. B. oberen Dies 50) auf. Ein Schaltungsprüfprozess wird mittels der Die-Verbindungselemente 55 durchgeführt, um die erwiesenermaßen guten Dies in dem Substrat 51 zu identifizieren. Nach dem Schaltungsprüfprozess wird eine zweite Passivierungsschicht 52 über dem Substrat 51 hergestellt. Der Einfachheit halber sind die Bauelementbereiche 40 in nachfolgenden Figuren möglicherweise nicht dargestellt.
  • Dann wird in 29 ein Träger 57 an der zweiten Passivierungsschicht 52 unter Verwendung einer Haftschicht 56 befestigt, und ein Dünnungsprozess wird von der Rückseite des Substrats 51 her durchgeführt, um eine Dicke des Substrats 51 auf einen Wert von etwa 1 µm bis etwa 100 µm, z. B. etwa 40 µm, zu reduzieren.
  • Anschließend wird in 30 das Substrat 51 an einem Vereinzelungsband 61 befestigt, und ein Vereinzelungsprozess wird durchgeführt, um das Substrat 51 zu zertrennen und eine Mehrzahl von oberen Dies 50 herzustellen.
  • Dann wird in 31 ein unterer Wafer 100' unter Verwendung von austauschbaren Prüfpads nach dem in den 4 bis 7 gezeigten Prozess geprüft. Die Struktur des unteren Wafers 100' nach der Prüfung kann denen gleichen oder ähneln, die in 7, 8 oder 9 gezeigt sind. Anschließend werden unter Verwendung des gleichen oder eines ähnlichen Prozesses, wie er vorstehend bei 10 beschrieben worden ist, leitfähige Säulen 131 auf den Bondpads 107 des unteren Wafers 100' hergestellt.
  • Dann werden in 32 die in 30 hergestellten oberen Dies 50 (d. h., die erwiesenermaßen guten oberen Dies 50) unter Verwendung einer Haftschicht 54, wie etwa einer DAF, an der Vorderseite des unteren Wafers 100' befestigt. Bei einigen Ausführungsformen werden die oberen Dies 50 an Bereichen der obersten dielektrischen Schicht des unteren Wafers 100' befestigt, die die Bondpads 107 nicht aufweisen.
  • Dann wird in 33 ein dielektrisches Material 133, das ein Polyimid, ein Tieftemperatur-Polyimid, ein Formmaterial oder dergleichen sein kann, auf dem unteren Wafer 100' abgeschieden. Das dielektrische Material 133 umschließt die oberen Dies 50 und die leitfähigen Säulen 131. Nachdem das dielektrische Material 133 abgeschieden worden ist, wird ein Vereinzelungsprozess durchgeführt, um den unteren Wafer 100' zu zertrennen und eine Mehrzahl von SoICs 150E herzustellen.
  • Die 34 bis 36, 37A, 37B und 38 bis 42 zeigen Schnittansichten einer Halbleiterstruktur 220 (siehe 41 und 42) auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform. Die Halbleiterstruktur 220 hat eine CoWoS-Struktur, die eine CoW-Struktur 190 (siehe 40) umfasst, die an einem Substrat 201 befestigt ist, und nachstehend werden ihre Einzelheiten beschrieben.
  • In 34 wird eine Mehrzahl von oberen Dies 50 in der Rückseite-an-Vorderseite-Bondungskonfiguration mit einem Schmelzbondprozess an einen unteren Wafer 100' gebondet. Der Schmelzbondprozess und die Rückseite-an-Vorderseite-Bondungskonfiguration sind vorstehend erörtert worden, und daher werden Einzelheiten nicht wiederholt. Die oberen Dies 50 können mit dem gleichen oder einem ähnlichen Prozess, wie er in den 1 bis 3 gezeigt ist, hergestellt werden. Der untere Wafer 100' kann dem unteren Wafer 100' von 1 gleichen oder ähneln. Bei einigen Ausführungsformen wird vor dem Bonden der oberen Dies 50 an den unteren Wafer 100' der untere Wafer 100' unter Verwendung von austauschbaren Prüfpads nach dem gleichen oder einem ähnlichen Prozess geprüft, wie er in den 4 bis 7 gezeigt ist.
  • Nachdem die oberen Die 50 an den unteren Wafer 100' gebondet worden sind, wird bei einigen Ausführungsformen ein dielektrisches Material 134 auf dem unteren Wafer 100' um die oberen Dies 50 abgeschieden. Bei der dargestellten Ausführungsform ist das dielektrische Material 134 ein Oxid, wie etwa Siliziumoxid, und es wird mit einem geeigneten Abscheidungsverfahren wie PVD, CVD oder dergleichen abgeschieden. Durch die Verwendung eines Oxids als das dielektrische Material 134 können leitfähige Säulen 131 (die später erörtert werden) mit einem kleinen Rasterabstand (z. B. einem Rasterabstand von etwa 5 µm bis etwa 30 µm) nacheinander hergestellt werden. Obwohl Oxid als ein Beispiel für das dielektrische Material 134 verwendet wird, kann das dielektrische Material 134 auch aus anderen geeigneten Materialien, wie etwa einem Polymer oder einem Formmaterial, hergestellt werden. Bei Ausführungsformen, bei denen ein Polymer oder ein Formmaterial als das dielektrische Material 134 verwendet wird, kann der Rasterabstand zwischen den nacheinander hergestellten leitfähigen Säulen 131 größer sein und z. B. etwa 50 µm bis etwa 100 µm betragen.
  • Dann werden Öffnungen z. B. mit fotolithografischen und Ätzverfahren (z. B. Trockenätzung) in dem dielektrischen Material 134 erzeugt. Die Öffnungen verlaufen durch das dielektrische Material 134 und legen die darunter befindlichen Bondpads 107 frei. Dann wird ein elektrisch leitfähiges Material, wie etwa Kupfer, in den Öffnungen abgeschieden, um sie zu füllen, sodass leitfähige Säulen 131 (die auch als Durchkontaktierungen bezeichnet werden können) entstehen. Das elektrisch leitfähige Material kann zum Beispiel mit einem Plattierungsprozess (z. B. Elektroplattierung oder stromlose Plattierung) abgeschieden werden, aber es kann auch ein anderes geeignetes Verfahren verwendet werden.
  • Nachdem die leitfähigen Säulen 131 hergestellt worden sind, kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um eine ebene Oberseite für das dielektrische Material 134 zu erzielen. Nach dem Planarisierungsprozess liegen Oberseiten der leitfähigen Säulen 131 und Oberseiten der Die-Verbindungselemente 55 der oberen Dies 50 an der Oberseite des dielektrischen Materials 134 frei. Eine Höhe H4 der oberen Dies 50 und/oder der leitfähigen Säulen 131 nach dem Planarisierungsprozess beträgt etwa 10 µm bis etwa 100 µm, z. B. etwa 30 µm. Eine Breite der leitfähigen Säulen 131 kann etwa 10 µm bis etwa 50 µm, z. B. etwa 30 µm, betragen, und ein Abstand zwischen benachbarten leitfähigen Säulen 131 kann etwa 20 µm bis etwa 100 µm, z. B. etwa 70 µm, betragen.
  • Wie in 35 gezeigt ist, wird anschließend eine Umverteilungsstruktur 148 über dem dielektrischen Material 134 hergestellt und wird mit den leitfähigen Säulen 131 und den oberen Dies 50 elektrisch verbunden. Die Umverteilungsstruktur 148 umfasst eine Mehrzahl von dielektrischen Schichten 145 und leitfähige Strukturelemente (z. B. leitfähige Leitungen 147 und Durchkontaktierungen 149), die in den dielektrischen Schichten 145 hergestellt sind. Über der Umverteilungsstruktur 148 werden äußere Anschlüsse 144, wie etwa Mikrobumps, hergestellt, die mit den leitfähigen Strukturelementen der Umverteilungsstruktur 148 elektrisch verbunden werden. Das Herstellungsverfahren für die Umverteilungsstruktur 148 in 35 kann dem für die Umverteilungsstruktur 148 in 15 gleichen oder ähneln, und daher werden Einzelheiten nicht wiederholt. Dann wird ein Vereinzelungsprozess durchgeführt, um den unteren Wafer 100' zu zertrennen und eine Mehrzahl von SoICs 150F herzustellen. 35 zeigt ein SoIC 150F, das nach dem Vereinzelungsprozess entstanden ist. In dem Beispiel von 35 haben die Umverteilungsstruktur 148 und das dielektrische Material 134 seitlich gemeinsame Grenzen mit dem unteren Die 100.
  • Bei einigen Ausführungsformen wird das Material, das zum Herstellen der dielektrischen Schichten 145 der Umverteilungsstruktur 148 von 35 verwendet wird, so angepasst, dass es unterschiedlichen Entwurfszielen für einen Leitungsabstand (z. B. einen Abstand zwischen benachbarten leitfähigen Leitungen) der Umverteilungsstruktur 148 Rechnung trägt. Um zum Beispiel einen Leitungsabstand von 0,8 µm oder weniger zu erzielen, kann ein Oxid, wie etwa Siliziumoxid, undotiertes Silicatglas (USG) oder dergleichen, zum Herstellen der dielektrischen Schichten 145 verwendet werden. Um einen Leitungsabstand von 10 µm oder mehr zu erzielen, kann ein Polymer, wie etwa Polyimid, LTPI oder dergleichen, zum Herstellen der dielektrischen Schichten 145 verwendet werden.
  • Wenn ein Oxid zum Herstellen der dielektrischen Schichten 145 verwendet wird, können bei einigen Ausführungsformen Bearbeitungsschritte, die denen eines Damascene-Prozesses ähnlich sind, zum Herstellen der leitfähigen Strukturelemente (z. B. Leitungen) und zum Erzielen eines kleinen Leitungsabstands von 0,8 µm oder weniger verwendet werden. Nachdem das Oxid z. B. durch CVD abgeschieden worden ist, wird ein strukturiertes Fotoresist (z. B. ein hochwertiges Fotoresist mit einer hohen Auflösung) über dem Oxid hergestellt. Dann wird ein Trockenätzprozess unter Verwendung des strukturierten Fotoresists als eine Ätzmaske durchgeführt, um Öffnungen in dem Oxid zu erzeugen. Anschließend wird das strukturierte Fotoresist z. B. durch Ablösen oder Strippen entfernt, und in den Öffnungen in dem Oxid wird eine Sperrschicht oder eine Seed-Schicht hergestellt. Dann wird ein Plattierungsprozess, wie etwa eine elektrochemische Plattierung, durchgeführt, um die Öffnungen mit einem leitfähigen Material (z. B. Kupfer) zu füllen, und anschließend wird eine CMP durchgeführt, um Teile des leitfähigen Materials außerhalb der Öffnungen zu entfernen. Die in den Öffnungen verbliebenen Teile des leitfähigen Materials bilden die leitfähigen Strukturelemente.
  • Wenn ein Polymer zum Herstellen der dielektrischen Schichten 145 verwendet wird, können bei einigen Ausführungsformen auf Grund der physikalischen Eigenschaften des Polymers (das z. B. weicher als ein Oxid ist) die leitfähigen Strukturelemente (z. B. Leitungen, Durchkontaktierungen) der Umverteilungsstruktur 148 in Anlehnung an die gleichen oder ähnliche Bearbeitungsschritte hergestellt werden, die vorstehend unter Bezugnahme auf 15 erörtert worden sind. Das über der Polymerschicht hergestellte Fotoresist kann außerdem eine niedrigere Qualität und eine niedrigere Auflösung haben. Somit ist der Leitungsabstand größer (und beträgt z. B. 10 µm oder mehr), wenn ein Polymer für die dielektrischen Schichten 145 der Umverteilungsstruktur 148 verwendet wird.
  • Dann wird in 36 eine Mehrzahl von SoICs 150F dadurch an einem Interposer 170 befestigt, dass die äußeren Anschlüsse 144 (siehe 35) der SoICs 150F an äußere Anschlüsse 174 (z. B. Mikrobumps, siehe 37A) auf einer Oberseite des Interposers 170 gebondet werden. Zwischen den SoICs 150F und dem Interposer 170 kann ein Unterfüllungsmaterial 169 abgeschieden werden, nachdem die SoICs 150F an dem Interposer 170 befestigt worden sind.
  • 37A zeigt eine detailliertere Schnittansicht des Interposers 170 von 36. 37B ist eine vergrößerte Darstellung eines Teils des Interposers 170. In 37A weist der Interposer 170 ein Substrat 171, Substrat-Durchkontaktierungen (TSVs) 172 in dem Substrat 171, eine Umverteilungsstruktur 173 und äußere Anschlüsse 174 auf.
  • In 37B kann das Substrat 171 z. B. ein dotiertes oder undotiertes Siliziumsubstrat oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) sein. Das Substrat 171 kann jedoch alternativ ein Glassubstrat, ein Keramiksubstrat, ein Polymersubstrat oder ein anderes Substrat sein, das einen geeigneten Schutz und/oder eine geeignete Verbindungsfunktionalität bieten kann. Diese und andere geeignete Materialien können alternativ für das Substrat 171 verwendet werden.
  • Bei einigen Ausführungsformen kann das Substrat 171 elektrische Komponenten, wie etwa Widerstände, Kondensatoren, Signalverteilungsschaltungen, Kombinationen davon oder dergleichen, aufweisen. Diese elektrischen Komponenten können aktiv, passiv oder eine Kombination davon sein. Bei anderen Ausführungsformen weist das Substrat 171 weder aktive noch passive elektrische Komponenten auf. Alle diese Kombinationen sollen vollständig innerhalb des Schutzumfangs der Ausführungsformen liegen.
  • Die TSV 172 kann dadurch hergestellt werden, dass Öffnungen in dem Substrat 171 erzeugt werden, die dann mit einem oder mehreren elektrisch leitfähigen Materialien gefüllt werden. Bei der dargestellten Ausführungsform erstrecken sich die Öffnungen in das Substrat 171 hinein, ohne durch das Substrat 171 zu verlaufen. Die Öffnungen für die TSV 172 können mit einem Belag 172L belegt werden und mit einem leitfähigen Material 175 gefüllt werden. Bei einer Ausführungsform ist der Belag 172L ein dielektrisches Material, wie etwa Siliziumnitrid, Siliziumoxid, ein dielektrisches Polymer, Kombinationen davon oder dergleichen, und er wird mit einem Verfahren wie chemische Aufdampfung, Oxidation, physikalische Aufdampfung, Atomlagenabscheidung oder dergleichen hergestellt.
  • Bei einigen Ausführungsformen kann das leitfähige Material 175 Kupfer sein, aber alternativ können auch andere geeignete Materialien, wie etwa, Aluminium, Wolfram, Legierungen, dotiertes Polysilizium, Kombinationen davon oder dergleichen verwendet werden. Das leitfähige Material 175 kann dadurch abgeschieden werden, dass eine Seed-Schicht abgeschieden wird und anschließend Kupfer auf die Seed-Schicht elektroplattiert wird, sodass die Öffnungen für die TSV 172 gefüllt und überfüllt werden. Dann kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um überschüssige Teile des leitfähigen Materials 175, die sich außerhalb der Öffnungen für die TSV 172 befinden, zu entfernen.
  • Bei der dargestellten Ausführungsform hat nach dem Planarisierungsprozess der Belag 172L, der entlang der Oberseite des Substrats 171 bestehen bleibt, eine Dicke von etwa 0,7 µm bis etwa 0,8 µm, z. B. 0,75 µm, und der Belag 172L entlang den Seitenwänden der Öffnungen hat eine größere Dicke, z. B. etwa 1 µm. Die TSV 172 verläuft nach ihrer Herstellung nicht durch das Substrat 171, wie in 37B gezeigt ist. Bei einer Ausführungsform beträgt eine Breite der TSV 172 etwa 5 µm bis etwa 20 µm, und eine Höhe H5 der TSV 172 beträgt etwa 50 µm bis etwa 150 µm.
  • Dann wird eine Umverteilungsstruktur 173 über dem Substrat 171 hergestellt und wird mit den TSVs 172 elektrisch verbunden. Die Umverteilungsstruktur 173 kann mit den gleichen oder ähnlichen Verfahren wie die Umverteilungsstruktur 148 von 15 hergestellt werden, und daher werden Einzelheiten nicht wiederholt. In dem Beispiel von 37B weist die Umverteilungsstruktur 173 dielektrische Schichten 176, 177 und 178 und leitfähige Strukturelemente auf, wie etwa leitfähigen Leitungen 179L und Durchkontaktierungen 179V. Bei einer Ausführungsform bestehen die dielektrischen Schichten 176 aus Siliziumnitrid (SiN), die dielektrischen Schichten 177 bestehen aus Siliziumcarbid (SiC), und die dielektrischen Schichten 178 bestehen aus USG.
  • Dann wird eine dielektrische Schicht 181 (z. B. eine Oxidschicht) über der Umverteilungsstruktur 173 hergestellt, und in der dielektrischen Schicht 181 werden Durchkontaktierungen 188 hergestellt und werden mit den leitfähigen Strukturelementen der Umverteilungsstruktur 173 elektrisch verbunden. Dann werden über der dielektrischen Schicht 181 leitfähige Pads 189 (z. B. Aluminiumpads) hergestellt, die dann mit den Durchkontaktierungen 188 elektrisch verbunden werden. Eine erste Passivierungsschicht 183 (z. B. eine Oxidschicht) wird über der dielektrischen Schicht 181 hergestellt und bedeckt periphere Teile der leitfähigen Pads 189. Eine zweite Passivierungsschicht 185 (z. B. eine SiN-Schicht) wird über der ersten Passivierungsschicht 183 hergestellt. Äußere Anschlüsse 174, die leitfähige Kontakthügel 174A (z. B. Mikrobumps, Kupfersäulen) und Lotkappen 174B aufweisen können, werden so hergestellt, dass sie durch die zweite Passivierungsschicht 185 verlaufen und mit den jeweiligen leitfähigen Pads 189 elektrisch verbunden werden. UBM-Strukturen 182 (UBM: Metallisierung unter dem Kontakthügel) können zwischen den äußeren Anschlüssen 174 und den leitfähigen Pads 189 hergestellt werden.
  • Kommen wir nun zu 38, in der ein Formmaterial 191 über dem Interposer 170 und um die SoICs 150F hergestellt wird. Ein Planarisierungsprozess, wie etwa eine CMP, kann durchgeführt werden, um überschüssige Teile des abgeschiedenen Formmaterials 191 zu entfernen. Durch den Planarisierungsprozess können auch die Rückseiten der SoICs 150F freigelegt werden. Das Formmaterial 191 kontaktiert physisch Seitenwände der Umverteilungsstruktur 148 (siehe 35), Seitenwände des dielektrischen Materials 134 (siehe 35) und Seitenwände des unteren Dies 100 des SoIC 150F.
  • Dann wird in 39 ein Träger 193 an dem Formmaterial 191 befestigt, und ein Dünnungsprozess wird z. B. durch rückseitiges Schleifen durchgeführt, um die Dicke des Substrats 171 zu reduzieren. Nach dem rückseitigen Schleifprozess liegen die TSVs 172 an einer Oberfläche 171B des Substrats 171 frei. Dann werden leitfähige Kontakthügel 195, wie etwa C4-Kontakthügel, auf den freiliegenden Stirnflächen der TSV 172 hergestellt.
  • Dann wird in 40 die Halbleiterstruktur von 39 an einem Band 192 befestigt, das von einem Rahmen 194 gehalten wird, und ein Vereinzelungsprozess wird durchgeführt, um den Interposer 170 zu zertrennen und eine Mehrzahl von CoW-Strukturen 190 (CoW: Chip auf Wafer) herzustellen, die jeweils ein oder mehrere SoICs 150F umfassen, die an den Interposer 170 gebondet sind.
  • Dann wird in 41 die CoW-Struktur 190 von 40 an ein Substrat 201 gebondet, indem z. B. die leitfähigen Kontakthügel 195 der CoW-Struktur 190 an leitfähige Pads 203 auf einer Oberseite des Substrats 201 gebondet werden, sodass eine Chip-auf-Wafer-auf-Substrat-Struktur (CoWoS-Struktur) 220 entsteht. In einem Spalt zwischen der CoW-Struktur 190 und dem Substrat 201 kann ein Unterfüllungsmaterial 204 abgeschieden werden.
  • Bei einigen Ausführungsformen ist das Substrat 201 eine mehrschichtige Leiterplatte, z. B. eine gedruckte Leiterplatte (PCB). Bei einigen Ausführungsformen weist das Substrat 201 Bismaleimid-Triazin(BT)-Harz, FR-4 (ein Verbundmaterial, das aus Glasfasergewebe mit einem Epoxidharz-Bindemittel besteht, das flammbeständig ist), Keramik, Glas, Kunststoff, ein Band, eine Schicht oder andere tragende Materialien auf. Das Substrat 201 kann leitfähige Strukturelemente (z. B. leitfähige Leitungen und Durchkontaktierungen) aufweisen, die in oder auf dem Substrat 201 hergestellt sind. Wie in 41 gezeigt ist, weist das Substrat 201 leitfähige Pads 203 auf, die auf einer Oberseite und einer Unterseite des Substrats 201 hergestellt sind und mit den leitfähigen Strukturelementen des Substrats 201 elektrisch verbunden sind.
  • Dann wird in 42 eine Kappe 211 an der Oberseite des Substrats 201 z. B. mit einem Klebstoff befestigt. Die Kappe 211 kann einen Seitenwandteil 211S, der die CoWoS-Struktur 220 umschließt, und einen oberen Teil 211T über der CoWoS-Struktur 220 aufweisen. Die Kappe 211 kann aus einem Material (z. B. einem Metall) mit einer guten Wärmeleitfähigkeit bestehen und kann als ein Wärme-Abführungselement fungieren. Die Kappe 211 schützt außerdem die CoWoS-Struktur 220. 42 zeigt außerdem ein thermisches Grenzflächenmaterial (TIM) 213 zwischen dem oberen Teil 211T der Kappe 211 und der CoW-Struktur 190. Das TIM 213 kann ein Polymer, ein Harz oder ein Epoxid als ein Grundmaterial sowie einen Füllstoff zum Verbessern seiner Wärmeleitfähigkeit aufweisen. Der Füllstoff kann ein dielektrischer Füllstoff sein, wie etwa Aluminiumoxid, Magnesiumoxid, Aluminiumnitrid, Bornitrid und Diamantpulver. Der Füllstoff kann aber auch ein metallischer Füllstoff sein, wie etwa Silber, Kupfer, Aluminium oder dergleichen.
  • Die 43 bis 46, 47A, 47B, 48, 49 und 50A bis 50C zeigen Schnittansichten verschiedener Ausführungsformen eines SoIC. Die SoICs, die in den 43 bis 46, 47A, 47B, 48, 49 und 50A bis 50C gezeigt sind, können zum Herstellen verschiedener Halbleiterstrukturen, wie etwa der CoWoS-Struktur 220, und des Halbleiter-Packages 510 verwendet werden.
  • 43 zeigt eine Schnittansicht eines SoIC 150G, das einen Die 301 mit einer Verbindungsstruktur 310 auf der Vorderseite des Dies 301 und einen Die 302 aufweist, dessen Rückseite an der Verbindungsstruktur 310 befestigt ist. Der Die 302 kann zum Beispiel durch Silizium-Oxid-Bindungen gebondet werden, die zwischen dem Material (z. B. Silizium) des Dies 302 und dem Material (z. B. Oxid) einer obersten dielektrischen Schicht der Verbindungsstruktur 310 durch einen Schmelzbondprozess entstehen. Die Verbindungsstruktur 310 kann der Verbindungsstruktur 105 gleichen oder ähneln, die in 7, 8 oder 9 gezeigt ist, und sie weist leitfähige Strukturelemente, wie etwa leitfähige Leitungen 315, Durchkontaktierungen 313 und Bondpads 317, auf, die in einer Mehrzahl von dielektrischen Schichten 311 hergestellt sind.
  • Das SoIC 150G weist außerdem eine dielektrische Schicht 321 um den Die 302 und leitfähigen Säulen 323 auf, die in die dielektrische Schicht 321 eingebettet sind. Die dielektrische Schicht 321 kann aus einem geeigneten Material, wie etwa einem Oxid (z. B. Siliziumoxid), einem Polymer, wie etwa Polyimid oder LTPI, einem Formmaterial oder dergleichen, bestehen. Die leitfähigen Säulen 323 verlaufen durch die dielektrische Schicht 321 und können eine Höhe von etwa 10 µm bis etwa 200 µm haben.
  • 43 zeigt außerdem eine Umverteilungsstruktur 331, die der Umverteilungsstruktur 148 gleicht oder ähnelt, die in 15 gezeigt ist. Über der Umverteilungsstruktur 331 werden leitfähige Kontakthügel 335, wie etwa Mikrobumps, C4-Kontakthügel, BGAs oder dergleichen, hergestellt, die mit der Umverteilungsstruktur 331 elektrisch verbunden werden. In dem Beispiel von 43 kommunizieren der Die 301 und der Die 302 miteinander über die Umverteilungsstruktur 331 und die leitfähigen Säulen 323.
  • 44 zeigt eine Schnittansicht eines SoIC 150H, das dem SoIC 150G von 43 ähnlich ist. Der Die 302 von 44 wird jedoch durch eine Haftschicht 318, wie etwa eine DAF, an den Die 301 gebondet.
  • 45 zeigt eine Schnittansicht eines SoIC 1501, das dem SoIC 150G von 43 ähnlich ist, aber es hat eine weitere vertikale Stapel-Ebene. Insbesondere wird nach dem Herstellen der Umverteilungsstruktur 331 über der dielektrischen Schicht 321 ein Die 303 (z. B. mit einem Schmelzbondprozess) unter Verwendung der Rückseite-an-Vorderseite-Bondungskonfiguration an die Umverteilungsstruktur 331 gebondet, und eine dielektrische Schicht 321A, die der dielektrischen Schicht 321 gleichen oder ähneln kann, wird über der Umverteilungsstruktur 331 hergestellt. Nachdem die dielektrische Schicht 321A hergestellt worden ist, werden bei einer Ausführungsform leitfähige Säulen 324, die einen oberen Teil 324U und einen unteren Teil 324L aufweisen können, in nur einem Bearbeitungsschritt z. B. mit einem Dual-Damascene-Prozess oder einem Single-Damascene-Prozess so hergestellt, dass sie durch die dielektrischen Schichten 321 und 321A verlaufen. Es ist zu beachten, dass in dem Beispiel von 45 die leitfähigen Säulen 323 nach dem Herstellen der dielektrischen Schicht 321 und vor dem Herstellen der Umverteilungsstruktur 331 hergestellt werden. Nachdem die leitfähigen Säulen 324 hergestellt worden sind, wird eine Umverteilungsstruktur 341 hergestellt, und anschließend werden leitfähige Kontakthügel 335 über und in elektrischer Verbindung mit der Umverteilungsstruktur 341 hergestellt.
  • 46 zeigt eine Schnittansicht eines SoIC 150J, das dem SoIC 1501 von 45 ähnlich ist, aber es hat weitere vertikale Stapel-Ebenen. Zum Beispiel werden gegenüber dem in 45 gezeigten SoIC 150I weitere Dies (z. B. 304 und 305) und weitere Umverteilungsstrukturen (z. B. 351 und 361) hergestellt. Es ist zu beachten, dass in 46 die leitfähigen Säulen 324 jeweils durch zwei benachbarte dielektrische Schichten verlaufen und in nur einem Bearbeitungsschritt (z. B. mit einem Dual-Damascene-Prozess) hergestellt werden können.
  • Die 47A und 47B zeigen Schnittansichten eines SoIC 150K, das dem SoIC 150G von 43 ähnlich ist, aber es hat mehr als einen Die (siehe 302, 303, 304 und 305 in 47A), die seitlich nebeneinander auf der gleichen vertikalen Ebene angeordnet sind. 47A zeigt eine Schnittansicht des SoIC 150K entlang dem Querschnitt C - C von 47B. In dem Beispiel der 47A und 47B werden vier Dies 302 bis 305 (z. B. mit einem Schmelzbondprozess) an die Vorderseite des Dies 301 gebondet, wobei leitfähige Säulen 323 um die Dies 302 bis 305 hergestellt werden. Obwohl keine leitfähigen Säulen 323 zwischen den Dies 302 bis 305 in 47A dargestellt sind, können bei anderen Ausführungsformen leitfähige Säulen 323 zwischen den Dies 302 bis 305 hergestellt werden.
  • 48 zeigt eine Schnittansicht eines SoIC 150L, das dem SoIC 150K der 47A und 47B ähnlich ist, aber es hat eine weitere vertikale Stapel-Ebene. Insbesondere werden vier weitere Dies 306, 307, 308 und 309 (z. B. mit einem Schmelzbondprozess) an die Umverteilungsstruktur 331 gebondet. Es ist zu beachten, dass es in der Schnittansicht von 48 keine Dies 308 und 309 gibt und diese somit in 48 nicht dargestellt sind. Außerdem werden eine dielektrische Schicht 321A, eine Umverteilungsstruktur 341 und leitfähige Säulen 323 über der Umverteilungsstruktur 331 hergestellt.
  • 49 zeigt eine Schnittansicht eines SoIC 150M, das dem SoIC 150L von 48 ähnlich ist, aber es wird nur ein Die 306 (statt der vier Dies 306 bis 309) an die Umverteilungsstruktur 331 gebondet.
  • Die 50A und 50B zeigen Schnittansichten eines SoIC 150N, das dem SoIC 150J von 46 ähnlich ist, aber vorgeformte Anschluss-Chips 325 ersetzen die leitfähigen Säulen 323 und 324 von 46.
  • Wie in den 50A und 50B gezeigt ist, ersetzen die vorgeformten Anschluss-Chips 325 die leitfähigen Säulen in den dielektrischen Schichten 321 und 321A bis 321C. Nachdem der Die 302 z. B. mit einem Schmelzbondprozess an die Verbindungsstruktur 310 des Dies 301 gebondet worden ist, werden Anschluss-Chips 325, die vorgeformt sind, an der Verbindungsstruktur 310 befestigt, die dem Die 302 am nächsten ist. Die Anschluss-Chips 325 werden an festgelegten Positionen befestigt, sodass Durchkontaktierungen 329 (die auch als leitfähige Säulen bezeichnet werden können) der Anschluss-Chips 325 zu jeweiligen Bondpads 317 der Verbindungsstruktur 310 ausgerichtet werden und diese (z. B. physisch) kontaktieren.
  • Kommen wie zu 50C, die eine Schnittansicht der Anschluss-Chips 325 zeigt. Die vorgeformten Anschluss-Chips 325 haben jeweils ein Substrat 327 mit Durchkontaktierungen 329, die durch das Substrat 327 verlaufen. Das Substrat 327 kann ein massives Material, wie etwa massives Silizium, sein, aber es kann auch ein anderes massives Material, wie etwa Glas, Keramik, Polymer oder dergleichen, verwendet werden. Die Durchkontaktierungen 329 bestehen aus einem elektrisch leitfähigen Material, wie etwa Kupfer, Wolfram, Aluminium oder dergleichen. Bei einigen Ausführungsformen weist das Substrat 327 keine anderen aktiven oder passiven elektrischen Komponenten, wie etwa Transistoren, Kondensatoren oder dergleichen, auf. 50A zeigt eine Draufsicht der Anschluss-Chips 325. Die Anzahlen der Durchkontaktierungen 329 und die Positionen der Durchkontaktierungen 329 in jedem Anschluss-Chip 325, der in den 50A und 50B gezeigt ist, sind nicht-beschränkende Beispiele. Es sind auch andere Anzahlen und andere Positionen möglich, die vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen sollen.
  • Kommen wir zu den 50A und 50B zurück, in denen nach dem Befestigen der vorgeformten Anschluss-Chips 325 die dielektrische Schicht 321 auf dem Die 301 und um den Die 302 sowie um die Anschluss-Chips 325 hergestellt wird. Zum Planarisieren der dielektrischen Schicht 321 kann ein CMP-Prozess durchgeführt werden, und anschließend wird die Umverteilungsstruktur 331 über der dielektrischen Schicht 321 hergestellt. Die Bearbeitung kann in ähnlicher Weise wiederholt werden, um weitere Schichten über der Umverteilungsstruktur 331 herzustellen, um die Herstellung des SoIC 150N abzuschließen.
  • 51 zeigt ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleiterstruktur, gemäß einigen Ausführungsformen. Es dürfte klar sein, dass die Verfahrens-Ausführungsform, die in 51 gezeigt ist, lediglich ein Beispiel für zahlreiche mögliche Verfahrens-Ausführungsformen ist. Ein Durchschnittsfachmann dürfte zahlreiche Abwandlungen, Alternativen und Modifikationen erkennen. Zum Beispiel können verschiedene Schritte, die in 51 gezeigt sind, hinzugefügt, weggelassen, ersetzt, umgeordnet oder wiederholt werden.
  • In 51 werden als ein Schritt 1010 Rückseiten von oberen Dies an einer Vorderseite eines unteren Wafers befestigt, der eine Mehrzahl von unteren Dies aufweist. In einem Schritt 1020 werden erste leitfähige Säulen auf der Vorderseite des unteren Wafers benachbart zu den oberen Dies hergestellt. In einem Schritt 1030 wird ein erstes dielektrisches Material auf der Vorderseite des unteren Wafers um die oberen Dies und um die ersten leitfähigen Säulen abgeschieden. In einem Schritt 1040 wird der untere Wafer zertrennt, um eine Mehrzahl von Strukturen herzustellen, die jeweils mindestens einen der oberen Dies und mindestens einen der unteren Dies aufweisen.
  • Ausführungsformen können Vorzüge erzielen. Zum Beispiel können die Dies in einem SoIC über die leitfähigen Säulen und die eine oder die mehreren Umverteilungsstrukturen in dem SoIC miteinander kommunizieren, und zum Herstellen des SoIC werden keine Substrat-Durchkontaktierungen (TSVs), die durch die Dies verlaufen, benötigt, wodurch die Herstellung der Dies vereinfacht wird, die Herstellungskosten für die Dies gesenkt werden und verschiedene Arten von Dies (z. B. Logik-Dies, Speicher-Dies) gemeinsam integriert werden können, um die SoICs herzustellen. Die flexiblen Strukturen für die SoICs, die durch die verschiedenen Ausführungsformen dargestellt sind, ermöglichen flexible Größen für das SoIC und eine flexible funktionelle Integration, um hohe Integrationsdichten zu erzielen. Die hergestellten SoICs können in unterschiedliche Package-Typen integriert werden, wie etwa Packages mit einer CoWoS-Struktur, Flip-Flop-Packages oder InFO-Packages. Durch Verwenden eines Oxids in der Umverteilungsstruktur wird ein kleiner Rasterabstand (z. B. ein Leitungsabstand von ≤0,8 µm) zwischen leitfähigen Leitungen für die Umverteilungsstruktur erzielt, der zuvor nicht erzielt werden konnte. Durch Herstellen einer Nitridschicht auf der Rückseite der oberen Dies wird eine höhere Bondfestigkeit bei dem Schmelzbondprozess erzielt.
  • Gemäß einer Ausführungsform weist ein Verfahren zum Herstellen einer Halbleiterstruktur die folgenden Schritte auf: Befestigen von Rückseiten von oberen Dies an einer Vorderseite eines unteren Wafers, wobei der untere Wafer eine Mehrzahl von unteren Dies aufweist; Herstellen von ersten leitfähigen Säulen auf der Vorderseite des unteren Wafers benachbart zu den oberen Dies; Abscheiden eines ersten dielektrischen Materials auf der Vorderseite des unteren Wafers um die oberen Dies und um die ersten leitfähigen Säulen; und Zertrennen des unteren Wafers, um eine Mehrzahl von Strukturen herzustellen, die jeweils mindestens einen der oberen Dies und mindestens einen der unteren Dies aufweisen. Bei einer Ausführungsform umfasst das Verfahren vor dem Befestigen weiterhin das Prüfen des unteren Wafers mittels austauschbarer Prüfpads, die auf der Vorderseite des unteren Wafers angeordnet sind. Bei einer Ausführungsform umfasst das Verfahren nach dem Prüfen und vor dem Befestigen weiterhin Folgendes: Entfernen der austauschbaren Prüfpads von dem unteren Wafer; Herstellen einer dielektrischen Schicht über der Vorderseite des unteren Wafers nach dem Entfernen der austauschbaren Prüfpads; und Herstellen von Bondpads so, dass sie durch die dielektrische Schicht verlaufen und mit den unteren Dies elektrisch verbunden werden, wobei die ersten leitfähigen Säulen über jeweiligen der Bondpads hergestellt werden. Bei einer Ausführungsform werden die Rückseiten der oberen Dies mit einem Schmelzbondprozess an der Vorderseite des unteren Wafers befestigt. Bei einer Ausführungsform kontaktieren die Rückseiten der oberen Dies den unteren Wafer physisch. Bei einer Ausführungsform umfasst das Verfahren vor dem Befestigen der Rückseiten der oberen Dies an der Vorderseite des unteren Wafers weiterhin das Herstellen einer Nitridschicht auf den Rückseiten der oberen Dies. Bei einer Ausführungsform umfasst das Befestigen der Rückseiten der oberen Dies an der Vorderseite des unteren Wafers das Befestigen der Rückseiten der oberen Dies an der Vorderseite des unteren Wafers unter Verwendung einer Haftschicht. Bei einer Ausführungsform ist das erste dielektrische Material ein Oxid, das auf der Vorderseite des unteren Wafers abgeschieden wird, bevor die ersten leitfähigen Säulen hergestellt werden. Bei einer Ausführungsform umfasst das Herstellen der ersten leitfähigen Säulen Folgendes: Erzeugen von Öffnungen in dem ersten dielektrischen Material, wobei die Öffnungen elektrisch leitfähige Strukturelemente auf der Vorderseite des unteren Wafers freilegen; und Füllen der Öffnungen mit einem elektrisch leitfähigen Material. Bei einer Ausführungsform umfasst das Verfahren vor dem Zertrennen des unteren Wafers weiterhin das Herstellen einer Umverteilungsstruktur auf dem ersten dielektrischen Material. Bei einer Ausführungsform umfasst das Verfahren nach dem Zertrennen des unteren Wafers weiterhin Folgendes: Bonden einer oder mehrerer der Mehrzahl von Strukturen an eine erste Seite eines Interposers; Herstellen von äußeren Anschlüssen auf einer zweiten, gegenüberliegenden Seite des Interposers; und Bonden der äußeren Anschlüsse des Interposers an ein Substrat. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Befestigen einer Kappe an dem Substrat um und über dem Interposer. Bei einer Ausführungsform umfasst das Verfahren nach dem Zertrennen des unteren Wafers weiterhin Folgendes: Befestigen der Mehrzahl von Strukturen an einem Träger; Herstellen von zweiten leitfähigen Säulen auf dem Träger benachbart zu der Mehrzahl von Strukturen; Herstellen eines Formmaterials auf dem Träger um die Mehrzahl von Strukturen und um die zweiten leitfähigen Säulen; und Herstellen einer Umverteilungsstruktur über dem Formmaterial.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleiterstruktur das Herstellen eines integrierten Schaltkreiselements, wobei das Herstellen des integrierten Schaltkreiselements Folgendes umfasst: Befestigen einer Rückseite eines zweiten Dies an einer Vorderseite eines ersten Dies, wobei der erste Die erste leitfähige Pads auf seiner Vorderseite aufweist, wobei die ersten leitfähigen Pads außerhalb von Grenzen des zweiten Dies angeordnet sind; Abscheiden eines dielektrischen Materials auf der Vorderseite des ersten Dies und um den zweiten Die; Herstellen von ersten leitfähigen Säulen in dem dielektrischen Material so, dass sie mit den ersten leitfähigen Pads des ersten Dies elektrisch verbunden werden; Herstellen einer Umverteilungsstruktur auf dem dielektrischen Material so, dass sie mit dem zweiten Die und den ersten leitfähigen Säulen elektrisch verbunden wird; Herstellen von Anschlüssen über der Umverteilungsstruktur; und Befestigen der Anschlüsse des integrierten Schaltkreiselements an einer ersten Seite eines Interposers. Das Verfahren umfasst weiterhin Folgendes: Herstellen eines Formmaterials auf der ersten Seite des Interposers um das integrierte Schaltkreiselement; und Herstellen von leitfähigen Kontakthügeln auf einer zweiten Seite des Interposers. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Bonden der leitfähigen Kontakthügel auf der zweiten Seite des Interposers an ein Substrat; und Befestigen einer Kappe an dem Substrat, wobei das integrierte Schaltkreiselement und der Interposer in einem umschlossenen Raum zwischen der Kappe und dem Substrat angeordnet sind. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: nach dem Herstellen des Formmaterials und vor dem Herstellen der leitfähigen Kontakthügel Befestigen einer ersten Seite des Formmaterials fern von dem Interposer an einem Träger; und Schleifen der zweiten Seite des Interposers, um eine Dicke des Interposers zu reduzieren, wobei nach dem Schleifen erste Stirnflächen von Durchkontaktierungen, die in den Interposer eingebettet sind, freiliegen, wobei die leitfähigen Kontakthügel auf den ersten Stirnflächen der Durchkontaktierungen hergestellt werden. Bei einer Ausführungsform umfasst das Befestigen der Rückseite des zweiten Dies an der Vorderseite des ersten Dies Folgendes: Herstellen einer Nitridschicht auf der Rückseite des zweiten Dies; und nach dem Herstellen der Nitridschicht Durchführen eines Schmelzbondprozesses, um die Nitridschicht auf der Rückseite des zweiten Dies an die Vorderseite des ersten Dies zu bonden.
  • Gemäß einer Ausführungsform weist eine Halbleiterstruktur Folgendes auf: einen ersten Die mit ersten leitfähigen Pads auf seiner ersten Seite; einen zweiten Die mit einer ersten Seite, die von dem ersten Die weg zeigt, und mit einer zweiten Seite, die an der ersten Seite des ersten Dies befestigt ist, wobei der zweite Die zweite leitfähige Pads auf seiner ersten Seite aufweist; eine erste leitfähige Säule, die an einem ersten leitfähigen Pad des ersten Dies befestigt ist und zu dem zweiten Die benachbart ist; ein erstes dielektrisches Material auf der ersten Seite des ersten Dies und um den zweiten Die sowie um die erste leitfähige Säule, wobei das erste dielektrische Material gemeinsame Grenzen mit dem ersten Die hat; eine Umverteilungsstruktur auf dem ersten dielektrischen Material, die mit der ersten leitfähigen Säule und den zweiten leitfähigen Pads des zweiten Dies elektrisch verbunden ist; und äußere Anschlüsse auf einer ersten Seite der Umverteilungsstruktur, die von dem zweiten Die weg zeigt. Bei einer Ausführungsform weist die Halbleiterstruktur weiterhin Folgendes auf: ein Formmaterial um den ersten Die, den zweiten Die und das erste dielektrische Material; und eine zweite leitfähige Säule in dem Formmaterial, die mit der Umverteilungsstruktur elektrisch verbunden ist. Bei einer Ausführungsform kontaktiert die zweite Seite des zweiten Dies die erste Seite des ersten Dies.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren zum Herstellen einer Halbleiterstruktur mit den folgenden Schritten: Befestigen von Rückseiten von oberen Dies (50) an einer Vorderseite eines unteren Wafers (100'), wobei der untere Wafer eine Mehrzahl von unteren Dies (100) aufweist; Herstellen von ersten leitfähigen Säulen (131) auf der Vorderseite des unteren Wafers benachbart zu den oberen Dies; Abscheiden eines ersten dielektrischen Materials (133) auf der Vorderseite des unteren Wafers um die oberen Dies und um die ersten leitfähigen Säulen; und Zertrennen des unteren Wafers, um eine Mehrzahl von Strukturen (150) herzustellen, die jeweils mindestens einen der oberen Dies und mindestens einen der unteren Dies aufweisen.
  2. Verfahren nach Anspruch 1, das vor dem Befestigen weiterhin das Prüfen des unteren Wafers mittels austauschbarer Prüfpads umfasst, die auf der Vorderseite des unteren Wafers angeordnet sind.
  3. Verfahren nach Anspruch 2, das nach dem Prüfen und vor dem Befestigen weiterhin Folgendes umfasst: Entfernen der austauschbaren Prüfpads von dem unteren Wafer; Herstellen einer dielektrischen Schicht über der Vorderseite des unteren Wafers nach dem Entfernen der austauschbaren Prüfpads; und Herstellen von Bondpads so, dass sie durch die dielektrische Schicht verlaufen und mit den unteren Dies elektrisch verbunden werden, wobei die ersten leitfähigen Säulen über jeweiligen der Bondpads hergestellt werden.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Rückseiten der oberen Dies mit einem Schmelzbondprozess an der Vorderseite des unteren Wafers befestigt werden.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Rückseiten der oberen Dies den unteren Wafer physisch kontaktieren.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das vor dem Befestigen der Rückseiten der oberen Dies an der Vorderseite des unteren Wafers weiterhin das Herstellen einer Nitridschicht auf den Rückseiten der oberen Dies umfasst.
  7. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Befestigen der Rückseiten der oberen Dies an der Vorderseite des unteren Wafers das Befestigen der Rückseiten der oberen Dies an der Vorderseite des unteren Wafers unter Verwendung einer Haftschicht umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das erste dielektrische Material ein Oxid ist und auf der Vorderseite des unteren Wafers abgeschieden wird, bevor die ersten leitfähigen Säulen hergestellt werden.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der ersten leitfähigen Säulen Folgendes umfasst: Erzeugen von Öffnungen in dem ersten dielektrischen Material, wobei die Öffnungen elektrisch leitfähige Strukturelemente auf der Vorderseite des unteren Wafers freilegen; und Füllen der Öffnungen mit einem elektrisch leitfähigen Material.
  10. Verfahren nach einem der vorhergehenden Ansprüche, das vor dem Zertrennen des unteren Wafers weiterhin das Herstellen einer Umverteilungsstruktur auf dem ersten dielektrischen Material umfasst.
  11. Verfahren nach einem der vorhergehenden Ansprüche, das nach dem Zertrennen des unteren Wafers weiterhin Folgendes umfasst: Bonden einer oder mehrerer der Mehrzahl von Strukturen an eine erste Seite eines Interposers; Herstellen von äußeren Anschlüssen auf einer zweiten, entgegengesetzten Seite des Interposers; und Bonden der äußeren Anschlüsse des Interposers an ein Substrat.
  12. Verfahren nach Anspruch 11, das weiterhin das Befestigen einer Kappe an dem Substrat um den und über dem Interposer umfasst.
  13. Verfahren nach einem der vorhergehenden Ansprüche, das nach dem Zertrennen des unteren Wafers weiterhin Folgendes umfasst: Befestigen der Mehrzahl von Strukturen an einem Träger; Herstellen von zweiten leitfähigen Säulen auf dem Träger benachbart zu der Mehrzahl von Strukturen; Herstellen eines Formmaterials auf dem Träger um die Mehrzahl von Strukturen und um die zweiten leitfähigen Säulen; und Herstellen einer Umverteilungsstruktur über dem Formmaterial.
  14. Verfahren zum Herstellen einer Halbleiterstruktur mit den folgenden Schritten: Herstellen eines integrierten Schaltkreiselements, wobei das Herstellen des integrierten Schaltkreiselements Folgendes umfasst: Befestigen einer Rückseite eines zweiten Dies (50) an einer Vorderseite eines ersten Dies (100), wobei der erste Die erste leitfähige Pads (107) auf seiner Vorderseite aufweist, wobei die ersten leitfähigen Pads außerhalb von Grenzen des zweiten Dies angeordnet sind, Abscheiden eines dielektrischen Materials (134) auf der Vorderseite des ersten Dies und um den zweiten Die, Herstellen von ersten leitfähigen Säulen (131) in dem dielektrischen Material so, dass sie mit den ersten leitfähigen Pads des ersten Dies elektrisch verbunden werden, Herstellen einer Umverteilungsstruktur (148) auf dem dielektrischen Material so, dass sie mit dem zweiten Die und den ersten leitfähigen Säulen elektrisch verbunden wird, Herstellen von Anschlüssen (144) über der Umverteilungsstruktur, Befestigen der Anschlüsse des integrierten Schaltkreiselements an einer ersten Seite eines Interposers (170); Herstellen eines Formmaterials (191) auf der ersten Seite des Interposers um das integrierte Schaltkreiselement; und Herstellen von leitfähigen Kontakthügeln (195) auf einer zweiten Seite des Interposers.
  15. Verfahren nach Anspruch 14, das weiterhin Folgendes umfasst: Bonden der leitfähigen Kontakthügel auf der zweiten Seite des Interposers an ein Substrat; und Befestigen einer Kappe an dem Substrat, wobei das integrierte Schaltkreiselement und der Interposer in einem umschlossenen Raum zwischen der Kappe und dem Substrat angeordnet sind.
  16. Verfahren nach Anspruch 14 oder 15, das weiterhin Folgendes umfasst: nach dem Herstellen des Formmaterials und vor dem Herstellen der leitfähigen Kontakthügel Befestigen einer ersten Seite des Formmaterials fern von dem Interposer an einem Träger; und Schleifen der zweiten Seite des Interposers, um eine Dicke des Interposers zu reduzieren, wobei nach dem Schleifen erste Stirnflächen von Durchkontaktierungen, die in den Interposer eingebettet sind, freiliegen, wobei die leitfähigen Kontakthügel auf den ersten Stirnflächen der Durchkontaktierungen hergestellt werden.
  17. Verfahren nach einem der Ansprüche 14 bis 16, wobei das Befestigen der Rückseite des zweiten Dies an der Vorderseite des ersten Dies Folgendes umfasst: Herstellen einer Nitridschicht auf der Rückseite des zweiten Dies; und nach dem Herstellen der Nitridschicht Durchführen eines Schmelzbondprozesses, um die Nitridschicht auf der Rückseite des zweiten Dies an die Vorderseite des ersten Dies zu bonden.
  18. Halbleiterstruktur mit: einem ersten Die (100) mit ersten leitfähigen Pads (107) auf einer ersten Seite des ersten Dies; einem zweiten Die (50) mit einer ersten Seite, die von dem ersten Die weg zeigt, und mit einer zweiten Seite, die an der ersten Seite des ersten Dies befestigt ist, wobei der zweite Die zweite leitfähige Pads (55) auf seiner ersten Seite aufweist; einer ersten leitfähigen Säule (131), die an einem ersten leitfähigen Pad des ersten Dies befestigt ist und zu dem zweiten Die benachbart ist; einem ersten dielektrischen Material (133) auf der ersten Seite des ersten Dies und um den zweiten Die sowie um die erste leitfähige Säule, wobei das erste dielektrische Material gemeinsame Grenzen mit dem ersten Die hat; einer Umverteilungsstruktur (148) auf dem ersten dielektrischen Material, die mit der ersten leitfähigen Säule und den zweiten leitfähigen Pads des zweiten Dies elektrisch verbunden ist; und äußeren Anschlüssen (163) auf einer ersten Seite der Umverteilungsstruktur, die von dem zweiten Die weg zeigt.
  19. Halbleiterstruktur nach Anspruch 18, die weiterhin Folgendes aufweist: ein Formmaterial um den ersten Die, den zweiten Die und das erste dielektrische Material; und eine zweite leitfähige Säule in dem Formmaterial, die mit der Umverteilungsstruktur elektrisch verbunden ist.
  20. Halbleiterstruktur nach Anspruch 18 oder 19, wobei die zweite Seite des zweiten Dies die erste Seite des ersten Dies kontaktiert.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4432344A1 (de) * 2023-03-15 2024-09-18 Siemens Aktiengesellschaft Halbleiteranordnung mit einem halbleiterelement und einem substrat

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3449502B1 (de) 2016-04-26 2021-06-30 Linear Technology LLC Mechanisch-nachgiebige und elektrisch und thermisch leitfähige leiterrahmen für schaltungen mit bauelement auf einem gehäuse
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
KR102574409B1 (ko) * 2019-07-01 2023-09-04 삼성전기주식회사 반도체 패키지
US11205630B2 (en) * 2019-09-27 2021-12-21 Intel Corporation Vias in composite IC chip structures
US11094672B2 (en) 2019-09-27 2021-08-17 Intel Corporation Composite IC chips including a chiplet embedded within metallization layers of a host IC chip
US12094800B2 (en) * 2019-12-19 2024-09-17 Intel Corporation Thermally conductive slugs/active dies to improve cooling of stacked bottom dies
US11227814B2 (en) * 2020-03-16 2022-01-18 Nanya Technology Corporation Three-dimensional semiconductor package with partially overlapping chips and manufacturing method thereof
DE102020128855A1 (de) * 2020-05-21 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Chiplets-3d-soic-systemintegrations- und herstellungsverfahren
US11462495B2 (en) * 2020-05-21 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Chiplets 3D SoIC system integration and fabrication methods
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
KR20210152721A (ko) * 2020-06-09 2021-12-16 삼성전자주식회사 반도체 패키지
KR20210156446A (ko) * 2020-06-18 2021-12-27 삼성전자주식회사 반도체 패키지
CN111952201B (zh) * 2020-07-14 2022-02-18 珠海越亚半导体股份有限公司 一种嵌入式封装基板的制造方法
US11823989B2 (en) * 2020-07-17 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-liner TSV structure and method forming same
US20220319954A1 (en) * 2021-03-31 2022-10-06 Texas Instruments Incorporated Package heat dissipation
US20230065941A1 (en) * 2021-08-29 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of manufacturing the same
US11688708B2 (en) * 2021-08-30 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Chip structure and method for forming the same
US12015002B2 (en) 2021-08-30 2024-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Chip structure and method for forming the same
TWI806263B (zh) * 2021-11-30 2023-06-21 矽品精密工業股份有限公司 電子封裝件及其製法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4822880B2 (ja) 2006-03-02 2011-11-24 株式会社リコー 半導体ウエハ、半導体装置及び半導体装置の製造方法
JP5358077B2 (ja) 2007-09-28 2013-12-04 スパンション エルエルシー 半導体装置及びその製造方法
US8354297B2 (en) * 2010-09-03 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming different height conductive pillars to electrically interconnect stacked laterally offset semiconductor die
US9064879B2 (en) * 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US20130040423A1 (en) 2011-08-10 2013-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Multi-Chip Wafer Level Packaging
US8557684B2 (en) * 2011-08-23 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit (3DIC) formation process
US8531032B2 (en) * 2011-09-02 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally enhanced structure for multi-chip device
US9679863B2 (en) * 2011-09-23 2017-06-13 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interconnect substrate for FO-WLCSP
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US9385006B2 (en) * 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
KR101419597B1 (ko) 2012-11-06 2014-07-14 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9252076B2 (en) * 2013-08-07 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
DE102014201805B4 (de) 2014-01-31 2024-05-08 Siemens Healthineers Ag Bildgebendes medizinisches Gerät
US9899248B2 (en) * 2014-12-03 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
US9627288B2 (en) * 2015-05-29 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structures and methods of forming the same
US9484227B1 (en) * 2015-06-22 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Dicing in wafer level package
US10049953B2 (en) 2015-09-21 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
US9704825B2 (en) 2015-09-30 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Chip packages and methods of manufacture thereof
US9620482B1 (en) 2015-10-19 2017-04-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9735131B2 (en) * 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US9773757B2 (en) 2016-01-19 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaged semiconductor devices, and semiconductor device packaging methods
US9741690B1 (en) * 2016-09-09 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same
US9859245B1 (en) * 2016-09-19 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with bump and method for forming the same
US9768133B1 (en) * 2016-09-22 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US10186462B2 (en) 2016-11-29 2019-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4432344A1 (de) * 2023-03-15 2024-09-18 Siemens Aktiengesellschaft Halbleiteranordnung mit einem halbleiterelement und einem substrat
WO2024188690A1 (de) * 2023-03-15 2024-09-19 Siemens Aktiengesellschaft Halbleiteranordnung mit einem halbleiterelement und einem substrat

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Publication number Publication date
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KR20200070076A (ko) 2020-06-17
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US11894309B2 (en) 2024-02-06

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