DE102018105052B4 - Halbleiter-Package und Verfahren - Google Patents
Halbleiter-Package und Verfahren Download PDFInfo
- Publication number
- DE102018105052B4 DE102018105052B4 DE102018105052.6A DE102018105052A DE102018105052B4 DE 102018105052 B4 DE102018105052 B4 DE 102018105052B4 DE 102018105052 A DE102018105052 A DE 102018105052A DE 102018105052 B4 DE102018105052 B4 DE 102018105052B4
- Authority
- DE
- Germany
- Prior art keywords
- dielectric layer
- layer
- metallization pattern
- width
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 84
- 239000004065 semiconductor Substances 0.000 title description 22
- 238000001465 metallisation Methods 0.000 claims abstract description 136
- 229910000765 intermetallic Inorganic materials 0.000 claims abstract description 36
- 229910000679 solder Inorganic materials 0.000 claims abstract description 36
- 150000001875 compounds Chemical class 0.000 claims abstract description 15
- 238000000465 moulding Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 63
- 239000000463 material Substances 0.000 claims description 61
- 239000004020 conductor Substances 0.000 claims description 50
- 239000010949 copper Substances 0.000 claims description 47
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 30
- 229910052802 copper Inorganic materials 0.000 claims description 30
- 238000000059 patterning Methods 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 13
- 238000007747 plating Methods 0.000 claims description 13
- 238000007639 printing Methods 0.000 claims description 5
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 291
- 229920002120 photoresistant polymer Polymers 0.000 description 49
- 230000008569 process Effects 0.000 description 39
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 26
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 22
- 239000010936 titanium Substances 0.000 description 22
- 229910052719 titanium Inorganic materials 0.000 description 22
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- 238000004519 manufacturing process Methods 0.000 description 15
- 229910052759 nickel Inorganic materials 0.000 description 13
- 238000004528 spin coating Methods 0.000 description 13
- 239000004593 Epoxy Substances 0.000 description 12
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 238000009713 electroplating Methods 0.000 description 10
- 230000004907 flux Effects 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 239000003989 dielectric material Substances 0.000 description 9
- 238000007772 electroless plating Methods 0.000 description 9
- 229920000642 polymer Polymers 0.000 description 9
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 8
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 8
- 239000005388 borosilicate glass Substances 0.000 description 8
- 239000002131 composite material Substances 0.000 description 8
- 229910052737 gold Inorganic materials 0.000 description 8
- 239000010931 gold Substances 0.000 description 8
- 229920002577 polybenzoxazole Polymers 0.000 description 8
- 239000004642 Polyimide Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 7
- 239000000853 adhesive Substances 0.000 description 7
- 230000001070 adhesive effect Effects 0.000 description 7
- 239000011162 core material Substances 0.000 description 7
- 238000005538 encapsulation Methods 0.000 description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 7
- 238000003475 lamination Methods 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- 238000005240 physical vapour deposition Methods 0.000 description 7
- 229920001721 polyimide Polymers 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000012360 testing method Methods 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229920005989 resin Polymers 0.000 description 6
- 239000011347 resin Substances 0.000 description 6
- 239000002356 single layer Substances 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 5
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 229910052763 palladium Inorganic materials 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 229910000673 Indium arsenide Inorganic materials 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- 230000032798 delamination Effects 0.000 description 3
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000012778 molding material Substances 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 2
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000748 compression moulding Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011152 fibreglass Substances 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229920003192 poly(bis maleimide) Polymers 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- -1 SOI Chemical compound 0.000 description 1
- 229910008433 SnCU Inorganic materials 0.000 description 1
- 238000003848 UV Light-Curing Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- ZTXONRUJVYXVTJ-UHFFFAOYSA-N chromium copper Chemical compound [Cr][Cu][Cr] ZTXONRUJVYXVTJ-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000001723 curing Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- MSNOMDLPLDYDME-UHFFFAOYSA-N gold nickel Chemical compound [Ni].[Au] MSNOMDLPLDYDME-UHFFFAOYSA-N 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical compound [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000000742 single-metal deposition Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001029 thermal curing Methods 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- CGZLUZNJEQKHBX-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti][Ti][W] CGZLUZNJEQKHBX-UHFFFAOYSA-N 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
- H01L2224/1132—Screen printing, i.e. using a stencil
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
- H01L2224/1143—Manufacturing methods by blanket deposition of the material of the bump connector in solid form
- H01L2224/11436—Lamination of a preform, e.g. foil, sheet or layer
- H01L2224/1144—Lamination of a preform, e.g. foil, sheet or layer by transfer printing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
- H01L2224/11444—Manufacturing methods by blanket deposition of the material of the bump connector in gaseous form
- H01L2224/1145—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
- H01L2224/1146—Plating
- H01L2224/11462—Electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/118—Post-treatment of the bump connector
- H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
- H01L2224/11849—Reflowing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/16258—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the bump connector connecting to a bonding area protruding from the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/165—Material
- H01L2224/16501—Material at the bonding interface
- H01L2224/16503—Material at the bonding interface comprising an intermetallic compound
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
- H01L2224/2743—Manufacturing methods by blanket deposition of the material of the layer connector in solid form
- H01L2224/27436—Lamination of a preform, e.g. foil, sheet or layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73257—Bump and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81399—Material
- H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81399—Material
- H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/81411—Tin [Sn] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81399—Material
- H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/81455—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
- H01L2224/8181—Soldering or alloying involving forming an intermetallic compound at the bonding interface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
- H01L2224/81815—Reflow soldering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10252—Germanium [Ge]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1027—IV
- H01L2924/10271—Silicon-germanium [SiGe]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1027—IV
- H01L2924/10272—Silicon Carbide [SiC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10329—Gallium arsenide [GaAs]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10331—Gallium phosphide [GaP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10332—Indium antimonide [InSb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10333—Indium arsenide [InAs]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10335—Indium phosphide [InP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3512—Cracking
- H01L2924/35121—Peeling or delaminating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Vorrichtung mit:einer rückseitigen Umverteilungsstruktur (110), die Folgendes aufweist:ein Metallisierungsmuster (106) auf einer ersten dielektrischen Schicht (104), undeine zweite dielektrische Schicht (108) auf dem Metallisierungsmuster (106);einer Durchkontaktierung (112), die durch die zweite dielektrische Schicht (108) verläuft, um das Metallisierungsmuster (106) zu kontaktieren;einem integrierten Schaltkreis-Die (114), der neben der Durchkontaktierung (112) auf der zweiten dielektrischen Schicht (108) liegt;einer Formmasse (130) auf der zweiten dielektrischen Schicht (108), wobei die Formmasse die Durchkontaktierung (112) und den integrierten Schaltkreis-Die (114) verkapselt;einem leitfähigen Verbindungselement (314), das durch die erste dielektrische Schicht (104) verläuft, um das Metallisierungsmuster (106) zu kontaktieren, wobei das leitfähige Verbindungselement (314) mit der Durchkontaktierung (112) elektrisch verbunden ist und wobei das leitfähige Verbindungselement (314) eine aufgeschmolzene Vorlotschicht (402) und ein über der Vorlotschicht (402) hergestelltes aufgeschmolzenes Verbindungselement (404) aus Lot umfasst; undeiner intermetallischen Verbindung (164) an einer Grenzfläche zwischen dem leitfähigen Verbindungselement (314) und dem Metallisierungsmuster (106), wobei die intermetallische Verbindung (164) nur teilweise in das Metallisierungsmuster (106) hineinreicht und eine geringere Breite hat als das Metallisierungsmuster (106).
Description
- Hintergrund der Erfindung
- Die Halbleiter-Branche hat ein rasches Wachstum auf Grund von ständigen Verbesserungen bei der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) erfahren. Größtenteils ist die Verbesserung der Integrationsdichte auf wiederholte Reduzierungen der kleinsten Strukturbreite zurückzuführen, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können. Da die Forderung nach einer Verkleinerung von elektronischen Bauelementen stärker geworden ist, ist ein Bedarf an kreativeren Verkappungsverfahren für Halbleiter-Dies entstanden. Ein Beispiel für solche Verkappungssysteme ist die Package-auf-Package(PoP)-Technologie. Bei einem PoP-Bauelement wird ein oberes Halbleiter-Package auf ein unteres Halbleiter-Package gestapelt, um einen hohen Integrationsgrad und eine hohe Komponentendichte zu erzielen. Die PoP-Technologie ermöglicht im Allgemeinen die Herstellung von Halbleiter-Bauelementen mit verbesserten Funktionalitäten und kleinen Anschlussflächen auf einer Leiterplatte (PCB).
- Die
WO 2017/ 160 231 A1 zeigt verschiedene Umverteilungsstrukturen und beschreibt Verkappungsverfahren für Halbleitervorrichtungen. DieUS 2017 / 0 250 171 A1 offenbart Halbleiterstrukturen und Verfahren mit denen eine Reparatur von fehlerhaften Halbleiterverbindungen in den Halbleiterstrukturen möglich ist. - Figurenliste
- Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
- Die
1 bis16 zeigen Schnittansichten von Zwischenschritten bei einem Prozess zur Herstellung von Bauelement-Packages, gemäß einigen Ausführungsformen. - Die
17 ,18A bis18C ,19 und20 zeigen Schnittansichten von Zwischenschritten bei einem Prozess zur Herstellung einer Package-Struktur, gemäß einigen Ausführungsformen. - Detaillierte Beschreibung
- Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
- Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
- Bei einigen Ausführungsformen werden leitfähige Verbindungselemente zum Bonden eines Bauelement-Packages an Metallisierungsstrukturen einer Umverteilungsstruktur hergestellt. Es werden Öffnungen hergestellt, sodass die Metallisierungsstrukturen freigelegt werden, und in den Öffnungen werden die leitfähigen Verbindungselemente hergestellt. Die leitfähigen Verbindungselemente werden dann aufgeschmolzen, um die Metallisierungsstrukturen an ein Bauelement-Package zu bonden. Durch Steuern der Breiten der Öffnungen und der leitfähigen Verbindungselemente kann die Dicke einer intermetallischen Verbindung (IMC), die während der Aufschmelzung hergestellt wird, gesteuert werden. Insbesondere wird die Dicke der IMC so gesteuert, dass sie kleiner als die Dicke der Metallisierungsstrukturen ist. Dadurch kann eine Ablösung von darunter befindlichen Seed-Schichten bei einer nachfolgenden Prüfung vermieden werden.
- Die
1 bis16 zeigen Schnittansichten von Zwischenschritten bei einem Prozess zur Herstellung von ersten Packages 200, gemäß einigen Ausführungsformen. Es sind ein erster Package-Bereich 600 und ein zweiter Package-Bereich 602 dargestellt, in denen jeweils ein erstes Package 200 hergestellt wird. Die ersten Packages 200 können auch als integrierte Fan-out(InFO)-Packages bezeichnet werden. - In
1 wird ein Trägersubstrat 100 bereitgestellt, und auf dem Trägersubstrat 100 wird eine Ablöseschicht 102 hergestellt. Das Trägersubstrat 100 kann ein Glas-Trägersubstrat, ein Keramik-Trägersubstrat oder dergleichen sein. Das Trägersubstrat 100 kann ein Wafer sein, sodass mehrere Packages gleichzeitig auf dem Trägersubstrat 100 hergestellt werden können. Die Ablöseschicht 102 kann aus einem Material auf Polymerbasis bestehen, das zusammen mit dem Trägersubstrat 100 von den darüber befindlichen Strukturen, die in späteren Schritten hergestellt werden, entfernt werden kann. Bei einigen Ausführungsformen ist die Ablöseschicht 102 ein durch Wärme ablösbares Material auf Epoxidbasis, das beim Erwärmen sein Haftvermögen verliert, wie etwa eine LTHC-Ablösebeschichtung (LTHC: Licht-Wärme-Umwandlung). Bei anderen Ausführungsformen kann die Ablöseschicht 102 ein Ultraviolett(UV)-Klebstoff sein, der sein Haftvermögen verliert, wenn er mit UV-Licht bestrahlt wird. Die Ablöseschicht 102 kann als eine Flüssigkeit verteilt werden und gehärtet werden, sie kann eine Laminatschicht, mit der das Trägersubstrat 100 beschichtet wird, oder dergleichen sein. Die Oberseite der Ablöseschicht 102 kann nivelliert werden und kann ein hohes Maß an Koplanarität haben. - In
2 werden eine dielektrische Schicht 104, eine Metallisierungsstruktur 106 (die gelegentlich als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet wird) und eine dielektrische Schicht 108 hergestellt. Die dielektrische Schicht 104 wird auf der Ablöseschicht 102 hergestellt. Die Unterseite der dielektrischen Schicht 104 kann in Kontakt mit der Oberseite der Ablöseschicht 102 sein. Bei einigen Ausführungsformen besteht die dielektrische Schicht 104 aus einem Polymer, wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen. Bei anderen Ausführungsformen besteht die dielektrische Schicht 104 aus einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG) oder dergleichen. Die dielektrische Schicht 104 kann mit einem geeigneten Abscheidungsverfahren, wie etwa Schleuderbeschichtung, chemische Aufdampfung (CVD), Laminierung oder dergleichen, oder einer Kombination davon hergestellt werden. - Auf der dielektrischen Schicht 104 wird die Metallisierungsstruktur 106 hergestellt. Als ein Beispiel für die Herstellung der Metallisierungsstruktur 106 wird eine Seed-Schicht (nicht dargestellt) über der dielektrischen Schicht 104 hergestellt. Bei einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit mehreren Teilschichten sein kann, die aus unterschiedlichen Materialien bestehen. Bei einigen Ausführungsformen umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Dann wird ein Fotoresist auf der Seed-Schicht hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht der Metallisierungsstruktur 106. Durch die Strukturierung werden Öffnungen durch das Fotoresist hergestellt, um die Seed-Schicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall umfassen, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen. Dann werden das Fotoresist und Teile der Seed-Schicht entfernt, auf denen das leitfähige Material nicht abgeschieden wird. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, wie etwa unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freiliegende Teile der Seed-Schicht entfernt, zum Beispiel mit einem geeigneten Ätzverfahren, wie etwa durch Nass- oder Trockenätzung. Die verbliebenen Teile der Seed-Schicht und das leitfähige Material bilden die Metallisierungsstruktur 106.
- Auf der Metallisierungsstruktur 106 und der dielektrischen Schicht 104 wird die dielektrische Schicht 108 hergestellt. Bei einigen Ausführungsformen besteht die dielektrische Schicht 108 aus einem Polymer, das ein lichtempfindliches Material, wie etwa PBO, Polyimid, BCB oder dergleichen, sein kann und unter Verwendung einer lithografischen Maske strukturiert werden kann. Bei anderen Ausführungsformen besteht die dielektrische Schicht 108 aus einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, PSG, BSG oder BPSG; oder dergleichen. Die dielektrische Schicht 108 kann durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen oder eine Kombination davon hergestellt werden. Die dielektrische Schicht 108 wird dann strukturiert, um Öffnungen 109 herzustellen, sodass Teile der Metallisierungsstruktur 106 freigelegt werden. Die Strukturierung kann mit einem geeigneten Verfahren erfolgen, wie etwa durch Belichten der dielektrischen Schicht 108, wenn diese ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel anisotropes Ätzen.
- Die dielektrischen Schichten 104 und 108 und die Metallisierungsstruktur 106 können als eine rückseitige Umverteilungsstruktur 110 bezeichnet werden. Bei der dargestellten Ausführungsform umfasst die rückseitige Umverteilungsstruktur 110 die zwei dielektrischen Schichten 104 und 108 und eine Metallisierungsstruktur 106. Bei anderen Ausführungsformen kann die rückseitige Umverteilungsstruktur 110 jede Anzahl von dielektrischen Schichten, Metallisierungsstrukturen und leitfähigen Durchkontaktierungen umfassen. Durch Wiederholen der Prozesse zur Herstellung der Metallisierungsstruktur 106 und der dielektrischen Schicht 108 können eine oder mehrere weitere Metallisierungsstrukturen und dielektrische Schichten in der rückseitigen Umverteilungsstruktur 110 hergestellt werden. Während der Herstellung einer Metallisierungsstruktur können leitfähige Durchkontaktierungen (nicht dargestellt) dadurch hergestellt werden, dass die Seed-Schicht und ein leitfähiges Material der Metallisierungsstruktur in der Öffnung der darunter befindlichen dielektrischen Schicht abgeschieden werden. Die leitfähigen Durchkontaktierungen können daher die verschiedenen Metallisierungsstrukturen miteinander verbinden und elektrisch koppeln.
- In
3 werden Durchkontaktierungen 112 hergestellt. Als ein Beispiel für die Herstellung der Durchkontaktierungen 112 wird eine Seed-Schicht 113 (die später in18 gezeigt ist) über der rückseitigen Umverteilungsstruktur 110, z. B. auf der dielektrischen Schicht 108, und Teilen der Metallisierungsstruktur 106 hergestellt, die von den Öffnungen 109 freigelegt werden. Bei einigen Ausführungsformen ist die Seed-Schicht 113 eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit mehreren Teilschichten aus unterschiedlichen Materialien sein kann. Bei einigen Ausführungsformen umfasst die Seed-Schicht 113 eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht 113 kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Auf der Seed-Schicht 113 wird ein Fotoresist hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht den Durchkontaktierungen 112. Durch die Strukturierung werden Öffnungen durch das Fotoresist hergestellt, um die Seed-Schicht 113 freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht 113 wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall umfassen, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen. Das Fotoresist und Teile der Seed-Schicht 113, auf denen das leitfähige Material nicht abgeschieden wird, werden entfernt. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, wie etwa unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freiliegende Teile der Seed-Schicht 113 entfernt, zum Beispiel mit einem geeigneten Ätzverfahren, wie etwa durch Nass- oder Trockenätzung. Die verbliebenen Teile der Seed-Schicht 113 und das leitfähige Material bilden die Durchkontaktierungen 112. - In
4 werden integrierte Schaltkreis-Dies 14 mit einem Klebstoff 116 an die dielektrische Schicht 108 angeklebt. Die integrierten Schaltkreis-Dies 114 können Logik-Dies (z. B. zentrale Verarbeitungseinheit, Microcontroller usw.), Speicher-Dies [z. B. ein dynamischer Direktzugriffsspeicher(DRAM)-Die, ein statischer Direktzugriffsspeicher(SRAM)-Die usw.], Power-Management-Dies [z. B. ein PMIC-Die (PMIC: integrierter Power-Management-Schaltkreis)], Hochfrequenz-Dies, Sensor-Dies, MEMS-Dies (MEMS: mikroelektromechanisches System), Signalverarbeitungs-Dies [z. B. ein DSP-Die (DSP: digitale Signalverarbeitung)], Front-End-Dies [z. B. analoge Front-End(AFE)-Dies] oder dergleichen oder eine Kombination davon sein. Außerdem können bei einigen Ausführungsformen die integrierten Schaltkreis-Dies 114 unterschiedliche Größen (z. B. unterschiedliche Höhen und/oder Flächeninhalte) haben, und bei anderen Ausführungsformen können die integrierten Schaltkreis-Dies 114 die gleiche Größe (z. B. die gleichen Höhen und/oder Flächeninhalte) haben. - Bevor die integrierten Schaltkreis-Dies 114 an die dielektrische Schicht 108 angeklebt werden, können sie mit Herstellungsverfahren bearbeitet werden, die zum Herstellen von integrierten Schaltkreisen in den integrierten Schaltkreis-Dies 114 geeignet sind. Zum Beispiel können die integrierten Schaltkreis-Dies 114 jeweils ein Halbleitersubstrat 118, wie etwa dotiertes oder undotiertes Silizium, oder eine aktive Schicht eines Halbleiterauf-Isolator(SOI)-Substrats aufweisen. Das Halbleitersubstrat 118 kann Folgendes umfassen: ein anderes Halbleitermaterial, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. In und/oder auf dem Halbleitersubstrat 118 können Bauelemente, wie etwa Transistoren, Dioden, Kondensatoren, Widerstände usw., hergestellt werden, die durch eine Verbindungsstruktur 120, die zum Beispiel von Metallisierungsstrukturen in einer oder mehreren dielektrischen Schichten auf dem Halbleitersubstrat 118 gebildet wird, zu einem integrierten Schaltkreis miteinander verbunden werden können.
- Die integrierten Schaltkreis-Dies 114 weisen weiterhin Pads 122, wie etwa Aluminiumpads, auf, zu denen Außenanschlüsse hergestellt werden. Die Pads 122 befinden sich auf Seiten, die als jeweilige aktive Seiten der integrierten Schaltkreis-Dies 114 bezeichnet werden können. Passivierungsschichten 124 werden auf den integrierten Schaltkreis-Dies 114 und auf Teilen der Pads 122 hergestellt. Öffnungen verlaufen durch die Passivierungsschichten 124 zu den Pads 122. In den Öffnungen durch die Passivierungsschichten 124 befinden sich Die-Verbindungselemente 126, wie etwa leitfähige Säulen (die zum Beispiel ein Metall, wie etwa Kupfer, aufweisen), die mit den jeweiligen Pads 122 mechanisch und elektrisch verbunden sind. Die Die-Verbindungselemente 126 können zum Beispiel durch Plattierung oder dergleichen hergestellt werden. Die Die-Verbindungselemente 126 verbinden die jeweiligen integrierten Schaltkreise der integrierten Schaltkreis-Dies 114 elektrisch.
- Auf den aktiven Seiten der integrierten Schaltkreis-Dies 114, wie etwa auf den Passivierungsschichten 124 und den Die-Verbindungselementen 126, befindet sich ein dielektrisches Material 128. Das dielektrische Material 128 verkapselt die Die-Verbindungselemente 126 seitlich, und das dielektrische Material 128 endet seitlich mit den jeweiligen integrierten Schaltkreis-Dies 114. Das dielektrische Material 128 kann Folgendes sein: ein Polymer, wie etwa PBO, Polyimid, BCB oder dergleichen; ein Nitrid, wie etwa Siliziumnitrid; ein Oxid, wie etwa Siliziumoxid, PSG, BSG, BPSG oder dergleichen; oder dergleichen oder eine Kombination davon. Das dielektrische Material 128 kann zum Beispiel durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen abgeschieden werden.
- Der Klebstoff 116 befindet sich auf Rückseiten der integrierten Schaltkreis-Dies 114 und klebt die integrierten Schaltkreis-Dies 114 an die rückseitige Umverteilungsstruktur 110, wie etwa die dielektrische Schicht 108, an. Der Klebstoff 116 kann jeder geeignete Klebstoff, ein Epoxidharz, eine Die-Befestigungsschicht (DAF) oder dergleichen sein. Der Klebstoff 116 kann auf eine Rückseite der integrierten Schaltkreis-Dies 114, wie etwa auf eine Rückseite des jeweiligen Halbleiterwafers, oder über der Oberfläche des Trägersubstrats 100 aufgebracht werden. Die integrierten Schaltkreis-Dies 114 können zum Beispiel durch Zersägen oder Zertrennen vereinzelt werden und können mit dem Klebstoff 116 zum Beispiel unter Verwendung eines Pick-and-Place-Geräts an die dielektrische Schicht 108 angeklebt werden.
- Es ist zwar dargestellt, dass jeweils zwei integrierte Schaltkreis-Dies 114 in dem ersten Package-Bereich 600 und dem zweiten Package-Bereich 602 angeklebt werden, aber es ist klar, dass mehr oder weniger integrierte Schaltkreis-Dies 114 in jedem Package-Bereich angeklebt werden können. Zum Beispiel kann nur ein integrierter Schaltkreis-Die 114 in jedem Bereich angeklebt werden. Außerdem können die integrierten Schaltkreis-Dies 114 von unterschiedlicher Größe sein. Bei einigen Ausführungsformen kann der integrierte Schaltkreis-Die 114 ein Die mit einer großen Anschlussfläche sein, wie etwa bei Ein-Chip-System(SoC)-Bauelementen. Bei Ausführungsformen, bei denen der integrierte Schaltkreis-Die 114 eine große Anschlussfläche hat, kann der Raum, der für die Durchkontaktierungen 112 in den Package-Bereichen verfügbar ist, begrenzt sein. Die Verwendung der rückseitigen Umverteilungsstruktur 110 ermöglicht eine bessere Verbindungsanordnung, wenn die Package-Bereiche einen begrenzten Raum haben, der für die Durchkontaktierungen 112 verfügbar ist.
- In
5 wird ein Verkapselungsmaterial 130 auf den verschiedenen Komponenten abgeschieden. Das Verkapselungsmaterial 130 kann eine Formmasse, ein Epoxidharz oder dergleichen sein und kann durch Formpressen, Pressspritzen oder dergleichen aufgebracht werden. Das Verkapselungsmaterial 130 kann über dem Trägersubstrat 100 abgeschieden werden, sodass die Durchkontaktierungen 112 und/oder die Die-Verbindungselemente 126 der integrierten Schaltkreis-Dies 114 vergraben oder verdeckt werden. Dann wird das Verkapselungsmaterial 130 gehärtet. - In
6 wird ein Planarisierungsprozess an dem Verkapselungsmaterial 130 durchgeführt, um die Durchkontaktierungen 112 und die Die-Verbindungselemente 126 freizulegen. Bei dem Planarisierungsprozess kann auch das dielektrische Material 128 geschliffen werden. Nach dem Planarisierungsprozess sind Oberseiten der Durchkontaktierungen 112, der Die-Verbindungselemente 126, des dielektrischen Materials 128 und des Verkapselungsmaterials 130 koplanar. Der Planarisierungsprozess kann zum Beispiel eine chemisch-mechanische Polierung (CMP), ein Schleifprozess oder dergleichen sein. Bei einigen Ausführungsformen kann der Planarisierungsprozess weggelassen werden, zum Beispiel wenn die Durchkontaktierungen 112 und die Die-Verbindungselemente 126 bereits freigelegt sind. - In den
7 bis14 wird eine vorderseitige Umverteilungsstruktur 132 hergestellt. Wie gezeigt ist, umfasst die vorderseitige Umverteilungsstruktur 132 dielektrische Schichten 134, 140, 146 und 152 sowie Metallisierungsstrukturen 138, 144 und 150. Die Metallisierungsstrukturen können auch als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet werden und umfassen leitfähige Durchkontaktierungen und leitfähige Leitungen (nicht einzeln bezeichnet). - In
7 wird die dielektrische Schicht 134 auf dem Verkapselungsmaterial 130, den Durchkontaktierungen 112 und den Die-Verbindungselementen 126 abgeschieden. Bei einigen Ausführungsformen besteht die dielektrische Schicht 134 aus einem Polymer, das ein lichtempfindliches Material, wie etwa PBO, Polyimid, BCB oder dergleichen, sein kann und unter Verwendung einer lithografischen Maske strukturiert werden kann. Bei anderen Ausführungsformen besteht die dielektrische Schicht 134 aus einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, PSG, BSG oder BPSG; oder dergleichen. Die dielektrische Schicht 134 kann durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen oder eine Kombination davon hergestellt werden. - Dann wird die dielektrische Schicht 134 strukturiert. Durch die Strukturierung werden Öffnungen 136 hergestellt, um Teile der Durchkontaktierungen 112 und die Die-Verbindungselemente 126 freizulegen. Die Strukturierung kann mit einem geeigneten Verfahren erfolgen, wie etwa durch Belichten der dielektrischen Schicht 134, wenn sie aus einem lichtempfindlichen Material besteht, oder durch Ätzen, zum Beispiel durch eine anisotrope Ätzung. Wenn die dielektrische Schicht 134 aus einem lichtempfindlichen Material besteht, kann sie nach der Belichtung entwickelt werden.
- In
8 wird auf der dielektrischen Schicht 134 die Metallisierungsstruktur 138 mit Durchkontaktierungen hergestellt. Als ein Beispiel für die Herstellung der Metallisierungsstruktur 138 wird eine Seed-Schicht (nicht dargestellt) über der dielektrischen Schicht 134 und in den Öffnungen 136 durch die dielektrische Schicht 134 hergestellt. Bei einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit mehreren Teilschichten aus unterschiedlichen Materialien sein kann. Bei einigen Ausführungsformen umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Auf der Seed-Schicht wird dann ein Fotoresist hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht der Metallisierungsstruktur 138. Durch die Strukturierung werden Öffnungen durch das Fotoresist hergestellt, um die Seed-Schicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden das Fotoresist und Teile der Seed-Schicht, auf denen das leitfähige Material nicht abgeschieden ist, entfernt. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, wie etwa unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freiliegende Teile der Seed-Schicht entfernt, zum Beispiel mit einem geeigneten Ätzverfahren, wie etwa durch Nass- oder Trockenätzung. Die verbliebenen Teile der Seed-Schicht und das leitfähige Material bilden die Metallisierungsstruktur 138 und Durchkontaktierungen. Die Durchkontaktierungen werden in den Öffnungen 136 durch die dielektrische Schicht 134 z. B. zu den Durchkontaktierungen 112 und/oder den Die-Verbindungselementen 126 hergestellt. - In
9 wird die dielektrische Schicht 140 auf der Metallisierungsstruktur 138 und der dielektrischen Schicht 134 abgeschieden. Bei einigen Ausführungsformen besteht die dielektrische Schicht 140 aus einem Polymer, das ein lichtempfindliches Material, wie etwa PBO, Polyimid, BCB oder dergleichen, sein kann und unter Verwendung einer lithografischen Maske strukturiert werden kann. Bei anderen Ausführungsformen besteht die dielektrische Schicht 140 aus einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, PSG, BSG oder BPSG; oder dergleichen. Die dielektrische Schicht 140 kann durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen oder eine Kombination davon hergestellt werden. - Dann wird die dielektrische Schicht 140 strukturiert. Durch die Strukturierung werden Öffnungen 142 hergestellt, um Teile der Metallisierungsstruktur 138 freizulegen. Die Strukturierung kann mit einem geeigneten Verfahren erfolgen, wie etwa durch Belichten der dielektrischen Schicht 140, wenn sie aus einem lichtempfindlichen Material besteht, oder durch Ätzen, zum Beispiel durch eine anisotrope Ätzung. Wenn die dielektrische Schicht 140 aus einem lichtempfindlichen Material besteht, kann sie nach der Belichtung entwickelt werden.
- In
10 wird auf der dielektrischen Schicht 140 die Metallisierungsstruktur 144 mit Durchkontaktierungen hergestellt. Als ein Beispiel für die Herstellung der Metallisierungsstruktur 144 wird eine Seed-Schicht (nicht dargestellt) über der dielektrischen Schicht 140 und in den Öffnungen 142 durch die dielektrische Schicht 140 hergestellt. Bei einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit mehreren Teilschichten aus unterschiedlichen Materialien sein kann. Bei einigen Ausführungsformen umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Auf der Seed-Schicht wird dann ein Fotoresist hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht der Metallisierungsstruktur 144. Durch die Strukturierung werden Öffnungen durch das Fotoresist hergestellt, um die Seed-Schicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden das Fotoresist und Teile der Seed-Schicht, auf denen das leitfähige Material nicht abgeschieden ist, entfernt. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, wie etwa unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freiliegende Teile der Seed-Schicht entfernt, zum Beispiel mit einem geeigneten Ätzverfahren, wie etwa durch Nass- oder Trockenätzung. Die verbliebenen Teile der Seed-Schicht und das leitfähige Material bilden die Metallisierungsstruktur 144 und Durchkontaktierungen. Die Durchkontaktierungen werden in den Öffnungen 142 durch die dielektrische Schicht 140 z. B. zu Teilen der Metallisierungsstruktur 138 hergestellt. - In
11 wird die dielektrische Schicht 146 auf der Metallisierungsstruktur 144 und der dielektrischen Schicht 140 hergestellt. Bei einigen Ausführungsformen besteht die dielektrische Schicht 146 aus einem Polymer, das ein lichtempfindliches Material, wie etwa PBO, Polyimid, BCB oder dergleichen, sein kann und unter Verwendung einer lithografischen Maske strukturiert werden kann. Bei anderen Ausführungsformen besteht die dielektrische Schicht 146 aus einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, PSG, BSG oder BPSG; oder dergleichen. Die dielektrische Schicht 146 kann durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen oder eine Kombination davon hergestellt werden. - Dann wird die dielektrische Schicht 146 strukturiert. Durch die Strukturierung werden Öffnungen 148 hergestellt, um Teile der Metallisierungsstruktur 144 freizulegen. Die Strukturierung kann mit einem geeigneten Verfahren erfolgen, wie etwa durch Belichten der dielektrischen Schicht 146, wenn sie aus einem lichtempfindlichen Material besteht, oder durch Ätzen, zum Beispiel durch eine anisotrope Ätzung. Wenn die dielektrische Schicht 146 aus einem lichtempfindlichen Material besteht, kann sie nach der Belichtung entwickelt werden.
- In
12 wird auf der dielektrischen Schicht 146 die Metallisierungsstruktur 150 mit Durchkontaktierungen hergestellt. Als ein Beispiel für die Herstellung der Metallisierungsstruktur 150 wird eine Seed-Schicht (nicht dargestellt) über der dielektrischen Schicht 146 und in den Öffnungen 148 durch die dielektrische Schicht 146 hergestellt. Bei einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit mehreren Teilschichten aus unterschiedlichen Materialien sein kann. Bei einigen Ausführungsformen umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Auf der Seed-Schicht wird dann ein Fotoresist hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht der Metallisierungsstruktur 150. Durch die Strukturierung werden Öffnungen durch das Fotoresist hergestellt, um die Seed-Schicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden das Fotoresist und die Teile der Seed-Schicht, auf denen das leitfähige Material nicht abgeschieden ist, entfernt. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, wie etwa unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freiliegende Teile der Seed-Schicht entfernt, zum Beispiel mit einem geeigneten Ätzverfahren, wie etwa durch Nass- oder Trockenätzung. Die verbliebenen Teile der Seed-Schicht und das leitfähige Material bilden die Metallisierungsstruktur 150 und Durchkontaktierungen. Die Durchkontaktierungen werden in Öffnungen durch die dielektrische Schicht 146 z. B. zu Teilen der Metallisierungsstruktur 144 hergestellt. - In
13 wird die dielektrische Schicht 152 auf der Metallisierungsstruktur 150 und der dielektrischen Schicht 146 hergestellt. Bei einigen Ausführungsformen besteht die dielektrische Schicht 152 aus einem Polymer, das ein lichtempfindliches Material, wie etwa PBO, Polyimid, BCB oder dergleichen, sein kann und unter Verwendung einer lithografischen Maske strukturiert werden kann. Bei anderen Ausführungsformen besteht die dielektrische Schicht 152 aus einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, PSG, BSG oder BPSG; oder dergleichen. Die dielektrische Schicht 152 kann durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen oder eine Kombination davon hergestellt werden. - Dann wird die dielektrische Schicht 152 strukturiert. Durch die Strukturierung werden Öffnungen 154 hergestellt, um Teile der Metallisierungsstruktur 150 freizulegen. Die Strukturierung kann mit einem geeigneten Verfahren erfolgen, wie etwa durch Belichten der dielektrischen Schicht 152, wenn sie aus einem lichtempfindlichen Material besteht, oder durch Ätzen, zum Beispiel durch eine anisotrope Ätzung. Wenn die dielektrische Schicht 152 aus einem lichtempfindlichen Material besteht, kann sie nach der Belichtung entwickelt werden. Die Öffnungen 154 können breiter als die Öffnungen 136, 142 und 148 sein.
- In
14 werden auf der dielektrischen Schicht 152 Metallisierungen unter dem Kontakthügel (UBMs) 156 hergestellt. Bei der dargestellten Ausführungsform werden die UBMs 156 durch die Öffnungen 154 durch die dielektrische Schicht 152 zu der Metallisierungsstruktur 150 hergestellt. Als ein Beispiel für die Herstellung der UBMs 156 wird eine Seed-Schicht (nicht dargestellt) über der dielektrischen Schicht 152 hergestellt. Bei einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit mehreren Teilschichten sein kann, die aus unterschiedlichen Materialien bestehen. Bei einigen Ausführungsformen umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Dann wird ein Fotoresist auf der Seed-Schicht hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht den UBMs 156. Durch die Strukturierung werden Öffnungen durch das Fotoresist hergestellt, um die Seed-Schicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden das Fotoresist und Teile der Seed-Schicht entfernt, auf denen das leitfähige Material nicht abgeschieden wird. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, wie etwa unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freiliegende Teile der Seed-Schicht entfernt, zum Beispiel mit einem geeigneten Ätzverfahren, wie etwa durch Nass- oder Trockenätzung. Die verbliebenen Teile der Seed-Schicht und das leitfähige Material bilden die UBMs 156. Bei Ausführungsformen, bei denen die UBMs 156 anders hergestellt werden, können mehr Fotoresist- und Strukturierungsschritte verwendet werden. - Die vorderseitige Umverteilungsstruktur 132 ist als ein Beispiel gezeigt. In der vorderseitigen Umverteilungsstruktur 132 können mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen hergestellt werden. Wenn weniger dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können Schritte und Prozesse, die vorstehend erörtert worden sind, weggelassen werden. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können vorstehend erörterte Schritte und Prozesse wiederholt werden. Ein Durchschnittsfachmann dürfte ohne weiteres erkennen, welche Schritte und Prozesse weggelassen oder wiederholt werden können.
- In
15 werden leitfähige Verbindungselemente 158 auf den UBMs 156 hergestellt. Die leitfähigen Verbindungselemente 158 können BGA-Verbindungselemente (BGA: Kugelgitter-Array), Lotkugeln, Metallsäulen, C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), Mikrobumps, mit dem ENEPIG-Verfahren hergestellte Kontakthügel (ENEPIG: Electroless Nickel Electroless Palladium Immersion Gold) oder dergleichen sein. Die leitfähigen Verbindungselemente 158 können ein leitfähiges Material aufweisen, wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen, oder eine Kombination davon. Bei einigen Ausführungsformen werden die leitfähigen Verbindungselemente 158 dadurch hergestellt, dass zunächst eine Schicht aus Lot mit solchen allgemein üblichen Verfahren wie Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen hergestellt wird. Nachdem die Lotschicht auf der Struktur hergestellt worden ist, kann eine Aufschmelzung durchgeführt werden, um das Material in die gewünschten Kontakthügelformen zu bringen. Bei einer anderen Ausführungsform sind die leitfähigen Verbindungselemente 158 Metallsäulen (wie etwa Kupfersäulen), die durch Sputtern, Drucken, Elektroplattierung, stromlose Plattierung, CVD oder dergleichen hergestellt werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände haben. Bei einigen Ausführungsformen wird eine metallische Verkappungsschicht (nicht dargestellt) auf den Metallsäulen hergestellt. Die metallische Verkappungsschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder dergleichen oder eine Kombination davon umfassen und kann mit einem Plattierungsprozess hergestellt werden. - In
16 wird eine Trägersubstratablösung durchgeführt, um das Trägersubstrat 100 von der rückseitigen Umverteilungsstruktur 110, z. B. der dielektrischen Schicht 104, abzulösen. Dadurch werden erste Packages 200 jeweils in dem ersten Package-Bereich 600 und dem zweiten Package-Bereich 602 hergestellt. Bei einigen Ausführungsformen umfasst das Ablösen das Projizieren von Licht, wie etwa Laserlicht oder UV-Licht, auf die Ablöseschicht 102, sodass diese sich durch die Wärme des Lichts zersetzt und das Trägersubstrat 100 entfernt werden kann. Die Struktur wird dann gewendet und auf einem Band 160 platziert. Außerdem werden Öffnungen 162 durch die dielektrische Schicht 104 hergestellt, um Teile der Metallisierungsstruktur 106 freizulegen. Die Öffnungen 162 können zum Beispiel durch Laserbohren, Ätzen oder dergleichen hergestellt werden. - Die
17 bis20 zeigen Schnittansichten von Zwischenschritten bei einem Prozess zur Herstellung einer Package-Struktur 500 gemäß einigen Ausführungsformen. Die Package-Struktur 500 kann als eine Package-on-Package(PoP)-Struktur bezeichnet werden. - In
17 wird ein zweites Package 300 an dem ersten Package 200 befestigt. Das zweite Package 300 weist ein Substrat 302 und einen oder mehrere gestapelte Dies 308 (308A und 308B) auf, die mit dem Substrat 302 verbunden sind. Obwohl nur ein einzelner Stapel von Dies 308 (308A und 308B) dargestellt ist, können bei anderen Ausführungsformen mehrere gestapelte Dies 308 (die jeweils einen oder mehrere gestapelte Dies umfassen können) nebeneinander angeordnet werden, sodass sie mit der gleichen Oberfläche des Substrats 302 verbunden sind. Das Substrat 302 kann aus einem Halbleitermaterial bestehen, wie etwa Silizium, Germanium, Diamant oder dergleichen. Bei einigen Ausführungsformen können auch zusammengesetzte Materialien, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid, Galliumarsenphosphid, Galliumindiumphosphid oder Kombinationen davon, und dergleichen verwendet werden. Außerdem kann das Substrat 302 ein Silizium-auf-Isolator(SOI)-Substrat sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, wie etwa epitaxialem Silizium, Germanium, Siliziumgermanium, SOI, Siliziumgermanium auf Isolator (SGOI) oder Kombinationen davon. Das Substrat 302 beruht bei einer anderen Ausführungsform auf einem isolierenden Kern, wie etwa einem Kern aus glasfaserverstärktem Harz. Ein beispielhaftes Kernmaterial ist Glasfaser-Harz, wie etwa FR4. Alternativen für das Kernmaterial sind Bismaleimid-Triazin(BT)-Harz oder andere Leiterplatten-Materialien oder -Schichten. Aufbauschichten, wie etwa eine Ajinomoto-Aufbauschicht (ABF), oder andere Schichtstoffe können ebenfalls für das Substrat 302 verwendet werden. - Das Substrat 302 kann aktive und passive Bauelemente (nicht dargestellt) umfassen. Wie ein Durchschnittsfachmann erkennen dürfte, kann eine breite Palette von Bauelementen, wie etwa Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen, zum Erfüllen der Struktur- und Funktionsanforderungen an den Entwurf für das zweite Package 300 verwendet werden. Die Bauelemente können mit allen geeigneten Verfahren hergestellt werden.
- Das Substrat 302 kann außerdem Metallisierungsschichten (nicht dargestellt) und Durchkontaktierungen 306 aufweisen. Die Metallisierungsschichten können über den aktiven und passiven Bauelementen hergestellt werden und sind so konzipiert, dass sie die verschiedenen Bauelemente zu einem funktionellen Schaltkreis verbinden. Die Metallisierungsschichten können aus wechselnden Schichten aus einem Dielektrikum (z. B. einem dielektrischen Low-k-Material) und einem leitfähigen Material (z. B. Kupfer) bestehen, wobei Durchkontaktierungen die Schichten aus dem leitfähigen Material miteinander verbinden, und sie können mit einem geeigneten Verfahren (wie etwa Abscheidung, einem Single- oder Dual-Damascene-Prozess oder dergleichen) hergestellt werden. Bei einigen Ausführungsformen ist das Substrat 302 im Wesentlichen frei von aktiven und passiven Bauelementen.
- Das Substrat 302 kann Bondpads 303 auf einer ersten Seite des Substrats 302 zum Verbinden mit den gestapelten Dies 308 sowie Bondpads 304 auf einer zweiten Seite des Substrats 302, wobei die zweite Seite der ersten Seite des Substrats 302 gegenüberliegt, zum Verbinden mit leitfähigen Verbindungselementen 314 haben. Bei einigen Ausführungsformen werden die Bondpads 303 und 304 durch Erzeugen von Aussparungen (nicht dargestellt) in dielektrischen Schichten (nicht dargestellt) auf der ersten und der zweiten Seite des Substrats 302 hergestellt. Die Aussparungen können so erzeugt werden, dass die Bondpads 303 und 304 in die dielektrischen Schichten eingebettet werden können. Bei anderen Ausführungsformen werden die Aussparungen weggelassen, da die Bondpads 303 und 304 auf der dielektrischen Schicht hergestellt werden können. Bei einigen Ausführungsformen umfassen die Bondpads 303 und 304 eine dünne Seed-Schicht (nicht dargestellt), die aus Kupfer, Titan, Nickel, Gold, Palladium oder dergleichen oder einer Kombination davon besteht. Das leitfähige Material der Bondpads 303 und 304 kann über der dünnen Seed-Schicht abgeschieden werden. Das leitfähige Material kann durch elektrochemische Plattierung, stromlose Plattierung, CVD, ALD, PVD oder dergleichen oder eine Kombination davon abgeschieden werden. Bei einer Ausführungsform ist das leitfähige Material der Bondpads 303 und 304 Kupfer, Wolfram, Aluminium, Silber, Gold oder dergleichen oder eine Kombination davon.
- Bei einer Ausführungsform sind die Bondpads 303 und 304 UBMs, die drei Schichten aus leitfähigen Materialien aufweisen, wie etwa eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel. Zum Beispiel können die Bondpads 304 aus Kupfer bestehen, können auf einer Schicht aus Titan (nicht dargestellt) hergestellt werden und können eine Nickel-Deckschicht 305 haben. Die Nickel-Deckschicht 305 kann die Lebensdauer des Bauelement-Packages 300 verlängern, was besonders vorteilhaft sein kann, wenn das Bauelement-Package 300 ein Speicherbaustein, wie etwa ein DRAM-Modul, ist. Ein Durchschnittsfachmann dürfte jedoch erkennen, dass es zahlreiche geeignete Anordnungen von Materialien und Schichten, wie etwa eine Anordnung Chrom / Chrom-Kupfer-Legierung / Kupfer / Gold, eine Anordnung Titan / Titan-Wolfram / Kupfer oder eine Anordnung Kupfer / Nickel / Gold, gibt, die für die Herstellung der Bondpads 303 und 304 geeignet sind. Bei einigen Ausführungsformen verlaufen die Durchkontaktierungen 306 durch das Substrat 302 und sie verbinden mindestens ein Bondpad 303 mit mindestens einem Bondpad 304.
- Bei der dargestellten Ausführungsform werden die gestapelten Dies 308 durch Drahtverbindungen 310 mit dem Substrat 302 verbunden, aber es können auch andere Verbindungen verwendet werden, wie etwa leitfähige Kontakthügel. Bei einer Ausführungsform sind die gestapelten Dies 308 gestapelte Speicher-Dies. Die gestapelten Speicher-Dies 308 können zum Beispiel leistungsarme (low-power; LP) Speichermodule mit doppelter Datenflussrate (double data rate; DDR) sein, wie etwa LPDDR1, LPDDR2, LPDDR3, LPDDR4 oder ähnliche Speichermodule. Wie bereits dargelegt worden ist, können bei diesen Ausführungsformen die Bondpads 304 eine Nickel-Deckschicht 305 haben.
- Die gestapelten Dies 308 und die Drahtverbindungen 310 können mit einem Formmaterial 312 verkapselt werden. Das Formmaterial 312 kann zum Beispiel durch Formpressen auf den gestapelten Dies 308 und den Drahtverbindungen 310 hergestellt werden. Bei einigen Ausführungsformen ist das Formmaterial 312 eine Formmasse, ein Polymer, ein Epoxidharz, ein Siliziumoxid-Füllstoff oder dergleichen oder eine Kombination davon. Zum Härten des Formmaterials 312 kann eine Härtung durchgeführt werden, die eine thermische Härtung, eine UV-Härtung oder dergleichen oder eine Kombination davon sein kann.
- Bei einigen Ausführungsformen werden die gestapelten Dies 308 und die Drahtverbindungen 310 in dem Formmaterial 312 vergraben, und nach der Härtung des Formmaterials 312 wird ein Planarisierungsprozess, wie etwa ein Schleifprozess, durchgeführt, um überschüssige Teile des Formmaterials 312 zu entfernen und eine im Wesentlichen planare Oberfläche für das zweite Package 300 bereitzustellen.
- Nachdem das zweite Package 300 hergestellt worden ist, wird es mittels der leitenden Verbindungselemente 314, der Bondpads 304 und der Metallisierungsstruktur 106 mechanisch und elektrisch mit dem ersten Package 200 verbunden. Bei einigen Ausführungsformen können die gestapelten Dies 308 durch die Drahtverbindungen 310, die Bondpads 303 und 304, die Durchkontaktierungen 306, die leitfähigen Verbindungselemente 314 und die Durchkontaktierungen 112 mit den integrierten Schaltkreis-Dies 114 verbunden werden. Die
18A bis18C sind Schnittansichten, die weitere Einzelheiten eines Bereichs 650 während eines Prozesses zum Bonden des ersten Packages 200 mit den leitfähigen Verbindungselementen 314 an das zweite Package 300 zeigen. - In
18A wird eine aufschmelzbare Schicht 402 auf jeder der freigelegten Metallisierungsstrukturen 106 in den Öffnungen 162 hergestellt. Die aufschmelzbare Schicht 402 kann eine Lotschicht (die auch als Vorlotschicht bekannt ist), eine Lotpaste oder dergleichen sein. Bei einer Ausführungsform ist die aufschmelzbare Schicht 402 ein kupferhaltiges Vorlot-Material, wie etwa SnCu, SnAgCu oder dergleichen oder eine Kombination davon, und sie kann auf die freigelegte Metallisierungsstruktur 106 gedruckt werden, aber es können auch andere Verfahren, wie etwa Elektroplattierung oder stromlose Plattierung, verwendet werden. Die Cu-Konzentration der aufschmelzbaren Schicht 402 kann etwa 5 % bis etwa 10 % betragen. Bei einigen Ausführungsformen füllt die aufschmelzbare Schicht 402 vollständig die Öffnungen 162 oder überfüllt sie, und bei anderen Ausführungsformen füllt die aufschmelzbare Schicht 402 die Öffnungen 162 nur teilweise. Die Öffnungen 162 werden mit einer Breite W1 von etwa 230 µm bis etwa 260 µm, z. B. etwa 250 µm, hergestellt. Daher haben Teile der aufschmelzbaren Schicht 402 in jeder Öffnung 162 ebenfalls die Breite W1. - In
18B werden aufschmelzbare Verbindungselemente 404 auf der aufschmelzbaren Schicht 402, über der Rückseite der rückseitigen Umverteilungsstruktur 110, hergestellt. Die aufschmelzbaren Verbindungselemente 404 können den leitfähigen Verbindungselementen 158 ähnlich sein. Zum Beispiel können die leitfähigen Verbindungselemente 404 dadurch hergestellt, dass zunächst eine Schicht aus Lot mit solchen allgemein üblichen Verfahren wie Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen hergestellt wird. Nachdem die Lotschicht auf der Struktur hergestellt worden ist, kann eine Aufschmelzung durchgeführt werden, um das Material in die gewünschten Kontakthügelformen zu bringen. Die aufschmelzbaren Verbindungselemente 404 enthalten im Wesentlichen kein Cu oder nur sehr wenig Cu. Insbesondere ist die Cu-Konzentration der aufschmelzbaren Schicht 402 größer als die Cu-Konzentration der aufschmelzbaren Verbindungselemente 404. Nach der Herstellung haben die aufschmelzbaren Verbindungselemente 404 eine Breite W2 von etwa 250 µm bis etwa 320 µm, z. B. etwa 300 µm. - Bei einigen Ausführungsformen werden die aufschmelzbaren Verbindungselemente 404 nach der Herstellung mit einem Flussmittel (nicht dargestellt), wie etwa einem No-Clean-Flussmittel, beschichtet. Die aufschmelzbaren Verbindungselemente 404 können in das Flussmittel eingetaucht werden, oder das Flussmittel kann auf die leitfähigen Verbindungselemente 404 aufgesprüht werden. Bei einer anderen Ausführungsform kann das Flussmittel auf die Oberflächen der Metallisierungsstruktur 106 aufgebracht werden.
- In
18C wird ein Aufschmelzprozess durchgeführt, um das zweite Package 300 zum Beispiel durch Lötbonden an das erste Package 200 zu bonden. Während dieses Aufschmelzprozesses schmelzen die aufschmelzbare Schicht 402 und die aufschmelzbaren Verbindungselemente 404 auf, sodass die leitfähigen Verbindungselemente 314 entstehen. Nach dem Aufschmelzprozess können sich die aufschmelzbare Schicht 402 und die aufschmelzbaren Verbindungselemente 404 vermischen und sind möglicherweise nicht deutlich als getrennte Strukturen zu erkennen. Während dieses Aufschmelzprozesses sind die leitfähigen Verbindungselemente 314 in Kontakt mit den Bondpads 304 und der Metallisierungsstruktur 106, um das zweite Package 300 physisch und elektrisch mit dem ersten Package 200 zu verbinden. Die leitfähigen Verbindungselemente 314 können auf einer Seite des Substrats 302, die den gestapelten Dies 308 gegenüberliegt, in den Öffnungen 162 angeordnet werden. Nach dem Bondprozess kann an der Grenzfläche zwischen den leitfähigen Verbindungselementen 314 und den Bondpads 304 eine intermetallische Verbindung (IMC; nicht dargestellt) entstehen. Eine IMC 164 entsteht auch an der Grenzfläche zwischen der Metallisierungsstruktur 106 und den leitfähigen Verbindungselementen 314. Nach der Herstellung hat jede IMC 164 eine Breite W3 von etwa 245 µm bis etwa 275 µm, z. B. etwa 255 µm. Die Breite W3 der IMCs 164 ist kleiner als die Breite W2 der leitfähigen Verbindungselemente 314 und kann größer als die Breite W1 der Öffnungen 162 sein. - Bei Ausführungsformen, bei denen die Nickel-Deckschicht 305 auf den Bondpads 304 hergestellt wird, führt der Aufschmelzprozess dazu, dass bei der Herstellung der IMC 164 mehr Cu aus der Metallisierungsstruktur 106 aufgezehrt wird. Außerdem wird dadurch, dass die Nickel-Deckschicht 305 als eine Blockierungsschicht fungiert, im Wesentlichen kein Cu aus den Bondpads 304 verbraucht. Daher haben nach dem Fickschen Gesetz die leitfähigen Verbindungselemente 314 eine abgestufte Cu-Konzentration bei Ausführungsformen, bei denen die Nickel-Deckschicht 305 hergestellt wird. Insbesondere kann die Cu-Konzentration durch die leitfähigen Verbindungselemente 314 in einer Richtung abnehmen, die von der Metallisierungsstruktur 106 zu der Nickel-Deckschicht 305 verläuft.
- Die IMC 164 wird mit einer Dicke T1 hergestellt, und die Metallisierungsstruktur 106 der rückseitigen Umverteilungsstruktur 110 wird mit einer Dicke T2 hergestellt. Wie vorstehend dargelegt worden ist, werden die Öffnungen 162 mit einer Breite W1 hergestellt, und die aufschmelzbaren Verbindungselemente 404 werden mit einer Breite W2 hergestellt. Die Prozessbedingungen für die Herstellung der Öffnungen 162 und die aufschmelzbaren Verbindungselemente 404 werden so gesteuert, dass das Verhältnis der Breite W2 zu der Breite W1 in einem bestimmten Bereich liegt. Durch Steuern des Verhältnisses der Breite W2 zu der Breite W1 kann die Dicke T1 der IMC 164 gesteuert werden. Insbesondere wird das Verhältnis der Breite W2 zu der Breite W1 so gesteuert, dass die Dicke T1 um eine Dickendifferenz T3 kleiner als die Dicke T2 ist. Bei einer Ausführungsform kann die Dicke T2 der Metallisierungsstruktur 106 etwa 6 µm bis etwa 10 µm, z. B. etwa 7 µm, betragen. Bei einigen Ausführungsformen kann durch Begrenzen des Verhältnisses der Breite W2 zu der Breite W1 auf weniger als etwa 1,53 die Dicke T1 der IMC 164 kleiner als die Dicke T2 der Metallisierungsstruktur 106 sein. Zum Beispiel kann die Dicke T1 der IMC 164 kleiner als etwa 6,5 µm sein und kann z. B. etwa 3 µm bis etwa 6 µm betragen, und die Dickendifferenz T3 kann größer als etwa 0,5 µm sein und kann z. B. etwa 1 µm bis etwa 2,5 µm betragen.
- Nachdem die leitfähigen Verbindungselemente 314 hergestellt worden sind, können das erste Package 200 und das zweite Package 300 geprüft werden, um die Zuverlässigkeit der Packages zu ermitteln. Bei dem Prüfprozess werden die Packages hohen Hitzegraden ausgesetzt. Wenn die IMC 164 vollständig durch die Metallisierungsstruktur 106 hergestellt ist, kann bei der Hochtemperaturprüfung eine Schichtablösung der Seed-Schicht 113 erfolgen. Somit können die Verbindungen während der Prüfung ausfallen, obwohl bei der Aufschmelzung zuverlässige Verbindungen hergestellt werden können.
- Da die Cu-Konzentration der aufschmelzbaren Schicht 402 größer als die der aufschmelzbaren Verbindungselemente 404 ist und die aufschmelzbare Schicht 402 mit einer Cu-Konzentration von etwa 5 % bis etwa 10 % hergestellt wird, können die resultierenden leitfähigen Verbindungselemente 314 eine Cu-Konzentration von etwa 0,55 Masse-% bis etwa 0,7 Masse-%, z. B. mehr als etwa 0,5 Masse-%, haben. Diese Cu-Konzentration ermöglicht zwar die Entstehung der IMC 164, aber sie verringert auch die Cu-Menge, die aus der Metallisierungsstruktur 106 während des Aufschmelzens aufgezehrt wird. Durch Reduzieren der Menge von Cu, das aus der Metallisierungsstruktur 106 aufgezehrt wird, kann etwas reines Cu in Teilen der Metallisierungsstruktur 106 zurückbleiben, sodass eine Schichtablösung der Seed-Schicht 113 während der Prüfung vermieden wird.
- Durch Herstellen der IMC 164 so, dass es eine Dicke T1 hat, die kleiner als die Dicke T2 der Metallisierungsstruktur 106 ist, bleibt nach dem Aufschmelzprozess etwas Kupfer zwischen der IMC 164 und der Seed-Schicht 113 zurück. Die Haftung zwischen der Seed-Schicht 113 und der Metallisierungsstruktur 106 kann stärker als die Haftung zwischen der Seed-Schicht 113 und der IMC 164 sein. Daher kann durch Herstellen der IMC 164 so, dass sie nicht die ganze Strecke bis zu der Seed-Schicht 113 verläuft, eine Schichtablösung der Seed-Schicht 113 während der Prüfung vermieden oder verringert werden.
- Bei einigen Ausführungsformen wird ein Lotresist (nicht dargestellt) auf der Seite des Substrats 302 hergestellt, die den gestapelten Dies 308 gegenüberliegt. Die leitfähigen Verbindungselemente 314 können in Öffnungen in dem Lotresist so angeordnet werden, dass sie mit leitfähigen Strukturelementen (z. B. den Bondpads 304) in dem Substrat 302 elektrisch und mechanisch verbunden werden. Das Lotresist kann zum Schützen von Bereichen des Substrats 302 vor äußerer Beschädigung verwendet werden.
- Bei einigen Ausführungsformen kann auf die leitfähigen Verbindungselemente 314 ein Epoxidharz-Flussmittel (nicht dargestellt) aufgebracht werden, bevor sie aufgeschmolzen werden, wobei zumindest ein Teil des Epoxidharz-Teils des Epoxidharz-Flussmittels zurückbleibt, nachdem das zweite Package 300 an dem ersten Package 200 befestigt worden ist.
- Bei einigen Ausführungsformen wird eine Unterfüllung (nicht dargestellt) zwischen dem ersten Package 200 und dem zweiten Package 300 und um die leitfähigen Verbindungselemente 314 hergestellt. Die Unterfüllung kann die Spannung reduzieren und die Verbindungsstellen schützen, die durch das Aufschmelzen der leitfähigen Verbindungselemente 314 entstehen. Die Unterfüllung kann mit einem Kapillarfluss-Verfahren hergestellt werden, nachdem das erste Package 200 befestigt worden ist, oder sie kann mit einem geeigneten Abscheidungsverfahren hergestellt werden, bevor das erste Package 200 befestigt wird. Bei Ausführungsformen, bei denen das Epoxidharz-Flussmittel aufgebracht wird, kann dieses als eine Unterfüllung dienen.
- In
19 wird ein Vereinzelungsprozess 316 durch Zersägen entlang von Ritzgrabenbereichen z. B. zwischen dem ersten Package-Bereich 600 und dem zweiten Package-Bereich 602 durchgeführt. Durch das Zersägen wird der erste Package-Bereich 600 von dem zweiten Package-Bereich 602 vereinzelt. Die resultierenden vereinzelten ersten und zweiten Packages 200 und 300 stammen aus dem ersten Package-Bereich 600 oder dem zweiten Package-Bereich 602. Bei einigen Ausführungsformen wird der Vereinzelungsprozess 316 durchgeführt, nachdem das zweite Package 300 an dem ersten Package 200 befestigt worden ist. Bei anderen Ausführungsformen (nicht dargestellt) wird der Vereinzelungsprozess 316 durchgeführt, bevor das zweite Package 300 an dem ersten Package 200 befestigt wird, zum Beispiel nachdem das Trägersubstrat 100 abgelöst worden ist und die Öffnungen 162 hergestellt worden sind. - In
20 wird das erste Package 200 unter Verwendung der leitfähigen Verbindungselemente 158 an ein Package-Substrat 400 montiert. Das Package-Substrat 400 kann aus einem Halbleitermaterial, wie etwa Silizium, Germanium, Diamant oder dergleichen, bestehen. Alternativ können auch zusammengesetzte Materialien, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid, Galliumarsenphosphid, Galliumindiumphosphid oder Kombinationen davon, und dergleichen verwendet werden. Außerdem kann das Package-Substrat 400 ein SOI-Substrat sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, wie etwa epitaxialem Silizium, Germanium, Siliziumgermanium, SOI, SGOI oder Kombinationen davon. Das Package-Substrat 400 basiert bei einer anderen Ausführungsform auf einem isolierenden Kern, wie etwa einem Kern aus glasfaserverstärktem Harz. Ein beispielhaftes Kernmaterial ist Glasfaser-Harz, wie etwa FR4. Alternativen für das Kernmaterial sind Bismaleimid-Triazin(BT)-Harz oder andere Leiterplatten-Materialien oder -Schichten. Aufbauschichten, wie etwa ABF, oder andere Schichtstoffe können ebenfalls für das Package-Substrat 400 verwendet werden. - Das Package-Substrat 400 kann aktive und passive Bauelemente (nicht dargestellt) umfassen. Wie ein Durchschnittsfachmann erkennen dürfte, kann eine breite Palette von Bauelementen, wie etwa Transistoren, Kondensatoren, Widerständen, Kombinationen davon und dergleichen, zum Erfüllen der Struktur- und Funktionsanforderungen an den Entwurf für die Package-Struktur 500 verwendet werden. Die Bauelemente können mit allen geeigneten Verfahren hergestellt werden.
- Das Package-Substrat 400 kann außerdem Metallisierungsschichten und Durchkontaktierungen (nicht dargestellt) und Bondpads 402 über den Metallisierungsschichten und Durchkontaktierungen aufweisen. Die Metallisierungsschichten können über den aktiven und passiven Bauelementen hergestellt werden und sind so konzipiert, dass sie die verschiedenen Bauelemente zu einem funktionellen Schaltkreis verbinden. Die Metallisierungsschichten können aus wechselnden Schichten aus einem Dielektrikum (z. B. einem dielektrischen Low-k-Material) und einem leitfähigen Material (z. B. Kupfer) bestehen, wobei Durchkontaktierungen die Schichten aus leitfähigem Material miteinander verbinden, und sie können mit einem geeigneten Verfahren (wie etwa Abscheidung, einem Single- oder Dual-Damascene-Prozess oder dergleichen) hergestellt werden. Bei einigen Ausführungsformen ist das Package-Substrat 400 im Wesentlichen frei von aktiven und passiven Bauelementen.
- Bei einigen Ausführungsformen werden die leitfähigen Verbindungselemente 158 aufgeschmolzen, um das erste Package 200 an den Bondpads 402 zu befestigen. Die leitfähigen Verbindungselemente 158 verbinden das Package-Substrat 400, das Metallisierungsschichten aufweist, elektrisch und/oder physisch mit dem ersten Package 200. Bei einigen Ausführungsformen können passive Bauelemente, z. B. Bauelemente zur Oberflächenmontage (SMDs; nicht dargestellt), vor der Montage auf das Package-Substrat 400 an dem ersten Package 200 befestigt (z. B. an die Bondpads 402 gebondet) werden. Bei diesen Ausführungsformen können die passiven Bauelemente an die gleiche Oberfläche des ersten Packages 200 wie die leitfähigen Verbindungselemente 158 gebondet werden.
- Auf die leitfähigen Verbindungselemente 158 kann ein Epoxidharz-Flussmittel (nicht dargestellt) aufgebracht werden, bevor sie aufgeschmolzen werden, wobei zumindest ein Teil des Epoxidharz-Teils des Epoxidharz-Flussmittels zurückbleibt, nachdem das erste Package 200 an dem Package-Substrat 400 befestigt worden ist. Dieser verbliebene Epoxidharz-Teil kann als eine Unterfüllung zum Reduzieren der Spannung und zum Schützen der Verbindungsstellen fungieren, die durch die Aufschmelzung der leitfähigen Verbindungselemente 158 entstehen. Bei einigen Ausführungsformen kann eine Unterfüllung (nicht dargestellt) zwischen dem ersten Package 200 und dem Package-Substrat 400 und um die leitfähigen Verbindungselemente 158 hergestellt werden. Die Unterfüllung kann mit einem Kapillarfluss-Verfahren hergestellt werden, nachdem das erste Package 200 befestigt worden ist, oder sie kann mit einem geeigneten Abscheidungsverfahren hergestellt werden, bevor das erste Package 200 befestigt wird.
- Ausführungsformen können verschiedene Vorteile erzielen. Durch Begrenzen des Verhältnisses der Breite W2 zu der Breite W1 auf weniger als 1,53 kann die Dicke T1 der IMC 164 gesteuert werden. Insbesondere kann durch Herstellen der IMC 164 auf eine Dicke, die kleiner als die Dicke der Metallisierungsstruktur 106 ist, etwas Cu in der Metallisierungsstruktur 106 zwischen den leitfähigen Verbindungselementen 314 und der Seed-Schicht 113 verbleiben. Die Schichtablösung der Seed-Schicht 113 während der Prüfung kann daher verringert oder völlig vermieden werden.
- Bei einer Ausführungsform weist ein Bauelement Folgendes auf: eine rückseitige Umverteilungsstruktur, die eine Metallisierungsstruktur auf einer ersten dielektrischen Schicht und eine zweite dielektrische Schicht auf der Metallisierungsstruktur umfasst; eine Durchkontaktierung, die durch die erste dielektrische Schicht verläuft, um die Metallisierungsstruktur zu kontaktieren; einen integrierten Schaltkreis-Die, der zu der Durchkontaktierung auf der ersten dielektrischen Schicht benachbart ist; eine Formmasse auf der ersten dielektrischen Schicht, wobei die Formmasse die Durchkontaktierung und den integrierten Schaltkreis-Die verkapselt; ein leitfähiges Verbindungselement, das durch die zweite dielektrische Schicht verläuft, um die Metallisierungsstruktur zu kontaktieren, wobei das leitfähige Verbindungselement mit der Durchkontaktierung elektrisch verbunden ist; und eine intermetallische Verbindung an einer Grenzfläche zwischen dem leitfähigen Verbindungselement und der Metallisierungsstruktur, wobei die intermetallische Verbindung nur teilweise in die Metallisierungsstruktur hineinreicht.
- Bei einigen Ausführungsformen hat die Metallisierungsstruktur eine Dicke von etwa 6 µm bis etwa 10 µm. Bei einigen Ausführungsformen reicht die intermetallische Verbindung mit einer Tiefe von weniger als etwa 6,5 µm in die Metallisierungsstruktur hinein. Bei einigen Ausführungsformen haben Teile der Metallisierungsstruktur zwischen dem leitfähigen Verbindungselement und der Durchkontaktierung eine Dicke von mehr als etwa 0,5 µm. Bei einigen Ausführungsformen haben erste Teile des leitfähigen Verbindungselements, die durch die zweite dielektrische Schicht verlaufen, eine erste Breite, zweite Teile des leitfähigen Verbindungselements außerhalb der zweiten dielektrischen Schicht haben eine zweite Breite, und das Verhältnis der zweiten Breite zu der ersten Breite ist kleiner als 1,53. Bei einigen Ausführungsformen haben erste Teile des leitfähigen Verbindungselements, die durch die zweite dielektrische Schicht verlaufen, eine erste Breite, die intermetallische Verbindung hat eine zweite Breite, und die zweite Breite ist größer als die erste Breite. Bei einigen Ausführungsformen hat die Metallisierungsstruktur eine dritte Breite, und die zweite Breite ist kleiner als die dritte Breite.
- Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Herstellen einer Metallisierungsstruktur zwischen einer ersten dielektrischen Schicht und einer zweiten dielektrischen Schicht; Strukturieren einer ersten Öffnung durch die erste dielektrische Schicht, wobei die erste Öffnung eine erste Seite der Metallisierungsstruktur freilegt; Abscheiden einer Seed-Schicht in der ersten Öffnung; Strukturieren einer zweiten Öffnung durch die zweite dielektrische Schicht, wobei die zweite Öffnung eine zweite Seite der Metallisierungsstruktur freilegt; Platzieren eines leitfähigen Verbindungselements in der zweiten Öffnung auf der zweiten Seite der Metallisierungsstruktur; und Aufschmelzen des leitfähigen Verbindungselements, sodass eine intermetallische Verbindung an einer Grenzfläche zwischen dem leitfähigen Verbindungselement und der Metallisierungsstruktur entsteht, wobei die Metallisierungsstruktur die intermetallische Verbindung von der Seed-Schicht trennt.
- Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Befestigen eines integrierten Schaltkreis-Dies an der ersten dielektrischen Schicht. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Herstellen einer Formmasse, die den integrierten Schaltkreis-Die verkapselt; und Plattieren eines leitfähigen Materials auf der Seed-Schicht, wobei das leitfähige Material durch die Formmasse verläuft und zumindest teilweise in die erste dielektrische Schicht hineinreicht. Bei einigen Ausführungsformen wird durch das Aufschmelzen des leitfähigen Verbindungselements ein erstes Substrat an die zweite Seite der Metallisierungsstruktur mit dem leitfähigen Verbindungselement gebondet. Bei einigen Ausführungsformen umfasst nach dem Aufschmelzen das leitfähige Verbindungselement Lot und Kupfer. Bei einigen Ausführungsformen hat das leitfähige Verbindungselement eine abgestufte Kupferkonzentration, die in einer Richtung von der Metallisierungsstruktur weg abnimmt. Bei einigen Ausführungsformen hat ein erster Teil des leitfähigen Verbindungselements, der durch die zweite dielektrische Schicht verläuft, eine erste Breite, ein zweiter Teil des leitfähigen Verbindungselements außerhalb der zweiten dielektrischen Schicht hat eine zweite Breite, und das Verhältnis der zweiten Breite zu der ersten Breite ist kleiner als 1,53.
- Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Herstellen einer Metallisierungsstruktur auf einer ersten dielektrischen Schicht; Abscheiden einer zweiten dielektrischen Schicht auf der Metallisierungsstruktur und der ersten dielektrischen Schicht; Herstellen einer Durchkontaktierung, die durch die zweite dielektrische Schicht verläuft, um eine erste Seite der Metallisierungsstruktur zu kontaktieren; Ätzen einer ersten Öffnung in der ersten dielektrischen Schicht, sodass eine zweite Seite der Metallisierungsstruktur freilegt wird; Drucken eines ersten aufschmelzbaren Materials in der ersten Öffnung; und Abscheiden eines zweiten aufschmelzbaren Materials auf dem ersten aufschmelzbaren Material, wobei das erste aufschmelzbare Material und das zweite aufschmelzbare Material unterschiedliche Konzentrationen von leitfähigen Materialien aufweisen; und Aufschmelzen des ersten aufschmelzbaren Materials und des zweiten aufschmelzbaren Materials, um ein leitfähiges Verbindungselement, das durch die erste dielektrische Schicht verläuft, und eine intermetallische Verbindung an einer Grenzfläche zwischen der Metallisierungsstruktur und dem leitfähigen Verbindungselement herzustellen.
- Bei einigen Ausführungsformen umfasst das Herstellen der Durchkontaktierung die folgenden Schritte: Ätzen einer zweiten Öffnung in der zweiten dielektrischen Schicht, sodass die erste Seite der Metallisierungsstruktur freigelegt wird; Abscheiden einer Seed-Schicht in der zweiten Öffnung; und Plattieren eines leitfähigen Materials auf der Seed-Schicht, wobei das leitfähige Material und die Seed-Schicht die Durchkontaktierung bilden. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Befestigen eines integrierten Schaltkreis-Dies an der zweiten dielektrischen Schicht, wobei der integrierte Schaltkreis-Die zu der Durchkontaktierung benachbart ist; und Verkapseln der Durchkontaktierung und des integrierten Schaltkreis-Dies mit einer Formmasse. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Befestigen eines Substrats an der Metallisierungsstruktur mit dem leitfähigen Verbindungselement. Bei einigen Ausführungsformen hat die Metallisierungsstruktur eine Dicke von etwa 6 µm bis etwa 10 µm. Bei einigen Ausführungsformen hat die erste Öffnung eine erste Breite, das leitfähige Verbindungselement hat eine zweite Breite, und das Verhältnis der zweiten Breite zu der ersten Breite ist kleiner als 1,53.
Claims (20)
- Vorrichtung mit: einer rückseitigen Umverteilungsstruktur (110), die Folgendes aufweist: ein Metallisierungsmuster (106) auf einer ersten dielektrischen Schicht (104), und eine zweite dielektrische Schicht (108) auf dem Metallisierungsmuster (106); einer Durchkontaktierung (112), die durch die zweite dielektrische Schicht (108) verläuft, um das Metallisierungsmuster (106) zu kontaktieren; einem integrierten Schaltkreis-Die (114), der neben der Durchkontaktierung (112) auf der zweiten dielektrischen Schicht (108) liegt; einer Formmasse (130) auf der zweiten dielektrischen Schicht (108), wobei die Formmasse die Durchkontaktierung (112) und den integrierten Schaltkreis-Die (114) verkapselt; einem leitfähigen Verbindungselement (314), das durch die erste dielektrische Schicht (104) verläuft, um das Metallisierungsmuster (106) zu kontaktieren, wobei das leitfähige Verbindungselement (314) mit der Durchkontaktierung (112) elektrisch verbunden ist und wobei das leitfähige Verbindungselement (314) eine aufgeschmolzene Vorlotschicht (402) und ein über der Vorlotschicht (402) hergestelltes aufgeschmolzenes Verbindungselement (404) aus Lot umfasst; und einer intermetallischen Verbindung (164) an einer Grenzfläche zwischen dem leitfähigen Verbindungselement (314) und dem Metallisierungsmuster (106), wobei die intermetallische Verbindung (164) nur teilweise in das Metallisierungsmuster (106) hineinreicht und eine geringere Breite hat als das Metallisierungsmuster (106).
- Vorrichtung nach
Anspruch 1 , wobei das Metallisierungsmuster (106) eine Dicke von 6 µm bis 10 µm hat. - Vorrichtung nach
Anspruch 1 oder2 , wobei die intermetallische Verbindung (164) mit einer Tiefe von weniger als 6,5 µm in das Metallisierungsmuster (106) hineinreicht. - Vorrichtung nach einem der vorhergehenden Ansprüche, wobei Teile des Metallisierungsmusters (106) zwischen dem leitfähigen Verbindungselement (314) und der Durchkontaktierung (112) eine Dicke von mehr als 0,5 µm haben.
- Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die aufgeschmolzene Vorlotschicht (402) als erster Teil des leitfähigen Verbindungselements (314) durch die erste dielektrische Schicht (104) verläuft und eine erste Breite (W1) aufweist, und das aufgeschmolzene Verbindungselement (404) als zweiter Teil des leitfähigen Verbindungselements (314) außerhalb der ersten dielektrischen Schicht (104) angeordnet ist und eine zweite Breite (W2) aufweist und das Verhältnis der zweiten Breite (W2) zu der ersten Breite (W1) kleiner als 1,53 ist.
- Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die aufgeschmolzene Vorlotschicht (402) als erster Teil des leitfähigen Verbindungselements (314) durch die erste dielektrische Schicht (104) verläuft und eine erste Breite (W1) aufweist, und die intermetallische Verbindung (164) eine dritte Breite (W3) aufweist und die dritte Breite (W3) größer als die erste Breite (W1) ist.
- Vorrichtung nach
Anspruch 6 , wobei das Metallisierungsmuster (106) eine vierte Breite hat und die dritte Breite (W3) kleiner als die vierte Breite ist. - Verfahren mit den folgenden Schritten: Herstellen eines Metallisierungsmusters (106) zwischen einer ersten dielektrischen Schicht (104) und einer zweiten dielektrischen Schicht (108); Strukturieren einer ersten Öffnung (109) durch die zweite dielektrische Schicht (108) wobei die erste Öffnung eine erste Seite des Metallisierungsmusters (106) freilegt; Abscheiden einer Seed-Schicht (113) in der ersten Öffnung (109); Strukturieren einer zweiten Öffnung (162) durch die erste dielektrische Schicht (104), wobei die zweite Öffnung eine zweite Seite des Metallisierungsmusters (106) freilegt; Platzieren eines leitfähigen Verbindungselements (314) in der zweiten Öffnung (162) auf der zweiten Seite des Metallisierungsmusters (106), wobei das Platzieren des leitfähigen Verbindungselements (314) das Platzieren einer Vorlotschicht (402) in der zweiten Öffnung (162) und ein Herstellen eines Verbindungselements (404) aus Lot über der Vorlotschicht (402) umfasst; und Aufschmelzen der Vorlotschicht (402) und des Verbindungselements (404) aus Lot, sodass eine intermetallische Verbindung (164) an einer Grenzfläche zwischen dem leitfähigen Verbindungselement (314) und dem Metallisierungsmuster (106) entsteht, wobei das Metallisierungsmuster (106) die intermetallische Verbindung (164) von der Seed-Schicht (113) trennt.
- Verfahren nach
Anspruch 8 , das weiterhin das Befestigen eines integrierten Schaltkreis-Dies (114) an der zweiten dielektrischen Schicht (108) umfasst. - Verfahren nach
Anspruch 9 , das weiterhin Folgendes umfasst: Herstellen einer Formmasse (130), die den integrierten Schaltkreis-Die (114) verkapselt; und Plattieren eines leitfähigen Materials (112) auf der Seed-Schicht (113), wobei das leitfähige Material (112) durch die Formmasse verläuft und zumindest teilweise in die zweite dielektrische Schicht (108) hineinreicht. - Verfahren nach einem der
Ansprüche 8 bis10 , wobei durch das Aufschmelzen der Vorlotschicht (402) und des Verbindungselements (404) aus Lot ein erstes Substrat (302) an die zweite Seite des Metallisierungsmusters (106) mit dem leitfähigen Verbindungselement gebondet wird. - Verfahren nach einem der
Ansprüche 8 bis11 , wobei nach dem Aufschmelzen das leitfähige Verbindungselement (314) Lot und Kupfer aufweist. - Verfahren nach
Anspruch 12 , wobei das leitfähige Verbindungselement (314) eine abgestufte Kupferkonzentration hat, die in einer Richtung von dem Metallisierungsmuster (106) weg abnimmt. - Verfahren nach
Anspruch 12 oder13 , wobei die Vorlotschicht (402) als erster Teil des leitfähigen Verbindungselements (314), der durch die erste dielektrische Schicht (104) verläuft, eine erste Breite (W1) hat, das Verbindungselement (404) als zweiter Teil des leitfähigen Verbindungselements (314) außerhalb der ersten dielektrischen Schicht (104) eine zweite Breite (W2) hat und das Verhältnis der zweiten Breite zu der ersten Breite kleiner als 1,53 ist. - Verfahren mit den folgenden Schritten: Herstellen eines Metallisierungsmusters (106) auf einer ersten dielektrischen Schicht (104); Abscheiden einer zweiten dielektrischen Schicht (108) auf dem Metallisierungsmuster (106) und der ersten dielektrischen Schicht (104); Herstellen einer Durchkontaktierung (112), die durch die zweite dielektrische Schicht (108) verläuft, um eine erste Seite des Metallisierungsmusters (106) zu kontaktieren; Ätzen einer ersten Öffnung (162) in der ersten dielektrischen Schicht (104), sodass eine zweite Seite des Metallisierungsmusters (106) freilegt wird; Drucken eines ersten aufschmelzbaren Materials (402) in der ersten Öffnung (162); und Abscheiden eines zweiten aufschmelzbaren Materials (404) auf dem ersten aufschmelzbaren Material (402), wobei das erste aufschmelzbare Material (402) und das zweite aufschmelzbare Material (404) unterschiedliche Konzentrationen von leitfähigen Materialien aufweisen; und wobei das erste aufschmelzbare Material (402) Vorlot-Material ist und das zweite aufschmelzbare Material (404) Lot ist; Aufschmelzen des ersten aufschmelzbaren Materials (402) und des zweiten aufschmelzbaren Materials (404), um ein leitfähiges Verbindungselement (314), das durch die erste dielektrische Schicht (104) verläuft, und eine intermetallische Verbindung (164) an einer Grenzfläche zwischen dem Metallisierungsmuster (106) und dem leitfähigen Verbindungselement (314) herzustellen.
- Verfahren nach
Anspruch 15 , wobei das Herstellen der Durchkontaktierung (112) die folgenden Schritte umfasst: Ätzen einer zweiten Öffnung (109) in der zweiten dielektrischen Schicht (108), sodass die erste Seite des Metallisierungsmusters (106) freigelegt wird; Abscheiden einer Seed-Schicht (113) in der zweiten Öffnung (109); und Plattieren eines leitfähigen Materials auf der Seed-Schicht (113), wobei das leitfähige Material und die Seed-Schicht die Durchkontaktierung (112) bilden. - Verfahren nach
Anspruch 15 oder16 , das weiterhin Folgendes umfasst: Befestigen eines integrierten Schaltkreis-Dies (114) an der zweiten dielektrischen Schicht (108), wobei der integrierte Schaltkreis-Die neben der Durchkontaktierung (112) liegt; und Verkapseln der Durchkontaktierung (112) und des integrierten Schaltkreis-Dies (130) mit einer Formmasse (130). - Verfahren nach einem der
Ansprüche 15 bis17 , das weiterhin das Befestigen eines Substrats (304) an dem Metallisierungsmuster (106) mit dem leitfähigen Verbindungselement (314) umfasst. - Verfahren nach einem der
Ansprüche 15 bis18 , wobei das Metallisierungsmuster (106) eine Dicke von 6 µm bis 10 µm hat. - Verfahren nach einem der
Ansprüche 15 bis19 , wobei die erste Öffnung (162) eine erste Breite (W1) hat, das leitfähige Verbindungselement (314) eine zweite Breite (W2) hat und das Verhältnis der zweiten Breite zu der ersten Breite kleiner als 1,53 ist.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201762586413P | 2017-11-15 | 2017-11-15 | |
US62/586,413 | 2017-11-15 | ||
US15/907,869 | 2018-02-28 | ||
US15/907,869 US10784203B2 (en) | 2017-11-15 | 2018-02-28 | Semiconductor package and method |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102018105052A1 DE102018105052A1 (de) | 2019-05-16 |
DE102018105052B4 true DE102018105052B4 (de) | 2022-12-29 |
Family
ID=66335333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102018105052.6A Active DE102018105052B4 (de) | 2017-11-15 | 2018-03-06 | Halbleiter-Package und Verfahren |
Country Status (2)
Country | Link |
---|---|
US (1) | US20230075602A1 (de) |
DE (1) | DE102018105052B4 (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220161767A (ko) * | 2021-05-31 | 2022-12-07 | 삼성전자주식회사 | 반도체 패키지 장치 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20170250171A1 (en) | 2016-02-25 | 2017-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package and rework process for the same |
WO2017160231A1 (en) | 2016-03-14 | 2017-09-21 | Agency For Science, Technology And Research | Semiconductor package and method of forming the same |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW536794B (en) * | 1999-02-26 | 2003-06-11 | Hitachi Ltd | Wiring board and its manufacturing method, semiconductor apparatus and its manufacturing method, and circuit board |
US8957323B2 (en) * | 2012-05-10 | 2015-02-17 | National Chiao Tung University | Electrical connecting element having nano-twinned copper, method of fabricating the same, and electrical connecting structure comprising the same |
-
2018
- 2018-03-06 DE DE102018105052.6A patent/DE102018105052B4/de active Active
-
2022
- 2022-11-14 US US17/986,456 patent/US20230075602A1/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20170250171A1 (en) | 2016-02-25 | 2017-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package and rework process for the same |
WO2017160231A1 (en) | 2016-03-14 | 2017-09-21 | Agency For Science, Technology And Research | Semiconductor package and method of forming the same |
Also Published As
Publication number | Publication date |
---|---|
DE102018105052A1 (de) | 2019-05-16 |
US20230075602A1 (en) | 2023-03-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102017117810B4 (de) | Halbleiterpackage, sowie vorrichtung mit umverteilungsschichten und verfahrenzu dessen herstellung | |
DE102017117815B4 (de) | Struktur eines Halbleitergehäuses und Herstellungsverfahren | |
DE102019109690B4 (de) | Halbleiterstrukturen und Verfahren zu deren Herstellung | |
DE102018108051B4 (de) | Integrierte Fan-Out-Packages und Verfahren zu deren Herstellung | |
DE102019117762B4 (de) | Integriertes schaltungspackage und verfahren | |
DE102019103729B4 (de) | Halbleiter-package und verfahren | |
DE102018130035B4 (de) | Package und verfahren | |
DE102020113988B4 (de) | Integrierter-schaltkreis-package und verfahren | |
DE102019129834B4 (de) | Integriertes schaltungs-package und verfahren | |
DE102018102086A1 (de) | Halbleiter-packages und verfahren zu deren herstellung | |
DE102019114984B4 (de) | Package für integrierte schaltungen und verfahren | |
DE102017123326B4 (de) | Halbleiter-Packages und Verfahren zu deren Herstellung | |
DE102017118183B4 (de) | Halbleiter-Packages mit Dummy-Verbindern und Verfahren zu deren Herstellung | |
DE102021119243A1 (de) | Geformte dies in halbleiterpackages und deren herstellungsverfahren | |
DE102020108481B4 (de) | Halbleiter-Die-Package und Herstellungsverfahren | |
DE102018127314B4 (de) | Integriertes Schaltkreis-Package und Verfahren | |
DE102020107216A1 (de) | Doppelseitiges Routing in 3D-SIP-Struktur | |
DE102023100773A1 (de) | Integriertes schaltungs-package und verfahren | |
DE102017102534B4 (de) | Umverteilungsschichten in Halbleiter-Packages und Verfahren zu deren Herstellung | |
DE102018105052B4 (de) | Halbleiter-Package und Verfahren | |
DE102019126974B4 (de) | Integriertes schaltungs-package und verfahren | |
DE102018108409B4 (de) | Integrierte schaltkreis-packages und verfahren zu deren herstellung | |
DE102021112200A1 (de) | Integriertes schaltungspackage und verfahren | |
DE102019118480B4 (de) | Integriertes schaltungs-package und verfahren | |
DE102018105166B4 (de) | Zwei vorrichtungen zu einem halbleiter-package und verfahren zur herstellung eines halbleiter-package |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |