KR20200070076A - 반도체 구조체들 및 그 형성 방법들 - Google Patents

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밍-파 첸
차오-웬 시
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
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    • H01L23/367—Cooling facilitated by shape of device
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract

반도체 구조체를 형성하는 방법은, 최상부 다이들의 후방 측들을 하부 웨이퍼의 전방 측에 부착하는 단계 - 상기 하부 웨이퍼는 복수의 하부 다이들을 포함함 - ; 상기 최상부 다이들에 인접한 상기 하부 웨이퍼의 전방 측 상에 제 1 도전성 필라들을 형성하는 단계; 상기 최상부 다이들 주위에서 그리고 상기 제 1 도전성 필라들 주위에서 상기 하부 웨이퍼의 전방 측 상에 제 1 유전체 재료를 형성하는 단계; 및 복수의 구조체들을 형성하도록 상기 하부 웨이퍼를 다이싱하는 단계를 포함하고, 상기 복수의 구조체들 각각은 상기 최상부 다이들 중 적어도 하나 및 상기 하부 다이들 중 적어도 하나를 포함한다.

Description

반도체 구조체들 및 그 형성 방법들{SEMICONDUCTOR STRUCTURES AND METHODS OF FORMING THE SAME}
[우선권 주장 및 상호 참조]
본 출원은, 2018년 12월 5일에 출원되고 발명의 명칭이 "Semiconductor Structures and Methods of Forming the Same"인 미국 가특허 출원 번호 제62/775,700호를 우선권으로 주장하며, 이로써 이 출원의 개시내용은 그 전체가 인용에 의해 포함된다.
반도체 산업은 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 커패시터 등들)의 집적 밀도가 지속적인 개선들로 인해 급격한 성장을 경험했다. 대부분의 경우, 집적 밀도의 이러한 개선은 최소 피쳐 크기의 반복되는 감소로 인한 것이며, 이는 더 많은 컴포넌트들이 주어진 영역에 통합될 수 있게 한다.
전자 디바이스들의 소형화(shrinking)에 대한 요구가 증가함에 따라, 반도체 다이들의 보다 작고 창의적인 패키징 기술들에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템들의 예는 PoP(Package-on-Package) 기술이다. PoP 디바이스에서, 최상부 반도체 패키지는 하부 반도체 패키지의 상부에 적층되어 높은 집적도 및 컴포넌트 밀도를 제공한다. 다른 예는, 반도체 칩이 웨이퍼(예를 들어, 인터포저)에 부착되어 CoW(Chip-On-Wafer) 구조체를 형성하는 CoWoS(Chip-On-Wafer-On-Substrate) 구조체이다. CoW 구조체는 그 후 기판(예를 들어, 인쇄 회로 보드)에 부착되어 CoWoS 구조체를 형성한다. 이들 및 다른 첨단 패키징 기술들은 향상된 기능성들 및 작은 풋프린트들을 갖는 반도체 디바이스들의 생산을 가능하게 한다.
InFO(Integrated Fan Out) 패키지 기술은 특히, WLP(Wafer Level Packaging) 기술과 결합됨에 따라 점점 대중화되고 있다. InFO 패키지 기술을 사용하는 패키지 구조체들이 비교적 낮은 비용 및 높은 성능 패키지들로 높은 기능 밀도를 제공한다.
본 개시내용의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피쳐들이 실척대로 그려지진 않는다는 것에 주의한다. 실제로, 다양한 피쳐들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 축소될 수 있다.
도 1 내지 도 3은 일 실시예에 따라, 복수의 다이들을 형성하기 위한 프로세스를 예시한다.
도 4 내지 도 7은 일 실시예에 따라 하부 웨이퍼를 테스트하기 위한 회로 프로빙 프로세스를 예시한다.
도 8 및 도 9는 하부 웨이퍼의 부가적인 실시예들을 예시한다.
도 10 내지 도 17은 일 실시예에 따른 다양한 제조 스테이지들의 반도체 구조체의 단면도들을 예시한다.
도 18은 일 실시예에 따른 반도체 구조체의 단면도를 예시한다.
도 19a 및 도 19b는 일 실시예에 따른 반도체 구조체의 단면도를 예시한다.
도 20a 및 도 20b는 일 실시예에 따른 반도체 구조체의 단면도를 예시한다.
도 21 내지 도 27은 일 실시예에 따라 다양한 제조 스테이지들의 SoIC(System on Integrated Chip)들의 단면도들을 예시한다.
도 28 내지 도 33은 일 실시예에 따라, 다양한 제조 스테이지들의 SoIC(System on Integrated Chip)들의 단면도들을 예시한다.
도 34 내지 36, 도 37a, 도 37b 및 도 38 내지 도 42는 일 실시예에 따른 다양한 제조 스테이지들의 반도체 구조체의 단면도들을 예시한다.
도 43 내지 도 46, 도 47a, 도 47b, 도 48, 도 49 및 도 50a 내지 도 50c는 SoIC)(System on Integrated Chip)의 다양한 실시예들의 단면도들을 예시한다.
도 51은 일부 실시예들에서 반도체 구조체를 형성하기 위한 방법의 흐름도를 예시한다.
다음의 개시내용은 본 발명의 상이한 피쳐들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 간략화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에 설명된다. 이들은 물론 단지 예들일 뿐이며 제한하려는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피쳐 위의 또는 그 상의 제 1 피쳐의 형성은 제 1 및 제 2 피쳐들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피쳐들이 직접 접촉하지 않을 수 있도록 제 1 및 제 2 피쳐들 사이에 부가적인 피쳐들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 본 설명 전반에 걸쳐, 달리 특정되지 않는 한, 상이한 도면들에서 동일한 도면 번호는 동일하거나 유사한 재료(들)를 사용하는 동일하거나 유사한 형성 방법에 의해 형성된 동일하거나 유사한 컴포넌트를 지칭한다.
또한, "아래 있는", "아래", "하위", "위에 있는", "상위" 등과 같은 공간적으로 상대적인 용어들은 본원에서 설명의 용이함을 위해, 도면들에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 데 이용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 부가하여, 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90도 회전 또는 다른 배향들)될 수 있고, 본원에서 이용되는 공간적으로 상대적인 기술어(descriptor)들은 마찬가지로 상응하게 해석될 수 있다.
본 개시내용의 실시예들은 FPGA(Field-Programmable Gate Array), GPU(Graphics Processing Unit), 메모리 디바이스 등과 같은 고성능 애플리케이션들에 대해 도전성 라인들 및 양호한 열 소산 사이의 미세 피치(fine pitch)를 갖는 적층 반도체 구조체를 형성하는 맥락에서 논의된다. 일부 실시예들에서, SoIC(System on Integrated Chip)들을 형성하기 위해, 최상부 다이의 후방 측은 퓨전 본딩 프로세스를 통해 하부 다이의 전방 측에 본딩된다. 도전성 필라들(pillar)은 하부 다이의 전방 측에서 그리고 최상부 다이에 인접하게 하부 다이의 본딩 패드들 상에 형성된다. 유전체 재료는 최상부 다이 주위에 그리고 도전성 필라 주위에 하부 다이의 전방 측 상에 형성된다. 그 후, 유전체 재료 위에 재배선 구조체가 형성된다. SoIC는 CoWoS(Chip-On-Wafer-On-Substrate) 구조체를 갖는 패키지들 또는 InFO(Integrated Fan-Out) 패키지들과 같은 상이한 반도체 패키지들을 형성하도록 통합될 수 있다.
도 1 내지 도 3은 최상부 다이들(50)을 형성하기 위한 프로세스를 예시하며, 이 최상부 다이들(50)은 하부 다이(100)에 부착되어 후속 프로세싱에서 SoIC(System on Integrated Chip)들(예를 들어, 도 11의 집적 회로 디바이스(150) 참조)을 형성할 수 있다. 먼저 도 1을 참조하면, 기판(51)(예를 들어, 웨이퍼)에 또는 그 상에 디바이스 구역(40)들이 형성된다. 디바이스 구역들(40) 각각의 전기 컴포넌트들은 상호연결되어 각각의 최상부 다이의 기능 회로들을 형성하고, 후속 다이싱 프로세스는 이하 논의되는 바와 같이 복수의 최상부 다이들(50)을 형성하도록 기판들(51)을 싱귤레이팅(singulate)할 것이다.
기판(51)은 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판 또는 SOI(semiconductor-on-insulator) 기판의 활성 층일 수 있다. 기판(51)은 게르마늄과 같은 다른 반도체 재료; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층-레이어드 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 트랜지스터들, 다이오드들, 커패시터들, 저항기들 등과 같은 디바이스들이 기판(51) 상에 그리고/또는 그 내에 형성될 수 있고(예를 들어, 디바이스 구역들(40)에 형성됨), 금속화 층들(53)에 의해 상호연결되어 기능 회로들을 형성할 수 있다. 금속화 층들(53)은 증착, 다마신, 듀얼-다마신(dual-damascene) 등, 또는 이들의 조합과 같은 적합한 형성 방법들을 이용하여 기판(51) 위의 하나 이상의 유전체 층들에 형성된 금속화 패턴들(예를 들어, 금속 라인들 및 비아들)을 포함할 수 있다. 간략화를 위해, 디바이스 구역들(40)은 후속 도면들에 예시되지 않을 수도 있다는 것에 주의한다.
하부 구조체들에 대한 보호를 제공하기 위해 제 1 패시베이션 층(도시되지 않음)이 금속화 층들(53) 위에 형성될 수 있다. 제 1 패시베이션 층은 실리콘 산화물, 실리콘 질화물, 로우-k 유전체, 이를테면, 탄소 도핑된 산화물들, 극도로 로우-k 유전체들, 이를테면, 다공성 탄소 도핑된 실리콘 이산화물 또는 이들의 조합들 등과 같은 하나 이상의 적합한 유전체 재료들로 이루어질 수 있다. 제 1 패시베이션 층은 화학 기상 증착(CVD)과 같은 프로세스를 통해 형성될 수 있지만, 임의의 적합한 프로세스가 활용될 수 있다.
도전성 패드들(예를 들어, 알루미늄 패드들(도시되지 않음))이 금속화 층(53) 위에 그리고 이와 전기 접촉 상태로 형성될 수 있다. 도전성 패드들은 금속화 층들(53)에 전기적으로 커플링하기 위해 제 1 패시베이션 층을 통해 연장될 수 있다. 도전성 패드들은 알루미늄을 포함할 수 있지만, 구리와 같은 다른 재료들이 대안적으로 사용될 수 있다. 전도성 패드들은 스퍼터링과 같은 증착 프로세스를 사용하여 형성되어 재료 층을 형성할 수 있고, 그 후 재료 층의 부분들은 도전성 패드를 형성하기 위해 적합한 프로세스(이를테면, 포토리소그래피 마스킹 및 에칭)를 통해 제거될 수 있다. 그러나, 임의의 다른 적합한 프로세스가 도전성 패드들을 형성하기 위해 활용될 수 있다.
적합한 유전체 재료를 포함하는 제 2 패시베이션 층(52)이 제 1 패시베이션 층 위에 형성된다. 제 2 패시베이션 층(52)은 폴리벤조옥사졸(PBO), 폴리이미드(PI), 저온 폴리이미드(LPTI), 벤조시클로부텐(BCB) 등과 같은 중합체일 수 있고, 스핀 코팅, 라미네이션, 화학 기상 증착(CVD) 등에 의해 형성될 수 있다. 각각의 도전성 패드들에 전기적으로 커플링되도록 제 2 패시베이션 층(52)을 통해 연장되는 다이 커넥터들(55)이 형성된다. 다이 커넥터들(55)은 구리 필라들과 같은 도전성 필라들일 수 있으며, 예를 들어, 도금 등에 의해 형성될 수 있다.
일부 실시예들에서, 다이 커넥터들(55)이 형성된 후에, 알려진 양호한 다이(known good die; KGD)들을 식별하기 위해 다이 커넥터들(55)을 통한 회로 프로빙 프로세스에 의해 기판(51)의 복수의 최상부 다이들(50)이 테스트된다. 알려진 양호한 다이들은 후속 프로세싱에서 SoIC들(150)을 형성하는 데 사용된다.
다음으로, 도 2에서, 제 2 패시베이션 층(52)은 접착 층(56)을 통해 캐리어(57)에 부착된다. 캐리어(57)는 유리, 실리콘, 중합체, 중합체 복합체, 금속 호일, 세라믹, 유리 에폭시, 베릴륨 산화물, 테이프 또는 구조체적 지지를 위한 다른 적합한 재료와 같은 재료로 제조될 수 있다. 일부 실시예들에서, 접착 층(56)은 캐리어(57) 위에 증착되거나 적층된다. 일부 실시예들에서, 접착 층(56)은 다이 부착 막(Die Attaching Film; DAF)이다.
다음으로, 기판(51)의 두께를 감소시키기 위해 박형화 프로세스(thinning process)가 수행된다. 박형화 프로세스는 그라인딩 프로세스 및/또는 화학적 기계적 평탄화(CMP) 프로세스를 사용하여 기판(51)의 후방 측(예를 들어, 도 2의 기판(51)의 하위 측)으로부터 수행된다. 일부 실시예들에서, 기판의 두께는 예를 들어 약 780㎛로부터, 약 1㎛ 내지 약 100㎛, 예컨대 약 40㎛의 두께(H1)로 감소된다.
다음으로, 실리콘 질화물 층과 같은 임의의 질화물 층(59)이 기판(51)의 후방 측 위에 형성된다. 질화물 층(59)은 저온 증착 프로세스를 이용하여 형성될 수 있으며, 저온 실리콘 질화물 층으로서 지칭될 수 있다. 증착된 후에, 질화물 층(59)은 예를 들어, CMP 프로세스에 의해 평탄화될 수 있다. 일부 실시예들에서, 질화물 층(59)은 생략된다. 질화물 층(59)은 예를 들어, 후속 퓨전 본딩 프로세스에서 최상부 다이(50)와 하부 웨이퍼(100')(도 10 참조) 사이에 더 강한 본딩을 형성하는 데 사용될 수 있다.
다음으로, 도 3에서, 도 2에 예시된 구조체는 프레임(63)(예를 들어, 금속 프레임)에 의해 지지되는 다이싱 테이프(61)에 부착되고, 캐리어(57)는 캐리어 분리(de-bonding) 프로세스에 의해 제거된다. 캐리어(57)가 분리된 후에, 세정 프로세스(예를 들어, DAF 세정 프로세스)가 수행되어 접착 층(56)의 잔여 부분들을 제거할 수 있다. 다음으로, 기판(51)을 싱귤레이팅하기 위해 다이싱 프로세스가 수행되고, 복수의 최상부 다이들(50)이 형성된다. 다이 커넥터들(55)이 형성되는 도 3의 최상부 다이(50)의 상위 측은 최상부 다이(50)의 전방 측으로 지칭되고, 도 3의 최상부 다이(50)의 하위 측은 최상부 다이(50)의 후방 측으로서 지칭된다.
도 4 내지 도 7은 하부 웨이퍼(100')를 테스트하기 위한 회로 프로빙 프로세스를 예시하며, 회로 프로빙 프로세스 후에 하부 웨이퍼(100')는 SoIC들을 형성하는 데 사용되는 복수의 하부 다이들(100)을 형성하기 위해 후속 프로세스에서 싱귤레이팅될 것이다(예를 들어, 도 11 참조). 도 4를 참조하면, 기판(101), 디바이스 구역(41)(도 1의 디바이스 구역들(40)과 동일하거나 유사함), 및 기판(101)의 전방 측 위의 금속화 층들(108)을 포함하는 하부 웨이퍼(100')가 제공된다. 도 4는 추가로, 금속화 층들(108) 위의 일회용 프로빙 패드들(121)을 예시한다. 간략화를 위해, 하부 웨이퍼(100')의 모든 피쳐들이 도 4에 예시되는 것은 아니며, 디바이스 구역들(41)은 후속 도면들에서 예시되지 않을 수 있다는 것에 주의한다.
도 5는 도 4의 하부 웨이퍼(100')의 부분(106)의 확대도를 예시한다. 도 5에 예시된 바와 같이, 하부 웨이퍼(100')는 기판(101), 금속화 층들(108), 제 1 패시베이션 층(116), 제 2 패시베이션 층(118), 도전성 패드들(128), 재배선 라인들(119) 및 재배선 비아들(117)을 포함한다. 또한, 도 5는 각각의 도전성 패드들(128) 위에 그리고 이들과 전기적으로 커플링되는 일회용 프로빙 패드들(121) 및 일회용 프로빙 패드들(121) 상의 솔더 캡들(123)을 예시한다.
도 5의 예에서, 금속화 층(108)들은 하위 금속화 층들(108A) 및 상위 금속화 층들(108B)을 포함한다. 하위 금속화 층(108A)은 예를 들어, ELK(extreme low-K) 재료로 형성된 복수의 유전체 층들(111), 및 유전체 층들(111)에 형성된 도전성 피쳐들(예를 들어, 금속 라인들(112), 비아들(110))을 포함한다. 상위 금속화 층(108B)은 예를 들어, USG(un-doped silicate glass)로 형성된 복수의 유전체 층들(114), 및 유전체 층들(114)에 형성된 도전성 피쳐들(예를 들어, 금속 라인들(115), 비아들(113))을 포함한다. 일부 실시예들에서, 상위 금속화 층들(108B)의 도전성 피쳐들(예를 들어, 라인들, 비아들)의 치수들(예를 들어, 금속 라인들/비아들의 두께 및/또는 폭, 또는 인접한 금속 라인들 또는 비아들 사이의 간격)은 하위 금속화 층들(108A)의 도전성 피쳐들의 대응하는 치수들보다 크다. 금속화 층들(108), 제 1 패시베이션 층(116), 제 2 패시베이션 층(118) 및 도전성 패드들(128)의 형성 방법들은 최상부 다이들(50)의 형성 방법들과 동일하거나 유사하고, 이에 따라 세부사항들은 반복되지 않는다.
도 5에 예시된 바와 같이, 재배선 라인(119)(예를 들어, 금속 라인들)이 제 1 패시베이션 층(116) 위에 형성되고 도전성 패드들(128)(예를 들어, 알루미늄 패드들)에 연결된다. 재배선 라인들(119)은 도전성 패드들(128)의 전기 신호들을 상이한 위치들로 재-라우팅하고, 예를 들어, 재배선 비아들(117)을 통해 금속화 층들(108)의 최상위 금속 피쳐들(예를 들어, 115)에 전기적으로 커플링된다. 도 5에 도시된 바와 같이, 재배선 비아(117)는 제 1 패시베이션 층(116)을 통해 연장되고 재배선 라인(119)을 금속화 층(108)에 전기적으로 커플링한다. 일회용 프로빙 패드(121)는 각각의 도전성 패드들(128)에 전기적으로 커플링되도록 제 2 패시베이션 층(118)을 통해 연장되는 구리 필라들일 수 있다.
일부 실시예들에서, 제 2 패시베이션 층(118)은 약 1000 옹스트롬의 두께를 갖는 실리콘 질화물 층이고, 도전성 패드들(128)은 약 0.5㎛ 내지 약 0.5㎛, 이를테면, 2.8㎛의 두께(기판(101)의 상위 표면에 수직인 방향에서 측정됨)를 갖는 알루미늄 패드들이다. 일회용 프로빙 패드들(121)은 약 0.5㎛ 내지 약 10㎛, 예컨대 1㎛의 두께들을 갖는 구리 필라들이고, 솔더 캡들(123)(예를 들어, 무연 솔더 구역)은 약 1㎛ 내지 약 20㎛, 이를테면, 2㎛의 두께를 갖는다.
일부 실시예들에서, 회로 프로빙 프로세스는 알려진 양호한 다이들을 식별하기 위해 하부 웨이퍼(100')에서 다이들의 기능들을 테스트하기 위해 수행된다. 회로 프로빙 프로세스는 일회용 프로빙 패드(121)를 통해 수행된다. 하부 웨이퍼(100')에서 식별된 알려진 양호한 다이들은 SoIC들을 형성하는 데 사용될 것이다.
다음으로, 도 6에서, 하부 웨이퍼(100')에 대한 회로 프로빙 프로세스가 완료된 후, 일회용 프로빙 패드들(121) 및 솔더 캡들(123)이 제거되고, 도전성 패드들(128)이 노출된다. 예를 들어, 일회용 프로빙 패드들(121) 및 솔더 캡들(123)을 제거하기 위해 황산(예를 들어, H2SO4)을 사용한 습식 에칭 프로세스가 수행될 수 있다.
다음으로, 도 7에서, 제 2 패시베이션 층(118) 위에 그리고 도전성 패드들(128) 위에 하나 이상의 유전체 층들(예컨대, 125 및 127)이 형성된다. 유전체 층(125)은 예로서, TEOS(tetraethyl orthosilicate)와 같은 산화물로 형성된다. 유전체 층(127)은 일부 실시예들에서 유전체 층(125)과 동일한 재료(예를 들어, 산화물)로 형성된다. 다른 실시예에서, 유전체 층(127)은 유전체 층(125)과 상이한 유전체 재료로 형성된다. 예를 들어, 유전체 층(127)은 USG 또는 고밀도 플라즈마(HDP) 화학 기상 증착 산화물과 같이 유전체 층(125)과 상이한 산화물로 형성될 수 있다. 증착된 유전체 층들(125/127)을 평탄화하기 위해 CMP와 같은 평탄화 프로세스들이 수행될 수 있다.
다음으로, 본딩 패드들(107)이 유전체 층들(127/125)에 형성된다. 도 7의 본딩 패드들(107) 각각은 본딩 패드 금속(BPM)(107T) 및 본딩 패드 비아(BPV)(107V)를 포함한다. 본딩 패드들(107)은 예를 들어 듀얼-다마신 프로세스(dual-damascene process)를 사용하여 구리와 같은 도전성 재료로 형성된다. 도 7에 예시된 바와 같이, 본딩 패드들(107)은 유전체 층(127)의 상위 표면으로부터 도전성 패드들(128)로 연장된다. 본딩 패드들(107)의 상위 표면은 유전체 층(127)의 상위 표면과 동일 높이이고, 본딩 패드(107)의 하위 표면은 도전성 패드(128)와 접촉한다. 후속 프로세싱에서, 도전성 필라들(131)(도 10 참조)이 본딩 패드들(107) 상에 형성되어 금속화 층들(108)에 전기적으로 커플링된다. 도 7의 금속화 층들(108) 및 금속화 층들(108) 위의 구조체들, 이를테면, 제 1 패시베이션 층(116), 제 2 패시베이션 층(118), 도전성 패드들(128), 재배선 라인들(119), 재배선 비아들(117), 유전체 층들(125/127), 및 본딩 패드들(107)은 집합적으로 상호연결 구조체(105)로서 지칭될 수 있다.
일부 실시예들에서, 본딩 패드 금속(107T)의 높이(기판(101)의 상위 표면에 수직 방향을 따라 측정됨)는 약 0.1㎛ 내지 약 2㎛, 이를테면, 0.85㎛이며, 본딩 패드 비아(107V)의 높이는 약 0.5㎛ 내지 약 5㎛, 이를테면, 2.4㎛이다.
도 8은 본딩 패드들(107)의 다른 실시예를 예시하며, 여기서 본딩 패드들(107) 각각은 본딩 패드들(107)의 상위 표면과 하위 표면 사이에서 실질적으로 균일한 폭을 갖는다. 도 8의 본딩 패드(107)는 단일 다마신 프로세스에 의해 형성될 수 있다.
도 9는 본딩 패드들(107)의 또 다른 실시예를 예시한다. 도 9의 본딩 패드들(107)은, 도 7의 본딩 패드와 유사하지만, 도 9의 본딩 패드들(107)은 금속화 층들(108)의 최상부 금속층(Mz)(예를 들어, 최상위 금속층)에 직접 커플링된다. 즉, 도 7 및 도 8의 본딩 패드들(107)은 도전성 패드들(128)에 직접 커플링되는 반면에, 도 9의 본딩 패드들(107)은 금속화 층들(108)의 최상부 금속층(Mz)에 직접 커플링된다. 도 9의 본딩 패드들(107)이 유전체 층(127) 아래로 더 깊게 연장되기 때문에, 도 9의 본딩 패드 비아(107V)의 높이(기판(101)의 상위 표면에 수직인 방향을 따라 측정됨)는 도 7의 높이보다 더 높을 수 있는데, 예를 들어, 약 6㎛의 값을 갖는다.
도 7 내지 도 9는 본딩 패드들(107)이 하부 웨이퍼(100')의 상위 표면에 형성되는 하부 웨이퍼(100')의 부분을 예시한다는 것에 주의한다. 하부 웨이퍼(100')의 상위 표면은 본딩 패드들(107)이 형성되지 않은 다른 구역들을 갖는다. 후속 프로세싱에서, 일부 실시예들에서, 최상부 다이들(50)은 퓨전 본딩 프로세스를 통해 본딩 패드들(107) 없이도 하부 웨이퍼(100')의 상위 표면 구역들에 본딩될 것이다.
도 10 내지 도 17은 일 실시예에 따른 다양한 제조 스테이지들에서 반도체 패키지(500)(도 17 참조)의 단면도들을 예시한다. 반도체 패키지(500)는 PoP(Package-on-Package) 구조체를 가지며, 하부 패키지(510)에 부착된 최상부 패키지(520)를 포함한다. 하부 패키지(510)는 SoIC(System on Integrated Chip)(150)(도 11 참조)가 통합된 InFO(Integrated Fan-Out) 패키지이다. 세부사항들은 아래에서 논의된다.
도 10을 참조하면, 도 3으로부터의 알려진 양호한 다이들(50)과 같은 복수의 최상부 다이들(50)은, 퓨전 본딩 프로세스에 의해 도 7 내지 도 9에 예시된 것들과 같은 하부 웨이퍼(100')의 전방 측에 부착된다. 예시된 실시예에서, 최상부 다이들(50)의 후방 측들은 퓨전 본딩 프로세스에 의해 본딩 패드들(107)이 없는 구역들에서 하부 웨이퍼(100')의 최상위 유전체 층(예를 들어, 127)에 본딩되며, 여기서 최상위 유전체 층(예를 들어, 127)은 실리콘 산화물 층과 같은 산화물 층이다. 일부 실시예들에서, 퓨전 본딩 프로세스 이전에, 기계적 응력이 가해져 최상부 다이들(50) 및 하부 웨이퍼(100')를 함께 가압한다. 다음으로, 퓨전 본딩 프로세스는 약 200℃ 내지 약 500℃의 온도로 최상부 다이(50) 및 하부 웨이퍼(100')를 가열함으로써 수행된다. 퓨전 본딩 챔버(최상부 다이들(50) 및 하부 웨이퍼(100')는 퓨전 본딩 프로세스 동안에 있는 곳)의 압력은 약 0.1 토르 내지 약 100 토르일 수 있다.
도 2에서, 최상부 다이들(50)의 후방 측들 상에 질화물 층(59)(예를 들어, 실리콘 질화물 층)이 형성될 수 있다는 것을 상기한다. 질화물 층(59)이 최상부 다이들(50)의 후방 측들 상에 형성되는 실시예들에서, 퓨전 본딩 프로세스는 하부 웨이퍼(100')의 최상위 유전체 층(예를 들어, 실리콘 산화물 층)과 질화물 층(59) 사이의 본드들을 형성한다. 질화물 층들(59)이 생략되는 실시예들에서, 퓨전 본딩 프로세스는 최상부 다이(50)의 기판의 재료(예를 들어, 실리콘)와 하부 웨이퍼(100')의 최상위 유전체 층(예를 들어, 실리콘 산화물 층) 사이에 본드들을 형성한다. 일부 실시예들에서, 실리콘 질화물과 실리콘 산화물 사이의 본드들은 실리콘과 실리콘 산화물 사이의 본드들보다 강하고, 이에 따라 최상부 다이들(50)의 후방 측들 상에 질화물 층(59)을 형성하는 것은 최상부 다이들(50)과 하부 웨이퍼(100') 사이의 더 강한 본딩을 제공한다.
도 10을 계속 참조하면, 최상부 다이들(50)이 하부 웨이퍼(100')에 본딩된 후, 도전성 필라들(131)이 하부 웨이퍼의 본딩 패드들(107) 상에 형성된다. 도전성 필라들(131)은 하부 웨이퍼(100') 위에 개구들을 갖는 패터닝된 마스크 층(예를 들어, 패터닝된 포토레지스트)을 형성함으로써 형성될 수 있으며, 여기서 개구들의 위치들은 형성될 도전성 필라들(131)의 위치들에 대응하고, 개구들은 하부 본딩 패드(107)를 노출한다. 다음으로, 예를 들어, 도금 프로세스에 의해 패터닝된 마스크 층의 개구들에 구리와 같은 도전성 재료가 형성된다. 개구가 도전성 재료로 충전된 후, 패터닝된 마스크 층(예를 들어, 패터닝된 포토레지스트)이 그 후 애싱(ashing)과 같은 적합한 제거 방법을 사용하여 제거된다. 도전성 필라들(131)은 후속 프로세싱에서 유전체 재료로 둘러싸인 후에 비아들이 된다.
일부 실시예들에서, 도전성 필라(131)의 높이(H2)는 약 10㎛ 내지 약 100㎛, 이를테면, 약 30㎛이다. 도전성 필라(131)의 폭은 약 10㎛ 내지 약 50㎛, 이를테면, 약 30㎛이고, 인접한 도전성 필라들(131) 사이의 피치는 약 20㎛ 내지 약 100㎛, 이를테면, 약 70㎛이다.
다음으로, 도 11에서, 유전체 재료(133)가 도전성 필라들(131) 주위에서 그리고 최상부 다이들(50) 주위에서 하부 웨이퍼(100')의 전방 측 위에 형성된다. 유전체 재료(133)는 폴리이미드, 저온 폴리이미드, 몰딩 재료 등일 수 있으며, 예를 들어 스핀 코팅과 같은 코팅 프로세스에 의해 형성될 수 있다. 유전체 재료(133)가 형성된 후에, 캐리어가 유전체 재료(133)에 부착되고, 하부 웨이퍼(100')는 예를 들어, 그라인딩 프로세스에 의해 후방 측으로부터 박형화된다.
후방 측 그라인딩 프로세스 후에, 하부 웨이퍼(100')의 후방 측은 다이싱 테이프에 부착되고, 다이싱 프로세스가 수행되어 하부 웨이퍼(100')를 하부 다이들(100)과 분리하고 복수의 집적 회로 디바이스들(150)을 형성한다. 일 실시예에서, 집적 회로 디바이스들(150)은 SoIC들이다. SoIC들(150) 각각은 하부 다이(100), 하부 다이(100)의 전방 측에 부착된 최상부 다이(50), 하부 다이(100)의 전방 측 상의 도전성 필라들(131) 및 유전체 재료(133)를 포함한다. 도 11이 단지 2개의 SoIC들(150)만을 도시하지만, 다이싱 프로세스 후에 형성된 SoIC들(150)의 수는 임의의 적합한 수일 수 있다. 또한, 하부 다이(100)에 부착되는 최상부 다이들(50)의 수 및 SoIC(150)의 구조체는 상이한 구조체들을 가지도록 변동될 수 있으며, 그의 세부사항들은 아래에서 논의된다.
도 11의 예에서, SoIC(150)는 최상부 다이(50) 및 하부 다이(100)를 포함하며, 최상부 다이(50)의 후방 측은 하부 다이(100)의 전방 측에 부착된다. 따라서, SoIC(150)는 또한 백-투-페이스(back-to-face) 본딩 체계를 갖는 것으로서 지칭되거나, 백-투-페이스 SoIC로서 지칭된다. 도전성 필라들(131)은 본딩 패드들(107) 위에 형성된다. 도전성 필라들(131) 및 최상부 다이(50)는 하부 다이(100)와 측방향으로 공통 경계를 갖는 유전체 재료(133)로 둘러싸인다. 즉, 유전체 재료(133)의 측벽들은 하부 다이(100)의 각각의 측벽들과 정렬된다. 일부 실시예들에서, SoIC(150)의 높이(H3)는 약 100㎛ 내지 약 300㎛, 이를테면, 약 180㎛이다.
다음으로, 도 12에서, 접착 층(137) 및 후방 측 유전체 층(139)이 캐리어(135) 위에서 연속적으로 형성된다. 캐리어(135)는 그 위에 형성되어 있는 반도체 구조체를 지지하고, 실리콘, 중합체, 중합체 복합체, 금속 호일, 세라믹, 유리, 유리 에폭시, 베릴륨 산화물, 테이프 또는 구조체적 지지를 위한 다른 적합한 재료와 같은 재료로 제조될 수 있다. 일부 실시예들에서, 캐리어(135)는 유리 캐리어이다. 일부 실시예들에서, 접착 층(137)은 캐리어(135) 위에 증착되거나 적층된다. 접착 층(137)은 광감성일 수 있고, 예를 들어, 후속 캐리어 분리 프로세스에서 캐리어(135) 상에 자외선(UV) 광을 비춤으로써 캐리어(135)로부터 쉽게 분리될 수 있다. 예를 들어, 접착 층(137)은 3M Company of St(Paul, Minnesota)에 의해 제조된 LTHC(light-to-heat-conversion) 코팅일 수 있다.
후방 측 유전체 층(139)은 버퍼층으로서 기능할 수 있으며, 일부 실시예들에서, 폴리이미드(PI), 폴리벤족사졸(PBO) 또는 벤조시클로부텐과 같은 중합체로 이루어질 수 있다. 물리 기상 증착(PVD), 화학 기상 증착(CVD), 프린팅, 스핀 코팅, 스프레이 코팅, 소결 등과 같은 당 업계에 알려진 임의의 적합한 방법들이 후방 측 유전체 층(139)을 형성하는 데 사용될 수 있다.
다음으로, 희생 재료(도시되지 않음)가 후방 측 유전체 층(139) 위에 형성된다. 희생 재료는 예들로서 포토레지스트, 유기 재료, 절연 재료 또는 다른 재료들을 포함할 수 있으며, PVD, CVD, 스핀 코팅 또는 다른 적합한 증착 기술들에 의해 형성될 수 있다. 희생 재료는 예를 들어, 리소그래피 프로세스 또는 직접 패터닝 프로세스를 사용하여 도전성 필라들(141)을 형성하기 위한 패턴들 또는 개구들을 갖도록 패터닝된다. 다음으로, 희생 재료의 개구들은 도전성 필라들(141)을 형성하기 위해 도전성 재료로 충전된다. 도전성 재료는 구리(Cu)를 포함할 수 있지만, 다른 적합한 도전성 재료들이 또한 사용될 수 있다. 일부 실시예들에서, 희생 재료의 개구들 내의 도전성 재료들을 형성하기 위해 도금 프로세스가 사용된다. 시드 층은 도금 프로세스 전에 형성될 수 있다. 도금 프로세스는 예를 들어, 전기-화학 도금(ECP), 무전해 도금 또는 다른 유형의 도금 프로세스들을 포함할 수 있다. 도금 프로세스 후에, 희생 재료는 박리되거나 제거되고, 도전성 필라들(141)은 도 12에 도시된 바와 같이 후방 측 유전체 층(139) 위에 형성된다. 도전성 필라들(141)은 후속 프로세싱에서 몰딩 재료로 둘러싸인 후에 비아들이 된다. 도전성 필라들(141)의 높이(H4)는 약 100㎛ 내지 약 300㎛, 이를테면, 약 200㎛일 수 있다. 도전성 필라들(141)의 폭은 약 50㎛ 내지 약 300㎛, 이를테면, 약 190㎛일 수 있고, 인접한 도전성 필라들(141) 사이의 피치는 약 100㎛ 내지 약 400㎛, 이를테면, 약 300㎛일 수 있다.
다음으로, 도 13에서, 도 11의 프로세싱 후에 형성된 것들과 같은 복수의 SoIC들(150)이 예를 들어 DAF와 같은 접착 막(146)을 사용하여 후방 측 유전체 층(139)에 부착된다.
다음으로, 도 14에서, 몰딩 재료(143)는 후방 측 유전체 층(139) 위에 그리고 SoIC들(150) 및 도전성 필라들(141) 주위에 배치된다. 예를 들어, 몰딩 재료(143)의 평면도에서, 몰딩 재료(143)는 SoIC들(150) 및 도전성 필라들(141)을 에워쌀 수 있다. 도 14의 예에서, 몰딩 재료(143)는 SoIC(150)를 둘러싸고 유전체 재료(133)의 측벽들과 접촉한다(예를 들어, 물리적으로 접촉함).
몰딩 재료(143)는 에폭시 수지, 몰딩 언더필(molded underfill) 등과 같은 임의의 적합한 재료를 포함할 수 있다. 몰딩 재료(143)를 형성하기 위한 적합한 방법들은 압축 몰딩, 이송 몰딩, 액체 인캡슐란트 몰딩(liquid encapsulent molding) 등을 포함할 수 있다. 몰딩 재료(143)가 형성된 후, CMP와 같은 평탄화 프로세스가 수행되어 몰딩 재료(143)의 평평한 상위 표면을 달성할 수 있다. 평탄화 프로세스 후에, 도전성 필라들(141), 도전성 필라들(131) 및 다이 커넥터들(55)이 몰딩 재료(143)의 상위 표면에서 노출된다. 도전성 필라들(141)은 몰딩 재료(143)로 둘러싸인 후에 비아들이 된다.
다음으로, 도 15에서, 재배선 구조체(148)가 몰딩 재료(143) 위에 형성되고 최상부 다이들(50)의 도전성 필라들(141), 도전성 필라들(131) 및 다이 커넥터들(55)에 전기적으로 커플링된다. 재배선 구조체(148)는 하나 이상의 유전체 층들(145)에 형성된 도전성 라인들(147) 및 비아들(149)의 하나 이상의 층들과 같은 도전성 피쳐들을 포함한다. 일부 실시예들에서, 하나 이상의 유전체 층들(145)은 폴리벤조옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 중합체로 형성된다. 하나 이상의 유전체 층들(145)은 스핀 코팅, 화학 기상 증착(CVD), 라미네이팅 등 또는 이들의 조합과 같은 임의의 허용 가능한 증착 프로세스에 의해 형성될 수 있다.
일부 실시예들에서, 재배선 구조체(148)의 도전성 피쳐들은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 적합한 도전성 재료들로 형성된 도전성 라인들(147) 및 비아들(149)을 포함한다. 도전성 피쳐들은, 예를 들어, 하부의 도전성 피쳐들을 노출하도록 유전체 층(145)에 개구를 형성하고, 유전체 층(145) 위에 및 개구에 시드 층을 형성하고, 시드 층 위에 설계된 패턴을 갖는 패터닝된 포토레지스트를 형성하고, 설계된 패턴에 그리고 시드 층 위에 도전성 재료를 도금(예를 들어, 전기 도금 또는 무전해 도금)하고, 포토레지스트 및 도전성 재료가 형성되지 않은 시드 층의 부분들을 제거함으로써 형성될 수 있다.
도 15에 예시된 바와 같이, 최상부 다이들(50)과 하부 다이들(100) 사이의 통신은 재배선 구조체(148)를 통과한다. 예를 들어, 하부 다이(100)로부터의 전기 신호는 최상부 다이(50)의 다이 커넥터(55)로 들어가기 전에, 도전성 필라(131)를 통해 재배선 구조체(148)로 이동한다.
여전히 도 15를 참조하면, 재배선 구조체(148)의 도전성 피쳐들에 전기적으로 커플링되는 패드들(161) 위에 외부 커넥터들(163)(도전성 범프들로서 또한 지칭될 수 있음)이 형성된다. 외부 커넥터들(163)은 솔더 볼들, 이를테면, BGA(Ball Grid Array) 볼들, C4(Controlled Collapse Chip Connector) 범프들, 마이크로-범프들일 수 있다. 일부 실시예들에서, 하나 이상의 IPD(Integrated Passive Device)들(167)은 마이크로 패드들(165)에 전기적으로 커플링되며, 이 마이크로 패드(165)는 재배선 구조체(148)의 도전성 피쳐들에 전기적으로 커플링된다. 도 15의 예에서, IPD 디바이스(167)의 커넥터들(168)은 예를 들어, 솔더 구역들에 의해 마이크로-패드들(165)에 본딩되고, 언더필 재료(162)는 IPD 디바이스(167)와 재배선 구조체(148) 사이의 간극을 충전할 수 있다. 발룬들, 커플러들, 스플리터들, 필터들 및 다이플렉서들과 같은 다양한 수동 디바이스들이 IPD 디바이스들에 통합할 수 있다. IPD 디바이스들은 더 작은 풋프린트, 비용 감소 및 성능 개선을 위해 종래의 이산 SMD(Surface Mount Device)들을 대체할 수 있다.
다음으로, 도 16에서, 도 15에 예시된 반도체 구조체가 뒤집히고, 외부 커넥터들(163)이 예를 들어 프레임(153)에 의해 지지되는 다이싱 테이프(151)에 부착된다. 다음으로, 캐리어(135)는 캐리어 분리 프로세스에서 제거된다. 캐리어(135)는 예로서 화학적 습식 에칭, 플라즈마 건식 에칭, 기계적 필 오프, CMP, 기계적 그라인딩, 열 베이크, 레이저 스캐닝 또는 습식 박리에 의해 분리될 수 있다. 일부 실시예들에서, 캐리어(135)는 유리 캐리어이고 유리 캐리어 상에 UV 광을 비춤으로써 분리된다. 캐리어 분리 후에, 도전성 필라들(141)을 노출하기 위해 후방 측 유전체 층(139)에 개구들(138)이 형성된다. 개구들(138)은 에칭 프로세스, 레이저 드릴링 프로세스 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 도 16에 예시된 반도체 구조체는 복수의 반도체 패키지들(510)을 포함한다. 후속 프로세싱에서, 도 16에 예시된 반도체 구조체는 다이싱 라인(154)을 따라 다이싱되어 복수의 개별 반도체 패키지들(510)(하부 패키지들로서 또한 지칭됨, 도 17 참조)을 형성한다.
다음으로, 도 17에서, 복수의 반도체 패키지들(520)(최상부 패키지들로서 또한 지칭됨)이 도 16에 예시된 반도체 구조체에 부착된다. 반도체 패키지들(520) 각각은, 반도체 패키지들(520)의 외부 커넥터들(274)의 위치들이 도전성 필라들(141)의 최상부 표면들의 위치들과 매칭되도록 대응하는 반도체 패키지들(510)과 정렬된다. 각각의 반도체 패키지(520)는 기판(271)에 부착된 하나 이상의 다이들(279)을 포함하고, 몰딩 화합물(277)이 다이(279)를 에워싼다. 기판(271)은 기판(271)의 상위 표면 및 하위 표면 상에 도전성 패드들(273, 275)을 각각 갖는다. 도전성 피쳐들(예를 들어, 금속 라인들, 비아들)이 기판(271)에 형성될 수 있고 도전성 패드들(273)을 도전성 패드들(275)에 전기적으로 커플링할 수 있다. 일부 실시예들에서, 반도체 패키지(520)를 부착하기 전에, 솔더 페이스트(136)는 예를 들어 솔더 프린팅 머신을 사용하여 도전성 필라들(141)의 노출된 최상부 표면들 상에 증착된다. 반도체 패키지들(520)이 반도체 패키지(510)에 부착된 후, 리플로우 프로세스가 수행되어 반도체 패키지(520)를 각각의 반도체 패키지(510)에 본딩할 수 있다. 언더필 재료(166)는 반도체 패키지(510)와 반도체 패키지(520) 사이의 간극을 충전하도록 형성될 수 있다.
다음으로, 다이싱 프로세스가 수행되어 PoP 구조체를 갖는 복수의 개별 반도체 패키지들(500)을 형성한다. 도 17은 하부 패키지(510)에 본딩된 최상부 패키지(520)를 포함하는 PoP 패키지(500)를 예시한다. 최상부 패키지(520)는 메모리 디바이스일 수 있고 복수의 메모리 다이들(예를 들어, 279)을 포함하고, 하부 패키지(510)는 로직 디바이스일 수 있고 SoIC(150)(도 11 참조)를 포함한다.
도 18은 일 실시예에 따른 반도체 패키지(510A)의 단면도를 예시한다. 반도체 패키지(510A)는 도 17의 반도체 패키지(510)와 유사하지만, 상이한 SoIC(150A)(점선 직사각형 참조)를 갖는다. SoIC(150A)는 도 11의 SoIC(150)와 유사하지만, 예를 들어, 퓨전 본딩 프로세스를 사용하여 백-투-페이스 본딩 구성에서 최상부 다이(50)에 부착된 제 3 다이(21)를 갖는다. 도 18에 예시된 바와 같이, SoIC(150A)는 제 3 다이(21)와 최상부 다이(50) 사이의 재배선 구조체(158), 재배선 구조체(158) 상의 그리고 제 3 다이(21) 주위의 유전체 재료(159) 및 도전성 필라들(132)을 더 포함한다. 도전성 필라들(132)은 유전체 층들(133/159)을 통해 재배선 구조체(158)를 통해 연장되고, 하부 다이(100)를 재배선 구조체(148)에 전기적으로 커플링한다. 재배선 구조체(158) 및 유전체 재료(159)는 각각, 재배선 구조체(148) 및 유전체 재료(133)와 동일하거나 유사한 형성 방법을 이용하여 형성될 수 있고, 이에 따라 세부사항은 반복하지 않는다.
일부 실시예들에서, 도전성 필라들(132)은 예를 들어, 다마신 또는 듀얼-다마신 프로세스를 사용하여 유전체 재료(159) 및 유전체 재료(133)가 형성된 후, 단일 프로세스 단계에서 형성된다. 도 18의 예에서, 하부 다이(100)는 도전성 필라들(131) 및 재배선 구조체(158)를 통해 최상부 다이(50)와 통신하고; 하부 다이(50)는 도전성 필라들(132) 및 재배선 구조체(148)를 통해 다이(21)와 통신한다.
도 19a 및 도 19b는 일 실시예에 따른 반도체 구조체(510B)의 단면도들을 예시한다. 반도체 패키지(510B)는 도 17의 반도체 패키지(510)와 유사하지만, 상이한 SoIC(150B)(점선 직사각형 참조)를 갖는다. 도 19a는 도 19b의 단면 A-A를 따른 반도체 구조체(510B)의 단면도이다.
SoIC(150B)는 도 11의 SoIC(150)와 유사하지만, 하부 다이(100)에 부착된 하나 초과의 최상부 다이들(50)을 갖는다. 도 19a는 비-제한적인 예로서 하부 다이(100)에 부착된 4개의 최상부 다이들(50)을 예시한다. 4개 보다 많거나 적은 최상부 다이들(50)이 하부 다이(100)에 부착될 수 있고, 이들 및 다른 변동들은 본 개시내용의 범위 내에 완전히 포함되도록 의도된다. 도 19a 및 도 19b는 추가로, 최상부 다이(50) 주위에 그리고 최상부 다이들(50) 사이에 형성된 도전성 필라들(131)을 예시한다.
도 20a 및 도 20b는 일 실시예에 따른 반도체 구조체(510C)의 단면도들을 예시한다. 반도체 패키지(510C)는 도 19a 및 도 19b의 반도체 구조체(510B)와 유사하지만, 상이한 SoIC(150C)(점선 직사각형 참조)를 갖는다. 도 20a는 도 20b의 단면 B-B를 따른 반도체 구조체(510C)의 단면도이다.
SoIC(150C)는 도 19a 및 도 18b의 SoIC(150B)와 유사하지만, 최상부 다이들(50) 사이에 배치된 도전성 필라들(131)이 없다. 즉, 도전성 필라들(131)은 도 20a 및 도 20b의 실시예에서 최상부 다이(50) 주위에만 배치된다.
도 21 내지 도 27은 일 실시예에 따라, 다양한 제조 스테이지들의 SoIC(System on Integrated Chip)들(150D)의 단면도들을 예시한다. 특히, 도 21 내지 도 27은 다이 커넥터들(55) 및 도전성 필라들(131)이 동일한 프로세싱 단계에서 형성되는, SoIC를 형성하기 위한 방법을 예시한다.
도 21을 참조하면, 디바이스 구역들(40), 제 1 패시베이션 층(도시되지 않음), 및 도전성 패드들(예를 들어, 알루미늄 패드, 도시되지 않음)을 갖는 기판(51)(예를 들어, 최상부 웨이퍼)이 형성된다. 기판(51)은 복수의 최상부 다이들(50)을 포함한다. 이 프로세싱 스테이지에서, 제 2 패시베이션 층(52) 및 다이 커넥터(55)(도 1 참조)는 형성되지 않는다는 것에 주의한다. 기판(51)에서 알려진 양호한 다이들을 식별하기 위해 도전성 패드들을 통해 회로 프로빙 프로세스가 수행된다. 간략화를 위해, 디바이스 구역들(40)은 후속 도면들에 예시되지 않을 수도 있다.
다음으로, 도 22에서, 기판(51)의 전방 측은, 예를 들어 DAF와 같은 접착 층(56)을 사용하여 캐리어(57)에 부착된다. 다음으로, 도 23에서, 예를 들어 약 1㎛ 내지 약 100㎛, 이를테면, 약 40㎛로 기판(51)의 두께를 감소시키기 위해 기판(51)의 후방 측에서 박형화 프로세스가 수행된다. 박형화 프로세스는 예들로서, 그라인딩 프로세스 및/또는 CMP 프로세스를 사용하여 수행될 수 있다.
박형화 프로세스 후에, 실리콘 질화물 층과 같은 임의의 질화물 층(59)이 기판(51)의 후방 측 상에 형성된다. 위에서 논의된 바와 같이, 질화물 층(59)은 후속 퓨전 본딩 프로세스에서 최상부 다이(50)와 하부 다이(100') 사이에 더 강한 본딩을 형성하는 데 사용될 수 있다. 일부 실시예들에서, 질화물 층(59)은 생략된다.
다음으로, 기판(51)은 프레임(63)에 의해 지지되는 다이싱 테이프(61)에 부착된다. 캐리어(57)가 분리되고, 세정 프로세스(예를 들어, DAF 세정 프로세스)가 수행되어 접착 층(56)의 잔류물들을 제거한다. 그 후, 기판(51)은 다이싱되어 복수의 최상부 다이들(50)을 형성한다.
다음으로, 도 25에서, 최상부 다이(50)의 후방 측들(예를 들어, 알려진 양호한 최상부 다이들(50))은 백-투-페이스 본딩 구성에서 퓨전 본딩 프로세스를 통해 하부 웨이퍼(100')의 전방 측에 본딩된다. 일부 실시예들에서, 최상부 다이들(50)은 본딩 패드들(107)을 갖지 않은 하부 웨이퍼(100')의 최상위 유전체 층의 구역들에 본딩된다.
일부 실시예들에서, 최상부 다이들(50)이 하부 웨이퍼(100')에 본딩되기 전에, 하부 웨이퍼(100')는 예를 들어, 도 4 내지 도 7에 예시된 프로세싱에 따라, 일회용 프로빙 패드들을 사용하여 테스트된다. 테스트 후 하부 웨이퍼(100')의 구조체는 도 7, 도 8 또는 도 9에 예시된 것들과 동일하거나 유사할 수 있다.
다음으로, 도 26에서, 최상부 다이들(50) 상에 도전성 필라들(55)이 형성되고, 본딩 패드들(107) 상에 도전성 필라들(131)이 형성된다. 도전성 필라들(55)은 최상부 다이들(50)의 도전성 패드들에 전기적으로 커플링되고 다이 커넥터들로서 기능한다. 일부 실시예들에서, 도전성 필라들(131) 및 도전성 필라들(55)은 도 10의 도전성 필라들(131)에 대해 위에서 설명된 것들과 유사한 방법들을 사용하여 동일한 프로세싱 단계에서 형성되며, 이에 따라 세부사항들은 반복되지 않는다.
다음으로, 도 27에서, 폴리이미드, 저온 폴리이미드, PBO 등과 같은 중합체일 수 있는 유전체 재료(133)는 하부 웨이퍼(100') 위에 그리고 최상부 다이들(50) 주위에 그리고 도전성 필라들(131/55) 주위에 형성된다. 유전체 재료(133)를 평탄화하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 다음으로, 하부 웨이퍼(100')를 싱귤레이팅하고 복수의 SoIC들(150D)을 형성하기 위해 다이싱 프로세싱이 수행되며, 여기서 각각의 SoIC(150D)는 하부 다이(100)에 본딩된 최상부 다이(50)를 포함한다. 도 27에 예시된 바와 같이, 유전체 재료(133)는 하부 다이(100)와 측방향으로 공통 경계를 갖는다.
도 28 내지 도 33은 일 실시예에 따라, 다양한 제조 스테이지들의 SoIC(System on Integrated Chip)들(150E)의 단면도들을 예시한다. 특히, 도 28 내지 도 33은 접착 막(54)이 최상부 다이(50)를 하부 다이(100)에 본딩하는 데 사용되는, SoIC를 형성하기 위한 방법을 예시한다.
도 28을 참조하면, 디바이스 구역들(40), 제 1 패시베이션 층(도시되지 않음), 도전성 패드들(예를 들어, 알루미늄 패드, 도시되지 않음), 및 다이 커넥터들(55)을 갖는 기판(51)(예를 들어, 최상부 웨이퍼)이 형성된다. 기판(51)은 복수의 최상부 다이들(예를 들어, 최상부 다이들(50)을 포함한다. 기판(51)에서 알려진 양호한 다이들을 식별하기 위해 다이 커넥터들(55)을 통해 회로 프로빙 프로세스가 수행된다. 회로 프로빙 프로세스 후에, 제 2 패시베이션 층(52)이 기판(51) 위에 형성된다. 간략화를 위해, 디바이스 구역들(40)은 후속 도면들에 예시되지 않을 수도 있다.
다음으로, 도 29에서, 캐리어(57)는 접착 층(56)을 사용하여 제 2 패시베이션 층에 부착되고, 약 1㎛ 내지 약 100㎛, 이를테면, 약 40㎛의 값으로 기판(51)의 두께를 감소시키기 위해 기판(51)의 후방 측에서 박형화 프로세스가 수행된다.
다음으로, 도 30에서, 기판(51)이 다이싱 테이프(61)에 부착되고, 다이싱 프로세스가 수행되어 기판(51)을 싱귤레이팅하고 복수의 최상부 다이들(50)을 형성한다.
다음으로, 도 31에서, 예를 들어 도 4 내지 도 7에 예시된 프로세싱에 따라, 일회용 프로빙 패드들을 사용하여 하부 웨이퍼(100')가 테스트된다. 테스트 후 하부 웨이퍼(100')의 구조체는 도 7, 도 8 또는 도 9에 예시된 것들과 동일하거나 유사할 수 있다. 다음에, 도 10에서 상술된 것과 동일하거나 유사한 프로세싱을 이용하여, 하부 웨이퍼(100')의 본딩 패드들(107) 상에서 도전성 필라들(131)이 형성된다.
다음으로, 도 32에서, 도 30에 형성된 최상부 다이들(50)(예를 들어, 알려진 양호한 최상부 다이들(50))은 DAF와 같은 접착 막들(54)을 사용하여 하부 웨이퍼(100')의 전방 측에 부착된다. 일부 실시예들에서, 최상부 다이들(50)은 본딩 패드들(107)을 갖지 않은 하부 웨이퍼(100')의 최상위 유전체 층의 영역들에 부착된다.
다음으로, 도 33에서, 폴리이미드, 저온 폴리이미드, 또는 몰딩 재료 등일 수 있는 유전체 재료(133)가 하부 웨이퍼(100') 상에 형성된다. 유전체 재료는 최상부 다이들(50) 및 도전성 필라들(131)을 둘러싼다. 유전체 재료(133)가 형성된 후에, 다이싱 프로세스가 수행되어 하부 웨이퍼(100')를 싱귤레이팅하고 복수의 SoIC들(150E)을 형성한다.
도 34 내지 도 36, 도 37a, 도 37b 및 도 38 내지 도 42는 일 실시예에 따른 다양한 제조 스테이지들에서 반도체 구조체(220)(도 41 및 도 42 참조)의 단면도들을 예시한다. 반도체 구조체(220)는 기판(201)에 부착된 CoW(Chip-On-Wafer) 구조체(190)(도 40 참조)를 포함하는 CoWoS(Chip-On-Wafer-On-Substrate) 구조체를 가지며, 이들의 세부사항들은 아래에서 설명된다.
도 34를 참조하면, 복수의 최상부 다이들(50)은 퓨전 본딩 프로세스를 사용하여 백-투-페이스 본딩 구성에서 하부 웨이퍼(100')에 본딩된다. 퓨전 본딩 프로세스 및 백-투-페이스 본딩 구성은 위에서 논의되었고, 이에 따라 세부사항들은 반복되지 않을 수 있다. 최상부 다이들(50)은 도 1 내지 도 3에 예시된 것과 동일하거나 유사한 프로세싱에 따라 형성될 수 있다. 하부 웨이퍼(100')는 도 10의 하부 웨이퍼(100')와 동일하거나 유사할 수 있다. 일부 실시예들에서, 최상부 다이들(50)이 하부 웨이퍼(100')에 본딩되기 전에, 하부 웨이퍼(100')는 예를 들어, 도 4 내지 도 7에 예시된 것과 동일하거나 유사한 프로세싱에 따라, 일회용 프로빙 패드들을 사용하여 테스트된다.
일부 실시예들에서, 최상부 다이(50)가 하부 웨이퍼(100')에 본딩된 후에, 유전체 재료(134)는 최상부 다이(50) 주위에서 하부 웨이퍼(100') 상에 형성된다. 예시된 실시예에서, 유전체 재료(134)는 실리콘 산화물과 같은 산화물이고, PCV, CVD 등과 같은 적합한 형성 방법에 의해 형성된다. 유전체 재료(134)로서 산화물의 사용은 미세 피치(한 피치(예를 들어, 약 5㎛ 내지 약 30㎛ 사이의 피치)를 갖는 도전성 필라들(131)(아래에서 논의됨)이 후속적으로 형성될 수 있게 한다. 유전체 재료(134)의 예로서 산화물이 사용되었지만, 유전체 재료(134)는 중합체 또는 몰딩 재료와 같은 다른 적합한 재료들로 형성될 수 있다. 중합체 또는 몰딩 재료가 유전체 재료(134)로서 사용되는 실시예들에서, 후속적으로 형성된 도전성 필라들(131) 사이의 피치는 더 클 수 있는데, 이를테면, 약 50㎛ 내지 약 100㎛일 수 있다.
다음으로, 예를 들어, 포토리소그래피 및 에칭 기술들(예를 들어, 건식 에칭)을 사용하여 유전체 재료(134)에 개구들이 형성된다. 개구들은 유전체 재료(134)를 통해 연장되고 하부의 본딩 패드들(107)을 노출한다. 다음으로, 구리와 같은 도전성 재료가 개구들을 충전하도록 개구들에 형성되고, 그리하여 도전성 필라들(131)(비아들로서 또한 지칭될 수 있음)을 형성한다. 도전성 재료는 예로서 도금 프로세스(예를 들어, 전기 도금 또는 무전해 도금)에 의해 형성될 수 있지만, 다른 적합한 방법이 또한 사용될 수 있다.
도전성 필라들(131)이 형성된 후에, CMP와 같은 평탄화 프로세스가 수행되어 유전체 재료(134의 평평한 상위 표면을 달성할 수 있다. 평탄화 프로세스 후에, 도전성 필라들(131)의 상위 표면들과 최상부 다이들(50)의 다이 커넥터들(55)의 상위 표면들이 유전체 재료(134)의 상위 표면에 노출된다. 일부 실시예들에서, 평탄화 프로세스 후의 최상부 다이들(50) 및/또는 도전성 필라들(131)의 높이(H4)는 약 10㎛ 내지 약 100㎛, 이를테면, 약 30㎛이다. 도전성 필라들(131)의 폭은 약 10㎛ 내지 약 50㎛, 이를테면, 약 30㎛일 수 있고, 인접한 도전성 필라들(131) 사이의 피치는 약 20㎛ 내지 약 100㎛, 이를테면, 약 70㎛일 수 있다.
다음으로, 도 35에 예시된 바와 같이, 재배선 구조체(148)가 유전체 재료(134) 위에 형성되고 도전성 필라들(131) 및 최상부 다이들(50)에 전기적으로 커플링된다. 재배선 구조체(148)는 복수의 유전체 층들(145), 및 유전체 층들(145)에 형성된 도전성 피쳐들(예를 들어, 도전성 라인들(147) 및 비아들(149))을 포함한다. 마이크로-범프들과 같은 외부 커넥터들(144)이 재배선 구조체(148) 위에 형성되고 재배선 구조체(148)의 도전성 피쳐들에 전기적으로 커플링된다. 도 35의 재배선 구조체(148)의 형성은 도 15의 재배선 구조체(148)의 것과 유사하거나 동일할 수 있으며, 이에 따라 세부사항들은 여기서 반복되지 않는다. 다음으로, 다이싱 프로세스가 수행되어 하부 웨이퍼(100')를 싱귤레이팅하고 복수의 SoIC들(150F)을 형성한다. 도 35는 다이싱 프로세스 후에 형성된 SoIC(150F)를 예시한다. 도 35의 예에서, 재배선 구조체(148) 및 유전체 재료(134)는 하부 다이(100)와 측방향으로 공통 경계를 갖는다.
일부 실시예들에서, 도 35의 재배선 구조체(148)의 유전체 층들(145)을 형성하는 데 사용되는 재료는 재배선 구조체(148)의 라인 간격(예를 들어, 인접한 도전성 라인들 사이의 간격)에 관해 상이한 설계 타겟들을 수용하도록 조정된다. 예를 들어, 0.8㎛ 이하의 라인 간격을 달성하기 위해, 산화물(예를 들어, 실리콘 산화물, USG(un-doped silicate glass) 등)이 유전체 층(145)을 형성하는 데 사용될 수 있다. 10㎛ 이상의 라인 간격을 달성하기 위해, 중합체(예를 들어, 폴리이미드, LPTI 등)가 유전체 층(145)을 형성하는 데 사용될 수 있다.
일부 실시예들에서, 유전체 층(145)을 형성하기 위해 산화물이 사용될 때, 다마신 프로세스의 것들과 유사한 프로세싱 단계들이 도전성 피쳐들(예를 들어, 라인들)을 형성하고 0.8㎛ 이하의 미세 라인 간격을 달성하는 데 사용될 수 있다. 예를 들어, 산화물이 예를 들어 CVD에 의해 형성된 후에, 패터닝된 포토레지스트(예를 들어, 고 분해능을 갖는 고품질 포토레지스트)가 산화물 위에 형성된다. 다음으로, 산화물에 개구를 형성하기 위해 에칭 마스크로서 패터닝된 포토레지스트를 사용하는 건식 에칭 프로세스가 수행된다. 다음으로, 패터닝된 포토레지스트가 (예를 들어, 애싱 또는 박리에 의해) 제거되고, 배리어 층/시드 층이 산화물의 개구들에 형성된다. 다음으로, 전기-화학 도금과 같은 도금 프로세스가 도전성 재료(예를 들어, 구리)로 개구를 충전하기 위해 수행되고, 그 후 개구들 외부의 도전성 재료의 부분들을 제거하기 위해 CMP가 수행된다. 그리하여, 개구들 내의 도전성 재료의 잔여 부분들은 도전성 피쳐들을 형성한다.
일부 실시예들에서, 중합체가 유전체 층들(145)을 형성하는 데 사용될 때, 재배선 구조체(148)의 도전성 피쳐들(예를 들어, 라인들, 비아들)은 중합체의 물리적 성질들(예를 들어, 산화물에 비해 더 부드러움)로 인해 도 15를 참조하여 위에서 논의된 동일하거나 유사한 프로세싱 단계들에 따라 형성될 수 있다. 중합체 층 위에 형성된 포토레지스트는 또한 더 낮은 품질 및 더 낮은 해상도를 가질 수 있다. 결과적으로, 중합체가 재배선 구조체(148)의 유전체 층들(145)로서 사용될 때, 라인 간격은 더 크다(예를 들어, 10㎛ 이상).
다음으로, 도 36에서, 복수의 SoIC들(150F)은 인터포저(170)의 상위 표면의 외부 커넥터들(174)(예를 들어, 마이크로-범프들, 도 37a 참조)에 SoIC들(150F)의 외부 커넥터들(144)(도 35 참조)을 본딩함으로써 인터포저(170)에 부착된다. 언더필 재료(169)는 SoIC들(150F)이 인터포저(170)에 부착된 후에 SoIC들(150F)과 인터포저(170) 사이에 형성될 수 있다.
도 37a는 더 많은 세부사항들과 함께 도 36의 인터포저(170)의 단면도를 예시한다. 도 37b는 인터포저(170)의 일부의 확대도이다. 도 37a를 참조하면, 인터포저(170)는 기판(171), 기판(171) 내의 TSV(through-substrate via)들(172), 재배선 구조체(173) 및 외부 커넥터들(174)을 포함한다.
도 37b를 참조하면, 기판(171)은 예를 들어, 도핑되거나 도핑되지 않은 실리콘 기판, 또는 SOI(silicon-on-insulator) 기판의 활성 층일 수 있다. 그러나, 기판(171)은 대안적으로, 유리 기판, 세라믹 기판, 중합체 기판, 또는 적합한 보호 및/또는 상호연결 기능성을 제공할 수 있는 임의의 다른 기판일 수 있다. 대안적으로, 이들 및 임의의 다른 적합한 재료가 기판(171)을 위해 사용될 수 있다.
일부 실시예들에서, 기판(171)은 저항기들, 커패시터들, 신호 분배 회로, 이들의 조합들 등과 같은 전기 컴포넌트들을 포함할 수 있다. 이러한 전기 컴포넌트들은 능동, 수동 또는 이들의 조합일 수 있다. 다른 실시예들에서, 기판(171)은 내부에 능동 및 수동 전기 컴포넌트 둘 모두가 없다. 모든 그러한 조합들은 전적으로 실시예들의 범위 내에 포함되도록 의도된다.
TSV(172)는 기판(171)에 개구들을 형성하고 도전성 재료(들)로 개구들을 충전함으로써 형성될 수 있다. 예시된 실시예에서, 개구는 기판(171)을 통해 연장됨 없이 기판(171) 내로 연장된다. TSV(172)를 위한 개구들은 라이너(172L)로 라이닝되고 도전성 재료(175)로 충전될 수 있다. 일 실시예에서, 라이너(172L)는 화학 기상 증착, 산화, 물리 기상 증착, 원자 층 증착 등과 같은 프로세스에 의해 형성된 유전체 재료, 이를테면, 실리콘 질화물, 실리콘 산화물, 유전체 중합체, 이들의 조합들이다.
일부 실시예들에서, 도전성 재료(175)는 구리를 포함할 수 있지만, 알루미늄, 텅스텐, 합금들, 도핑된 폴리실리콘, 이들의 조합들 등과 같은 다른 적합한 재료들이 대안적으로 이용될 수 있다. 도전성 재료(175)는 시드 층을 증착한 후 구리를 시드 층 상에 전기도금하여 TSV(172)를 위한 개구들을 충전 및 오버필(overfilling)함으로써 형성될 수 있다. 다음으로 TSV(172)를 위한 개구들 외부에 배치된 도전성 재료(175)의 초과 부분을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다.
예시된 실시예에서, 평탄화 프로세스 후에, 기판(171)의 상위 표면을 따라 남아있는 라이너(172L)는 약 0.7㎛ 내지 약 0.8㎛, 이를테면, 0.75㎛의 두께를 갖고, 개구들의 측벽을 따른 라이너(172L)는 예를 들어, 약 1㎛의 더 두꺼운 두께를 갖는다. TSV(172)는 초기에 형성된 후에, 도 37b에 예시된 바와 같이 기판(171)을 통해 연장되지 않는다. 일 실시예에서, TSV(172)의 폭은 약 5㎛ 내지 약 20㎛이고, TSV(172)의 높이(H5)는 약 50㎛ 내지 약 150㎛이다.
다음으로, 재배선 구조체(173)가 기판(171) 위에 형성되고 TSV들(172)에 전기적으로 커플링된다. 재배선 구조체(173)는 도 15의 재배선 구조체(148)와 동일하거나 유사한 방법을 사용하여 형성될 수 있고, 이에 따라 세부사항들은 반복되지 않을 수 있다. 도 38b의 예에서, 재배선 구조체(173)는 유전체 층들(176/177/178), 및 도전성 라인들(179L) 및 비아(179V)와 같은 도전성 피쳐들을 포함한다. 일 실시예에서, 유전체 층들(176)은 실리콘 질화물(예를 들어, SiN)로 형성되고, 유전체 층들(177)은 실리콘 탄화물(예를 들어, SiC)로 형성되고, 유전체 층들(178)은 USG로 형성된다.
다음으로, 유전체 층(181)(예를 들어, 산화물 층)이 재배선 구조체(173) 위에 형성되고, 비아들(188)이 유전체 층(181)에 형성되고 재배선 구조체(173)의 도전성 피쳐들에 전기적으로 커플링된다. 다음으로, 도전성 패드들(189)(예를 들어, 알루미늄 패드들)이 유전체 층(181) 위에 형성되고 비아들(188)에 전기적으로 커플링된다. 제 1 패시베이션 층(183)(예를 들어, 산화물 층)은 유전체 층(181) 위에 형성되고 도전성 패드들(189)의 주변 부분을 커버한다. 제 2 패시베이션 층(185)(예를 들어, SiN 층)이 제 1 패시베이션 층(183) 위에 형성된다. 제 2 패시베이션 층(185)을 통해 연장되고 각각의 도전성 패드들(189)에 전기적으로 커플링되는, 도전성 범프(174A)(예를 들어, 마이크로-범프들, 구리 필라들) 및 솔더 캡들(174B)을 포함할 수 있는 외부 커넥터들(174)이 형성된다. UBM(under-bump-metallurgy) 구조체들(182)은 외부 커넥터들(174)과 도전성 패드들(189) 사이에 형성될 수 있다.
다음으로, 도 38을 참조하면, 몰딩 재료(191)가 인터포저(170) 위에 그리고 SoIC들(150F) 주위에 형성된다. 증착된 몰딩 재료(191)의 초과 부분들을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한 SoIC들(150F)의 후방 측들을 노출할 수 있다. 몰딩 재료(191)는 재배선 구조체(148)(도 35 참조)의 측벽들, 유전체 재료(134)의 측벽들(도 35 참조) 및 SoIC(150F)의 하부 다이(100)의 측벽들과 물리적으로 접촉한다.
다음으로, 도 39에서, 캐리어(193)가 몰딩 재료(191)에 부착되고, 예를 들어, 기판(171)의 두께를 감소시키기 위해 후방 측 그라인딩(backside grinding)을 통해 박형화 프로세스가 수행된다. 후방 측 박형화 프로세스 후에, TSV들(172)은 기판(171)의 표면(171B)에서 노출된다. 다음으로, C4 범프와 같은 도전성 범프들(195)이 TSV들(172)의 노출된 단부 표면들 상에 형성된다.
다음으로, 도 40에서, 도 39의 반도체 구조체는 프레임(194)에 의해 지지되는 테이프(192)에 부착되고, 다이싱 프로세스가 수행되어 인터포저(170)를 싱귤레이팅하고 복수의 CoW(Chip-On-Wafer) 구조체들(190)을 형성하며, 여기서 CoW 구조체들(190) 각각은 인터포저에 본딩된 하나 이상의 SoIC들(150F)을 포함한다.
다음으로, 도 41에서, 도 40의 CoW 구조체(190)는, 예를 들어 CoW 구조체(190)의 도전성 범프들(195)을 기판(201)의 상위 표면 상의 도전성 패드들(203)에 본딩하고 그리하여 CoWoS(Chip-On-Wafer-On-Substrate) 구조체(220)를 형성함으로써 기판(201)에 본딩된다. 언더필 재료(204)는 CoW 구조체(190)와 기판(201) 사이의 간극에 형성될 수 있다.
일부 실시예들에서, 기판(201)은 다중-층 회로 보드(예를 들어, 인쇄 회로 보드(PCB))이다. 일부 실시예들에서, 기판(201)은 비스말레이미드 트리아진(BT) 수지, FR-4(내화성인 에폭시 수지 바인더로 직조된 섬유 유리 직물로 구성된 복합 재료), 세라믹, 유리, 플라스틱, 테이프, 막 또는 다른 지지 재료들을 포함한다. 기판(201)은 기판(201)에/그 상에 형성된 도전성 피쳐들(예를 들어, 도전성 라인들 및 비아들)을 포함할 수 있다. 도 41에 예시된 바와 같이, 기판(201)은 기판(201)의 상위 표면 및 하위 표면 상에 형성된 도전성 패드들(203)을 가지며, 이 도전성 패드들(203)은 기판(201)의 도전성 피쳐들에 전기적으로 커플링된다.
다음으로, 도 42에서, 리드(211)는 예를 들어 접착제를 사용하여 기판(201)의 상위 표면에 부착된다. 리드들(211)은 CoWoS 구조체(220)를 에워싸는 측벽 부분(211S) 및 CoWoS 구조체(220) 위의 최상부 부분(211T)을 포함할 수 있다. 리드(211)는 양호한 열전도율을 갖는 재료(예를 들어, 금속)로 형성될 수 있고, 열 소산 디바이스로서 기능할 수 있다. 리드(211)는 또한 CoWoS 구조체(220)의 보호를 제공한다. 도 42는 추가로, 리드(211)의 최상부 부분(211T)과 CoW 구조체(190) 사이의 TIM(Thermal Interface Material)(213)를 예시한다. TIM(213)은 베이스 재료로서 중합체, 수지 또는 에폭시, 및 그의 열 전도율을 개선하기 위한 충전재를 포함할 수 있다. 충전재는 알루미늄 산화물, 마그네슘 산화물, 알루미늄 질화물, 붕소 질화물, 및 다이아몬드 분말과 같은 유전체 충전재를 포함할 수 있다. 충전재는 또한 은, 구리, 알루미늄 등과 같은 금속 충전재일 수 있다.
도 43 내지 도 46, 도 47a, 도 47b, 도 48, 도 49 및 도 50a 내지 도 50c는 SoIC(System on Integrated Chip)들의 다양한 실시예들의 단면도들을 예시한다. 도 43 내지 도 46, 도 47a, 도 47b, 도 48, 도 49 및 도 50a 내지 도 50c에 예시된 SoIC들은 CoWoS 구조체(220) 및 반도체 패키지(510)와 같은 다양한 반도체 구조체들을 형성하는 데 사용될 수 있다.
도 43은 다이(301)의 전방 측에 상호연결 구조체(310)를 갖는 다이(301) 및 후방 측이 상호연결 구조체(310)에 부착되어 있는 다이(302)를 포함하는 SoIC(150G)의 단면도를 예시한다. 예를 들어, 다이(302)는 퓨전 본딩 프로세스를 사용하여, 다이(302)의 재료(예를 들어, 실리콘)와 상호연결 구조체(310)의 최상위 유전체 층의 재료(예를 들어, 산화물) 사이에 형성된 실리콘-산화물 본드들에 의해 본딩될 수 있다. 상호연결 구조체(310)는 도 7, 도 8 또는 도 9에 예시된 상호연결 구조체(105)와 동일하거나 유사할 수 있고, 도전성 피쳐들, 이를테면, 복수의 유전체 층들(311)에 형성된 도전성 라인들(315), 비아들(313) 및 본딩 패드들(317)을 포함한다.
SoIC(150G)는 다이(302) 주위의 유전체 층(321), 및 유전체 층(321)에 매립된 도전성 필라들(323)을 더 포함한다. 유전체 층(321)은 산화물(예컨대, 실리콘 산화물), 폴리이미드(polyimide) 또는 LTPI와 같은 중합체 또는 몰딩 재료 등과 같은 적합한 재료로 형성될 수 있다. 도전성 필라들(323)은 유전체 층(321)을 통해 연장되고, 예를 들어 약 10㎛ 내지 약 200㎛의 높이를 가질 수 있다.
도 43은 도 15에 예시된 재배선 구조체(148)와 동일하거나 유사한 재배선 구조체(331)를 추가로 예시한다. 마이크로 범프들, C4 범프들, BGA들 등과 같은 도전성 범프들(335)은 재배선 구조체(331) 위에 형성되고 이에 전기적으로 커플링된다. 도 43의 예에서, 다이(301) 및 다이(302)는 재배선 구조체(331) 및 도전성 필라들(323)을 통해 통신한다.
도 44는 도 43의 SoIC(150G)와 유사한 SoIC(150H)의 단면도를 예시한다. 그러나, 도 44의 다이(302)는 DAF와 같은 접착 막(318)을 통해 다이(301)에 본딩된다.
도 45는 도 43의 SoIC(150G)와 유사하지만 부가적인 수직 적층의 레벨을 갖는 SoIC(150I)의 단면도를 예시한다. 특히, 재배선 구조체(331)가 유전체 층(321) 위에 형성된 후에, 백-투-페이스 본딩 구성을 사용하여 다이(303)가 재배선 구조체(331)에 (예를 들어, 퓨전 본딩 프로세스를 사용하여) 본딩되고, 유전체 층(321)과 동일하거나 유사할 수 있는 유전체 층(321A)이 재배선 구조체(331) 위에 형성된다. 유전체 층(321A)이 형성된 후에, 일 실시예에서, 예를 들어 듀얼-다마신 프로세스 또는 다마신 프로세스를 사용하여 단일 프로세싱 단계에서 유전체 층들(321/321A)을 통해 연장되는, 상부 부분(324U) 및 하부 부분(324L)을 포함할 수 있는 도전성 필라들(324)이 형성된다. 도 45의 예에서, 도전성 필라들(323)은 유전체 층(321)이 형성된 후에 그리고 재배선 구조체(331)가 형성되기 전에 형성된다는 것에 주의한다. 도전성 필라들(324)이 형성된 후에, 재배선 구조체(341)가 형성되고, 후속적으로 도전성 범프들(335)이 재배선 구조체(341) 위에 형성되고 이에 전기적으로 커플링된다.
도 46은 도 45의 SoIC(150I)와 유사하지만 부가적인 수직 적층의 레벨들을 갖는 SoIC(150J)의 단면도를 예시한다. 예를 들어, 도 45에 도시된 SoIC(150I)와 비교하여, 부가적인 다이들(예를 들어, 304 및 305) 및 부가적인 재배선 구조체들(예를 들어, 351 및 361)이 형성된다. 도 46에서, 도전성 필라들(324) 각각은 2개의 인접한 유전체 층들을 통해 연장되고, 단일 프로세싱 단계(예를 들어, 듀얼-다마신 프로세스)에서 형성될 수 있다는 것에 주의한다.
도 47a 및 47b는, 도 43의 SoIC(150G)와 유사하지만, 동일한 수직 레벨에서 서로 나란히 측방향으로 배치되는 하나 초과의 다이들(도 47a의 302, 303, 304 및 305 참조)을 갖는 SoIC(150K)의 단면도들을 예시한다. 도 47a는 도 47b의 단면 C-C를 따른 SoIC(150K)의 단면도를 도시한다. 도 47a 및 도 47b의 예에서, 4개의 다이들(302-305)은 (예를 들어, 퓨전 본딩 프로세스를 사용하여) 다이(301)의 전방 측에 본딩되며, 도전성 필라(323)들이 다이들(302-305) 주위에 형성된다. 도 47a의 다이들(302-305) 사이에 어떠한 도전성 필라들(323)도 예시되지 않지만, 다른 실시예들에서, 다이들(302-305) 사이에 도전성 필라들(323)이 형성될 수 있다.
도 48은, 도 47a 및 도 47b의 SoIC(150K)와 유사하지만 부가적인 수직 적층의 레벨을 갖는 SoIC(150L)의 단면도를 예시한다. 특히, 4개의 부가적인 다이들(306, 307, 308 및 309)이 (예를 들어, 퓨전 본딩 프로세스를 이용하여) 재배선 구조체(331)에 본딩된다. 다이들(308, 309)은 도 48의 단면에 있지 않고, 이에 따라 도 48에서 예시되지 않는다는 것에 주의한다. 또한, 유전체 층(321A), 재배선 구조체(341) 및 도전성 필라들(323)이 재배선 구조체(331) 위에 형성된다.
도 49는, 도 48의 SoIC(150L)와 유사하지만 (4개의 다이들(306-309) 대신) 재배선 구조체(331)에 본딩된 하나의 다이(306)를 갖는 SoIC(150M)의 단면도를 예시한다.
도 50a 및 도 50b는 도 46의 SoIC(150J)와 유사하지만 도 46의 도전성 필라들(323 및 324)을 미리 형성된 커넥터 칩들(325)로 대체한 SoIC(150N)의 단면도들을 예시한다. 도 50a는 도 50b의 단면 D-D을 따른 SoIC(150N)의 단면도이다.
도 50a 및 도 50b에 예시된 바와 같이, 미리 형성된 커넥터 칩들(325)은 유전체 층들(321 및 321A-321C)의 도전성 필라들을 대체한다. 예를 들어, 퓨전 본딩 프로세스를 사용하여, 예를 들어, 다이(302)가 다이(301)의 상호연결 구조체(310)에 본딩된 후에, 미리 형성된 커넥터 칩들(325)이 다이(302)와 나란히 상호연결 구조체(310)에 부착된다. 커넥터 칩들(325)은 미리 결정된 위치들에 부착되어서, 커넥터 칩들(325)의 비아들(329)(도전성 필라들로서 또한 지칭될 수 있음)이 상호연결 구조체(310)의 각각의 본딩 패드들(317)과 정렬되고 이에 접촉(예를 들어, 물리적 접촉)하게 한다.
커넥터 칩(325)의 단면도를 도시하는 도 50c를 참조한다. 미리 형성된 커넥터 칩들(325)은 기판(327)을 가지며, 비아들(329)이 기판(327)을 통해 연장된다. 기판(327)은 벌크 실리콘과 같은 벌크 재료일 수 있지만, 유리, 세라믹, 중합체 등과 같은 다른 벌크 재료가 또한 사용될 수 있다. 비아들(329)은 구리, 텅스텐, 알루미늄 등과 같은 도전성 재료로 형성된다. 일부 실시예들에서, 기판(327)은 트랜지스터들, 커패시터들 등과 같은 임의의 다른 능동 또는 수동 전기 컴포넌트들이 없다. 도 50a는 커넥터 칩들(325)의 평면도를 도시한다. 도 50a 및 도 50b에 예시된 각각의 커넥터 칩(325) 에서의 비아들(329)의 수 및 비아들(329)의 위치들은 비-제한적인 예이다. 다른 수들 및 다른 위치들이 또한 가능하며, 전적으로 본 개시내용의 범위 내에 포함되는 것으로 의도된다.
다시 도 50a 및 도 50b를 참조하면, 미리 형성된 커넥터 칩들(325)이 부착된 후, 유전체 층(321)이 다이(301) 상에 그리고 다이(302) 주위에 그리고 커넥터 칩들(325) 주위에 형성된다. CMP 프로세스는 유전체 층(321)을 평탄화하기 위해 수행될 수 있고, 그 후 재배선 구조체(331)가 유전체 층(321) 위에 형성된다. 유사한 프로세싱이 재배선 구조체(331) 위에 부가적인 층들을 형성하도록 반복되어 SoIC(150N)의 제조를 완료할 수 있다.
도 51은 일부 실시예들에서 반도체 구조체를 형성하기 위한 방법의 흐름도를 예시한다. 도 51에 도시된 실시예 방법은 단지, 다수의 가능한 실시예 방법들의 예일 뿐이란 것이 이해되어야 한다. 당업자는, 다수의 변동들, 변경들, 및 수정들을 인식할 것이다. 예를 들어, 도 51에 예시된 바와 같은 다양한 단계들이 추가, 제거, 대체, 재배열 및 반복될 수 있다.
도 51을 참조하면, 단계(1010)로서, 최상부 다이들의 후방 측들이 하부 웨이퍼의 전방 측에 부착되며, 이 하부 웨이퍼는 복수의 하부 다이들을 포함한다. 단계(1020)에서, 제 1 도전성 필라들이 최상부 다이들에 인접한 하부 웨이퍼의 전방 측 상에 형성된다. 단계(1030)에서, 제 1 유전체 재료가 최상부 다이들 주위에서 그리고 제 1 도전성 필라들 주위에서 하부 웨이퍼의 전방 측 상에 형성된다. 단계(1040)에서, 복수의 구조체들을 형성하도록 하부 웨이퍼가 다이싱되며, 복수의 구조체들 각각은 최상부 다이들 중 적어도 하나 및 하부 다이들 중 적어도 하나를 포함한다.
실시예들은 이점을 달성할 수 있다. 예를 들어, SoIC의 다이는 SoIC의 도전성 필라들 및 재배선 구조체(들)를 통해 서로 통신하고, 다이들을 통해 연장되는 TSV(through-substrate-via)들이 SoIC를 형성하는 데 필요하지 않으며, 이는 다이들의 제조를 단순화하고, 다이들의 제조 비용을 낮추며, 다양한 유형들의 다이들(예를 들어, 로직 다이들, 메모리 다이들)이 함께 통합되어 SoIC를 형성할 수 있게 한다. 다양한 실시예들에 의해 예시된 바와 같이, SoIC에 대한 유연한 구조체들은 SoIC에 대한 유연한 크기들 및 유연한 기능적 통합을 허용하여 고집적 밀도들을 달성한다. 형성된 SoIC들은 CoWoS 구조체를 갖는 패키지들, 플립-칩 패키지들 또는 InFO(Integrated Fan-Out) 패키지들과 같은 상이한 패키지 유형들에서 통합될 수 있다. 재배선 구조체에 산화물을 사용함으로써, 이전에 달성할 수 없었던, 재배선 구조체에 대해 도전성 라인 사이의 미세 피치(예를 들어, ≤ 0.8 μm 라인 간격)가 달성된다. 최상부 다이들의 후방 측 상에 질화물 층을 형성함으로써, 퓨전 본딩 프로세스에 대해 더 뛰어난 본딩 세기가 달성된다.
일 실시예에 따라, 반도체 구조체를 형성하는 방법은, 최상부 다이들의 후방 측들을 하부 웨이퍼의 전방 측에 부착하는 단계 - 하부 웨이퍼는 복수의 하부 다이들을 포함함 - ; 최상부 다이들에 인접한 하부 웨이퍼의 전방 측 상에 제 1 도전성 필라들을 형성하는 단계; 최상부 다이들 주위에서 그리고 제 1 도전성 필라들 주위에서 하부 웨이퍼의 전방 측 상에 제 1 유전체 재료를 형성하는 단계; 및 복수의 구조체들을 형성하도록 하부 웨이퍼를 다이싱하는 단계를 포함하고, 복수의 구조체들 각각은 최상부 다이들 중 적어도 하나 및 하부 다이들 중 적어도 하나를 포함한다. 일 실시예에서, 이 방법은 부착 전에, 하부 웨이퍼의 전방 측에 배치된 일회용 프로빙 패드(probing pad)들을 통해 하부 웨이퍼를 테스트하는 단계를 더 포함한다. 일 실시예에서, 이 방법은, 테스트 후에 그리고 부착 이전에, 하부 웨이퍼로부터 일회용 프로빙 패드들을 제거하는 단계; 일회용 프로빙 패드들을 제거한 후 하부 웨이퍼의 전방 측 위에 유전체 층을 형성하는 단계; 및 유전체 층을 통해 연장되고 하부 다이들에 전기적으로 커플링되는 본딩 패드들을 형성하는 단계를 더 포함하고, 제 1 도전성 필라들은 본딩 패드들 중 각각의 본딩 패드 위에 형성된다. 일 실시예에서, 최상부 다이들의 후방 측들은 퓨전 본딩 프로세스(fusion bonding process)를 통해 하부 웨이퍼의 전방 측에 부착된다. 일 실시예에서, 최상부 다이들의 후방 측들은 하부 웨이퍼와 물리적으로 접촉한다. 실시예에서, 이 방법은 최상부 다이들의 후방 측들을 하부 웨이퍼의 전방 측에 부착하기 전에 최상부 다이들의 후방 측들 상에 질화물 층을 형성하는 단계를 더 포함한다. 일 실시예에서, 최상부 다이들의 후방 측들을 하부 웨이퍼의 전방 측에 부착하는 단계는, 접착 막을 이용하여 최상부 다이들의 후방 측들을 하부 웨이퍼의 전방 측에 부착하는 단계를 포함한다. 일 실시예에서, 제 1 유전체 재료는 산화물이고, 제 1 도전성 필라들이 형성되기 이전에 하부 웨이퍼의 전방 측 상에 형성된다. 일 실시예에서, 제 1 도전성 필라들을 형성하는 단계는, 제 1 유전체 재료에 개구들을 형성하는 단계 - 개구들은 하부 웨이퍼의 전방 측의 도전성 피쳐들을 노출함 - ; 및 도전성 재료들로 개구들을 충전하는 단계를 포함한다. 일 실시예에서, 이 방법은 하부 웨이퍼를 다이싱하기 전에, 제 1 유전체 재료 상에 재배선 구조체를 형성하는 단계를 더 포함한다. 일 실시예에서, 이 방법은 하부 웨이퍼를 다이싱한 후에, 인터포저(interposer)의 제 1 측에 복수의 구조체들 중 하나 이상을 본딩하는 단계; 인터포저의 제 2 대향 측에 외부 커넥터들을 형성하는 단계; 및 인터포저의 외부 커넥터들을 기판에 본딩하는 단계를 더 포함한다. 일 실시예에서, 이 방법은 인터포저 주위에서 그리고 인터포저 위에서 기판에 리드(lid)를 부착하는 단계를 더 포함한다. 일 실시예에서, 이 방법은, 하부 웨이퍼를 다이싱한 후에, 캐리어에 복수의 구조체들을 부착하는 단계; 복수의 구조체들에 인접한 캐리어 상에 제 2 도전성 필라들을 형성하는 단계; 복수의 구조체들 주위에서 그리고 제 2 도전성 필라들 주위에서 캐리어 상에 몰딩 재료를 형성하는 단계; 및 몰딩 재료 위에 재배선 구조체를 형성하는 단계를 더 포함한다.
실시예에 따라, 반도체 구조체를 형성하는 방법은, 집적 회로 디바이스를 형성하는 단계; 집적 회로 디바이스의 커넥터들을 인터포저의 제 1 측에 부착하는 단계; 집적 회로 디바이스 주위에서 인터포저의 제 1 측 상에 몰딩 재료를 형성하는 단계; 및 인터포저의 제 2 측 상에 도전성 범프들을 형성하는 단계를 포함하고, 집적 회로 디바이스를 형성하는 단계는, 제 1 다이의 전방 측에 제 2 다이의 후방 측을 부착하는 단계 - 제 1 다이는 제 1 다이의 전방 측에 제 1 도전성 패드들을 갖고, 제 1 도전성 패드들은 제 2 다이의 경계들 외부에 배치됨 - ; 제 1 다이의 전방 측 상에 그리고 제 2 다이 주위에 유전체 재료를 형성하는 단계; 유전체 재료 내에 있고 제 1 다이의 제 1 도전성 패드들에 전기적으로 커플링되는 제 1 도전성 필라들을 형성하는 단계; 유전체 재료 상에 있고 제 2 다이 및 제 1 도전성 필라들에 전기적으로 커플링되는 재배선 구조체를 형성하는 단계; 및 재배선 구조체 위에 커넥터들을 형성하는 단계를 포함한다. 일 실시예에서, 이 방법은, 인터포저의 제 2 측 상의 도전성 범프들을 기판에 본딩하는 단계; 및 기판에 리드를 부착하는 단계를 더 포함하고, 집적 회로 디바이스 및 인터포저는 리드와 기판 사이의 밀폐된 공간에 배치된다. 일 실시예에서, 이 방법은, 몰딩 재료를 형성한 후, 그리고 도전성 범프들을 형성하기 전에, 캐리어에 인터포저 원위의 몰딩 재료의 제 1 측을 부착하는 단계; 및 인터포저의 두께를 감소시키도록 인터포저의 제 2 측을 그라인딩하는 단계를 더 포함하고, 그라인딩 후에, 인터포저에 매립된 관통 비아들의 제 1 단부 표면들이 노출되고, 도전성 범프들은 관통 비아들의 제 1 단부 표면들 상에 형성된다. 일 실시예에서, 제 2 다이의 후방 측을 제 1 다이의 전방 측에 부착하는 단계는, 제 2 다이의 후방 측 상에 질화물 층을 형성하는 단계; 및 질화물 층을 형성한 후, 제 2 다이의 후방 측 상의 질화물 층을 제 1 다이의 전방 측에 본딩하기 위한 퓨전 본딩 프로세스를 수행하는 단계를 포함한다.
일 실시예에 따라, 반도체 구조체는, 제 1 다이의 제 1 측에 제 1 도전성 패드들을 갖는 제 1 다이; 제 1 다이를 등지는 제 1 측 및 제 1 다이의 제 1 측에 부착되는 제 2 측을 갖는 제 2 다이 - 제 2 다이는 제 2 다이의 제 1 측에 제 2 도전성 패드들을 가짐 - ; 제 1 다이의 제 1 도전성 패드에 부착되고 제 2 다이에 인접한 제 1 도전성 필라; 제 1 다이의 제 1 측 상의 그리고 제 2 다이 주위의 그리고 제 1 도전성 필라 주위의 제 1 유전체 재료 - 제 1 유전체 재료는 제 1 다이와 공통 경계를 가짐 - ; 제 1 유전체 재료 상에 있고 제 1 도전성 필라 및 제 2 다이의 제 2 도전성 패드들에 전기적으로 커플링되는 재배선 구조체; 및 제 2 다이를 등진, 재배선 구조체의 제 1 측 상의 외부 커넥터들을 포함한다. 일 실시예에서, 반도체 구조체는, 제 1 다이, 제 2 다이 및 제 1 유전체 재료 주위의 몰딩 재료; 및 몰딩 재료 내에 있고 재배선 구조체에 전기적으로 커플링되는 제 2 도전성 필라를 더 포함한다. 일 실시예에서, 제 2 다이의 제 2 측은 제 1 다이의 제 1 측과 접촉한다.
1) 본 개시의 실시형태에 따른 반도체 구조체를 형성하는 방법은, 하부 웨이퍼 - 상기 하부 웨이퍼는 복수의 하부 다이들을 포함함 - 의 전방 측에 최상부 다이들의 후방 측들을 부착하는 단계; 상기 최상부 다이들에 인접한 상기 하부 웨이퍼의 전방 측 상에 제 1 도전성 필라들을 형성하는 단계; 상기 최상부 다이들 주위에서 그리고 상기 제 1 도전성 필라들 주위에서 상기 하부 웨이퍼의 전방 측 상에 제 1 유전체 재료를 형성하는 단계; 및 복수의 구조체들을 형성하도록 상기 하부 웨이퍼를 다이싱하는 단계를 포함하고, 상기 복수의 구조체들 각각은 상기 최상부 다이들 중 적어도 하나 및 상기 하부 다이들 중 적어도 하나를 포함한다.
2) 본 개시의 실시형태에 따른 반도체 구조체를 형성하는 방법은, 상기 부착 전에, 상기 하부 웨이퍼의 전방 측에 배치된 일회용 프로빙 패드(probing pad)들을 통해 상기 하부 웨이퍼를 테스트하는 단계를 더 포함한다.
3) 본 개시의 실시형태에 따른 반도체 구조체를 형성하는 방법은, 상기 테스트 후에 그리고 상기 부착 이전에, 상기 하부 웨이퍼로부터 상기 일회용 프로빙 패드들을 제거하는 단계; 상기 일회용 프로빙 패드들을 제거한 후 상기 하부 웨이퍼의 전방 측 위에 유전체 층을 형성하는 단계; 및 상기 유전체 층을 통해 연장되고 상기 하부 다이들에 전기적으로 커플링되는 본딩 패드들을 형성하는 단계를 더 포함하고, 상기 제 1 도전성 필라들은 상기 본딩 패드들 중 각각의 본딩 패드 위에 형성된다.
4) 본 개시의 실시형태에 따른 반도체 구조체를 형성하는 방법에 있어서, 상기 최상부 다이들의 후방 측들은 퓨전 본딩 프로세스(fusion bonding process)를 통해 상기 하부 웨이퍼의 전방 측에 부착된다.
5) 본 개시의 실시형태에 따른 반도체 구조체를 형성하는 방법에 있어서, 상기 최상부 다이들의 후방 측들은 상기 하부 웨이퍼와 물리적으로 접촉한다.
6) 본 개시의 실시형태에 따른 반도체 구조체를 형성하는 방법은, 상기 하부 웨이퍼의 전방 측에 최상부 다이들의 후방 측들을 부착하기 전에 상기 최상부 다이들의 후방 측들 상에 질화물 층을 형성하는 단계를 더 포함한다.
7) 본 개시의 실시형태에 따른 반도체 구조체를 형성하는 방법에 있어서, 상기 하부 웨이퍼의 전방 측에 최상부 다이들의 후방 측들을 부착하는 단계는, 접착 막을 사용하여 상기 하부 웨이퍼의 전방 측에 상기 최상부 다이들의 후방 측들을 부착하는 단계를 포함한다.
8) 본 개시의 실시형태에 따른 반도체 구조체를 형성하는 방법에 있어서, 상기 제 1 유전체 재료는, 산화물이고, 상기 제 1 도전성 필라들이 형성되기 이전에 상기 하부 웨이퍼의 전방 측 상에 형성된다.
9) 본 개시의 실시형태에 따른 반도체 구조체를 형성하는 방법에 있어서, 상기 제 1 도전성 필라들을 형성하는 단계는, 상기 제 1 유전체 재료에 개구들 - 상기 개구들은 상기 하부 웨이퍼의 전방 측에서 도전성 피쳐들을 노출시킴 - 을 형성하는 단계; 및 상기 도전성 재료들로 상기 개구들을 충전하는 단계를 포함한다.
10) 본 개시의 실시형태에 따른 반도체 구조체를 형성하는 방법은, 상기 하부 웨이퍼를 다이싱하기 전에, 상기 제 1 유전체 재료 상에 재배선 구조체를 형성하는 단계를 더 포함한다.
11) 본 개시의 실시형태에 따른 반도체 구조체를 형성하는 방법은, 상기 하부 웨이퍼를 다이싱한 후에, 인터포저(interposer)의 제 1 측에 상기 복수의 구조체들 중 하나 이상을 본딩하는 단계; 상기 인터포저의 제 2 대향 측(opposing side) 상에 외부 커넥터들을 형성하는 단계; 및 기판에 상기 인터포저의 외부 커넥터들을 본딩하는 단계를 더 포함한다.
12) 본 개시의 실시형태에 따른 반도체 구조체를 형성하는 방법은, 상기 인터포저 주위에서 그리고 상기 인터포저 위에서 상기 기판에 리드(lid)를 부착하는 단계를 더 포함한다.
13) 본 개시의 실시형태에 따른 반도체 구조체를 형성하는 방법은, 상기 하부 웨이퍼를 다이싱한 후에, 캐리어에 상기 복수의 구조체들을 부착하는 단계; 상기 복수의 구조체들에 인접한 상기 캐리어 상에 제 2 도전성 필라들을 형성하는 단계; 상기 복수의 구조체들 주위에서 그리고 상기 제 2 도전성 필라들 주위에서 상기 캐리어 상에 몰딩 재료를 형성하는 단계; 및 상기 몰딩 재료 위에 재배선 구조체를 형성하는 단계를 더 포함한다.
14) 본 개시의 다른 실시형태에 따른 반도체 구조체를 형성하는 방법은, 집적 회로 디바이스를 형성하는 단계 - 상기 집적 회로 디바이스를 형성하는 단계는, 제 1 다이의 전방 측에 제 2 다이의 후방 측을 부착하는 단계 - 상기 제 1 다이는 상기 제 1 다이의 전방 측에 제 1 도전성 패드들을 갖고, 상기 제 1 도전성 패드들은 상기 제 2 다이의 경계들 외부에 배치됨 - ; 상기 제 1 다이의 전방 측 상에 그리고 상기 제 2 다이 주위에 유전체 재료를 형성하는 단계; 상기 유전체 재료 내에 있고 상기 제 1 다이의 상기 제 1 도전성 패드들에 전기적으로 커플링되는 제 1 도전성 필라들을 형성하는 단계; 상기 유전체 재료 상에 있고 상기 제 2 다이 및 상기 제 1 도전성 필라들에 전기적으로 커플링되는 재배선 구조체를 형성하는 단계; 및 상기 재배선 구조체 위에 커넥터들을 형성하는 단계를 포함함 - ; 인터포저의 제 1 측에 상기 집적 회로 디바이스의 커넥터들을 부착하는 단계; 상기 집적 회로 디바이스 주위에서 상기 인터포저의 제 1 측 상에 몰딩 재료를 형성하는 단계; 및 상기 인터포저의 제 2 측 상에 도전성 범프들을 형성하는 단계를 포함한다.
15) 본 개시의 다른 실시형태에 따른 반도체 구조체를 형성하는 방법은, 기판에 상기 인터포저의 제 2 측 상의 도전성 범프들을 본딩하는 단계; 및 상기 기판에 리드를 부착하는 단계를 더 포함하고, 상기 집적 회로 디바이스 및 상기 인터포저는 상기 리드와 상기 기판 사이의 밀폐된 공간 내에 배치된다.
16) 본 개시의 다른 실시형태에 따른 반도체 구조체를 형성하는 방법은, 상기 몰딩 재료를 형성한 후, 그리고 상기 도전성 범프들을 형성하기 전에, 캐리어에 상기 인터포저 원위의(distal) 상기 몰딩 재료의 제 1 측을 부착하는 단계; 및 상기 인터포저의 두께를 감소시키도록 상기 인터포저의 제 2 측을 그라인딩하는 단계를 더 포함하고, 상기 그라인딩 후에, 상기 인터포저에 매립된 관통 비아들의 제 1 단부 표면들이 노출되고, 상기 도전성 범프들은 상기 관통 비아들의 제 1 단부 표면들 상에 형성된다.
17) 본 개시의 다른 실시형태에 따른 반도체 구조체를 형성하는 방법에 있어서, 상기 제 1 다이의 전방 측에 제 2 다이의 후방 측을 부착하는 단계는, 상기 제 2 다이의 후방 측 상에 질화물 층을 형성하는 단계; 및 상기 질화물 층을 형성한 후, 상기 제 1 다이의 전방 측에 상기 제 2 다이의 후방 측 상의 질화물 층을 본딩하기 위한 퓨전 본딩 프로세스를 수행하는 단계를 포함한다.
18) 본 개시의 또 다른 실시형태에 따른 반도체 구조체는, 상기 제 1 다이의 제 1 측에 제 1 도전성 패드들을 갖는 제 1 다이; 상기 제 1 다이를 등지는 제 1 측 및 상기 제 1 다이의 제 1 측에 부착되는 제 2 측을 갖는 제 2 다이 - 상기 제 2 다이는 상기 제 2 다이의 제 1 측에 제 2 도전성 패드들을 가짐 - ; 상기 제 1 다이의 제 1 도전성 패드에 부착되고 상기 제 2 다이에 인접한 제 1 도전성 필라; 상기 제 1 다이의 상기 제 1 측 상의 그리고 상기 제 2 다이 주위의 그리고 상기 제 1 도전성 필라 주위의 제 1 유전체 재료 - 상기 제 1 유전체 재료는 상기 제 1 다이와 공통 경계를 가짐 - ; 상기 제 1 유전체 재료 상에 있고 상기 제 1 도전성 필라 및 상기 제 2 다이의 제 2 도전성 패드들에 전기적으로 커플링되는 재배선 구조체; 및 상기 제 2 다이를 등진, 상기 재배선 구조체의 제 1 측 상의 외부 커넥터들을 포함한다.
19) 본 개시의 또 다른 실시형태에 따른 반도체 구조체는, 상기 제 1 다이, 상기 제 2 다이, 및 상기 제 1 유전체 재료 주위의 몰딩 재료; 및 상기 몰딩 재료 내에 있고 상기 재배선 구조체에 전기적으로 커플링되는 제 2 도전성 필라를 더 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 제 2 다이의 제 2 측은 상기 제 1 다이의 제 1 측과 접촉한다.
위에서는 당업자들이 본 개시의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 피쳐들을 약술하였다. 당업자는 이들이 본 명세서에서 도입된 실시예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들 및 구조체를 설계 또는 변형하기 위한 토대로서 본 개시내용을 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조체들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시내용의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 깨달을 것이다.

Claims (10)

  1. 반도체 구조체를 형성하는 방법으로서,
    하부 웨이퍼 - 상기 하부 웨이퍼는 복수의 하부 다이들을 포함함 - 의 전방 측에 최상부 다이들의 후방 측들을 부착하는 단계;
    상기 최상부 다이들에 인접한 상기 하부 웨이퍼의 전방 측 상에 제 1 도전성 필라들을 형성하는 단계;
    상기 최상부 다이들 주위에서 그리고 상기 제 1 도전성 필라들 주위에서 상기 하부 웨이퍼의 전방 측 상에 제 1 유전체 재료를 형성하는 단계; 및
    복수의 구조체들을 형성하도록 상기 하부 웨이퍼를 다이싱하는 단계
    를 포함하고,
    상기 복수의 구조체들 각각은 상기 최상부 다이들 중 적어도 하나 및 상기 하부 다이들 중 적어도 하나를 포함하는 것인, 반도체 구조체를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 부착 전에, 상기 하부 웨이퍼의 전방 측에 배치된 일회용 프로빙 패드(probing pad)들을 통해 상기 하부 웨이퍼를 테스트하는 단계를 더 포함하는, 반도체 구조체를 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 테스트 후에 그리고 상기 부착 이전에,
    상기 하부 웨이퍼로부터 상기 일회용 프로빙 패드들을 제거하는 단계;
    상기 일회용 프로빙 패드들을 제거한 후 상기 하부 웨이퍼의 전방 측 위에 유전체 층을 형성하는 단계; 및
    상기 유전체 층을 통해 연장되고 상기 하부 다이들에 전기적으로 커플링되는 본딩 패드들을 형성하는 단계
    를 더 포함하고,
    상기 제 1 도전성 필라들은 상기 본딩 패드들 중 각각의 본딩 패드 위에 형성되는 것인, 반도체 구조체를 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 최상부 다이들의 후방 측들은 퓨전 본딩 프로세스(fusion bonding process)를 통해 상기 하부 웨이퍼의 전방 측에 부착되는 것인, 반도체 구조체를 형성하는 방법.
  5. 제 1 항에 있어서,
    상기 하부 웨이퍼의 전방 측에 최상부 다이들의 후방 측들을 부착하는 단계는, 접착 막을 사용하여 상기 하부 웨이퍼의 전방 측에 상기 최상부 다이들의 후방 측들을 부착하는 단계를 포함하는 것인, 반도체 구조체를 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 제 1 유전체 재료는, 산화물이고, 상기 제 1 도전성 필라들이 형성되기 이전에 상기 하부 웨이퍼의 전방 측 상에 형성되는 것인, 반도체 구조체를 형성하는 방법.
  7. 제 1 항에 있어서,
    상기 하부 웨이퍼를 다이싱하기 전에, 상기 제 1 유전체 재료 상에 재배선 구조체를 형성하는 단계를 더 포함하는, 반도체 구조체를 형성하는 방법.
  8. 제 1 항에 있어서,
    상기 하부 웨이퍼를 다이싱한 후에,
    캐리어에 상기 복수의 구조체들을 부착하는 단계;
    상기 복수의 구조체들에 인접한 상기 캐리어 상에 제 2 도전성 필라들을 형성하는 단계;
    상기 복수의 구조체들 주위에서 그리고 상기 제 2 도전성 필라들 주위에서 상기 캐리어 상에 몰딩 재료를 형성하는 단계; 및
    상기 몰딩 재료 위에 재배선 구조체를 형성하는 단계
    를 더 포함하는, 반도체 구조체를 형성하는 방법.
  9. 반도체 구조체를 형성하는 방법으로서,
    집적 회로 디바이스를 형성하는 단계 - 상기 집적 회로 디바이스를 형성하는 단계는,
    제 1 다이의 전방 측에 제 2 다이의 후방 측을 부착하는 단계 - 상기 제 1 다이는 상기 제 1 다이의 전방 측에 제 1 도전성 패드들을 갖고, 상기 제 1 도전성 패드들은 상기 제 2 다이의 경계들 외부에 배치됨 - ;
    상기 제 1 다이의 전방 측 상에 그리고 상기 제 2 다이 주위에 유전체 재료를 형성하는 단계;
    상기 유전체 재료 내에 있고 상기 제 1 다이의 상기 제 1 도전성 패드들에 전기적으로 커플링되는 제 1 도전성 필라들을 형성하는 단계;
    상기 유전체 재료 상에 있고 상기 제 2 다이 및 상기 제 1 도전성 필라들에 전기적으로 커플링되는 재배선 구조체를 형성하는 단계; 및
    상기 재배선 구조체 위에 커넥터들을 형성하는 단계
    를 포함함 - ;
    인터포저의 제 1 측에 상기 집적 회로 디바이스의 커넥터들을 부착하는 단계;
    상기 집적 회로 디바이스 주위에서 상기 인터포저의 제 1 측 상에 몰딩 재료를 형성하는 단계; 및
    상기 인터포저의 제 2 측 상에 도전성 범프들을 형성하는 단계
    를 포함하는, 반도체 구조체를 형성하는 방법.
  10. 반도체 구조체로서,
    제 1 다이의 제 1 측에 제 1 도전성 패드들을 갖는 상기 제 1 다이;
    상기 제 1 다이를 등지는 제 1 측 및 상기 제 1 다이의 제 1 측에 부착되는 제 2 측을 갖는 제 2 다이 - 상기 제 2 다이는 상기 제 2 다이의 제 1 측에 제 2 도전성 패드들을 가짐 - ;
    상기 제 1 다이의 제 1 도전성 패드에 부착되고 상기 제 2 다이에 인접한 제 1 도전성 필라;
    상기 제 1 다이의 상기 제 1 측 상의 그리고 상기 제 2 다이 주위의 그리고 상기 제 1 도전성 필라 주위의 제 1 유전체 재료 - 상기 제 1 유전체 재료는 상기 제 1 다이와 공통 경계를 가짐 - ;
    상기 제 1 유전체 재료 상에 있고 상기 제 1 도전성 필라 및 상기 제 2 다이의 제 2 도전성 패드들에 전기적으로 커플링되는 재배선 구조체; 및
    상기 제 2 다이를 등진, 상기 재배선 구조체의 제 1 측 상의 외부 커넥터들
    을 포함하는, 반도체 구조체.
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