KR20140058268A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20140058268A
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Abstract

본 발명은 인터포저의 상부에 접속된 반도체 다이를 먼저 테스트 하여 이상 유무를 판단한 뒤 상기 반도체 다이의 상부에 적층 반도체 디바이스를 적층함으로써, 상기 반도체 다이의 불량에 따른 적층 반도체 디바이스의 손실을 방지할 수 있는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
일례로, 더미 기판 위에 인터포저를 형성하는 단계; 상기 인터포저의 상부에 도전성 필러를 형성하는 단계; 상기 인터포저의 상부에 반도체 다이를 접속하는 단계; 상기 도전성 필러 및 상기 반도체 다이를 인캡슐란트로 인캡슐레이션 하는 단계; 상기 반도체 다이의 상부에 상기 도전성 필러와 전기적으로 연결되는 재배선층을 형성하는 단계; 상기 인터포저로부터 상기 더미 기판을 제거하는 단계; 상기 반도체 다이가 부착된 인터포저를 회로 기판에 부착하고, 상기 반도체 다이를 테스트하는 단계; 및 상기 재배선층에 적층 반도체 디바이스를 접속하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법을 개시한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 디바이스 및 그 제조 방법 에 관한 것이다.
일반적으로 인터포저(interposer)에 반도체 다이(die)가 탑재된 후, 상기 인터포저가 또 다른 반도체 다이 또는 기판에 스택(stack)되는 반도체 디바이스(device)를 2.5D 패키지(package)라 부른다. 통상 3D 패키지는 인터포저없이 반도체 다이가 직접 또 다른 반도체 다이 또는 기판에 스택된 것을 의미한다.
상기와 같은 반도체 패키지는 다수의 반도체 다이가 적층되어 형성되므로, 하나의 반도체 다이가 불량이면 적층된 나머지 반도체 다이 모두 사용할 수 없게 되므로, 이에 따른 비용의 손실이 발생한다.
본 발명은 다수개의 반도체 다이가 적층된 반도체 디바이스에서 하나의 반도체 다이의 불량에 따른 다른 반도체 다이의 손실을 방지하여 비용을 절감할 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명에 의한 반도체 디바이스의 제조 방법은 더미 기판 위에 인터포저를 형성하는 단계; 상기 인터포저의 상부에 도전성 필러를 형성하는 단계; 상기 인터포저의 상부에 적어도 하나의 반도체 다이를 접속하는 단계; 상기 도전성 필러 및 상기 반도체 다이를 인캡슐란트로 인캡슐레이션 하는 단계; 상기 반도체 다이의 상부에 상기 도전성 필러와 전기적으로 연결되는 재배선층을 형성하는 단계; 상기 인터포저로부터 상기 더미 기판을 제거하는 단계; 상기 반도체 다이가 부착된 인터포저를 회로 기판에 부착하고, 상기 반도체 다이를 테스트하는 단계; 상기 재배선층에 적층 반도체 디바이스를 접속하는 단계를 포함한다.
또한, 상기 인터포저는 내부 재배선층과 유전층을 포함할 수 있다. 여기서, 상기 도전성 필러는 상기 인터포저의 상부로 노출된 내부 재배선층의 일부에 형성될 수 있다. 또한, 상기 반도체 다이는 상기 인터포저의 상부로 노출된 내부 재배선층에 전기적으로 연결될 수 있다.
또한, 상기 인터포저 형성 단계에서 상기 더미 기판에는 상기 인터포저의 하부로 노출되는 내부 재배선층과 전기적으로 연결되는 언더 범프 메탈이 미리 형성될 수 있다.
또한, 상기 더미 기판 제거 단계는 상기 언더 범프 메탈이 노출되도록 상기 더미 기판이 그라인딩 및 에칭되어 제거될 수 있다.
또한, 상기 더미 기판 제거 단계 이후에는 상기 언더 범프 메탈에 범프를 접속하고, 상기 인터포저는 상기 범프를 통해 상기 회로 기판과 전기적으로 연결될 수 있다.
또한, 상기 인터포저는 관통 전극과 유전층을 포함할 수 있다. 여기서, 상기 도전성 필러는 상기 인터포저의 상부로 노출된 관통 전극의 일부에 형성될 수 있다. 또한, 상기 반도체 다이는 상기 인터포저의 상부로 노출된 관통 전극에 전기적으로 연결될 수 있다.
또한, 상기 인터포저 형성 단계에서 상기 더미 기판에는 상기 인터포저의 하부로 노출되는 관통 전극과 전기적으로 연결되는 언더 범프 메탈이 미리 형성될 수 있다.
또한, 상기 더미 기판 제거 단계는 상기 언더 범프 메탈이 노출되도록 상기 더미 기판이 그라인딩 및 에칭되어 제거될 수 있다.
또한, 상기 더미 기판 제거 단계 이후에는 상기 언더 범프 메탈에 범프를 부착하고, 상기 인터포저는 상기 범프를 통해 상기 회로 기판과 전기적으로 연결될 수 있다.
또한, 상기 더미 기판 제거 단계 이후에는 상기 인터포저를 쏘잉하는 단계를 더 포함할 수 있다.
또한, 상기 도전성 필러는 상기 반도체 다이의 외측에 형성될 수 있다. 여기서, 상기 도전성 필러의 높이는 상기 반도체 다이의 높이와 동일하게 형성될 수 있다.
또한, 상기 인캡슐란트는 상기 도전성 필러와 상기 반도체 다이의 상면을 노출시키도록 인캡슐레이션 할 수 있다.
또한, 상기 반도체 다이 부착 단계 이후에 상기 반도체 다이와 인터포저 사이에는 언더필이 충진될 수 있다.
또한, 상기 반도체 다이 테스트 단계는 상기 회로 기판을 통해 상기 반도체 다이를 테스트 할 수 있다.
또한, 상기 적층 반도체 디바이스 접속 단계 이후 상기 적층 반도체 디바이스를 테스트 할 수 있다.
또한, 본 발명에 따른 반도체 디바이스의 제조 방법은 더미 기판 위에 내부 재배선층과 유전층을 포함하는 인터포저를 형성하는 단계; 상기 더미 기판에 상기 내부 재배선층과 전기적으로 연결되는 관통 전극을 형성하는 단계; 상기 인터포저의 상부에 도전성 필러를 형성하는 단계; 상기 인터포저의 상부에 적어도 하나의 반도체 다이를 접속하는 단계; 상기 도전성 필러 및 상기 반도체 다이를 인캡슐란트로 인캡슐레이션 하는 단계; 상기 반도체 다이의 상부에 상기 도전성 필러와 전기적으로 연결되는 재배선층을 형성하는 단계; 상기 반도체 다이가 부착된 인터포저를 회로 기판에 부착하고, 상기 반도체 다이를 테스트하는 단계; 및 상기 재배선층에 적층 반도체 디바이스를 접속하는 단계를 포함한다.
또한, 상기 재배선층 형성 단계 이후 상기 더미 기판을 그라인딩 및 에칭하여 상기 관통 전극을 노출시키고, 상기 관통 전극에 범프를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 범프 형성 단계 이후에는 상기 인터포저를 쏘잉하는 단계를 더 포함할 수 있다.
또한, 본 발명에 따른 반도체 디바이스는 회로기판; 상기 회로기판의 상부에 접속된 인터포저; 상기 인터포저의 상부에 형성된 도전성 필러; 상기 인터포저의 상부에 접속된 적어도 하나의 반도체 다이; 상기 도전성 필러 및 상기 반도체 다이를 인캡슐레이션 하는 인캡슐란트; 상기 인캡슐란트의 상부에 형성되며, 상기 도전성 필러와 전기적으로 연결된 재배선층; 및 상기 재배선층에 접속된 적층 반도체 디바이스를 포함한다.
또한, 상기 인터포저는 내부 재배선층과 유전층을 포함할 수 있다. 여기서, 상기 도전성 필러는 상기 인터포저의 상부로 노출된 상기 내부 재배선층의 일부에 형성될 수 있다. 또한, 상기 반도체 다이는 상기 도전성 필러의 내측에 위치하며, 상기 인터포저의 상부로 노출된 상기 내부 재배선층에 전기적으로 연결될 수 있다.
또한, 상기 인터포저는 관통 전극과 유전층을 포함할 수 있다. 여기서, 상기 도전성 필러는 상기 인터포저의 상부로 노출된 상기 관통 전극의 일부에 형성될 수 있다. 또한, 상기 반도체 다이는 상기 도전성 필러의 내측에 위치하며, 상기 인터포저의 상부로 노출된 상기 관통 전극에 전기적으로 연결될 수 있다.
또한, 상기 인캡슐란트는 상기 도전성 필러와 상기 반도체 다이의 상면을 노출시킬 수 있다.
또한, 상기 반도체 다이와 상기 인터포저 사이에는 언더필이 충진될 수 있다.
또한, 상기 도전성 필러의 높이는 상기 반도체 다이의 높이와 동일할 수 있다.
본 발명의 일 실시예에 따른 반도체 디바이스 및 그 제조 방법은 인터포저의 상부에 접속된 반도체 다이를 먼저 테스트 하여 이상 유무를 판단한 뒤 상기 반도체 다이의 상부에 적층 반도체 디바이스를 적층함으로써, 상기 반도체 다이의 불량에 따른 적층 반도체 디바이스의 손실을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순차 단면도이다.
도 5a 내지 도 5g는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순차 단면도이다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용되는 반도체 다이라는 용어는 능등 회로 또는 수동 회로가 형성된 반도체 칩, 반도체 웨이퍼 또는 이의 등가물을 포함한다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 회로 기판(110), 인터포저(120), 도전성 필러(130), 반도체 다이(140), 언더필(150) 인캡슐란트(160), 재배선층(170) 및 적층 반도체 디바이스(180)를 포함한다.
상기 회로 기판(110)은 절연층(111), 상기 절연층(111)의 상면에 형성된 제1배선 패턴(112), 상기 절연층(111)의 하면에 형성된 제2배선 패턴(113), 상기 제1배선 패턴(112)의 외주연을 덮는 제1패시베이션층(114), 상기 제2배선 패턴(113)의 외주연을 덮는 제2패시베이션층(115) 및 상기 제1배선 패턴(112) 및 제2배선 패턴(113)을 전기적으로 연결하며 상기 절연층(111)을 관통하는 도전성 비아(116)를 포함한다. 또한, 상기 회로 기판(110)은 상기 제2배선 패턴(113)에 용착된 솔더볼(117)을 더 포함하며, 상기 솔더볼(117)은 상기 회로 기판(110)을 외부 회로에 연결시키는 역할을 한다.
상기 인터포저(120)는 상기 회로 기판(110)의 상부에 형성된다. 구체적으로, 상기 인터포저(120)는 상기 회로 기판(110)의 제1배선 패턴(112)에 전기적으로 연결된다. 또한, 상기 인터포저(120)는 내부 재배선층(121)과 유전층(122)을 포함한다. 일례로, 상기 인터포저(120)는 다층 구조의 내부 재배선층(121)이 형성되고, 상기 내부 재배선층(121)은 유전층(122)으로 보호된다. 물론, 상기 내부 재배선층(121)은 상기 유전층(122)의 상면 및 하면으로 노출된다. 더불어, 상기 유전층(122)의 상면 및 하면에 형성된 내부 재배선층(121)은 추후 범핑이 용이하게 이루어지도록 상대적으로 폭이 크게 형성될 수 있다. 이와 같이 상대적으로 폭이 크게 형성된 부분을 패드 또는 랜드로 정의할 수도 있다. 또한, 상기 인터포저(120)의 하면으로 노출된 내부 재배선층(121)에는 언더 범프 메탈(123)이 형성되고, 상기 언더 범프 메탈(123)에는 범프(124)가 형성되어, 상기 인터포저(120)를 회로 기판(110)에 전기적으로 연결할 수 있다.
여기서, 상기 내부 재배선층(121)은 통상의 구리, 알루미늄 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있다. 또한, 유전층(122)은 실리콘 산화막, 실리콘 질화막, 폴리머막 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있다. 그러나, 이러한 재질로 본 발명이 한정되지 않는다.
상기 도전성 필러(130)는 상기 인터포저(120)의 상면으로 노출된 내부 재배선층(121)에 형성된다. 상기 도전성 필러(130)는 상기 인터포저(120)의 상면으로 노출된 내부 재배선층(121) 중 일부에만 형성되며, 기둥형태로 형성된다. 예를 들어, 상기 도전성 필러(130)는 상기 인터포저(120)의 가장자리에 형성된 내부 재배선층(121)에 형성될 수 있다. 물론, 상기 도전성 필러(130)는 인터포저(120)의 중앙에도 형성될 수 있으나, 상기 인터포저(120)에 효율적으로 반도체 다이(140)를 접속하기 위해서 상기 도전성 필러(130)는 상기 인터포저(120)의 일측 또는 가장자리에 형성되는 것이 바람직하다. 또한, 상기 도전성 필러(130)는 상기 반도체 다이(140)의 높이와 동일하게 형성되어, 상기 반도체 다이(140)의 상부에 적층되는 적층 반도체 디바이스(180)와 전기적으로 연결될 수 있다. 즉, 상기 도전성 필러(130)는 상기 인터포저(120)를 통해서 상기 반도체 다이(140)와 상기 적층 반도체 디바이스(180) 또는 상기 적층 반도체 디바이스(180)와 회로 기판(110)을 연결하는 역할을 한다. 상기 도전성 필러(130)는 구리 필러로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 반도체 다이(140)는 기본적으로 실리콘 재질로 구성되며, 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 상기 반도체 다이(140)는 상기 인터포저(120)의 상면에 안착되어, 상기 인터포저(120)와 전기적으로 연결된다. 도면에서는 상기 반도체 다이(140)가 하나만 도시되어 있지만, 상기 반도체 다이(140)는 상기 인터포저(120)에 다수개가 안착될 수 있다. 상기 반도체 다이(140)는 평평한 상면과 상기 상면의 반대면으로 평평한 하면을 갖는다. 상기 반도체 다이(140)의 하면에는 다수의 본드 패드(141)가 형성되고 상기 본드 패드(141)의 외주연에는 보호층(142)이 형성된다. 또한, 상기 본드 패드(141)에는 다수의 범프(143)가 형성되어, 상기 인터포저(120)의 상면으로 노출된 내부 재배선층(121)에 전기적으로 연결된다. 이때, 상기 범프(143)가 형성된 반도체 다이(140)를 상기 인터포저(120)에 올려 놓고 상기 범프(143)를 용융시켜, 상기 반도체 다이(140)를 상기 인터포저(120)의 내부 재배선층(121)에 전기적으로 연결시킬 수 있다. 즉, 상기 반도체 다이(140)와 인터포저(120)는 상기 범프(143)에 의해 전기적으로 연결된다. 또한, 상기 반도체 다이(140)는 상기 도전성 필러(130)가 형성되지 않은 부분의 내부 재배선층(121)에 전기적으로 연결된다. 예를 들어, 상기 반도체 다이(140)는 상기 도전성 필러(130)의 내측에 위치할 수 있다. 이러한 반도체 다이(140)는 통상의 메모리, GPU(Graphics Processing Unit), CPU(Central Processing Unit) 및 그 등가물일 수 있다. 그러나, 이러한 종류로 본 발명이 한정되지 않는다.
상기 언더필(150)은 상기 인터포저(120)와 상기 반도체 다이(140)의 사이에 충진된다. 좀더 구체적으로, 상기 언더필(150)은 인터포저(120)와 반도체 다이(140)의 사이뿐만 아니라, 상기 반도체 다이(140)의 하부 측면을 감싼다. 이러한, 언더필(150)은 상기 인터포저(120)와 반도체 다이(140) 사이의 물리적/기구적 결합력을 향상시킬 뿐만 아니라, 인터포저(120)와 반도체 다이(140)의 열팽창 계수 차이에 따른 응력으로부터 인터포저(120)와 반도체 다이(140)가 분리되지 않도록 한다.
상기 인캡슐란트(160)는 상기 인터포저(120) 위에 위치한 도전성 필러(130)와 반도체 다이(140)를 감싸서, 이들을 외부 환경으로부터 보호한다. 좀더 구체적으로, 상기 인캡슐란트(160)는 상기 도전성 필러(130), 반도체 다이(140) 및 언더필(150)의 표면을 감싼다. 또한, 상기 인캡슐란트(160)는 상기 도전성 필러(130)와 반도체 다이(140)의 상면을 외부로 노출시킨다. 따라서, 상기 도전성 필러(130)는 상기 적층 반도체 디바이스(180)와 전기적으로 연결될 수 있으며, 상기 반도체 다이(140)는 방열 성능이 향상될 수 있다. 여기서, 상기 도전성 필러(130)와 반도체 다이(140) 및 인캡슐란트(160)는 동일한 상면을 갖는다. 상기 인캡슐란트(160)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성되는 것이 일반적이다.
상기 재배선층(170)은 상기 인캡슐란트(160)의 상부에 형성되며, 상기 도전성 필러(130)와 전기적으로 연결된다. 상기 재배선층(170)은 상기 도전성 필러(130)의 상부에서 반도체 다이(140)의 상부로 연장되게 형성될 수 있다. 상기 재배선층(170)은 상기 반도체 다이(140)와 적층 반도체 디바이스(180) 사이에 형성되며, 상기 도전성 필러(130)를 통해서 상기 반도체 다이(140)와 적층 반도체 디바이스(180)를 서로 전기적으로 연결시킬 수 있다.
여기서, 상기 재배선층(170)을 형성하기 전에 상기 인캡슐란트(160)의 상부에 상기 도전성 필러(130)가 노출되도록 하부 패시베이션층(171)을 형성할 수 있다. 따라서, 상기 재배선층(170)은 상기 하부 패시베이션층(171)의 상부에 형성되며, 상기 도전성 필러(130)와 전기적으로 연결된다. 또한, 상기 하부 패시베이션층(171)의 상부에 상기 재배선층(170)을 덮도록 상부 패시베이션층(172)을 형성할 수 있다. 이때, 상기 상부 패시베이션층(172)은 상기 재배선층(170)의 일부를 외부로 노출시킨다.
상기 적층 반도체 디바이스(180)는 상기 반도체 다이(140)의 상부에 안착되며, 상기 재배선층(170)에 전기적으로 연결된다. 좀더 구체적으로, 상기 적층 반도체 디바이스(180)는 솔더볼(181)을 통해 상기 재배선층(170)에 전기적으로 연결될 수 있다. 또한, 상기 적층 반도체 디바이스(180)는 재배선층(170), 도전성 필러(130) 및 인터포저(120)를 통해서 반도체 다이(140) 및/또는 회로 기판(110)과 전기적으로 연결될 수 있다. 상기 적층 반도체 디바이스(180)는 내부에 다수의 반도체 다이가 적층되어 도전성 와이어로 연결될 수 있다. 그러나, 상기 적층 반도체 디바이스(180)는 도면에 도시된 바에 국한되지 않고, 상기 반도체 다이(140)의 상부에 적층할 수 있는 반도체 디바이스라면 어떠한 패키지라도 가능하다. 또한, 상기 반도체 다이(140)의 상부에는 적층 반도체 디바이스(180)뿐만 아니라 캐패시터나 IPD와 같은 반도체 소자가 안착되어, 상기 반도체 다이(140)와 전기적으로 연결될 수 있다.
또한, 상기 적층 반도체 디바이스(180)는 상기 반도체 다이(140)가 인터포저(120)에 전기적으로 연결되어 상기 반도체 다이(140)의 이상 유무를 확인한 후에, 상기 반도체 다이(140)의 상부에 안착될 수 있다. 이는 상대적으로 저가인 반도체 다이(140)의 이상 유무를 먼저 테스트 하고 나서 이보다 고가인 적층 반도체 디바이스(180)를 안착시킴으로써, 상기 반도체 다이(140)의 불량에 따른 적층 반도체 디바이스(180)의 손실을 방지하기 위함이다. 예를 들어, 상기 반도 다이(140)가 테스트 되지 않고 적층 반도체 디바이스(180)가 반도체 다이(140)에 적층되거나, 상기 적층 반도체 디바이스(180)가 반도체 다이(140)와 동일 평면에 안착될 경우, 둘 중 어느 하나에 이상이 생기게 되면 적층 반도체 디바이스(180)와 반도체 다이(140) 모두 사용할 수 없게 된다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 인터포저(120)의 상부에 형성된 도전성 필러(130)를 구비함으로써, 반도체 다이(140)와 반도체 다이(140)의 상부에 안착된 적층 반도체 디바이스(180)를 전기적으로 연결시킬 수 있다. 또한, 반도체 다이(140)의 이상 유무를 확인한 후 적층 반도체 디바이스(180)를 적층함으로써, 비용을 절감할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2에 도시된 반도체 디바이스(200)는 도 1에 도시된 반도체 디바이스(100)와 거의 유사하다. 따라서, 여기서는 그 차이점을 중심으로 설명하기로 한다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 회로 기판(110), 인터포저(220), 도전성 필러(130), 반도체 다이(140), 언더필(150) 인캡슐란트(160), 재배선층(170) 및 적층 반도체 디바이스(180)를 포함한다.
상기 인터포저(220)는 상기 회로 기판(110)의 상부에 형성된다. 구체적으로, 상기 인터포저(220)는 상기 회로 기판(110)의 제1배선 패턴(112)에 전기적으로 연결된다. 상기 인터포저(220)는 관통 전극(221)과 유전층(222)을 포함한다. 일례로, 상기 인터포저(220)는 유전층(222)을 형성하고, 상기 유전층(222)의 상면 및 하면을 관통하도록 관통 전극(221)이 형성된다. 따라서, 상기 관통 전극(221)은 유전층(222)의 상면 및 하면으로 노출된다. 또한, 상기 인터포저(220)의 하면으로 노출된 관통 전극(221)에는 언더 범프 메탈(223)이 형성되고, 상기 언더 범프 메탈(223)에는 범프(224)가 형성되어, 상기 인터포저(220)를 회로 기판(110)에 전기적으로 연결할 수 있다.
여기서, 상기 관통 전극(221)은 도전성 물질, 예를 들어 금, 은, 구리 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다. 또한, 별도로 도시하지는 않았지만 상기 유전층(222)과 관통 전극(221) 사이에는 절연체가 더 형성되어 상기 유전층(222)과 관통 전극(221) 사이의 열팽창 계수에 따른 스트레스를 완화시킬 수 있다. 또한, 유전층(222)은 실리콘 산화막, 실리콘 질화막, 폴리머막 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있다.
이에 따라, 상기 도전성 필러(130) 상기 인터포저(220)의 상면으로 노출된 관통 전극(221)에 형성되며, 반도체 다이(140)는 상기 인터포저(220)의 상면으로 노출된 관통 전극(221)에 접속된다. 즉, 상기 도전성 필러(130)는 상기 인터포저(220)의 일측 또는 가장자리에 형성된 관통 전극(221)에 형성되며, 상기 반도체 다이(140)는 상기 인터포저(220)의 중앙에 형성된 관통 전극(221)에 접속된다.
도 3은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3에 도시된 반도체 디바이스(300)는 도 1에 도시된 반도체 디바이스(100)와 거의 유사하다. 따라서, 여기서는 그 차이점을 중심으로 설명하기로 한다.
도 3를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(300)는 회로 기판(110), 인터포저(320), 도전성 필러(130), 반도체 다이(140), 언더필(150) 인캡슐란트(160), 재배선층(170) 및 적층 반도체 디바이스(180)를 포함한다.
상기 인터포저(320)는 내부 재배선층(121), 유전층(122), 관통 전극(321) 및 더미 기판(322)을 포함한다. 일례로, 상기 인터포저(320)는 다층 구조의 내부 재배선층(121)이 형성되고 상기 내부 재배선층(121)은 유전층(122)으로 보호되며, 상기 유전층(122)의 하부에는 더미 기판(322)이 더 형성되고 상기 더미 기판(322)에는 관통 전극(321)이 형성된다. 여기서, 상기 관통 전극(321)은 상기 내부 재배선층(121)과 전기적으로 연결되도록 상기 더미 기판(322)을 관통하여 형성된다. 상기 더미 기판(322)은 상기 유전층(122)과 동일한 재질로 형성될 수 있다. 또한, 상기 더미 기판(322)의 하부로 노출된 관통 전극(321)에는 언더 범프 메탈(123)이 형성되고, 상기 언더 범프 메탈(123)에는 범프(124)가 형성되어 상기 인터포저(320)를 회로 기판(110)에 전기적으로 연결할 수 있다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순차 단면도이다.
도 4a 내지 도 4g에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(100)의 제조 방법은 더미 기판(10) 위에 인터포저(120)를 형성하는 단계, 인터포저(120)의 상부에 도전성 필러(130)를 형성하는 단계, 인터포저(120)의 상부에 반도체 다이(140)를 접속하는 단계, 도전성 필러(130) 및 반도체 다이(140)를 인캡슐란트(160)로 인캡슐레이션하는 단계, 반도체 다이(140)의 상부에 재배선층(170)을 형성하는 단계, 더미 기판(10)을 제거하는 단계, 반도체 다이(140)가 접속된 인터포저(120)를 회로 기판(110)에 접속하여 상기 반도체 다이(140)를 테스트하는 단계 및 재배선층(170)에 적층 반도체 디바이스(180)를 접속하는 단계를 포함한다. 이를 좀더 자세히 설명하면 다음과 같다.
도 4a에 도시된 바와 같이, 더미 기판(10) 위에 인터포저(120)를 형성하는 단계에서는, 더미 기판(10) 위에 인터포저(120)가 직접 형성된다. 이때, 상기 더미 기판(10)에는 내부 재배선층(121)과 전기적으로 연결되는 언더 범프 메탈(123)이 미리 형성되어 있다. 즉, 더미 기판(10) 위에 언더 범프 메탈(123)을 형성하고, 상기 언더 범프 메탈(123)과 전기적으로 연결되는 내부 재배선층(121)을 형성한 뒤 상기 내부 재배선층(121)을 유전층(122)으로 감쌀 수 있다. 상기 내부 재배선층(121)은 상술한 바와 같이 다층 구조일 수 있으며, 유전층(122)의 상면과 하면에는 상대적으로 폭이 큰 내부 재배선층(121)이 형성될 수 있다. 여기서, 내부 재배선층(121)은 주로 구리, 알루미늄 및 그 등가물 중에서 선택된 어느 하나로 형성되고, 유전층(122)은 실리콘 산화막, 실리콘 질화막, 폴리머막 또는 그 등가물 중에서 선택된 어느 하나로 형성될 수 있다. 그러나, 이러한 재질로 본 발명이 한정되지 않는다. 상기 더미 기판(10)은 실리콘, 글래스 및 그 등가물 중에서 어느 하나일 수 있으나, 본 발명이 더미 기판(10)의 종류를 한정하는 것은 아니다.
도 4b에 도시된 바와 같이, 인터포저(120)의 상부에 도전성 필러(130)를 형성하는 단계에서는, 상기 인터포저(120)의 상부로 노출된 내부 재배선층(121)에 도전성 필러(130)를 형성한다. 상기 도전성 필러(130)는 상기 인터포저(120)의 가장자리에 위치한 내부 재배선층(121)에 형성될 수 있다. 여기서, 도전성 필러(130)는 반도체 다이(140)의 높이와 동일하게 형성되어, 이후 반도체 다이(140)에 적층되는 적층 반도체 디바이스(180)와 전기적으로 연결될 수 있다. 이러한 도전성 필러(130)는 구리 필러로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
도 4c에 도시된 바와 같이, 인터포저(120)의 상부에 반도체 다이(140)를 접속하는 단계에서는, 상기 인터포저(120)에 반도체 다이(140)가 전기적으로 접속된다. 즉, 반도체 다이(140)의 본드 패드(141)에 부착된 범프(143)가 상기 인터포저(120)의 상부로 노출된 내부 재배선층(121)에 용착됨으로써, 상기 인터포저(120)에 반도체 다이(140)가 전기적으로 접속된다. 이때, 상기 반도체 다이(140)는 도전성 필러(130)의 내측에 위치하는 내부 재배선층(130)에 전기적으로 접속된다. 더불어, 상기 인터포저(120)와 반도체 다이(140) 사이에는 언더필(150)이 충진된다. 이러한 언더필(150)은 반도체 다이(140)의 측면 하부 영역까지 덮는다.
또한, 도 4c에 도시된 바와 같이, 도전성 필러(130) 및 반도체 다이(140)를 인캡슐란트(160)로 인캡슐레이션하는 단계에서는, 상기 인터포저(120) 위에 위치한 도전성 필러(130)와 반도체 다이(140)가 인캡슐란트(160)로 인캡슐레이션된다. 즉, 상기 인터포저(120)의 상부에 위치한 도전성 필러(130), 반도체 다이(140) 및 언더필(150)이 인캡슐란트(160)로 감싸여진다. 이때, 상기 인캡슐란트(160)는 상기 도전성 필러(130)와 반도체 다이(140)의 상면을 외부로 노출시키도록 인캡슐레이션한다.
도 4d에 도시된 바와 같이, 반도체 다이(140)의 상부에 재배선층(170)을 형성하는 단계에서는, 상기 반도체 다이(140)의 상부에 상기 도전성 필러(130)와 전기적으로 연결되는 재배선층(170)이 형성된다. 즉, 상기 도전성 필러(130)의 상부에서 반도체 다이(140)의 상부로 연장되도록 재배선층(170)이 형성된다. 여기서, 반도체 다이(140)의 상부에 도전성 필러(130)를 노출시키는 하부 패시베이션층(171)을 형성하고 난 후, 상기 도전성 필러(130)와 전기적으로 연결되는 재배선층(170)을 형성한다. 그리고 나서, 상기 하부 패시베이션층(171)의 상부에 상기 재배선층(170)을 덮도록 상부 패시베이션층(172)을 형성한다. 이때, 상기 상부 패시베이션층(172)은 상기 재배선층(170)의 일부를 노출시킬 수 있다.
도 4e에 도시된 바와 같이, 더미 기판(10)을 제거하는 단계에서는 인터포저(120)의 하부에 형성되어 있던 더미 기판(10)이 그라인딩 및/또는 에칭되어 제거된다. 따라서, 인터포저(120)의 하면으로 노출된 내부 재배선층(121)에 형성된 언더 범프 메탈(123)이 외부로 노출된다. 또한, 상기 언더 범프 메탈(123)에는 범프(124)가 접속된다. 더불어, 더미 기판(10)을 제거한 후에는 상기 인터포저(120)를 쏘잉(sawing)하는 단계를 더 포함할 수 있다. 즉, 상기 인터포저(120)에는 상기 반도체 다이(140)가 다수개 접속될 수 있으므로, 상기 다수의 반도체 다이(140)를 낱개의 반도체 다이(140)로 형성하기 위해 상기 인터포저(120)를 쏘잉할 수 있다.
도 4f에 도시된 바와 같이, 반도체 다이(140)가 접속된 인터포저(120)를 회로 기판(110)에 접속하여 상기 반도체 다이(140)를 테스트하는 단계에서는, 도전성 필러(130), 반도체 다이(140) 및 재배선층(170)이 형성된 인터포저(120)가 회로 기판(110)에 접속되고, 상기 반도체 다이(140)가 테스트된다. 즉, 상기 인터포저(120)의 하부에 형성된 범프(124)가 회로 기판(110)의 상부에 형성된 제1배선 패턴(112)에 접속되고, 상기 회로 기판(110)의 하부에 용착된 솔더볼(117)을 통해 상기 반도체 다이(140)의 이상 유무가 테스트된다. 이때, 별도의 테스트 장비(미도시)에 의해 반도체 다이(140)의 이상 유무가 테스트될 수 있다. 만약, 상기 반도체 다이(140)의 이상이 검출되면, 상기와 같은 과정이 다시 반복된다.
도 4g에 도시된 바와 같이, 재배선층(170)에 적층 반도체 디바이스(180)를 접속하는 단계에서는, 상기 도전성 필러(130)와 전기적으로 연결된 재배선층(170)에 적층 반도체 디바이스(180)가 접속된다. 즉, 상부 패시베이션층(172)에 의해 외부로 노출된 재배선층(170)에 상기 적층 반도체 디바이스(180)의 솔더볼(181)이 용착되어, 상기 적층 반도체 다이(180)가 재배선층(170)에 전기적으로 접속된다. 상기에서, 반도체 다이(140)가 이상이 없다고 판정되면, 상기 반도체 다이(140)의 상부에 적층 반도체 디바이스(180)가 접속된다. 상기 적층 반도체 디바이스(180)는 재배선층(170), 도전성 필러(130) 및 인터포저(120)를 통해서 반도체 다이(140) 및/또는 회로 기판(110)에 전기적으로 연결된다. 더불어, 상기 적층 반도체 디바이스(180)가 적층되고 난 뒤, 상기 적층 반도체 디바이스(180)의 이상 유무가 테스트될 수 있다. 상기와 같은 공정에 따라, 본 발명의 일 실시예에 따른 반도체 디바이스(100)가 완성된다.
상기와 같이, 반도체 다이(140)의 이상 유무를 미리 테스트 한 뒤, 적층 반도체 디바이스(180)를 적층하면 반도체 다이(140)의 불량에 따른 적층 반도체 디바이스(180)의 손실을 방지할 수 있다. 예를 들어, 상기 반도체 다이(140)를 테스트하지 않고 적층 반도체 디바이스(180)를 적층하거나, 반도체 다이(140)와 적층 반도체 디바이스(180)를 동시에 동일 평면에 접속될 경우, 둘 중 어느 하나에 이상이 생기게 되면 적층 반도체 디바이스(180)와 반도체 다이(140) 모두 사용할 수 없게 된다.
즉, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 인터포저(120)의 상부에 접속된 반도체 다이(140)를 먼저 테스트 하여 이상 유무를 판단한 뒤 상기 반도체 다이(140)의 상부에 적층 반도체 디바이스(180)를 적층함으로써, 상기 반도체 다이(140)의 불량에 따른 적층 반도체 디바이스(180)의 손실을 방지할 수 있다.
도 5a 내지 도 5g는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순차 단면도이다.
도 5a 내지 도 5g에 도시된 반도체 디바이스(200)의 제조 방법은 도 4a 내지 도 4g에 도시된 반도체 디바이스(100)의 제조 방법과 거의 동일하다. 다만, 도 5a 내지 도 5g에 도시된 반도체 디바이스(200)의 제조 방법은 더미 기판(10) 위에 인터포저(220)를 형성하는 방법만 상이하다. 따라서, 여기서는 더미 기판(10) 위에 인터포저(220)를 형성하는 단계, 인터포저(220)의 상부에 도전성 필러(130)를 형성하는 단계, 인터포저(220)의 상부에 반도체 다이(140)를 접속하는 단계에 대해서만 설명하기로 한다.
도 5a에 도시된 바와 같이, 더미 기판(10) 위에 인터포저(220)를 형성하는 단계에서는, 더미 기판(10) 위에 인터포저(220)가 직접 형성된다. 이때, 상기 더미 기판(220)에는 관통 전극(221)과 전기적으로 연결되는 언더 범프 메탈(223)이 미리 형성되어 있다. 즉, 더미 기판(10) 위에 언더 범프 메탈(223)이 미리 형성되고, 상기 더미 기판(10) 위에 유전층(222)이 형성된 뒤, 상기 유전층(222)의 상면에서 하면을 관통하며 상기 언더 범프 메탈(223)과 전기적으로 연결되는 관통 전극(221)이 형성된다. 여기서, 상기 관통 전극(221)은 도전성 물질, 예를 들어 금, 은, 구리 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다. 그러나, 이러한 재질로 본 발명이 한정되지 않는다. 또한, 상기 유전층(222)과 관통 전극(221) 사이에는 절연체(미도시)가 더 형성되어 상기 유전층(222)과 관통 전극(221) 사이의 열팽창 계수에 따른 스트레스를 완화시킬 수 있다. 또한, 유전층(222)은 실리콘 산화막, 실리콘 질화막, 폴리머막 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있다.
도 5b에 도시된 바와 같이, 인터포저(220)의 상부에 도전성 필러(130)를 형성하는 단계에서는, 상기 인터포저(220)의 상부로 노출된 관통 전극(221)에 도전성 필러(130)를 형성한다. 상기 관통 전극(130)은 상기 인터포저(220)의 가장자리에 위치한 관통 전극(221)에 형성될 수 있다. 여기서, 도전성 필러(130)는 반도체 다이(140)의 높이와 동일하게 형성되어, 이후 반도체 다이(140)에 적층되는 적층 반도체 디바이스(180)와 전기적으로 연결될 수 있다. 이러한 도전성 필러(130)는 구리 필러로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
도 5c에 도시된 바와 같이, 인터포저(220)의 상부에 반도체 다이(140)를 접속하는 단계에서는, 상기 인터포저(220)에 반도체 다이(140)가 전기적으로 접속된다. 즉, 반도체 다이(140)의 본드 패드(141)에 부착된 범프(143)가 상기 인터포저(220)의 상부로 노출된 관통 전극(221)에 용착됨으로써, 상기 인터포저(220)에 반도체 다이(140)가 전기적으로 접속된다. 이때, 상기 반도체 다이(140)는 도전성 필러(130)의 내측에 위치하는 관통 전극(221)에 전기적으로 접속된다. 더불어, 상기 인터포저(220)와 반도체 다이(140) 사이에는 언더필(150)이 충진된다. 이러한 언더필(150)은 반도체 다이(140)의 측면 하부 영역까지 덮는다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
10: 더미 기판 100: 반도체 디바이스
110: 회로 기판 120: 인터포저
121: 내부 재배선층 122: 유전층
130: 도전성 필러 140: 반도체 다이
150: 언더필 160: 인캡슐란트
170: 재배선층 171: 하부 패시베이션층
172: 상부 패시베이션층 180: 적층 반도체 디바이스
200: 반도체 디바이스 220: 인터포저
221: 관통 전극 222: 유전층

Claims (33)

  1. 더미 기판 위에 인터포저를 형성하는 단계;
    상기 인터포저의 상부에 도전성 필러를 형성하는 단계;
    상기 인터포저의 상부에 적어도 하나의 반도체 다이를 접속하는 단계;
    상기 도전성 필러 및 상기 반도체 다이를 인캡슐란트로 인캡슐레이션 하는 단계;
    상기 반도체 다이의 상부에 상기 도전성 필러와 전기적으로 연결되는 재배선층을 형성하는 단계;
    상기 인터포저로부터 상기 더미 기판을 제거하는 단계;
    상기 반도체 다이가 부착된 인터포저를 회로 기판에 부착하고, 상기 반도체 다이를 테스트하는 단계; 및
    상기 재배선층에 적층 반도체 디바이스를 접속하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 인터포저는 내부 재배선층과 유전층을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 2 항에 있어서,
    상기 도전성 필러는 상기 인터포저의 상부로 노출된 내부 재배선층의 일부에 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 2 항에 있어서,
    상기 반도체 다이는 상기 인터포저의 상부로 노출된 내부 재배선층에 전기적으로 연결되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 2 항에 있어서,
    상기 인터포저 형성 단계에서 상기 더미 기판에는 상기 인터포저의 하부로 노출되는 내부 재배선층과 전기적으로 연결되는 언더 범프 메탈이 미리 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 5 항에 있어서,
    상기 더미 기판 제거 단계는 상기 언더 범프 메탈이 노출되도록 상기 더미 기판이 그라인딩 및 에칭되어 제거되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 5 항에 있어서,
    상기 더미 기판 제거 단계 이후에는 상기 언더 범프 메탈에 범프를 접속하고, 상기 인터포저는 상기 범프를 통해 상기 회로 기판과 전기적으로 연결되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 1 항에 있어서,
    상기 인터포저는 관통 전극과 유전층을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 8 항에 있어서,
    상기 도전성 필러는 상기 인터포저의 상부로 노출된 관통 전극의 일부에 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제 8 항에 있어서,
    상기 반도체 다이는 상기 인터포저의 상부로 노출된 관통 전극에 전기적으로 연결되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제 8 항에 있어서,
    상기 인터포저 형성 단계에서 상기 더미 기판에는 상기 인터포저의 하부로 노출되는 관통 전극과 전기적으로 연결되는 언더 범프 메탈이 미리 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제 11 항에 있어서,
    상기 더미 기판 제거 단계는 상기 언더 범프 메탈이 노출되도록 상기 더미 기판이 그라인딩 및 에칭되어 제거되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제 12 항에 있어서,
    상기 더미 기판 제거 단계 이후에는 상기 언더 범프 메탈에 범프를 부착하고, 상기 인터포저는 상기 범프를 통해 상기 회로 기판과 전기적으로 연결되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제 1 항에 있어서,
    상기 더미 기판 제거 단계 이후에는 상기 인터포저를 쏘잉하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제 1 항에 있어서,
    상기 도전성 필러는 상기 반도체 다이의 외측에 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제 1 항에 있어서,
    상기 도전성 필러의 높이는 상기 반도체 다이의 높이와 동일하게 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제 1 항에 있어서,
    상기 인캡슐란트는 상기 도전성 필러와 상기 반도체 다이의 상면을 노출시키도록 인캡슐레이션 하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 제 1 항에 있어서,
    상기 반도체 다이 부착 단계 이후에 상기 반도체 다이와 인터포저 사이에는 언더필이 충진되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  19. 제 1 항에 있어서,
    상기 반도체 다이 테스트 단계는 상기 회로 기판을 통해 상기 반도체 다이를 테스트 하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  20. 제 1 항에 있어서,
    상기 적층 반도체 디바이스 접속 단계 이후 상기 적층 반도체 디바이스를 테스트 하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  21. 더미 기판 위에 내부 재배선층과 유전층을 포함하는 인터포저를 형성하는 단계;
    상기 더미 기판에 상기 내부 재배선층과 전기적으로 연결되는 관통 전극을 형성하는 단계;
    상기 인터포저의 상부에 도전성 필러를 형성하는 단계;
    상기 인터포저의 상부에 적어도 하나의 반도체 다이를 접속하는 단계;
    상기 도전성 필러 및 상기 반도체 다이를 인캡슐란트로 인캡슐레이션 하는 단계;
    상기 반도체 다이의 상부에 상기 도전성 필러와 전기적으로 연결되는 재배선층을 형성하는 단계;
    상기 반도체 다이가 부착된 인터포저를 회로 기판에 부착하고, 상기 반도체 다이를 테스트하는 단계; 및
    상기 재배선층에 적층 반도체 디바이스를 접속하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  22. 제 21 항에 있어서,
    상기 재배선층 형성 단계 이후 상기 더미 기판을 그라인딩 및 에칭하여 상기 관통 전극을 노출시키고, 상기 관통 전극에 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  23. 제 22 항에 있어서,
    상기 범프 형성 단계 이후에는 상기 인터포저를 쏘잉하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  24. 회로기판;
    상기 회로기판의 상부에 접속된 인터포저;
    상기 인터포저의 상부에 형성된 도전성 필러;
    상기 인터포저의 상부에 접속된 적어도 하나의 반도체 다이;
    상기 도전성 필러 및 상기 반도체 다이를 인캡슐레이션 하는 인캡슐란트;
    상기 인캡슐란트의 상부에 형성되며, 상기 도전성 필러와 전기적으로 연결된 재배선층; 및
    상기 재배선층에 접속된 적층 반도체 디바이스를 포함하는 것을 특징으로 하는 반도체 디바이스.
  25. 제 24 항에 있어서,
    상기 인터포저는 내부 재배선층과 유전층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  26. 제 25 항에 있어서,
    상기 도전성 필러는 상기 인터포저의 상부로 노출된 상기 내부 재배선층의 일부에 형성된 것을 특징으로 하는 반도체 디바이스.
  27. 제 25 항에 있어서,
    상기 반도체 다이는 상기 도전성 필러의 내측에 위치하며, 상기 인터포저의 상부로 노출된 상기 내부 재배선층에 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.
  28. 제 24 항에 있어서,
    상기 인터포저는 관통 전극과 유전층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  29. 제 28 항에 있어서,
    상기 도전성 필러는 상기 인터포저의 상부로 노출된 상기 관통 전극의 일부에 형성된 것을 특징으로 하는 반도체 디바이스.
  30. 제 28 항에 있어서,
    상기 반도체 다이는 상기 도전성 필러의 내측에 위치하며, 상기 인터포저의 상부로 노출된 상기 관통 전극에 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.
  31. 제 24 항에 있어서,
    상기 인캡슐란트는 상기 도전성 필러와 상기 반도체 다이의 상면을 노출시키는 것을 특징으로 하는 반도체 디바이스.
  32. 제 25 항에 있어서,
    상기 반도체 다이와 상기 인터포저 사이에는 언더필이 충진된 것을 특징으로 하는 반도체 디바이스.
  33. 제 24 항에 있어서,
    상기 도전성 필러의 높이는 상기 반도체 다이의 높이와 동일한 것을 특징으로 하는 반도체 디바이스.
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