TWI541963B - 封裝基板及其製作方法 - Google Patents
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Description
本發明係關於一種封裝基板及其製作方法。
新一代的電子產品不僅追求輕薄短小,更朝多功能與高性能的方向發展,因此,積體電路(Integrated Circuit,簡稱IC)技術不斷地高密度化與微型化,以期在有限的晶片空間容納更多的電子元件,而其後端的封裝基板及其構裝技術亦隨之進展,以符合此新一代的電子產品趨勢。
傳統的封裝基板採用轉換鑄模(Transfer Molding)或注射鑄模(Injection Molding)等方式來製作其中的鑄模化合物層;例如,第1A~1C圖為對應習知封裝基板製作方法的不同步驟之結構剖面圖。如第1A圖所示,承載板11之上形成有導電層12及金屬柱狀物13,當要在該導電層12及該等金屬柱狀物13上製作鑄模化合物層時,會先將該承載板11的表面劃分成多個區域,再依序於各區域分別進行鑄模成形,例如,轉換鑄模。如第1B圖所示,可先針對該承載板11左側第一區域的該導電層12及該等金屬柱狀物13製作鑄模化合物層14,然後再針對該承載板11右側第二區域的該導電層12及該等金屬柱狀物13製作另一鑄模化合物層14。如此會有間隙形成於不同區域的鑄模化合物層14之間,這將造成該封裝基板後續製程的介電材料加工以及部分的該承載板11裸露而致的化學汙染;此外,這種多次鑄模成形的方式將會拉長封裝製程的所需時間。因此,有必要發展新的封裝基板技術,以對治及改善上述的問題。
為達成此目的,根據本發明的一方面,一實施例提供一種封裝基板,其包括:一承載板;一第一導線層,形成於該承載板上;一導柱層,包含複數個金屬柱狀物,並形成於該第一導線層上;一鑄模化合物層,形成於該第一導線層上,包覆該承載板上所有的該第一導線層與該等金屬柱狀物,只露出該等金屬柱狀物的一端面;一第二導線層,形成於該鑄模化合物層與該等金屬柱狀物的露出端面上;以及一防焊層,形成於該第二導線層上。
根據本發明的另一方面,另一實施例提供一種封裝基板之製作方法,包括下列步驟:(A)提供一承載板;(B)形成一第一導線層於該承載板上;(C)形成一導柱層於該第一導線層上,該導柱層包含複數個金屬柱狀物;(D)形成一鑄模化合物層於該承載板上,該鑄模化合物層包覆該承載板上所有的該第一導線層與該等金屬柱狀物;(E)移除部分的該鑄模化合物層,以露出該等金屬柱狀物;(F)形成一第二導線層於該鑄模化合物層與該等金屬柱狀物的露出部分上;以及(G)形成一防焊層於該第二導線層上;其中,該製造方法的步驟(D)只進行一次。
在一實施例中,步驟(B)可包括:形成一第一光阻層於該承載板上,並圖案化該第一光阻層;形成一第一金屬層於該第一光阻層上;以及移除該第一光阻層,並同時進行該第一金屬層的圖案化,藉以形成該第一導線層。
在一實施例中,步驟(C)可包括:形成一第二光阻層於該承載板上,並圖案化該第二光阻層;形成一第二金屬層於該第二光阻層上;以及移除該第二光阻層,並同時進行該第二金屬層的圖案化,藉以形成該等金屬柱狀物。
在一實施例中,步驟(D)可包括:提供一鑄模容器,並放置一鑄模化合物於該鑄模容器中;以及壓合該鑄模容器與該承載板,並同時進行該鑄模化合物的固化,藉以形成該鑄模化合物層。
在一實施例中,步驟(D)可包括:提供一鑄模容器及一粉狀或片狀的鑄模化合物;使該鑄模化合物變成流體,並注入該鑄模容器中;以及壓合該鑄模容器與該承載板,並同時進行該鑄模化合
物的固化,藉以形成該鑄模化合物層。
在一實施例中,該鑄模化合物的材料可包含酚醛基樹脂(Novolac-Based Resin)、環氧基樹脂(Epoxy-Based Resin)、或矽基樹脂(Silicone-Based Resin)。
在一實施例中,步驟(E)可包括:自上而下研磨該鑄模化合物層,直到該等金屬柱狀物的上端面露出。
在一實施例中,步驟(F)可包括:形成一第三光阻層於該第一鑄模化合物層上,並圖案化該第三光阻層;形成一第三金屬層於該第三光阻層上;以及移除該第三光阻層,並同時進行該第三金屬層的圖案化,藉以形成該第二導線層。
11‧‧‧基板
12‧‧‧導電層
13‧‧‧金屬柱狀物
14‧‧‧鑄模化合物層
100‧‧‧封裝基板
110‧‧‧承載板
120‧‧‧第一導線層
130‧‧‧導柱層
131‧‧‧金屬柱狀物
140‧‧‧鑄模化合物層
141‧‧‧鑄模容器
142‧‧‧封裝膠體
150‧‧‧第二導線層
160‧‧‧防焊層
第1A~1C圖為對應習知封裝基板製作方法的不同步驟之結構剖面圖。
第2圖為根據本發明實施例的封裝基板之剖面示意圖。
第3圖為本實施例的封裝基板製作方法的流程示意圖。
第4A~4F圖為對應本實施例製作方法各步驟的封裝基板結構剖面圖。
第5A~5B圖為本實施例的鑄模化合物層藉由壓合鑄模(Compression Molding)製作的示意圖。
為對本發明之特徵、目的及功能有更進一步的認知與瞭解,茲配合圖式詳細說明本發明的實施例如後。在所有的說明書及圖示中,將採用相同的元件編號以指定相同或類似的元件。
在各個實施例的說明中,當一元素被描述是在另一元素之「上方/上」或「下方/下」,係指直接地或間接地在該另一元素之上或之下的情況,其可能包含設置於其間的其他元素;所謂的「直接地」係指其間並未設置其他中介元素。「上方/上」或「下方/下」等的描述係以圖式為基準進行說明,但亦包含其他可能的方向轉
變。所謂的「第一」、「第二」、及「第三」係用以描述不同的元素,這些元素並不因為此類謂辭而受到限制。為了說明上的便利和明確,圖式中各元素的厚度或尺寸,係以誇張或省略或概略的方式表示,且各元素的尺寸並未完全為其實際的尺寸。
第2圖為根據本發明實施例的封裝基板100之剖面示意圖。
該封裝基板100包含:一承載板110、一第一導線層120、一導柱層130、一鑄模化合物層140、一第二導線層150以及一防焊層160;其中,該承載板110可以是金屬基板或玻璃纖維基板,用以承載或支持其上的導電線路及電子元件;該第一導線層120形成於該承載板110上,並圖案化成該封裝基板100的導電走線,例如,金屬走線;該導柱層130形成於該第一導線層120上,並圖案化成複數個金屬柱狀物131,例如,銅柱,用以連接該第一導線層120與該第二導線層150;該鑄模化合物層140係為該第一導線層120與該第二導線層150之間的絕緣層,其包覆該承載板110上所有的該第一導線層120與該導柱層130,只露出該等金屬柱狀物131的一端面,使得該等金屬柱狀物131得以連接該第一導線層120與該第二導線層150;該鑄模化合物層可由適合壓縮成型(Compression Molding)技術的絕緣材料所組成,例如,酚醛基樹脂(Novolac-Based Resin)、環氧基樹脂(Epoxy-Based Resin)、或矽基樹脂(Silicone-Based Resin);該第二導線層150形成於該鑄模化合物層140與該等金屬柱狀物131的露出端面上,並圖案化成該封裝基板100的另一導電走線,例如,金屬走線;該防焊層160形成於該第二導線層150及該鑄模化合物層140上,用以保護該第二導線層150不受外部物或後續製程的傷害。該封裝基板100可以是使用鑄模互連基板(Mold Interconnect Substrate,MIS)技術的晶片尺寸封裝之覆晶基板(Flip-Chip Chip Size Package,簡稱FCCSP)。
第3圖為本實施例的封裝基板製作方法200的流程示意圖,而第4A~4F圖及第2圖為對應本實施例製作方法200各步驟S210~S270的該封裝基板100之結構剖面圖。該製作方法200的步驟
詳述如下。
步驟S210,如第4A圖所示,提供一承載板110,其可以是金屬基板或玻璃纖維基板,用以承載或支持其上的導電線路及電子元件;例如,如第2圖所示之該第一導線層120、該導柱層130、該鑄模化合物層140、該第二導線層150以及該防焊層160。
步驟S220,如第4B圖所示,形成一第一導線層120於該承載板110上,並圖案化成該封裝基板100的導電走線。該第一導線層120可藉由金屬的電鍍(Electrolytic Plating)或蒸鍍(Evaporation)技術來製作,例如,銅或鋁,而其導電走線的圖案化可藉由光微影蝕刻(Photolithography)技術來製作。例如,旋轉塗佈一第一光阻層(未圖示)於該承載板110上,並以曝光顯影的方式圖案化該第一光阻層;形成一第一金屬層(未圖示)於該圖案化後的第一光阻層上;藉由舉離法(Lift-off),在移除該圖案化後的第一光阻層的同時,一併將位於該圖案化後的第一光阻層上的該第一金屬層移除,而非位於該圖案化後的第一光阻層上的該第一金屬層則被保留下來,藉以達成該第一金屬層的圖案化而形成該第一導線層120。
步驟S230,如第4C圖所示,形成一導柱層130於該第一導線層120上,並圖案化成複數個金屬柱狀物131,例如,銅柱或鋁柱,用以連接該封裝基板100的該第一導線層120與後續製程將要製作的該第二導線層150。該導柱層130可藉由金屬的電鍍或蒸鍍技術來製作,例如,銅或鋁,而該等金屬柱狀物131的圖案化可藉由光微影蝕刻技術來製作。例如,以壓合乾膜光阻製程形成一第二光阻層(未圖示)於該承載板110及該第一導線層120上,並以曝光顯影的方式圖案化該第二光阻層;形成一第二金屬層(未圖示)於該圖案化後的第二光阻層上;藉由舉離法,在移除該圖案化後的第二光阻層的同時,一併將位於該圖案化後的第二光阻層上的該第二金屬層移除,而非位於該圖案化後的第二光阻層上的該第二金屬層則被保留下來,藉以達成該第二金屬層的圖案化而形成該導柱層130之該等金屬柱狀物131。
步驟S240,如第4D圖所示,形成一鑄模化合物層140於該承載板110上,該鑄模化合物層140完全覆蓋該承載板110的全部表面,使得該鑄模化合物層140係包覆該承載板110上所有的該第一導線層120與該導柱層130之該等金屬柱狀物131,以作為該第一導線層120與該第二導線層150之間的絕緣層。該鑄模化合物層140可藉由封裝膠體的壓縮鑄模(Compression Molding)技術來製作,如第5A~5B圖所示。首先,提供一鑄模容器141,並放置一封裝膠體142於該鑄模容器141中;再適當地對應該鑄模容器141與該承載板110,使該第一導線層120、該等金屬柱狀物131及該封裝膠體142位於該鑄模容器141與該承載板110之間,如第5A圖所示;接著,上下壓合該鑄模容器141與該承載板110,並同時進行該封裝膠體142的固化,藉以形成該鑄模化合物層140,如第5B圖所示;最後再將該鑄模容器141移除。此外,該鑄模化合物層140的壓縮成型亦可以如下方式來實施:首先,提供一鑄模容器141及一粉狀或片狀的封裝膠體142;以例如加熱方式,將該封裝膠體142變成流體,並注入該鑄模容器141中,如第5A圖所示;適當地對應該鑄模容器141與該承載板110,使該第一導線層120、該等金屬柱狀物131及該封裝膠體142位於該鑄模容器141與該承載板110之間;接著,上下壓合該鑄模容器141與該承載板110,並同時進行該封裝膠體142的固化,藉以形成該鑄模化合物層140,如第5B圖所示;最後再將該鑄模容器141移除。其中,該封裝膠體142可以是酚醛基樹脂(Novolac-Based Resin)、環氧基樹脂(Epoxy-Based Resin)、或矽基樹脂(Silicone-Based Resin)等絕緣材料所組成,但不以此為限。
相較於如第1A~1C圖所示的習知封裝基板技術,本實施例的該鑄模化合物層140係以單次步驟(S240)而同時形成於該承載板110的全部表面上,而非重覆以相同步驟S240形成於該承載板110的各個區域上而終至覆蓋該承載板110的全部表面;因此,將不會有間隙形成於不同區域的該鑄模化合物層140之間,而能有效防止多次鑄模鑄模化合物方式所造成的缺點。
步驟S250,如第4E圖所示,移除部分的該鑄模化合物層140,以露出該等金屬柱狀物131。該鑄模化合物層140雖包覆該承載板110上所有的該第一導線層120與該等金屬柱狀物131,但它只作為該第一導線層120與該第二導線層150之間的絕緣層,為了使該等金屬柱狀物131得以連接該第一導線層120與該第二導線層150,必須移除該鑄模化合物層140的上半部,以露出該等金屬柱狀物的上端面。本實施例藉由研磨(Polishing)或磨削(Grinding)方式,自上而下磨去該鑄模化合物層140的上半部,直到該等金屬柱狀物131的上端面露出,即可停止研磨。但不以此為限;在另一實施例中,可在該鑄模化合物層240形成時,恰好露出該等金屬柱狀物131之上端面,則無需進行此部份鑄模化合物層移除的步驟。
步驟S260,如第4F圖所示,形成一第二導線層150於該鑄模化合物層140與該等金屬柱狀物131的露出端面上,並圖案化成該封裝基板100的另一導電走線。該第二導線層150可藉由金屬的電鍍(Electrolytic Plating)或蒸鍍(Evaporation)技術來製作,例如,銅或鋁,而其導電走線的圖案化可藉由光微影蝕刻(Photolithography)技術來製作。例如,旋轉塗佈一第三光阻層(未圖示)於該鑄模化合物層140上,並以曝光顯影的方式圖案化該第三光阻層;形成一第三金屬層(未圖示)於該圖案化後的第三光阻層上;藉由舉離法(Lift-off),在移除該圖案化後的第三光阻層的同時,一併將位於該圖案化後的第三光阻層上的該第三金屬層移除,而非位於該圖案化後的第三光阻層上的該第三金屬層則被保留下來,藉以達成該第三金屬層的圖案化而形成該第二導線層150。
步驟S270,如第2圖所示,形成一防焊層160於該第二導線層150及該鑄模化合物層140上,其具有絕緣該第二導線層150的各走線之間電性的功效,並可用以保護該第二導線層150不受外部物或後續製程的傷害。此外,本實施例的該封裝基板100可進一步製作成封裝電路元件;例如,可適當地藉由光微影蝕刻技
術圖案化該防焊層160,已使部分的該第二導線層150露出,藉以連接外部電路(未圖示);又例如,可進行該封裝基板100的背端製程(Backend processing),也就是適當地藉由光微影蝕刻技術來移除該承載板110下半部的部分區域,藉以形成一可使該第一導線層120與該鑄模化合物層140露出的窗口(未圖示),使得一外接電子元件(未圖示)可設置於該窗口中,並電性連結該第一導線層120。
唯以上所述者,僅為本發明之較佳實施例,當不能以之限制本發明的範圍。即大凡依本發明申請專利範圍所做之均等變化及修飾,仍將不失本發明之要義所在,亦不脫離本發明之精神和範圍,故都應視為本發明的進一步實施狀況。
100‧‧‧封裝基板
110‧‧‧承載板
120‧‧‧第一導線層
130‧‧‧導柱層
131‧‧‧金屬柱狀物
140‧‧‧鑄模化合物層
150‧‧‧第二導線層
160‧‧‧防焊層
Claims (8)
- 一種封裝基板之製作方法,包括下列步驟:(A)提供一承載板;(B)形成一第一導線層於該承載板上;(C)形成一導柱層於該第一導線層上,該導柱層包含複數個金屬柱狀物;(D)以單次步驟形成一鑄模化合物層於該承載板的全部表面上,使得該鑄模化合物層包覆該承載板上所有的該第一導線層與該等金屬柱狀物;(E)移除部分的該鑄模化合物層,以露出該等金屬柱狀物;(F)形成一第二導線層於該鑄模化合物層與該等金屬柱狀物的露出部分上;以及(G)形成一防焊層於該第二導線層上。
- 如申請專利範圍第1項所述之製造方法,其中的步驟(B)包括:形成一第一光阻層於該承載板上,並圖案化該第一光阻層;形成一第一金屬層於該第一光阻層上;以及移除該第一光阻層,並同時進行該第一金屬層的圖案化,藉以形成該第一導線層。
- 如申請專利範圍第1項所述之製造方法,其中的步驟(C)包括:形成一第二光阻層於該承載板上,並圖案化該第二光阻層;形成一第二金屬層於該第二光阻層上;以及移除該第二光阻層,並同時進行該第二金屬層的圖案化,藉以形成該等金屬柱狀物。
- 如申請專利範圍第1項所述之製造方法,其中的步驟(D)包括:提供一鑄模容器,並放置一鑄模化合物於該鑄模容器中;以及壓合該鑄模容器與該承載板,並同時進行該鑄模化合物的固化,藉以形成該鑄模化合物層。
- 如申請專利範圍第1項所述之製造方法,其中的步驟(D)包括:提供一鑄模容器及一粉狀或片狀的鑄模化合物;使該鑄模化合物變成流體,並注入該鑄模容器中;以及 壓合該鑄模容器與該承載板,並同時進行該鑄模化合物的固化,藉以形成該鑄模化合物層。
- 如申請專利範圍第4或5項所述之製作方法,其中該鑄模化合物的材料包含酚醛基樹脂、環氧基樹脂、或矽基樹脂。
- 如申請專利範圍第1項所述之製造方法,其中的步驟(E)包括:自上而下研磨該鑄模化合物層,直到該等金屬柱狀物的上端面露出。
- 如申請專利範圍第1項所述之製造方法,其中的步驟(F)包括:形成一第三光阻層於該第一鑄模化合物層上,並圖案化該第三光阻層;形成一第三金屬層於該第三光阻層上;以及移除該第三光阻層,並同時進行該第三金屬層的圖案化,藉以形成該第二導線層。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW103118993A TWI541963B (zh) | 2014-05-30 | 2014-05-30 | 封裝基板及其製作方法 |
CN201410283854.5A CN105226042B (zh) | 2014-05-30 | 2014-06-23 | 封装基板及其制作方法 |
US14/451,892 US9741646B2 (en) | 2014-05-30 | 2014-08-05 | Package substrate and its fabrication method |
US15/646,175 US20170309557A1 (en) | 2014-05-30 | 2017-07-11 | Package substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW103118993A TWI541963B (zh) | 2014-05-30 | 2014-05-30 | 封裝基板及其製作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201545293A TW201545293A (zh) | 2015-12-01 |
TWI541963B true TWI541963B (zh) | 2016-07-11 |
Family
ID=54994898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW103118993A TWI541963B (zh) | 2014-05-30 | 2014-05-30 | 封裝基板及其製作方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US9741646B2 (zh) |
CN (1) | CN105226042B (zh) |
TW (1) | TWI541963B (zh) |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US9318464B2 (en) * | 2013-05-21 | 2016-04-19 | Advanced Micro Devices, Inc. | Variable temperature solders for multi-chip module packaging and repackaging |
-
2014
- 2014-05-30 TW TW103118993A patent/TWI541963B/zh active
- 2014-06-23 CN CN201410283854.5A patent/CN105226042B/zh active Active
- 2014-08-05 US US14/451,892 patent/US9741646B2/en active Active
-
2017
- 2017-07-11 US US15/646,175 patent/US20170309557A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20170309557A1 (en) | 2017-10-26 |
CN105226042B (zh) | 2018-07-27 |
TW201545293A (zh) | 2015-12-01 |
US9741646B2 (en) | 2017-08-22 |
CN105226042A (zh) | 2016-01-06 |
US20160043025A1 (en) | 2016-02-11 |
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