TW201517182A - 封裝結構之製法 - Google Patents

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Abstract

一種封裝結構之製法，係先設置電子元件於承載件上，再形成限制件於該承載件上，且該限制件位於該電子元件之周圍，接著，形成絕緣材於該承載件上以包覆該電子元件，之後移除該承載件，以形成一線路重佈結構於該絕緣材與該電子元件上。藉由該限制件防止該絕緣材任意流動，以提高該絕緣材之厚度均勻性。

Description

封裝結構之製法
本發明係有關一種封裝結構之製法，尤指一種具扇出(Fan-out)線路結構之封裝結構提高該絕緣材之厚度均勻性之製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。為了滿足半導體封裝件微型化(miniaturization)的封裝需求，係發展出晶圓級封裝(Wafer Level Packaging,WLP)的技術。
如第1A至1D圖，係為習知晶圓級半導體封裝件1之製法之剖面示意圖。
如第1A圖所示，形成一熱化離型膠層(thermal release tape)11於一承載件10上。
接著，置放複數半導體元件12於該熱化離型膠層11上，該些半導體元件12具有相對之主動面12a與非主動面12b，各該主動面12a上均具有複數電極墊120，且各該主動面12a黏著於該熱化離型膠層11上。
如第1B圖所示，以壓合方式形成一封裝膠體13於該熱化離型膠層11上，以包覆該半導體元件12。
如第1C圖所示，進行烘烤製程以硬化該封裝膠體13，而同時該熱化離型膠層11因受熱後會失去黏性，故可一併移除該熱化離型膠層11與該承載件10，以外露該半導體元件12之主動面12a。
如第1D圖所示，進行線路重佈層(Redistribution layer,RDL)製程，係形成一線路重佈結構14於該封裝膠體13與該半導體元件12之主動面12a上，令該線路重佈結構14電性連接該半導體元件12之電極墊120。
接著，形成一絕緣保護層15於該線路重佈結構14上，且該絕緣保護層15外露該線路重佈結構14之部分表面，以供結合如銲球之導電元件16。
惟，習知半導體封裝件1之製法中，於壓合過程中，因未限制該封裝膠體13之範圍，該封裝膠體13將自由地流動，致使該封裝膠體13厚度均勻性不佳，如該封裝膠體13之厚度均勻性之差異值為100m，導致無法順利進行後續RDL製程。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種封裝結構之製法，係包括：設置至少一電子元件及形成至少一限制件於承載件上，且該限制件位於該電子元件之周圍；形成絕緣材於該承載件上以包覆該電子元件；移除該承載件，以外露該電子元件；以及形成一線路重佈結構於 該絕緣材與該電子元件上，且該線路重佈結構電性連接該電子元件。
前述之製法中，該電子元件具有相對之主動面與非主動面，該主動面上具有複數電極墊，且該電子元件以其主動面結合於該承載件上，而該線路重佈結構係電性連接該電極墊。例如，半導體元件或被動元件。
前述之製法中，該限制件係為框體，以框住該電子元件，且形成該限制件之材質係為金屬、陶瓷、介電質或塑膠。
前述之製法中，該限制件係位於該承載件之邊緣。
前述之製法中，該限制件具不可變形性；或者，該限制件之熱膨脹係數與該絕緣材之熱膨脹係數相匹配；亦可使該限制件與該絕緣材相結合。
前述之製法中，該絕緣材係以壓合方式形成於該承載件上。
前述之製法中，該線路重佈結構係包含相疊之至少一介電層與至少一線路層。
另外，前述之製法中，復包括於形成該線路重佈結構後，移除該限制件，例如，當設置複數該電子元件時，藉由切單製程，以移除該限制件。又於移除該限制件後，清除該限制件上之絕緣材，例如，強酸腐蝕、強鹼腐蝕或高溫燒結方式。
由上可知，本發明之封裝結構之製法，係藉由該限制件限制該絕緣材之流動範圍，而提高該絕緣材之厚度均勻 性，故相較於習知技術，本發明之絕緣材之厚度均勻性之差異值係降至40m以下。
1‧‧‧半導體封裝件
10,20,29‧‧‧承載件
11‧‧‧熱化離型膠層
12‧‧‧半導體元件
12a,22a‧‧‧主動面
12b,22b‧‧‧非主動面
120,220‧‧‧電極墊
13‧‧‧封裝膠體
14,24‧‧‧線路重佈結構
15,25‧‧‧絕緣保護層
16,26‧‧‧導電元件
2‧‧‧封裝結構
21‧‧‧黏著層
22‧‧‧電子元件
23‧‧‧絕緣材
240‧‧‧介電層
241‧‧‧線路層
242‧‧‧電性接觸墊
27‧‧‧限制件
28‧‧‧結合層
S‧‧‧切割路徑
第1A至1D圖係為習知半導體封裝件之製法之剖面示意圖；以及第2A至2H圖係本發明之封裝結構之製法之剖面示意圖；其中，第2A’圖係第2A圖之另一實施例，第2B’圖係第2B圖之上視圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2H圖係為本發明之封裝結構2之製法的剖面 示意圖。
如第2A圖所示，設置複數電子元件22於一承載件20上。
於本實施例中，該承載件20係為如晶圓、矽板之半導體基板或玻璃基板，且該承載件20藉由其表面上之黏著層21，以結合該些電子元件22。
再者，該黏著層21係為熱化離型膠層(thermal release tape)。
又，該電子元件22具有相對之主動面22a與非主動面22b，該主動面22a上具有複數電極墊220，且該電子元件22以其主動面22a結合該黏著層21。
另外，該電子元件22係為半導體元件或被動元件。
如第2B圖所示，形成一限制件27於該承載件20上之黏著層21上，且該限制件27位於該些電子元件22之周圍。
於本實施例中，該限制件27係為圖案化框架，例如金屬框(如鋁框)，該圖案化框架具有複數隔間部，以區域性地框住各該電子元件22，例如第2B’圖所示，係以四個電子元件22作為一區域。
再者，該限制件27係部分位於該承載件20之邊緣。
於另一實施例中，如第2A’至2B圖所示，亦可先形成一限制件27於該承載件20上之黏著層21上，再設置複數電子元件22於該承載件20上，且該限制件27位於該些電子元件22之周圍。
如第2C圖所示，形成絕緣材23於該承載件20上之黏 著層21上，以包覆該些電子元件22，再以一結合層28結合另一承載件29於該絕緣材23上。
於本實施例中，該絕緣材23係被壓入(Laminated)該限制件27之框中，以避免該些絕緣材23溢出機台外。
再者，該絕緣材23之材質係為乾膜型(Dry Film Type)環氧樹脂(Epoxy)或流體狀環氧樹脂、或為有機材質，如ABF(Ajinomoto Build-up Film)樹脂、乾膜(Dry Film)高分子材質等，且該結合層28之材質係為丙烯酸型(acrylic)散熱(thermal)膠材或耐化學腐蝕(chemical resistant)膠材。
又，該限制件27之結構特性係為(1)需要不易變形(即不可變形性)、(2)其熱膨脹係數(Coefficient of thermal expansion,CTE)需接近絕緣材23之熱膨脹係數、(3)其與絕緣材23的結合性(Adhesion)佳。因此，形成該限制件27之材質可為金屬、陶瓷、介電質或塑膠。
本發明之製法中，主要藉由該限制件27之設計，以於壓合過程中限制該絕緣材23位於框架(即該限制件27)中，而提高該絕緣材23之厚度均勻性，故相較於習知技術之厚度均勻性之差異值100m，本發明之絕緣材23之厚度均勻性之差異值係降至40m以下。因此，能防止該絕緣材23之均勻性超出後續RDL製程之公差(tolerance)容許誤差範圍外，故能順利進行後續RDL製程，以提高產量。
如第2D圖所示，移除該承載件20及該黏著層21，以外露該電子元件22之主動面22a。
於本實施例中，進行烘烤製程以硬化該絕緣材23，而同時該黏著層21因受熱後會失去黏性，故可移除該黏著層21與該承載件20。
如第2E圖所示，進行線路重佈層(Redistribution layer,RDL)製程，即形成一線路重佈結構24於該絕緣材23與該些電子元件22上，且該線路重佈結構24電性連接各該電子元件22。
於本實施例中，該線路重佈結構24係包含相疊之至少一線路層241與至少一介電層240，該介電層240係形成於該絕緣材23上，且該線路層241係電性連接該電子元件22之電極墊220。
接著，形成一絕緣保護層25於該線路重佈結構24上，且該絕緣保護層25外露該線路層241之部分表面，俾供作為電性接觸墊242。
如第2F圖所示，藉由機械外力移除該結合層28與另一承載件29。
如第2G圖所示，形成複數如銲球(即植球製程)之導電元件26於該線路重佈結構24之電性接觸墊242上。
本發明之製法中，藉由該限制件27的支撐，以於進行線路重佈層(RDL)製程、機械外力移除製程及植球製程時，可防止大版面之該絕緣材23發生翹曲。
如第2H圖所示，沿第2G圖所示之切割路徑S進行切單製程，以移除該限制件27，而獲取複數個封裝結構2。
之後，清除該限制件27上之絕緣材23，以重複使用 該限制件27。於本實施例中，可藉由強酸(如硫酸、鹽酸、王水)腐蝕、強鹼(如氫氧化鈉、氫氧化鉀)腐蝕或高溫燒結等方式清除該限制件27上之絕緣材23。
綜上所述，本發明之封裝結構之製法，係先將該限制件設於承載件上，再壓合該絕緣材於該限制件之範圍內，故能避免該絕緣材任意流動，因而能提高該絕緣材之厚度均勻性，以順利進行後續RDL製程，而提高封裝結構之產量。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
20,29‧‧‧承載件
21‧‧‧黏著層
22‧‧‧電子元件
23‧‧‧絕緣材
27‧‧‧限制件
28‧‧‧結合層

Claims (16)

  1. 一種封裝結構之製法，係包括：設置至少一電子元件及形成至少一限制件於承載件上，且該限制件位於該電子元件之周圍；形成絕緣材於該承載件上以包覆該電子元件；移除該承載件，以外露該電子元件；以及形成一線路重佈結構於該絕緣材與該電子元件上，且該線路重佈結構電性連接該電子元件。
  2. 如申請專利範圍第1項所述之封裝結構之製法，其中，該電子元件具有相對之主動面與非主動面，該主動面上具有複數電極墊，且該電子元件以其主動面結合於該承載件上。
  3. 如申請專利範圍第2項所述之封裝結構之製法，其中，該線路重佈結構電性連接該電子元件之電極墊。
  4. 如申請專利範圍第1項所述之封裝結構之製法，其中，該電子元件係為半導體元件或被動元件。
  5. 如申請專利範圍第1項所述之封裝結構之製法，其中，該限制件係為框體，以框住該電子元件。
  6. 如申請專利範圍第1項所述之封裝結構之製法，其中，形成該限制件之材質係為金屬、陶瓷、介電質或塑膠。
  7. 如申請專利範圍第1項所述之封裝結構之製法，其中，該限制件係位於該承載件之邊緣。
  8. 如申請專利範圍第1項所述之封裝結構之製法，其中，該限制件具不可變形性。
  9. 如申請專利範圍第1項所述之封裝結構之製法，其中，該限制件之熱膨脹係數與該絕緣材之熱膨脹係數相匹配。
  10. 如申請專利範圍第1項所述之封裝結構之製法，其中，該限制件與該絕緣材相結合。
  11. 如申請專利範圍第1項所述之封裝結構之製法，其中，該絕緣材係以壓合方式形成於該承載件上。
  12. 如申請專利範圍第1項所述之封裝結構之製法，其中，該線路重佈結構係包含相疊之至少一介電層與至少一線路層。
  13. 如申請專利範圍第1項所述之封裝結構之製法，復包括於形成該線路重佈結構後，移除該限制件。
  14. 如申請專利範圍第1項所述之封裝結構之製法，其中，當設置複數該電子元件時，復包括於形成該線路重佈結構後，進行切單製程，以移除該限制件。
  15. 如申請專利範圍第13或14項所述之封裝結構之製法，復包括於移除該限制件後，清除該限制件上之絕緣材。
  16. 如申請專利範圍第15項所述之封裝結構之製法，其中，清除該限制件上之絕緣材之方式係為藉由強酸腐蝕、強鹼腐蝕或高溫燒結方式。
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