TWI611506B - 半導體結構及其製造方法 - Google Patents

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TWI611506B
TWI611506B TW105127015A TW105127015A TWI611506B TW I611506 B TWI611506 B TW I611506B TW 105127015 A TW105127015 A TW 105127015A TW 105127015 A TW105127015 A TW 105127015A TW I611506 B TWI611506 B TW I611506B
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王晟宇
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Abstract

本揭露提供一種半導體結構，包括：一第一基板；一氧化層，形成於該第一基板上；一第二基板，形成於該氧化層上；複數個半導體裝置，形成於該第二基板中；以及複數個溝槽，形成於該第二基板中並填入有一絕緣材料，其中該等溝槽彼此分離，且該等溝槽之其中之一包圍該等半導體裝置之其中之一。本揭露另提供一種半導體結構之製造方法。

Description

半導體結構及其製造方法
本揭露係有關於一種半導體結構，特別是有關於一種具有分離溝槽之半導體結構及其製造方法。
在目前的半導體製程中，溝槽(trench)的製作經常置於前段製程(front end of line，FEOL)。由於前段製程(FEOL)包含諸多高溫程序，例如，形成電晶體元件的各項步驟，因此，當製作單一且較大線寬的溝槽並將單一氧化材料填入於其中時，溫度高、低變化所造成熱漲冷縮的結果，常導致溝槽與基板間的界面因內應力作用而形成結構上的差排缺陷(dislocation defect)，使得後續完成的裝置元件經常面臨漏電問題。
為有效控制絕緣層上覆矽(silicon on insulator，SOI)結構中絕緣結構的內應力影響，既有溝槽圖案區域常須填入複合材料以避免大量製程缺陷的產生，且，為考量溝槽圖案設計的便利性，通常會允許溝槽圖案可以有十字交錯的情況，然，溝槽的十字交錯區域若未填平，當後續的金屬內連線跨越此交會處時，極有可能造成跨線短路。因此，須使用更厚的複合材料並搭配化學機械研磨(CMP)的研磨處理方能完全填滿溝槽，致製造成本增加。
此外，為符合某些電路設計的應用需求，必要時須打開絕緣層上覆矽(SOI)的埋入氧化層(buried oxide，BOX)且連通上、下矽基板施予不同電壓，而構成所謂的頂側接觸窗(top-side contact，TSC)，以改變或穩定元件特性，然，既有的溝槽設計僅具備提供元件之間的絕緣功能。
因此，開發一種可解決因溝槽十字交錯造成跨線短路的問題、具備適當絕緣效果且在施加特定低電壓或高電壓情況下仍可維持元件電性穩定的半導體結構，是業界亟需努力的方向。
本揭露之一實施例，提供一種半導體結構，包括：一第一基板；一氧化層，形成於該第一基板上；一第二基板，形成於該氧化層上；複數個半導體裝置，形成於該第二基板中；以及複數個溝槽，形成於該第二基板中並填入有一絕緣材料，其中該等溝槽彼此分離，且該等溝槽之其中之一包圍該等半導體裝置之其中之一。
本揭露之一實施例，提供一種半導體結構，包括：一第一基板；一氧化層，形成於該第一基板上；一第二基板，形成於該氧化層上；複數個半導體裝置，形成於該第二基板中；複數個第一溝槽，形成於該第二基板中並填入有一絕緣材料，其中該等第一溝槽彼此分離，且該等第一溝槽之其中之一包圍該等半導體裝置之其中之一；一接觸窗，形成於該第二基板中並穿過該氧化層，與該第一基板連接，其中該接觸窗填入有一導電材料；以及一第三溝槽，形成於該第二基板中並填入 有該絕緣材料，其中該第三溝槽包圍該接觸窗。
本揭露之一實施例，提供一種半導體結構之製造方法，包括：提供一絕緣層上覆矽(silicon on insulator，SOI)結構，其包括一第一矽基板、一氧化層、以及一第二矽基板，其中該氧化層形成於該第一矽基板上，該第二矽基板形成於該氧化層上；形成複數個第一溝槽、一第二溝槽、以及一第三溝槽於該第二矽基板中，其中該等第一溝槽彼此分離，且該第三溝槽包圍該第二溝槽；形成一絕緣材料於該第二基板上，並填滿該等第一溝槽與該第三溝槽，及填入部分之該第二溝槽中；以該絕緣材料為一罩幕，對該第二溝槽進行蝕刻，以使該第二溝槽延伸穿過該氧化層，與該第一基板連接；以及填入一導電材料於該第二溝槽中，以電性連接該第一基板。
為同時兼顧降低溝槽結構內應力的影響及避免溝槽圖案交會處的凹陷區域形成，本揭露設計出新穎的溝槽圖案(即，包圍半導體裝置的溝槽彼此分離不交會，如第1A圖所示)，藉由縮減溝槽線寬，以矽基板取代習知技術填入溝槽的複合材料，溝槽中，僅須填入例如氧化物的單種絕緣材料，可減少溝槽填充材料的用量及厚度，且不會形成深溝槽十字交會的區域，無須再增加填充材料的用量及厚度，在整體厚度一齊下降的情況下，可減少化學機械研磨(CMP)的研磨量，進而改善研磨後的厚度均勻性。
為連通絕緣層上覆矽(SOI)的埋入氧化層(buried oxide，BOX)的上、下矽基板形成頂側接觸窗(top-side contact，TSC)，本揭露使用大、小線寬並存的溝槽圖案設計，頂側接觸 窗(TSC)為較大線寬，而較細線寬的環狀溝槽則作為絕緣保護，增加環狀溝槽數量的目的是當頂側接觸窗(TSC)須施予特定電壓(低電壓或高電壓)而非接地模式時，須有足夠的絕緣保護，避免頂側接觸窗(TSC)與半導體元件區產生直接的交互影響，同時定義大、小溝槽的優點可減少一次蝕刻溝槽的程序，使用單一材料填滿小線寬溝槽後，再以既有的硬罩幕為保護層蝕刻大線寬溝槽，接著，導入導電材料即可形成頂側接觸窗(TSC)。
此外，本揭露使用大、小線寬並存的溝槽圖案設計，同時定義大、小溝槽，先使用單一材料填滿小線寬溝槽後，以光罩定義欲蝕刻的大線寬溝槽位置，再以光阻為屏障蝕刻大線寬溝槽，小線寬溝槽可在光阻保護下避免外露，接著，導入導電材料即可形成頂側接觸窗(TSC)。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
10‧‧‧半導體結構
12‧‧‧第一(矽)基板
14‧‧‧氧化層
16‧‧‧第二(矽)基板
18、20、22、24‧‧‧半導體裝置
26、28、30、32、34‧‧‧(第一)溝槽
36‧‧‧絕緣材料
38‧‧‧接觸窗(第二溝槽)
40‧‧‧導電材料
42‧‧‧第三溝槽
44‧‧‧圖案化硬罩幕層
46‧‧‧圖案化光阻層
W1‧‧‧第一溝槽的寬度
W2‧‧‧第二溝槽的寬度
W3‧‧‧第三溝槽的寬度
Wc‧‧‧接觸窗的寬度
第1A圖係根據本揭露之一實施例，一種半導體結構之上視圖；第1B圖為第1A圖沿A-A’剖面線所得之該半導體結構之剖面示意圖；第2A圖係根據本揭露之一實施例，一種半導體結構之上視圖； 第2B圖為第2A圖沿A-A’剖面線所得之該半導體結構之剖面示意圖；第3A圖係根據本揭露之一實施例，一種半導體結構之上視圖；第3B圖為第3A圖沿A-A’剖面線所得之該半導體結構之剖面示意圖；第4A圖係根據本揭露之一實施例，一種半導體結構之上視圖；第4B圖為第4A圖沿A-A’剖面線所得之該半導體結構之剖面示意圖；第5A~5D圖係根據本揭露之一實施例，一種半導體結構製備方法之剖面示意圖；以及第6A~6D圖係根據本揭露之一實施例，一種半導體結構製備方法之剖面示意圖。
請參閱第1A與1B圖，根據本揭露之一實施例，提供一種半導體結構10。第1A圖為半導體結構10的上視圖，第1B圖則為第1A圖沿A-A’剖面線所得的半導體結構10的剖面示意圖。
如第1A與1B圖所示，在本實施例中，半導體結構10包括一第一基板12、一氧化層14、一第二基板16、複數個半導體裝置(18、20、22、24)、以及複數個溝槽(26、28、30、32、34)。氧化層14形成於第一基板12上。第二基板16形成於氧化層14上。半導體裝置(18、20、22、24)形成於第二基板16中。 溝槽(26、28、30、32、34)形成於第二基板16中並填入有一絕緣材料36。值得注意的是，溝槽(26、28、30、32、34)彼此分離，且溝槽(26、28、30、32)的其中之一包圍半導體裝置(18、20、22、24)的其中之一，即每一半導體裝置為一溝槽所包圍，例如，溝槽26包圍半導體裝置18，溝槽28包圍半導體裝置20，溝槽30包圍半導體裝置22，以及溝槽32包圍半導體裝置24，如第1A圖所示。
在部分實施例中，第一基板12與第二基板16可為矽基板，使得半導體結構10為一絕緣層上覆矽(silicon on insulator，SOI)結構。
在部分實施例中，半導體裝置(18、20、22、24)可包括各種高電壓或低電壓元件，其包括，但不限定於，場效電晶體(field-effect transistor，FET)或雙極性接面電晶體(bipolar junction transistor，BJT)。
在部分實施例中，溝槽(26、28、30、32、34)的寬度大體介於0.6~1.0微米。
在部分實施例中，溝槽(26、28、30、32、34)僅填入有絕緣材料36。
在部分實施例中，絕緣材料36可包括各種適合的金屬氧化物。
請參閱第2A與2B圖，根據本揭露之一實施例，提供一種半導體結構10。第2A圖為半導體結構10的上視圖，第2B圖則為第2A圖沿A-A’剖面線所得的半導體結構10的剖面示意圖。
如第2A與2B圖所示，在本實施例中，半導體結構10包括一第一基板12、一氧化層14、一第二基板16、複數個半導體裝置(18、20、22、24)、複數個第一溝槽(26、28、30、32、34)、一接觸窗38、以及一第三溝槽42。氧化層14形成於第一基板12上。第二基板16形成於氧化層14上。半導體裝置(18、20、22、24)形成於第二基板16中。第一溝槽(26、28、30、32、34)形成於第二基板16中並填入有一絕緣材料36。值得注意的是，第一溝槽(26、28、30、32、34)彼此分離，且第一溝槽(26、28、30、32)的其中之一包圍半導體裝置(18、20、22、24)的其中之一。也就是說，每一半導體裝置為一溝槽所包圍，例如，溝槽26包圍半導體裝置18，溝槽28包圍半導體裝置20，溝槽30包圍半導體裝置22，以及溝槽32包圍半導體裝置24，如第2A圖所示。
此外，接觸窗38形成於第二基板16中並穿過氧化層14，與第一基板12連接。接觸窗38填入有一導電材料40。第三溝槽42形成於第二基板16中並填入有絕緣材料36。值得注意的是，第三溝槽42包圍接觸窗38。
在部分實施例中，第一基板12與第二基板16可為矽基板，使得半導體結構10為一絕緣層上覆矽(silicon on insulator，SOI)結構。
在部分實施例中，半導體裝置(18、20、22、24)可包括各種高電壓或低電壓元件，其包括，但不限定於，場效電晶體(field-effect transistor，FET)或雙極性接面電晶體(bipolar junction transistor，BJT)。
在部分實施例中，第一溝槽(26、28、30、32、34)的寬度W1與第三溝槽42的寬度W3大體介於0.6~1.0微米。
在部分實施例中，第一溝槽(26、28、30、32、34)與第三溝槽42僅填入有絕緣材料36。
在部分實施例中，絕緣材料36可包括各種適合的金屬氧化物。
在部分實施例中，接觸窗38的寬度Wc大體大於第一溝槽(26、28、30、32、34)的寬度W1與第三溝槽42的寬度W3。
在部分實施例中，接觸窗38的寬度Wc大體為2.0微米。
在部分實施例中，第一溝槽(26、28、30、32、34)的寬度W1與第三溝槽42的寬度W3大體相同。
在部分實施例中，導電材料40可包括各種適合的金屬材料。
在此實施例中，接觸窗38為一頂側接觸窗(top-side contact，TSC)。
在此實施例中，第一溝槽(26、28、30、32、34)與第三溝槽42部分重疊，例如，第一溝槽34與第三溝槽42的其中一側重疊，如第2A圖所示。
在此實施例中，當對接觸窗38施予一特定低電壓時，半導體元件區(即，包括半導體裝置(18、20、22、24)的區域)藉由第一溝槽(26、28、30、32、34)與第三溝槽42的設置可獲得足夠的絕緣保護。
請參閱第3A與3B圖，根據本揭露之一實施例，提供一種半導體結構10。第3A圖為半導體結構10的上視圖，第3B圖則為第3A圖沿A-A’剖面線所得的半導體結構10的剖面示意圖。
如第3A與3B圖所示，在本實施例中，半導體結構10包括一第一基板12、一氧化層14、一第二基板16、複數個半導體裝置(18、20、22、24)、複數個第一溝槽(26、28、30、32、34)、一接觸窗38、以及一第三溝槽42。氧化層14形成於第一基板12上。第二基板16形成於氧化層14上。半導體裝置(18、20、22、24)形成於第二基板16中。第一溝槽(26、28、30、32、34)形成於第二基板16中並填入有一絕緣材料36。值得注意的是，第一溝槽(26、28、30、32、34)彼此分離，且第一溝槽(26、28、30、32)的其中之一包圍半導體裝置(18、20、22、24)的其中之一。也就是說，每一半導體裝置為一溝槽所包圍，例如，溝槽26包圍半導體裝置18，溝槽28包圍半導體裝置20，溝槽30包圍半導體裝置22，以及溝槽32包圍半導體裝置24，如第3A圖所示。
此外，接觸窗38形成於第二基板16中並穿過氧化層14，與第一基板12連接。接觸窗38填入有一導電材料40。第三溝槽42形成於第二基板16中並填入有絕緣材料36。值得注意的是，第三溝槽42包圍接觸窗38。
在部分實施例中，第一基板12與第二基板16可為矽基板，使得半導體結構10為一絕緣層上覆矽(silicon on insulator，SOI)結構。
在部分實施例中，半導體裝置(18、20、22、24)可包括各種高電壓或低電壓元件，其包括，但不限定於，場效電晶體(field-effect transistor，FET)或雙極性接面電晶體(bipolar junction transistor，BJT)。
在部分實施例中，第一溝槽(26、28、30、32、34)的寬度W1與第三溝槽42的寬度W3大體介於0.6~1.0微米。
在部分實施例中，第一溝槽(26、28、30、32、34)與第三溝槽42僅填入有絕緣材料36。
在部分實施例中，絕緣材料36可包括各種適合的金屬氧化物。
在部分實施例中，接觸窗38的寬度Wc大體大於第一溝槽(26、28、30、32、34)的寬度W1與第三溝槽42的寬度W3。
在部分實施例中，接觸窗38的寬度Wc大體為2.0微米。
在部分實施例中，第一溝槽(26、28、30、32、34)的寬度W1與第三溝槽42的寬度W3大體相同。
在部分實施例中，導電材料40可包括各種適合的金屬材料。
在此實施例中，接觸窗38為一頂側接觸窗(top-side contact，TSC)。
在此實施例中，第一溝槽(26、28、30、32、34)與第三溝槽42分離，例如，第一溝槽34未與第三溝槽42的任何一側重疊，如第3A圖所示。
在此實施例中，當對接觸窗38施予一特定高電壓時，半導體元件區(即，包括半導體裝置(18、20、22、24)的區域)藉由第一溝槽(26、28、30、32、34)與第三溝槽42的設置可獲得足夠的絕緣保護。
請參閱第4A與4B圖，根據本揭露之一實施例，提供一種半導體結構10。第4A圖為半導體結構10的上視圖，第4B圖則為第4A圖沿A-A’剖面線所得的半導體結構10的剖面示意圖。
如第4A與4B圖所示，在本實施例中，半導體結構10包括一第一基板12、一氧化層14、一第二基板16、複數個半導體裝置(18、20、22、24)、複數個第一溝槽(26、28、30、32、34)、一接觸窗38、以及一第三溝槽42。氧化層14形成於第一基板12上。第二基板16形成於氧化層14上。半導體裝置(18、20、22、24)形成於第二基板16中。第一溝槽(26、28、30、32、34)形成於第二基板16中並填入有一絕緣材料36。值得注意的是，第一溝槽(26、28、30、32、34)彼此分離，且第一溝槽(26、28、30、32)的其中之一包圍半導體裝置(18、20、22、24)的其中之一。也就是說，每一半導體裝置為一溝槽所包圍，例如，溝槽26包圍半導體裝置18，溝槽28包圍半導體裝置20，溝槽30包圍半導體裝置22，以及溝槽32包圍半導體裝置24，如第4A圖所示。
此外，接觸窗38形成於第二基板16中並穿過氧化層14，與第一基板12連接。接觸窗38填入有一導電材料40。第三溝槽42形成於第二基板16中並填入有絕緣材料36。值得注意 的是，第三溝槽42包圍接觸窗38。
在部分實施例中，第一基板12與第二基板16可為矽基板，使得半導體結構10為一絕緣層上覆矽(silicon on insulator，SOI)結構。
在部分實施例中，半導體裝置(18、20、22、24)可包括各種高電壓或低電壓元件，其包括，但不限定於，場效電晶體(field-effect transistor，FET)或雙極性接面電晶體(bipolar junction transistor，BJT)。
在部分實施例中，第一溝槽(26、28、30、32、34)的寬度W1與第三溝槽42的寬度W3大體介於0.6~1.0微米。
在部分實施例中，第一溝槽(26、28、30、32、34)與第三溝槽42僅填入有絕緣材料36。
在部分實施例中，絕緣材料36可包括各種適合的金屬氧化物。
在部分實施例中，接觸窗38的寬度Wc大體大於第一溝槽(26、28、30、32、34)的寬度W1與第三溝槽42的寬度W3。
在部分實施例中，接觸窗38的寬度Wc大體為2.0微米。
在部分實施例中，第一溝槽(26、28、30、32、34)的寬度W1與第三溝槽42的寬度W3大體相同。
在部分實施例中，導電材料40可包括各種適合的金屬材料。
在此實施例中，第一溝槽(26、28、30、32、34) 與第三溝槽42部分重疊，例如，第一溝槽(28、34)與第三溝槽42的其中兩側重疊，如第4A圖所示。
請參閱第2A、2B圖及第5A~5D圖，根據本揭露之一實施例，提供一種半導體結構10(如第2A、2B圖所示)的製造方法。第5A~5D圖係為半導體結構10製備方法的剖面示意圖。
請參閱第5A圖，提供一絕緣層上覆矽(silicon on insulator，SOI)結構10’。
如第5A圖所示，絕緣層上覆矽(silicon on insulator，SOI)結構10’包括一第一矽基板12、一氧化層14、以及一第二矽基板16。氧化層14形成於第一矽基板12上。第二矽基板16形成於氧化層14上。
形成一圖案化硬罩幕層(hard mask film)44於第二矽基板16上。
在部分實施例中，藉由例如化學氣相沈積(chemical vapor deposition，CVD)或物理氣相沈積(physical vapor deposition，PVD)製程，以及圖案化製程形成圖案化硬罩幕層44於第二矽基板16上。
在部分實施例中，圖案化硬罩幕層44可包括，但不限定於，氧化矽、氮化矽、碳化矽、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、氧化鋁(Al2O3)、氮化硼(BN)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)或其他適合的高蝕刻選擇性材料。
藉由圖案化硬罩幕層44，對第二矽基板16進行蝕刻製程，以於第二矽基板16中形成複數個第一溝槽(26、28、30、32、34)、一第二溝槽38、以及一第三溝槽42。值得注意的是，第一溝槽(26、28、30、32、34)彼此分離，且第三溝槽42包圍第二溝槽38。
在部分實施例中，第一溝槽(26、28、30、32、34)的寬度W1與第三溝槽42的寬度W3大體介於0.6~1.0微米。
在部分實施例中，第二溝槽38的寬度W2大體大於第一溝槽(26、28、30、32、34)的寬度W1與第三溝槽42的寬度W3。
在部分實施例中，第二溝槽38的寬度W2大體為2.0微米。
在部分實施例中，第一溝槽(26、28、30、32、34)的寬度W1與第三溝槽42的寬度W3大體相同。
在此實施例中，第一溝槽(26、28、30、32、34)與第三溝槽42部分重疊，例如，第一溝槽34與第三溝槽42的其中一側重疊，如第2A圖所示。
在其他實施例中，第一溝槽(26、28、30、32、34)與第三溝槽42亦可分離，例如，第一溝槽34未與第三溝槽42的任何一側重疊，如第3A圖所示。
請參閱第5B圖，形成一絕緣材料36於第二矽基板16上，並填滿第一溝槽(26、28、30、32、34)與第三溝槽42，及填入部分的第二溝槽38中，例如，填入第二溝槽38的側壁與底部。
在部分實施例中，藉由例如化學氣相沈積(chemical vapor deposition，CVD)或物理氣相沈積(physical vapor deposition，PVD)製程形成絕緣材料36於第二矽基板16上，並填滿第一溝槽(26、28、30、32、34)與第三溝槽42，及填入部分的第二溝槽38中。
在部分實施例中，第一溝槽(26、28、30、32、34)與第三溝槽42僅填入有絕緣材料36。
在部分實施例中，絕緣材料36可包括各種適合的介電材料，例如鋇鍶鈦化物(barium strontium titanate，BST)或二氧化矽。
請參閱第5C圖，以絕緣材料36為一罩幕，對第二溝槽38進行蝕刻製程，以使第二溝槽38延伸穿過氧化層14，與第一矽基板12連接。
請參閱第5D圖，填入一導電材料40於第二溝槽38中，形成一接觸窗38，以電性連接第一矽基板12。
在部分實施例中，藉由例如化學氣相沈積(chemical vapor deposition，CVD)或物理氣相沈積(physical vapor deposition，PVD)製程，以及回蝕刻(etch-back)製程填入導電材料40於第二溝槽38中。
在部分實施例中，導電材料40可包括各種適合的金屬材料。
在此實施例中，接觸窗38為一頂側接觸窗(top-side contact，TSC)。
至此，即完成半導體結構10(如第2A、2B圖所示) 的製作。
請參閱第2A、2B圖及第6A~6D圖，根據本揭露之一實施例，提供一種半導體結構10(如第2A、2B圖所示)的製造方法。第6A~6D圖係為半導體結構10製備方法的剖面示意圖。
請參閱第6A圖，提供一絕緣層上覆矽(silicon on insulator，SOI)結構10’。
如第6A圖所示，絕緣層上覆矽(silicon on insulator，SOI)結構10’包括一第一矽基板12、一氧化層14、以及一第二矽基板16。氧化層14形成於第一矽基板12上。第二矽基板16形成於氧化層14上。
形成一圖案化硬罩幕層(hard mask film)44於第二矽基板16上。
在部分實施例中，藉由例如化學氣相沈積(chemical vapor deposition，CVD)或物理氣相沈積(physical vapor deposition，PVD)製程，以及圖案化製程形成圖案化硬罩幕層44於第二矽基板16上。
在部分實施例中，圖案化硬罩幕層44可包括，但不限定於，氧化矽、氮化矽、碳化矽、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、氧化鋁(Al2O3)、氮化硼(BN)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)或其他適合的高蝕刻選擇性材料。
藉由圖案化硬罩幕層44，對第二矽基板16進行蝕 刻製程，以於第二矽基板16中形成複數個第一溝槽(26、28、30、32、34)、一第二溝槽38、以及一第三溝槽42。值得注意的是，第一溝槽(26、28、30、32、34)彼此分離，且第三溝槽42包圍第二溝槽38。
在部分實施例中，第一溝槽(26、28、30、32、34)的寬度W1與第三溝槽42的寬度W3大體介於0.6~1.0微米。
在部分實施例中，第二溝槽38的寬度W2大體大於第一溝槽(26、28、30、32、34)的寬度W1與第三溝槽42的寬度W3。
在部分實施例中，第二溝槽38的寬度W2大體為2.0微米。
在部分實施例中，第一溝槽(26、28、30、32、34)的寬度W1與第三溝槽42的寬度W3大體相同。
在此實施例中，第一溝槽(26、28、30、32、34)與第三溝槽42部分重疊，例如，第一溝槽34與第三溝槽42的其中一側重疊，如第2A圖所示。
在其他實施例中，第一溝槽(26、28、30、32、34)與第三溝槽42亦可分離，例如，第一溝槽34未與第三溝槽42的任何一側重疊，如第3A圖所示。
請參閱第6B圖，形成一絕緣材料36於第二矽基板16上，並填滿第一溝槽(26、28、30、32、34)與第三溝槽42，及填入部分的第二溝槽38中，例如，填入第二溝槽38的側壁與底部。
在部分實施例中，藉由例如化學氣相沈積 (chemical vapor deposition，CVD)或物理氣相沈積(physical vapor deposition，PVD)製程形成絕緣材料36於第二矽基板16上，並填滿第一溝槽(26、28、30、32、34)與第三溝槽42，及填入部分的第二溝槽38中。
在部分實施例中，第一溝槽(26、28、30、32、34)與第三溝槽42僅填入有絕緣材料36。
在部分實施例中，絕緣材料36可包括各種適合的介電材料，例如鋇鍶鈦化物(barium strontium titanate，BST)或二氧化矽。
形成一圖案化光阻層46於絕緣材料36上，露出第二溝槽38。
在部分實施例中，藉由例如塗佈製程，以及圖案化製程形成圖案化光阻層46於絕緣材料36上。
請參閱第6C圖，以圖案化光阻層46為一罩幕，對第二溝槽38進行蝕刻製程，以使第二溝槽38延伸穿過氧化層14，與第一矽基板12連接。
移除殘留的圖案化光阻層46，露出第二矽基板16上的絕緣材料36。
請參閱第6D圖，填入一導電材料40於第二溝槽38中，形成一接觸窗38，以電性連接第一矽基板12。
在部分實施例中，藉由例如化學氣相沈積(chemical vapor deposition，CVD)或物理氣相沈積(physical vapor deposition，PVD)製程，以及回蝕刻(etch-back)製程填入導電材料40於第二溝槽38中。
在部分實施例中，導電材料40可包括各種適合的金屬材料。
在此實施例中，接觸窗38為一頂側接觸窗(top-side contact，TSC)。
至此，即完成半導體結構10(如第2A、2B圖所示)的製作。
為同時兼顧降低溝槽結構內應力的影響及避免溝槽圖案交會處的凹陷區域形成，本揭露設計出新穎的溝槽圖案(即，包圍半導體裝置的溝槽彼此分離不交會，如第1A圖所示)，藉由縮減溝槽線寬，以矽基板取代習知技術填入溝槽的複合材料，溝槽中，僅須填入例如氧化物的單種絕緣材料，可減少溝槽填充材料的用量及厚度，且不會形成深溝槽十字交會的區域，無須再增加填充材料的用量及厚度，在整體厚度一齊下降的情況下，可減少化學機械研磨(CMP)的研磨量，進而改善研磨後的厚度均勻性。
為連通絕緣層上覆矽(SOI)的埋入氧化層(buried oxide，BOX)的上、下矽基板形成頂側接觸窗(top-side contact，TSC)，本揭露使用大、小線寬並存的溝槽圖案設計，頂側接觸窗(TSC)為較大線寬，而較細線寬的環狀溝槽則作為絕緣保護，增加環狀溝槽數量的目的是當頂側接觸窗(TSC)須施予特定電壓(低電壓或高電壓)而非接地模式時，須有足夠的絕緣保護，避免頂側接觸窗(TSC)與半導體元件區產生直接的交互影響，同時定義大、小溝槽的優點可減少一次蝕刻溝槽的程序，使用單一材料填滿小線寬溝槽後，再以既有的硬罩幕為保護層 蝕刻大線寬溝槽，接著，導入導電材料即可形成頂側接觸窗(TSC)。
此外，本揭露使用大、小線寬並存的溝槽圖案設計，同時定義大、小溝槽，先使用單一材料填滿小線寬溝槽後，以光罩定義欲蝕刻的大線寬溝槽位置，再以光阻為屏障蝕刻大線寬溝槽，小線寬溝槽可在光阻保護下避免外露，接著，導入導電材料即可形成頂側接觸窗(TSC)。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧半導體結構
16‧‧‧第二(矽)基板
18、20、22、24‧‧‧半導體裝置
26、28、30、32、34‧‧‧(第一)溝槽
38‧‧‧接觸窗(第二溝槽)
42‧‧‧第三溝槽

Claims (19)

  1. 一種半導體結構，包括：一第一基板；一氧化層，形成於該第一基板上；一第二基板，形成於該氧化層上；複數個半導體裝置，形成於該第二基板中；以及複數個溝槽，形成於該第二基板中，該等溝槽僅填入有一絕緣材料，其中該等溝槽彼此分離，且該等溝槽之其中之一包圍該等半導體裝置之其中之一。
  2. 如申請專利範圍第1項所述之半導體結構，其中該第一基板與該第二基板為矽基板。
  3. 如申請專利範圍第1項所述之半導體結構，其中該半導體裝置包括場效電晶體(field-effect transistor，FET)或雙極性接面電晶體(bipolar junction transistor，BJT)。
  4. 一種半導體結構，包括：一第一基板；一氧化層，形成於該第一基板上；一第二基板，形成於該氧化層上；複數個半導體裝置，形成於該第二基板中；複數個第一溝槽，形成於該第二基板中並填入有一絕緣材料，其中該等第一溝槽彼此分離，且該等第一溝槽之其中之一包圍該等半導體裝置之其中之一；一接觸窗，形成於該第二基板中並穿過該氧化層，與該第一基板連接，其中該接觸窗填入有一導電材料；以及 一第三溝槽，形成於該第二基板中並填入有該絕緣材料，其中該第三溝槽包圍該接觸窗。
  5. 如申請專利範圍第4項所述之半導體結構，其中該第一基板與該第二基板為矽基板。
  6. 如申請專利範圍第4項所述之半導體結構，其中該半導體裝置包括場效電晶體(field-effect transistor，FET)或雙極性接面電晶體(bipolar junction transistor，BJT)。
  7. 如申請專利範圍第5項所述之半導體結構，其中該等第一溝槽與該第三溝槽僅填入有該絕緣材料。
  8. 如申請專利範圍第4項所述之半導體結構，其中該接觸窗之寬度大於該等第一溝槽與該第三溝槽之寬度。
  9. 如申請專利範圍第4項所述之半導體結構，其中該等第一溝槽與該第三溝槽之寬度相同。
  10. 如申請專利範圍第4項所述之半導體結構，其中該等第一溝槽與該第三溝槽分離。
  11. 如申請專利範圍第4項所述之半導體結構，其中該等第一溝槽與該第三溝槽部分重疊。
  12. 一種半導體結構之製造方法，包括：提供一絕緣層上覆矽(silicon on insulator，SOI)結構，其包括一第一矽基板、一氧化層、以及一第二矽基板，其中該氧化層形成於該第一矽基板上，該第二矽基板形成於該氧化層上；形成複數個第一溝槽、一第二溝槽、以及一第三溝槽於該第二矽基板中，其中該等第一溝槽彼此分離，且該第三溝 槽包圍該第二溝槽；形成一絕緣材料於該第二基板上，並填滿該等第一溝槽與該第三溝槽，及填入部分之該第二溝槽中；以該絕緣材料為一罩幕，對該第二溝槽進行蝕刻，以使該第二溝槽延伸穿過該氧化層，與該第一基板連接；以及填入一導電材料於該第二溝槽中，以電性連接該第一基板。
  13. 如申請專利範圍第12項所述之半導體結構之製造方法，其中該第二溝槽之寬度大於該等第一溝槽與該第三溝槽之寬度。
  14. 如申請專利範圍第12項所述之半導體結構之製造方法，其中該等第一溝槽與該第三溝槽之寬度相同。
  15. 如申請專利範圍第12項所述之半導體結構之製造方法，其中該等第一溝槽與該第三溝槽分離。
  16. 如申請專利範圍第12項所述之半導體結構之製造方法，其中該等第一溝槽與該第三溝槽部分重疊。
  17. 如申請專利範圍第12項所述之半導體結構之製造方法，其中僅填入該絕緣材料於該等第一溝槽與該第三溝槽中。
  18. 如申請專利範圍第12項所述之半導體結構之製造方法，其中填入該絕緣材料於該第二溝槽之側壁與底部。
  19. 如申請專利範圍第12項所述之半導體結構之製造方法，更包括形成一圖案化光阻層於該絕緣材料上，並以該圖案化光阻層為一罩幕，對該第二溝槽進行蝕刻，以使該第二溝槽延伸穿過該氧化層，與該第一基板連接。
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