TWI641147B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI641147B
TWI641147B TW105139306A TW105139306A TWI641147B TW I641147 B TWI641147 B TW I641147B TW 105139306 A TW105139306 A TW 105139306A TW 105139306 A TW105139306 A TW 105139306A TW I641147 B TWI641147 B TW I641147B
Authority
TW
Taiwan
Prior art keywords
source
layer
drain
barrier layer
contacts
Prior art date
Application number
TW105139306A
Other languages
English (en)
Other versions
TW201724522A (zh
Inventor
鄭凱予
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201724522A publication Critical patent/TW201724522A/zh
Application granted granted Critical
Publication of TWI641147B publication Critical patent/TWI641147B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一種電晶體上方具有複合阻障層結構的半導體裝置以及一種用於製造此半導體裝置的方法。形成具有源極/汲極區域的電晶體，源極/汲極區域在鰭結構內並鄰近於跨越鰭結構的閘極結構；形成在源極/汲極區域正上方並電連接至源極/汲極區域的第一源極/汲極觸點；在電晶體及第一源極/汲極觸點上方沉積複合阻障層結構；以及形成在第一源極/汲極觸點正上方並電連接至第一源極/汲極觸點的第二源極/汲極觸點。沉積複合阻障層結構之前沉積第二蝕刻終止層，以及形成在第一源極/汲極觸點正上方並電連接至第一源極/汲極觸點的第二源極/汲極觸點。

Description

半導體裝置及其製造方法
本發明實施例係關於一種半導體裝置，尤其是一種包含擴散阻障層的半導體裝置。
半導體裝置廣泛用於大量電子裝置(諸如，電腦、蜂巢式電話等等)中。半導體裝置包含積體電路，積體電路係藉由在半導體晶圓上沉積多種類型的材料薄膜，以及圖案化材料薄膜以形成積體電路(IC)而形成的。隨著尺寸縮小以增大IC的整合密度，為了向IC提供多種功能和進階效能，處理及製造半導體裝置的要求已經變得愈加複雜。
為解決決增大製造複雜性的問題和製造製程中所伴隨的問題，需要改進IC處理和製造。舉例而言，垂直電晶體，例如鰭式場效電晶體(FinFET)，是以與典型平面電晶體相同的閘極長度，但是更高的整合密度在半導體裝置中應用的。然而，垂直電晶體的閘極長度及溝槽長度比水平電晶體的閘極長度及溝槽長度要短的多，此增大了洩漏電流並且顯著降低了可靠性。不斷需要進一步改良來滿足半導體裝置的效能需求。
根據本發明部分實施例，提供一種半導體裝置包含電晶體，電晶體在基板上方，電晶體包含閘極結構以及源極/汲極區域，閘極結構跨越鰭結構，源極/汲極區域在鰭結構內並且鄰近於閘極結構。半導體裝置還包含鈍化層，鈍化層覆蓋電晶體擴散阻障層，擴散阻障層在鈍化層上方，源極/汲極觸點穿過擴散阻障層及鈍化層延伸以電性連接至源極/汲極區域。
根據本發明部分實施例，提供一種半導體裝置包含電晶體，電晶體在基板上方，電晶體包含閘極結構以及源極/汲極區域，閘極結構跨越鰭結構，源極/汲極區域在鰭結構內並且鄰近於閘極結構。半導體裝置還包含複合阻障層結構在電晶體上方，複合阻障層結構包含多個蝕刻終止層。源極/汲極觸點穿透複合阻障層結構並且延伸以電性連接至源極/汲極區域。
根據本發明部分實施例，提供一種製造半導體裝置的方法，方法包含形成具有源極/汲極區域的電晶體，源極/汲極區域在鰭結構內並且鄰近於跨越鰭結構的閘極結構，形成在源極/汲極區域正上方並且電性連接至源極/汲極區域的第一源極/汲極觸點，在電晶體及第一源極/汲極觸點上方沉積複合阻障層結構，在第一源極/汲極觸點正上方形成並且電性連接至第一源極/汲極觸點的第二源極/汲極觸點。
100‧‧‧FinFET裝置
110‧‧‧基板
112‧‧‧鰭結構
120‧‧‧第一源極/汲極觸點
130‧‧‧第二源極/汲極觸點
140‧‧‧閘極結構
150‧‧‧蝕刻終止層
160‧‧‧複合阻障層結構
162‧‧‧氧化層
164‧‧‧第一氮化物層
166‧‧‧第二氮化物層
172‧‧‧第一介電層
174‧‧‧第二介電層
176‧‧‧第三介電層
186‧‧‧光阻遮罩
192‧‧‧第一通孔
194‧‧‧第二通孔
198‧‧‧通孔
200‧‧‧觸點
300、400、500‧‧‧FinFET裝置
1000‧‧‧方法
1002~1014‧‧‧步驟
當結合附圖閱讀以下詳細描述時，本發明部分實施例的各態樣將最易於理解。應注意的是，根據本領域標準實務，各種特徵結構可能並非按比例繪製。事實上，為了論述清晰，可以任意地增大或減小各種特徵結構之尺寸。
第1A圖及第1B圖分別根據本發明部分實施例圖示FinFET裝置的三維視圖及剖視圖。
第2圖根據一些實施例圖示用於製造FinFET裝置的示例性方法的流程圖。
第3A圖及第3B圖根據本發明部分實施例圖示用於製造FinFET裝置的初始裝置的三維視圖及剖視圖。
第4圖至第10圖根據本發明部分實施例圖示製造製程的各個階段處FinFET裝置的三維視圖及剖視圖。
第11圖至第13圖根據本發明部分實施例圖示FinFET裝置的剖視圖。
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同的實施例或實例。部件及配置之特定實例描述如下，以簡化本發明實施例揭示內容。此等實例當然僅為實例並且並不意欲作為限制。例如，以下描述中在第二特徵結構上方或上面形成第一特徵結構可包含其中第一和第二特徵結構是以直接接觸形成的實施例，並且亦可包含其中可在此等第一和第二特徵結構之間形成額外的特徵結構以使得第一和第二特徵結構可不直接接觸的實施例。此外，本發明部分實施例可在各個實例中重複參考數字及/或字母。此 重複是出於簡潔明瞭之目的並且其本身並非指示所論述的各個實施例及/或配置之間的關係。
除非上下文清楚地規定，否則單數形式亦可包含複數個指示物。因此，除非上下文中另有清楚地指示，否則提及例如「導電插塞」包含具有兩個或兩個以上此類插塞的多個態樣。此外，空間相對術語，諸如「在……下方」、「在……下面」、「在……下部」、「在……上方」、「在……上部」等等可在本文中用於簡化描述，以描述如附圖中所圖示的一個元件或特徵結構與另一元件或特徵結構的關係。
在半導體裝置的製程中，非常重要的是使積體電路在穩定條件下操作，因此應當避免任何引起短路的可能。在鰭式場效電晶體(FinFET)中，一種此類短路可發生在鰭結構上方的閘極結構與電連接至鰭結構中與閘極結構相鄰的源極/汲極區域的源極/汲極觸點之間。在正常的製程中，在形成位於源極/汲極觸點上方並且電連接至源極/汲極觸點的觸點期間，執行移除製程如濕式蝕刻以移除源極/汲極觸點上方的一部分介電層，從而形成隨後形成的觸點所需形狀的通孔。然而，在藉由蝕刻製程形成通孔的傳統方式中，由於蝕刻負載效應，介電層易於被過度蝕刻而使得閘極結構被曝露，而不管是否存在設置於閘極結構上方的觸點蝕刻終止層。隨後用導電材料填充由於介電層被過度蝕刻而形成的通孔，以形成觸點，觸點可引起閘極結構與源極/汲極觸點之間的短路。上述蝕刻負載效應包含通孔與源極/汲極觸點之間的移位重疊，源極/汲極觸點的收縮，以及通孔的 較大臨界尺寸(CD)。應理解的是，上述蝕刻負載效應無法被輕易消除來避免對介電層的過度蝕刻及閘極結構與源極/汲極觸點之間的短路。
為解決因為介電層中的通孔曝露閘極結構與源極/汲極觸點兩者造成的閘極結構與源極/汲極觸點之間短路的問題，提供了一種方法來阻止介電層中的通孔曝露閘極結構。在方法中，在觸點蝕刻終止層上方並且圍繞源極/汲極觸點形成複合阻障層結構(或者稱為擴散阻障層)，以在用於形成觸點的蝕刻製程(或者稱為觸點蝕刻)期間提供對閘極結構的進一步保護。相較於形成觸點的傳統方式，複合阻障層結構使得通孔在複合阻障層結構中被終止，從而使得即使觸點蝕刻較遲終止，閘極結構亦保持完整而非曝露。
將以FinFET裝置來描述以下實施例。然而，以下及其他實施例亦可應用於其他電晶體裝置，諸如管狀FET、金氧半導體場效電晶體(MOSFET)、薄膜電晶體(TFT)，以及雙極互補金氧半導體(BCMOS)裝置的基極或射極，目的為增加對閘極結構的保護。
第1A圖及第1B圖分別圖示FinFET裝置100在製造製程的中間階段處的三維視圖及剖視圖，其中第1B圖圖示FinFET裝置100沿著第1A圖中的線A-A的剖視圖。FinFET裝置100包含電晶體，電晶體包含在基板110上方延伸的鰭結構112；跨越鰭結構的閘極結構140，以及在鰭結構112中並且鄰近於閘極結構的源極/汲極區域(未圖示)。源極/汲極區域的位置在第一源極/汲極觸點的正下方，第一 源極/汲極觸點將在下文中提及。出於簡明核更易理解本發明部分實施例的目的在圖式中未圖示源極/汲極區域。FinFET裝置100還包含第一源極/汲極觸點120、第二源極/汲極觸點130以及第一介電層172。
跨越鰭結構112形成閘極結構140且閘極結構140可包含在閘極結構140與鰭結構112之間的閘極介電層(圖未示)。第二源極/汲極觸點130形成於第一源極/汲極觸點120上方並且電連接至第一源極/汲極觸點120，且第一源極/汲極觸點120形成於源極/汲極區域上方，並電性連接至源極/汲極區域。第二源極/汲極觸點130可將源極/汲極區域電性連接至外部裝置和/或隨後形成的層(諸如互連結構)。此外，FinFET裝置100包含蝕刻終止層150，蝕刻終止層150在閘極結構140上方且相鄰於第二源極/汲極觸點130。如熟習此項技術者已知的，蝕刻終止層150被用作觸點蝕刻終止層或者鈍化層，用於覆蓋其下方源極/汲極觸點及閘極結構。應注意，儘管FinFET裝置100在第1A圖及第1B圖中具有蝕刻終止層150，但是在本發明部分實施例中FinFET裝置可不具有蝕刻終止層150。
如第1A圖及第1B圖所示，在蝕刻終止層150上方且相鄰於第二源極/汲極觸點130形成複合阻障層結構160。此外，在蝕刻終止層150及複合阻障層結構160上方形成了介電層(在第1A圖及第1B圖中出於簡明和更易理解本發明部分實施例的目的圖未示，但是在製造製程期間的半導體裝置剖視圖中圖示，例如第8圖中的第二介電層174)。 相較於在蝕刻終止層(亦即，觸點蝕刻終止層)上方沒有額外複合阻障層結構的習知FinFET裝置，本發明部分實施例中的複合阻障層結構160對於形成位於第二源極/汲極觸點130上方並電性連接至第二源極/汲極觸點130的觸點的觸點蝕刻製程期間，提供了對閘極結構140的進一步保護。換言之，在第二源極/汲極觸點130上方形成觸點的後續製程期間，複合阻障層結構160可防止藉由觸點蝕刻製程形成的通孔而曝露閘極結構140。曝露的閘極結構140可能導致在導電材料填充通孔以形成觸點後，閘極結構140與第二源極/汲極130之間短路。
現參照第2圖，其為根據本發明部分實施例本發明部分實施例用於製造FinFET裝置100的示例性流程圖。流程圖僅繪示了整個製造製程的部分步驟。可在第2圖圖示的操作之前、期間和之後提供額外的操作，並且可置換或去除下文描述的一些操作以獲得方法的另外實施例。操作/製程的次序可為可互換的。例如，如前所述，可去除沉積蝕刻終止層150的步驟1006，直接進行沉積複合阻障層結構160的步驟1008。
如第2圖所示，根據一個實施例，提供了用於製造如第1A圖及第1B圖所示的FinFET裝置100的方法1000。方法1000包含多個步驟。在步驟1002中，在基板上方形成電晶體，其中電晶體具有在鰭結構中並且相鄰於閘極結構的源極/汲極區域。在步驟1004中，形成在源極/汲極區域正上方並且電連接至源極/汲極區域的第一源極/汲極 〈S/D〉觸點。在步驟1006中，沉積蝕刻終止層。在步驟1008中，沉積複合阻障層結構。在步驟1010中，蝕刻複合阻障層結構及蝕刻終止層以曝露第一源極/汲極觸點。在步驟1012中，沉積介電層。在步驟1014中，形成在第一源極/汲極觸點上方並且電連接至第一源極/汲極觸點的第二源極/汲極觸點。
第3A圖及第3B圖分別圖示FinFET裝置100的三維視圖及剖視圖。FinFET裝置100將藉由方法1000形成，並且在第4圖至第8圖中繪示FinFET裝置100在不同製造階段處的剖視圖，其中第3B圖至第8圖圖示沿著第3A圖中的線B-B的剖視圖。此外，執行用於形成觸點的後續製程，並且FinFET裝置在用於形成觸點的不同階段處的剖視圖圖示於第9圖與第10圖中。
參照第2圖、第3A圖及第3B圖，方法1000由步驟1002開始，在基板上方形成電晶體，電晶體具有在鰭結構中且相鄰於閘極結構的源極/汲極區域。接著步驟1004，形成在源極/汲極區域正上方並且電性連接至源極/汲極區域的第一源極/汲極觸點。如先前在第1A圖及第1B圖中所描述，電晶體包含在基板110上方延伸的鰭結構112；形成為跨越鰭結構的閘極結構140，以及形成於鰭結構112中並且相鄰於閘極結構140的源極/汲極區域(圖未示)。第3A圖及第3B圖中的裝置亦包含在源極/汲極區域上方並且電連接至源極/汲極區域的第一源極/汲極觸點120，以及第一介電層172。關於此些元件的詳細資訊將在下文分別論述。
續參第3A圖及第3B圖，基板110可為塊體矽基板。或者，基板110可包含其它類型的半導體：元素半導體，諸如晶體結構的矽(Si)或鍺(Ge)，化合物半導體，諸如矽鍺(SiGe)、碳化矽(SiC)、砷鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)和/或銻化銦(InSb)或其組合。此外，基板110亦可包含絕緣體上矽(SOI)基板。可使用的其他基板包含多層基板、梯度基板或者混合取向基板。在本發明部分實施例中，基板110為塊體矽基板。亦即，鰭結構112實體連接至基板110並且由基板110支撐。
續參第3A圖及第3B圖，閘極結構140形成跨越鰭結構112。閘極結構140包含在閘極結構140及鰭結構112之間的閘極氧化層(圖未示)。閘極結構140包含導電材料，諸如金屬(例如，鉭、鈦、鉬、鎢、鉑、鋁、鉿、釕)、金屬矽化物(例如，矽化鈦、矽化鈷、矽化鎳、矽化鉭)、金屬氮化物(例如，氮化鈦、氮化鉭)、摻雜的多晶矽、其他導電材料，或其組合。而閘極氧化層包含LaO、AlO、ZrO、TiO、SiO2、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氧氮化物(SiON)，或者其他適當的材料。在本發明部分實施例中，閘極結構140及閘極氧化層是藉由沉積製程形成的，諸如化學氣相沉積(CVD)或者物理氣相沉積(PVD)。
續參第3A圖及第3B圖，源極/汲極區域(圖未示)形成在鰭結構中並且相鄰於閘極結構140的。此外，第 一源極/汲極120形成為在源極/汲極區域(圖未示)正上方並且電性連接至源極/汲極區域。鰭結構112中的源極/汲極區域(圖未示)可為P型摻雜區域或者N型摻雜區域。在本發明部分實施例中，P型摻雜區域藉由離子注入而摻雜有P型摻雜劑，諸如硼(B)、鎵(Ga)及銦(In)。在本發明部分實施例中，N型摻雜區域藉由離子注入而摻雜有N型摻雜劑，諸如磷(P)及砷(As)。此外，第一源極/汲極觸點120所包含的材料類似於上述閘極結構140的材料，並且用於形成第一源極/汲極觸點120的方法亦類似於閘極結構140。
續參第3A圖及第3B圖，第一介電層172用作絕緣層或者隔離層以分隔一個導電元件(諸如源極/汲極區域，第一源極/汲極觸點120，或者閘極結構140)與另一導電元件。第一介電層172可包含任何合適的絕緣材料，例如但不限於氧化矽(SiO2)、氮化矽(SiN)、氧氮化矽(SiON)、摻雜氟的矽酸鹽玻璃、低介電係數材料，及其組合。如本文所用，術語「低介電係數材料」是指介電係數(k)小於約3.9(此為SiO2的介電系數值)的材料。第一介電層172還可包含可流動材料，諸如矽酸鹽、矽氧烷、甲基矽倍半氧烷(MSQ)、氫倍半氧矽烷(HSQ)、MSQ/HSQ、全氫矽氮烷(TCPS)、全氫聚矽氮烷(PSZ)、四乙氧基矽烷(TEOS)，或者矽烷胺(諸如三矽烷胺(TSA))。
參照第2圖及第4圖，方法1000，步驟1006沉積蝕刻終止層。如第4圖所示，蝕刻終止層150形成在第一介電層172、第一源極/汲極觸點120及閘極結構140的頂表 面上方，因此蝕刻終止層150通常被稱為觸點蝕刻終止層(CESL)。在一些實施例中，蝕刻終止層150可包含氮化矽、氧化矽、碳化矽，或其組合。在一些實施例中，可藉由任何合適的製程來沉積蝕刻終止層150，諸如CVD、高密度電漿(HDP)CVD、低壓CVD(SACVD)、分子層沉積(MLD)、電漿增強化學氣相沉積(PECVD)、濺射，或其組合。在一些實施例中，蝕刻終止層150具有在約90Å及約130Å之間的範圍內的厚度。
根據本發明部分實施例，不沉積蝕刻終止層150，亦即不執行步驟1006而直接繼續下一步驟1008，以在第一介電層172、第一源極/汲極觸點120及閘極結構140的頂表面上沉積複合阻障層結構。根據本發明部分實施例，如下文所述，首先形成蝕刻終止層150，蝕刻終止層150在後來形成的複合阻障層結構下方並且實體連接至複合阻障層結構。
參照第2圖及第5圖，方法1000，步驟1008，沉積複合阻障層結構。如第5圖所示，在蝕刻終止層150上方沉積複合阻障層結構160。根據本發明部分實施例，複合阻障層結構160包含多個蝕刻終止層。根據本發明部分實施例，複合阻障層結構160具有三層結構，三層結構由蝕刻終止層150上方的氧化層162、氧化層162上方的第一氮化物層164以及第一氮化物層164上方的第二氮化物層166組成。根據本發明部分實施例，複合阻障層結構160可為單層TiN結構。根據本發明部分實施例，氧化層162包含任何合 適的氧化物材料，諸如氧化矽、氧氮化矽，或其組合。在根據本發明部分實施例，第一氮化物層164及第二氮化物層166分別包含獨立地選自由TiN、SiN或其組合的材料。例如，當第一氮化物層164由TiN組成時，第二氮化物166由SiN組成，反之亦然。
此外，複合阻障層結構160可藉由任何合適的沉積製程形成，諸如大氣壓化學汽相沉積(APCVD)、低壓化學汽相沉積(LPCVD)、電漿增強化學汽相沉積(PECVD)、金屬有機化學汽相沉積(MOCVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、化學溶液沉積、濺射，及其組合。此外，可藉由調節沉積製程參數來控制複合阻障層結構160中每一層的厚度。根據本發明部分實施例，複合阻障層結構160具有約150Å至約320Å的厚度。根據本發明部分實施例，氧化層162具有約70Å與約100Å之間的厚度。根據本發明部分實施例，第一氮化物層164具有約35Å與約100Å之間的厚度。根據本發明部分實施例，第二氮化物層166具有約45Å與約120Å之間的厚度。所形成的複合阻障層結構160在觸點蝕刻期間提供了對閘極結構140的更好保護，此將在下文論述。
參照第2圖及第6圖，方法1000，步驟1010，蝕刻複合阻障層結構160及蝕刻終止層150以曝露第一源極/汲極觸點。如第6圖所示，蝕刻複合阻障層結構160及蝕刻終止層150而形成曝露第一源極/汲極觸點120的頂表面的第一通孔192，以及曝露蝕刻終止層150的頂表面的第二通 孔194。根據本發明部分實施例，蝕刻製程可包含乾式蝕刻、濕式蝕刻、電漿蝕刻、反應性離子蝕刻，或其組合。在蝕刻製程中使用的蝕刻氣體可包含HBr、CF4、CHF3、CH4、CH2F2、N2H2、BCl3、Cl2、N2、H2、O2、He、Ar，或其組合。根據本發明部分實施例，分別並且順序地蝕刻第二氮化物層166、第一氮化物層164及氧化層162。根據本發明部分實施例，蝕刻複合阻障層結構160一次。
此外，在執行上述蝕刻製程之前，首先執行微影術製程，在複合阻障層結構160上方形成光阻遮罩182，以界定第一通孔192及第二通孔194的位置。根據本發明部分實施例，微影術製程可包含：在複合阻障層結構160上方形成光阻層(圖未示)；曝露光阻層以形成圖案；執行曝露後烘焙處理；以及使圖案顯影以形成光阻遮罩182。藉由調整光阻遮罩182的位置，可獲得所需或預定形狀的複合阻障層結構160。應注意，所形成的第一通孔192界定了之後形成的第二源極/汲極觸點130的位置，所形成的第二通孔194界定了複合阻障層結構160的位置、形狀或長度。根據本發明部分實施例，通孔192在第一源極/汲極觸點120的正上方並且與其具有相同的尺寸及形狀。根據本發明部分實施例，第一通孔192大於第一源極/汲極觸點120，稍後將在第11圖中論述。根據本發明部分實施例，第一通孔192小於第一源極/汲極觸點120。根據本發明部分實施例，第二通孔194覆蓋閘極結構140的一部分。根據本發明部分實施例，通孔不覆蓋閘極結構140，稍後將在第12圖中論述。根據本發明 部分實施例，通孔覆蓋整個閘極結構140，稍後將在第13圖中論述。
參照第2圖及第7圖，方法1000步驟1012，沉積介電層。如第7圖所示，第二介電層174沉積在複合阻障層結構上方並且填充到第一通孔192及第二通孔194內。用於形成第二介電層174的方法及材料類似於如在第3A圖及第3B圖中所描述的第一介電層172。根據本發明部分實施例，第二介電層174包含的厚度約150Å與約450Å之間。在沉積第二介電層174之後，可應用化學機械研磨(CMP)以平坦化第二介電層174的頂表面。
參照第2圖及第8圖，方法1000步驟1014，形成在第一源極/汲極觸點120上方並且電性連接至第一源極/汲極觸點120的第二源極/汲極觸點130。如第8圖所示，首先藉由微影術製程形成在第一源極/汲極觸點正上方的通孔(圖未示)，接著在通孔中沉積導電材料以形成電性連接至第一源極/汲極觸點120的第二源極/汲極觸點130。根據本發明部分實施例，第二源極/汲極觸點130由與第一源極/汲極觸點120相同的材料組成，因此第一源極/汲極觸點120及第二源極/汲極觸點130可視為單一的源極/汲極觸點。根據本發明部分實施例，第二源極/汲極觸點130可包含與第一源極/汲極觸點120的材料不同的材料。應注意，複合阻障層結構160位於閘極結構140上方並且圍繞第二源極/汲極觸點130。
形成在蝕刻終止層150上方及在第二源極/汲極觸點130及閘極結構140之間具有複合阻障層結構160的FinFET裝置100之後，執行後續製程以形成在第二源極/汲極觸點130上方並且電性連接至第二源極/汲極觸點130的觸點，以將電流從源極/汲極區域引出至外部裝置。
參照第9圖，在第二介電層174及第二源極/汲極觸點130的頂表面上方形成第三介電層176，接著以觸點蝕刻的方式蝕刻第三介電層176、第二介電層174、複合阻障層結構160的一部分以形成通孔198，從而曝露第二源極/汲極觸點130的頂表面和側壁的部分。根據本發明部分實施例，第三介電層176的形成方法及材料類似於先前提及的第二介電層174。應注意，上述蝕刻負載效應，諸如通孔198與第二源極/汲極觸點130之間的偏移重疊、第二源極/汲極觸點130的收縮，以及通孔198的大臨界尺寸(CD)，通常致使通孔198的邊緣超出第二源極/汲極觸點130的邊緣。
如第9圖所示，在執行觸點蝕刻之前，執行微影術製程在第三介電層176上方形成光阻遮罩186，以界定通孔198及之後形成的觸點的位置。然而，蝕刻負載效應大大地降低了光阻遮罩186位置的精確性，以致隨後形成的通孔198總是不僅曝露第二源極/汲極觸點130的頂表面，亦曝露第二源極/汲極觸點130的側壁。此外，在不具有複合阻障層結構160的習知FinFET裝置中，在形成通孔198期間，蝕刻終止層150及第一介電層172被過度蝕刻而曝露閘極結構 140，因此導致在用導電材料填充通孔198形成觸點之後，閘極結構140與第二源極/汲極觸點130之間短路。
然而，本發明部分實施例中具有複合阻障層結構160的FinFET裝置可防止通孔198曝露閘極結構140。如第9圖所示，觸點蝕刻在複合阻障層結構中終止，亦即通孔198的底面位於複合阻障層結構160中。更精確而言，通孔198的底表面位於第二氮化物層164中。根據本發明部分實施例，通孔198的底表面位於氧化層162中。根據本發明部分實施例，通孔198的底表面位於第二氮化物層166中。
參照第10圖，觸點200形成於通孔198中，其中觸點200在第二源極/汲極觸點130上方並且電性連接至第二源極/汲極觸點130。觸點200的形成方法及材料類似於先前提及的第二源極/汲極觸點130。同樣地，觸點200包含與第二源極/汲極觸點130相同或不同的材料。應注意，本發明部分實施例中的觸點200不會在閘極結構140與第二源極/汲極觸點130之間形成電流路徑。事實上，觸點200不接觸或者曝露蝕刻終止層150。
根據本發明部分實施例，不同於第8圖中的FinFET裝置100，FinFET裝置300(第11圖)中的複合阻障層結構160是與第二源極/汲極觸點130分隔開的，亦即，複合阻障層結構160藉由第二介電層174的部分與第二源極/汲極觸點130分隔開。此可藉由調整光阻遮罩182及第6圖中隨後形成的第一通孔192的位置來實現。
根據本發明部分實施例，不同於第8圖中的FinFET裝置100，FinFET裝置400(第12圖)中的複合阻障層結構160不覆蓋閘極結構140。此可藉由調整光阻遮罩182及第6圖中隨後形成的第二通孔194的位置來實現。
根據本發明部分實施例，不同於第8圖中的FinFET裝置100，FinFET裝置500(第13圖)中的複合阻障層結構160覆蓋整個閘極結構140。此可藉由調整光阻遮罩182的位置，以僅形成第一通孔192，而不形成如第6圖所示的第二通孔194來實現。
如上述，用於製造在蝕刻終止層(或者被稱為觸點蝕刻終止層)上方具有複合阻障層結構的FinFET裝置的方法對於改良半導體裝置的電氣效能及穩定性是非常重要的。已知在用於形成觸點的習知方式中，首先藉由觸點蝕刻製程形成接近源極/汲極觸點並且曝露源極/汲極觸點的通孔。然而，由於上述蝕刻負載效應，通孔的邊緣通常超出源極/汲極觸點的邊緣。此外，一旦發生過度蝕刻狀況及蝕刻負載效應，閘極結構上方的蝕刻終止層(亦即，觸點蝕刻終止層)無法防止通孔自身被穿透。因此，所形成的通孔不僅曝露源極/汲極觸點，亦曝露閘極結構，此可導致在沉積導電材料到通孔內以形成觸點之後，源極/汲極觸點與閘極結構之間短路。因此，需要一種方法來防止上述的短路發生。
根據實施例揭示的用於解決與由通孔曝露閘極結構及源極/汲極觸點兩者導致的短路相關的上述問題的方法是在蝕刻終止層(亦即，觸點蝕刻終止層)上方形成複合 阻障層結構(或者稱為擴散阻障層)以提供對閘極結構的更好保護。在觸點蝕刻製程期間，藉由形成複合阻障層結構，觸點蝕刻可在複合阻障層結構中終止(亦即，通孔結束於複合阻障層結構中)，而不會穿透觸點蝕刻終止層及曝露閘極結構，因此可解決傳統FinFET裝置中閘極結構與第二源極/汲極觸點之間短路的問題。
根據本發明部分實施例的一些實施例，提供了半導體裝置。半導體裝置包含在基板上方的電晶體、覆蓋電晶體的鈍化層以及在鈍化層上方的擴散阻障層。電晶體包含跨越鰭結構的閘極結構，以及在鰭結構內並且相鄰於閘極結構的源極/汲極區域。半導體裝置亦包含穿過擴散阻障層及鈍化層延伸以電連接至源極/汲極區域的源極/汲極觸點。
根據本發明部分實施例的一些實施例，提供了半導體裝置。半導體裝置包含在基板上方的電晶體，以及在電晶體上方的複合阻障層結構。電晶體包含跨越鰭結構的閘極結構，以及在鰭結構內並且相鄰於閘極結構的源極/汲極區域。複合阻障層結構包含多個蝕刻終止層。半導體裝置亦包含穿透複合阻障層結構並且電連接至源極/汲極區域的源極/汲極觸點。
根據本發明部分實施例的一些實施例，提供了一種用於製造半導體裝置的方法。方法包含以下一系列步驟：形成具有源極/汲極區域的電晶體，源極/汲極區域在鰭結構內並且相鄰於跨越鰭結構的閘極結構；形成在源極/汲極區域正上方並且電連接至源極/汲極區域的第一源極/汲 極觸點；在電晶體及第一源極/汲極觸點上方沉積複合阻障層結構；以及形成在第一源極/汲極觸點正上方並且電連接至第一源極/汲極觸點的第二源極/汲極觸點。
前文列出了若干實施例的特徵，以致熟習此項技術者可更好地理解本發明部分實施例的態樣。熟習此項技術者應當理解，其可輕易地使用本發明部分實施例作為基礎來設計或修改其他製程及結構，以實行與本文所引入的實施例相同的目的和/或實現與本文所引入的實施例相同的優點。熟習此項技術者亦應認識到，此類等價構造不脫離本發明部分實施例的精神及範疇，並且其可在不脫離本發明部分實施例的精神及範疇的情況下進行對本文的各種變化、取代和修改。

Claims (10)

  1. 一種半導體裝置，其包括：一電晶體，該電晶體在一基板上方，該電晶體包括：一閘極結構，該閘極結構跨越一鰭結構；以及源極/汲極區域，該等源極/汲極區域在該鰭結構內並且鄰近於該閘極結構；一鈍化層，該鈍化層至少部分覆蓋該閘極結構；一擴散阻障層，該擴散阻障層在該鈍化層上方；一氧化層，設置在該擴散阻障層與該鈍化層之間；以及源極/汲極觸點，該等源極/汲極觸點穿過該擴散阻障層、該氧化層及該鈍化層延伸以電連接至該等源極/汲極區域。
  2. 如請求項1所述之半導體裝置，其中該等源極/汲極觸點及該擴散阻障層藉由一介電層完全分隔；或者其中該擴散阻障層覆蓋該閘極結構的一部分；或者其中該擴散阻障層由選自由以下項組成的群組的材料組成：TiN、SiN及其組合；或者其中該等源極/汲極觸點包括在該鈍化層下方的第一部分及在該等第一部分上方的第二部分。
  3. 如請求項1或2所述之半導體裝置，其亦包括在該等源極/汲極觸點上方並且電連接至該等源極/汲極觸點的觸點；或者其亦包括在該等源極/汲極觸點上方並且電連接至該等源極/汲極觸點的觸點，其中該等觸點的底表面位於該擴散阻障層中；或者其亦包括一氮化物層，該氮化物層覆蓋該擴散阻障層並且不同於該擴散阻障層；或者其亦包括一氮化物層，該氮化物層覆蓋該擴散阻障層並且不同於該擴散阻障層，其中該氮化物層由選自由以下項組成的群組的材料組成：TiN、SiN及其組合。
  4. 一種半導體裝置，其包括：一電晶體，該電晶體在一基板上，該電晶體包括：一閘極結構，該閘極結構跨越一鰭結構；以及源極/汲極區域，該等源極/汲極區域在該鰭結構內並且鄰近於該閘極結構；一複合阻障層結構，該複合阻障層結構在該電晶體上方，該複合阻障層結構包括多個蝕刻終止層；源極/汲極觸點，該等源極/汲極觸點穿透該複合阻障層結構並且電連接至該等源極/汲極區域；以及至少一互連結構(interconnect)電性連接至所述該等源極/汲極觸點中至少一者，且該至少一互連結構配置於該複合阻障層結構的一側壁與該等源極/汲極觸點中至少一者的一側壁之間。
  5. 如請求項4所述之半導體裝置，其中該多個蝕刻終止層包括：一氧化層；一第一氮化物層，該第一氮化物層覆蓋該氧化層；以及一第二氮化物層，該第二氮化物層覆蓋該第一氮化物層。
  6. 如請求項5所述之半導體裝置，其中該第一氮化物層及該第二氮化物層分別由獨立地選自由以下項組成的群組的材料組成：TiN、SiN，及其組合。
  7. 如請求項4-6任一項所述之半導體裝置，其中該複合阻障層結構覆蓋該閘極結構的一部分，並且亦包括在該電晶體及該多個蝕刻終止層之間的一第二蝕刻終止層。
  8. 如請求項4-6任一項所述之半導體裝置，亦包括在該等源極/汲極觸點上方並且電連接至該等源極/汲極觸點的觸點；或者亦包括在該等源極/汲極觸點上方並且電連接至該等源極/汲極觸點的觸點，其中該等觸點的底表面位於該多個蝕刻終止層的該第一氮化物層中。
  9. 一種用於製造一半導體裝置的方法，該方法包括以下步驟：形成具有源極/汲極區域的一電晶體，該等源極/汲極區域在一鰭結構內並且鄰近於跨越該鰭結構的一閘極結構；形成在該等源極/汲極區域正上方並且電連接至該等源極/汲極區域的第一源極/汲極觸點；在該電晶體及該等第一源極/汲極觸點上方沉積一複合阻障層結構；以及形成在該等第一源極/汲極觸點正上方並且電連接至該等第一源極/汲極觸點的第二源極/汲極觸點。
  10. 如請求項9所述之方法，其中形成該等第二源極/汲極觸點之步驟包括以下步驟：在該複合阻障層結構上方沉積一介電層；在該介電層上方形成一光阻層，其中該光阻層具有在該等第一源極/汲極觸點正上方的開口；穿過該等開口蝕刻該介電層及該複合阻障層結構以形成通孔；以及在該等通孔中沉積一導電材料以形成第二源極/汲極觸點；或者其中形成該阻障層之步驟包括以下步驟：沉積一氧化層；沉積一第一氮化物層，該第一氮化物層覆蓋該氧化層；以及沉積一第二氮化物層，該第二氮化物層覆蓋該第一氮化物層；或者所述方法亦包括以下步驟：在沉積該複合阻障層結構之前沉積一第二蝕刻終止層。
TW105139306A 2015-12-16 2016-11-29 半導體裝置及其製造方法 TWI641147B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562268434P 2015-12-16 2015-12-16
US62/268,434 2015-12-16
US15/053,499 US9799741B2 (en) 2015-12-16 2016-02-25 Semiconductor device and method for manufacturing the same
US15/053,499 2016-02-25

Publications (2)

Publication Number Publication Date
TW201724522A TW201724522A (zh) 2017-07-01
TWI641147B true TWI641147B (zh) 2018-11-11

Family

ID=59066420

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105139306A TWI641147B (zh) 2015-12-16 2016-11-29 半導體裝置及其製造方法

Country Status (3)

Country Link
US (3) US9799741B2 (zh)
CN (1) CN106887463B (zh)
TW (1) TWI641147B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10886226B2 (en) 2018-07-31 2021-01-05 Taiwan Semiconductor Manufacturing Co, Ltd. Conductive contact having staircase barrier layers
KR102672379B1 (ko) * 2018-10-29 2024-06-04 도쿄엘렉트론가부시키가이샤 반도체 소자의 모놀리식 3d 집적을 위한 아키텍처
US11328957B2 (en) * 2020-02-25 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN111564409A (zh) * 2020-05-18 2020-08-21 南京诚芯集成电路技术研究院有限公司 一种先进节点后段金属通孔的制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201423907A (zh) * 2012-12-05 2014-06-16 United Microelectronics Corp 具有接觸插栓的半導體結構與其形成方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7696578B2 (en) * 2006-02-08 2010-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Selective CESL structure for CMOS application
US7687395B2 (en) * 2006-11-02 2010-03-30 International Business Machines Corporation Contact aperture and contact via with stepped sidewall and methods for fabrication thereof
US7910994B2 (en) 2007-10-15 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for source/drain contact processing
US8202776B2 (en) * 2009-04-22 2012-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for protecting a gate structure during contact formation
US9006801B2 (en) * 2011-01-25 2015-04-14 International Business Machines Corporation Method for forming metal semiconductor alloys in contact holes and trenches
TWI560778B (en) 2011-03-21 2016-12-01 United Microelectronics Corp Fin field-effect transistor structure and manufacturing process thereof
US9147765B2 (en) * 2012-01-19 2015-09-29 Globalfoundries Inc. FinFET semiconductor devices with improved source/drain resistance and methods of making same
CN103855077B (zh) * 2012-12-05 2018-07-10 联华电子股份有限公司 具有接触插栓的半导体结构与其形成方法
US9184263B2 (en) * 2013-12-30 2015-11-10 Globalfoundries Inc. Methods of forming gate structures for semiconductor devices using a replacement gate technique and the resulting devices
US9136356B2 (en) * 2014-02-10 2015-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Non-planar field effect transistor having a semiconductor fin and method for manufacturing
US9412656B2 (en) * 2014-02-14 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse tone self-aligned contact
US9312354B2 (en) 2014-02-21 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact etch stop layers of a field effect transistor
US9530659B2 (en) * 2014-05-02 2016-12-27 International Business Machines Corporation Structure for preventing buried oxide gouging during planar and FinFET Processing on SOI
US9496179B2 (en) * 2014-08-25 2016-11-15 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor devices
US9887129B2 (en) * 2014-09-04 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with contact plug
US9496368B2 (en) * 2014-12-19 2016-11-15 International Business Machines Corporation Partial spacer for increasing self aligned contact process margins
US10062763B2 (en) * 2015-05-27 2018-08-28 Qualcomm Incorporated Method and apparatus for selectively forming nitride caps on metal gate
US9536964B2 (en) * 2015-05-29 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming via profile of interconnect structure of semiconductor device structure
US9590107B2 (en) * 2015-06-25 2017-03-07 International Business Machines Corporation III-V gate-all-around field effect transistor using aspect ratio trapping

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201423907A (zh) * 2012-12-05 2014-06-16 United Microelectronics Corp 具有接觸插栓的半導體結構與其形成方法

Also Published As

Publication number Publication date
US10756192B2 (en) 2020-08-25
TW201724522A (zh) 2017-07-01
US20180047819A1 (en) 2018-02-15
CN106887463B (zh) 2020-08-11
US20170179245A1 (en) 2017-06-22
US9799741B2 (en) 2017-10-24
CN106887463A (zh) 2017-06-23
US10164035B2 (en) 2018-12-25
US20190103469A1 (en) 2019-04-04

Similar Documents

Publication Publication Date Title
US11282750B2 (en) Contact structure and method of fabricating the same
US10128352B2 (en) Gate tie-down enablement with inner spacer
TWI582990B (zh) 鰭式場效電晶體之源極／汲極區域及其形成方法
US8679925B2 (en) Methods of manufacturing semiconductor devices and transistors
US10872965B2 (en) Method of forming semiconductor structure
US9601335B2 (en) Trench formation for dielectric filled cut region
US11031292B2 (en) Multi-gate device and related methods
US10468257B2 (en) Mechanisms for semiconductor device structure
TWI567981B (zh) 鰭部件的結構及其製造方法
US10756192B2 (en) Semiconductor device and method for manufacturing the same
US9905471B2 (en) Integrated circuit structure and method forming trenches with different depths
US11393912B2 (en) Semiconductor structure with metal cap layer
US20190067099A1 (en) Methods for Reducing Contact Depth Variation in Semiconductor Fabrication
CN106206434A (zh) 半导体结构及其制造工艺
TWI645482B (zh) 半導體裝置及製造半導體裝置之方法
CN107369621B (zh) 鳍式场效应晶体管及其形成方法
US12074063B2 (en) Contact formation method and related structure
CN109326555A (zh) 触点插塞及其形成方法
US20230420265A1 (en) Anisotropic wet etching in patterning
CN113270364A (zh) 半导体装置的制造方法