TWI575651B

TWI575651B - 半導體結構及其製造方法

Info

Publication number: TWI575651B
Application number: TW105127211A
Authority: TW
Inventors: 吳世凱; 王晟宇
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2016-08-25
Filing date: 2016-08-25
Publication date: 2017-03-21
Also published as: TW201810527A

Description

半導體結構及其製造方法

本揭露係有關於一種半導體結構，特別是有關於一種具有頂側接觸窗(top-side contact，TSC)之半導體結構及其製造方法。

在目前的半導體製程中，溝槽(trench)的製作經常置於前段製程(front end of line，FEOL)。由於前段製程(FEOL)包含諸多高溫程序，例如，形成電晶體元件的各項步驟，因此，當製作單一且較大線寬的溝槽並將單一氧化材料填入於其中時，溫度高、低變化所造成熱漲冷縮的結果，常導致溝槽與基板間的界面因內應力作用而形成結構上的差排缺陷(dislocation defect)，使得後續完成的裝置元件經常面臨漏電問題。

為有效控制絕緣層上覆矽(silicon on insulator，SOI)結構中絕緣結構的內應力影響，既有溝槽圖案區域常須填入複合材料以避免大量製程缺陷的產生，且，為考量溝槽圖案設計的便利性，通常會允許溝槽圖案可以有十字交錯的情況，然，溝槽的十字交錯區域若未填平，當後續的金屬內連線跨越此交會處時，極有可能造成跨線短路。因此，須使用更厚的複合材料並搭配化學機械研磨(CMP)的研磨處理方能完全填滿溝槽，致製造成本增加。

此外，為符合某些電路設計的應用需求，必要時須開通絕緣層上覆矽(SOI)的埋入氧化層(buried oxide，BOX)且連通上、下矽基板施予不同電壓，而構成所謂的頂側接觸窗(top-side contact，TSC)，以改變或穩定元件特性，然，當絕緣層上覆矽(SOI)結構中的埋入氧化層(BOX)厚度隨不同元件架構而須增厚時，此時，為了順利開通(蝕刻)氧化層，即須相對應地增加硬罩幕(hard mask)的厚度，然，面對後續所設置層間介電層(ILD)結構的厚度(高度)需求常隨不同製程或元件而有所差異的情況，可能因此增加化學機械研磨(CMP)對層間介電層(ILD)結構的研磨量，進而影響層間介電層(ILD)結構的厚度均勻性。

因此，開發一種具備適當絕緣效果、在施加特定低電壓或高電壓情況下仍可維持元件電性穩定、且同時亦可達到層間介電層(ILD)結構厚度均勻性的半導體結構及其製造方法，是業界亟需努力的方向。

本揭露之一實施例，提供一種半導體結構，包括：一第一基板；一氧化層，形成於該第一基板上；一第二基板，形成於該氧化層上；複數個半導體裝置，形成於該第二基板中；複數個第一溝槽，形成於該第二基板中並填入有一介電材料與一導電材料，其中該等第一溝槽彼此分離，且該等第一溝槽之其中之一包圍該等半導體裝置之其中之一；一接觸窗，形成於該第二基板中並穿過該氧化層，與該第一基板連接，其中該接觸窗填入有該介電材料與該導電材料；以及一第三溝槽，形成於該第二基板中並填入有該介電材料與該導電材料，其中該第三溝槽包圍該接觸窗。

本揭露之一實施例，提供一種半導體結構之製造方法，包括：提供一絕緣層上覆矽(silicon on insulator，SOI)結構，其包括一第一矽基板、一氧化層、以及一第二矽基板，其中該氧化層形成於該第一矽基板上，該第二矽基板形成於該氧化層上；形成複數個第一溝槽、一第二溝槽、以及一第三溝槽於該第二矽基板中，其中該等第一溝槽彼此分離，且該第三溝槽包圍該第二溝槽；形成一介電材料於該第二矽基板上，並填入部分之該等第一溝槽、該第二溝槽、以及該第三溝槽；順應性地形成一光阻層於該第二矽基板上，並填滿該等第一溝槽、該第二溝槽、以及該第三溝槽；對該第二溝槽上方之該光阻層進行曝光；以未予曝光之該光阻層為一罩幕，對該第二溝槽進行蝕刻，以使該第二溝槽延伸穿過該氧化層，與該第一基板連接；以及填入一導電材料於該第二溝槽中，以電性連接該第一基板。

本揭露在製作半導體結構(例如，絕緣層上覆矽(SOI)結構)中的頂側接觸窗(top-side contact，TSC)時，為同時兼顧降低蝕刻溝槽所需的硬罩幕(hard mask)厚度以維持後續層間介電層(ILD)結構的均勻性，以及有效控制後續相關製程的製程窗(window)，即使用開通(蝕刻)溝槽所需的最少量、最低硬罩幕厚度，再於沈積具有特定厚度的介電材料與光阻層之後，以光罩定義出後續將進行蝕刻的頂側接觸窗(TSC)區域，進一步利用增強曝光能量的方式曝開該區域的光阻層，此時，未以強光曝開的其餘光阻層區域則作為蝕刻頂側接觸窗(TSC)的蝕刻保護層。由於強力曝光會造成頂側接觸窗(TSC)定義區域範圍的擴大，因此，在頂側接觸窗(TSC)定義區之外，須增加設置至少一環狀溝槽包圍頂側接觸窗(TSC)，以作為頂側接觸窗(TSC)與絕緣層上覆矽(SOI)基板之間的絕緣保護，之後，再於溝槽中填入導電材料，即完成本揭露頂側接觸窗(TSC)的製作。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。

10‧‧‧半導體結構

10’‧‧‧絕緣層上覆矽(SOI)結構

12‧‧‧第一(矽)基板

14‧‧‧氧化層

16‧‧‧第二(矽)基板

18、20、22、24‧‧‧半導體裝置

26、28、30、32、34‧‧‧第一溝槽

36‧‧‧介電材料

38‧‧‧接觸窗(第二溝槽)

40‧‧‧導電材料

42‧‧‧第三溝槽

46‧‧‧光阻層

48‧‧‧層間介電層(ILD)

W1‧‧‧第一溝槽的寬度

W2‧‧‧第二溝槽的寬度

W3‧‧‧第三溝槽的寬度

Wc‧‧‧接觸窗的寬度

第1A圖係根據本揭露之一實施例，一種半導體結構之上視圖；第1B圖為第1A圖沿A-A’剖面線所得之該半導體結構之剖面示意圖；第2A圖係根據本揭露之一實施例，一種半導體結構之上視圖；第2B圖為第2A圖沿A-A’剖面線所得之該半導體結構之剖面示意圖；第3A圖係根據本揭露之一實施例，一種半導體結構之上視圖；第3B圖為第3A圖沿A-A’剖面線所得之該半導體結構之剖面示意圖；以及第4A~4D圖係根據本揭露之一實施例，一種半導體結構製備方法之剖面示意圖。

請參閱第1A與1B圖，根據本揭露之一實施例，提供一種半導體結構10。第1A圖為半導體結構10的上視圖，第1B圖則為第1A圖沿A-A’剖面線所得的半導體結構10的剖面示意圖。

如第1A與1B圖所示，在本實施例中，半導體結構10包括一第一基板12、一氧化層14、一第二基板16、複數個半導體裝置(18、20、22、24)、複數個第一溝槽(26、28、30、32、34)、一接觸窗38、以及一第三溝槽42。氧化層14形成於第一基板12上。第二基板16形成於氧化層14上。半導體裝置(18、20、22、24)形成於第二基板16中。第一溝槽(26、28、30、32、34)形成於第二基板16中並填入有一介電材料36與一導電材料40。值得注意的是，第一溝槽(26、28、30、32、34)彼此分離，且第一溝槽(26、28、30、32)的其中之一包圍半導體裝置(18、20、22、24)的其中之一。也就是說，每一半導體裝置為一第一溝槽所包圍，例如，第一溝槽26包圍半導體裝置18，第一溝槽28包圍半導體裝置20，第一溝槽30包圍半導體裝置22，以及第一溝槽32包圍半導體裝置24，如第1A圖所示。

此外，接觸窗38形成於第二基板16中並穿過氧化層14，與第一基板12連接。接觸窗38填入有介電材料36與導電材料40。

再者，第三溝槽42形成於第二基板16中並填入有介電材料36與導電材料40。值得注意的是，第三溝槽42包圍接觸窗38。

在部分實施例中，第一基板12與第二基板16可為矽基板，使得半導體結構10為一絕緣層上覆矽(silicon on insulator，SOI)結構。

在部分實施例中，氧化層14的厚度大體介於0.5~3微米。

在部分實施例中，半導體裝置(18、20、22、24)可包括各種高電壓或低電壓元件，其包括，但不限定於，場效電晶體(field-effect transistor，FET)或雙極性接面電晶體(bipolar junction transistor，BJT)。

在部分實施例中，第一溝槽(26、28、30、32、34)的寬度W1、接觸窗38的寬度Wc、以及第三溝槽42的寬度W3大體相同。

在部分實施例中，第一溝槽(26、28、30、32、34)的寬度W1、接觸窗38的寬度Wc、以及第三溝槽42的寬度W3大體介於0.5~2微米。

在部分實施例中，介電材料36可包括各種適合的介電材料，例如鋇鍶鈦化物(barium strontium titanate，BST)或二氧化矽。

在部分實施例中，導電材料40可包括各種適合的金屬材料。

在此實施例中，接觸窗38為一頂側接觸窗(top-side contact，TSC)。

在此實施例中，第一溝槽(26、28、30、32、34)與第三溝槽42部分重疊，例如，第一溝槽34與第三溝槽42的其中一側重疊，如第1A圖所示。

在此實施例中，當對接觸窗38施予一特定低電壓時，半導體元件區(即，包括半導體裝置(18、20、22、24)的區域)藉由第一溝槽(26、28、30、32、34)與第三溝槽42的設置可獲得足夠的絕緣保護。

請參閱第2A與2B圖，根據本揭露之一實施例，提供一種半導體結構10。第2A圖為半導體結構10的上視圖，第2B圖則為第2A圖沿A-A’剖面線所得的半導體結構10的剖面示意圖。

如第2A與2B圖所示，在本實施例中，半導體結構10包括一第一基板12、一氧化層14、一第二基板16、複數個半導體裝置(18、20、22、24)、複數個第一溝槽(26、28、30、32、34)、一接觸窗38、以及一第三溝槽42。氧化層14形成於第一基板12上。第二基板16形成於氧化層14上。半導體裝置(18、20、22、24)形成於第二基板16中。第一溝槽(26、28、30、32、34)形成於第二基板16中並填入有一介電材料36與一導電材料40。值得注意的是，第一溝槽(26、28、30、32、34)彼此分離，且第一溝槽(26、28、30、32)的其中之一包圍半導體裝置(18、20、22、24)的其中之一。也就是說，每一半導體裝置為一第一溝槽所包圍，例如，第一溝槽26包圍半導體裝置18，第一溝槽28包圍半導體裝置20，第一溝槽30包圍半導體裝置22，以及第一溝槽32包圍半導體裝置24，如第2A圖所示。

在部分實施例中，氧化層14的厚度大體介於0.5~3微米。

在部分實施例中，第一溝槽(26、28、30、32、34)的寬度W1、接觸窗38的寬度Wc、以及第三溝槽42的寬度W3大體介於1~2微米。

在部分實施例中，介電材料36可包括各種適合的介電材料，例如鋇鍶鈦化物(barium strontium titanate，BST) 或二氧化矽。

在部分實施例中，導電材料40可包括各種適合的金屬材料。

在此實施例中，第一溝槽(26、28、30、32、34)與第三溝槽42分離，例如，第一溝槽34未與第三溝槽42的任何一側重疊，如第2A圖所示。

在此實施例中，當對接觸窗38施予一特定高電壓時，半導體元件區(即，包括半導體裝置(18、20、22、24)的區域)藉由第一溝槽(26、28、30、32、34)與第三溝槽42的設置可獲得足夠的絕緣保護。

請參閱第3A與3B圖，根據本揭露之一實施例，提供一種半導體結構10。第3A圖為半導體結構10的上視圖，第3B圖則為第3A圖沿A-A’剖面線所得的半導體結構10的剖面示意圖。

如第3A與3B圖所示，在本實施例中，半導體結構10包括一第一基板12、一氧化層14、一第二基板16、複數個半導體裝置(18、20、22、24)、複數個第一溝槽(26、28、30、32、34)、一接觸窗38、以及一第三溝槽42。氧化層14形成於第一基板12上。第二基板16形成於氧化層14上。半導體裝置(18、20、22、24)形成於第二基板16中。第一溝槽(26、28、30、32、34)形成於第二基板16中並填入有一介電材料36與一導電材料40。值得注意的是，第一溝槽(26、28、30、32、34)彼此分離，且第一溝槽(26、28、30、32)的其中之一包圍半導體裝置(18、20、22、24)的其中之一。也就是說，每一半導體裝置為一第一溝槽所包圍，例如，第一溝槽26包圍半導體裝置18，第一溝槽28包圍半導體裝置20，第一溝槽30包圍半導體裝置22，以及第一溝槽32包圍半導體裝置24，如第3A圖所示。

在部分實施例中，氧化層14的厚度大體介於0.5~3微米。

在部分實施例中，第一溝槽(26、28、30、32、34) 的寬度W1、接觸窗38的寬度Wc、以及第三溝槽42的寬度W3大體介於1~2微米。

在部分實施例中，導電材料40可包括各種適合的金屬材料。

在此實施例中，第一溝槽(26、28、30、32、34)與第三溝槽42部分重疊，例如，第一溝槽(28、34)與第三溝槽42的其中兩側重疊，如第3A圖所示。

請參閱第1A、1B圖及第4A~4D圖，根據本揭露之一實施例，提供一種半導體結構10(如第1A、1B圖所示)的製造方法。第4A~4D圖係為半導體結構10製造方法的剖面示意圖。

請參閱第4A圖，提供一絕緣層上覆矽(silicon on insulator，SOI)結構10’。

如第4A圖所示，絕緣層上覆矽(silicon on insulator，SOI)結構10’包括一第一矽基板12、一氧化層14、以及一第二矽基板16。氧化層14形成於第一矽基板12上。第二矽基板16形成於氧化層14上。

在部分實施例中，氧化層14的厚度大體介於0.5~3微米。

形成一圖案化硬罩幕層(hard mask film)(未圖示)於第二矽基板16上。

在部分實施例中，藉由例如化學氣相沈積(chemical vapor deposition，CVD)或物理氣相沈積(physical vapor deposition，PVD)製程，以及圖案化製程形成圖案化硬罩幕層於第二矽基板16上。

在部分實施例中，圖案化硬罩幕層可包括，但不限定於，氧化矽、氮化矽、碳化矽、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、氧化鋁(Al₂O₃)、氮化硼(BN)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)或其他適合的高蝕刻選擇性材料。

藉由圖案化硬罩幕層，對第二矽基板16進行蝕刻製程，以於第二矽基板16中形成複數個第一溝槽(26、28、30、32、34)、一第二溝槽38、以及一第三溝槽42。值得注意的是，第一溝槽(26、28、30、32、34)彼此分離，且第三溝槽42包圍第二溝槽38。

在部分實施例中，第一溝槽(26、28、30、32、34)的寬度W1、第二溝槽38的寬度W2、以及第三溝槽42的寬度W3大體相同。

在部分實施例中，第一溝槽(26、28、30、32、34)的寬度W1、第二溝槽38的寬度W2、以及第三溝槽42的寬度W3大體介於1~2微米。

在此實施例中，第一溝槽(26、28、30、32、34) 與第三溝槽42部分重疊，例如，第一溝槽34與第三溝槽42的其中一側重疊，如第1A圖所示。

在其他實施例中，第一溝槽(26、28、30、32、34)與第三溝槽42亦可分離，例如，第一溝槽34未與第三溝槽42的任何一側重疊，如第2A圖所示。

形成一介電材料36於第二矽基板16上，並填入部分的第一溝槽(26、28、30、32、34)、第二溝槽38、以及第三溝槽42，例如，填入第一溝槽(26、28、30、32、34)、第二溝槽38、以及第三溝槽42的側壁與底部。

在部分實施例中，藉由例如化學氣相沈積(chemical vapor deposition，CVD)或物理氣相沈積(physical vapor deposition，PVD)製程形成介電材料36於第二矽基板16上，並填入部分的第一溝槽(26、28、30、32、34)、第二溝槽38、以及第三溝槽42。

請參閱第4B圖，順應性地形成一光阻層46於第二矽基板16上，並填滿第一溝槽(26、28、30、32、34)、第二溝槽38、以及第三溝槽42。

對第二溝槽38上方的光阻層46進行曝光，以移除第二溝槽38中的光阻層46。

以未予曝光的光阻層46為一罩幕，對第二溝槽38進行蝕刻，以使第二溝槽38延伸穿過氧化層14，與第一矽基板 12連接。

在部分實施例中，氧化層14與光阻層46的厚度比大體介於1：2~1：5。

請參閱第4C圖，移除第二矽基板16上的光阻層46，以及移除第一溝槽(26、28、30、32、34)與第三溝槽42中的光阻層46。

請參閱第4D圖，填入一導電材料40於第二溝槽38中，形成一接觸窗38，以電性連接第一矽基板12。

在部分實施例中，藉由例如化學氣相沈積(chemical vapor deposition，CVD)或物理氣相沈積(physical vapor deposition，PVD)製程，以及回蝕刻(etch-back)製程填入導電材料40於第二溝槽38中。

在部分實施例中，導電材料40可包括各種適合的金屬材料。

在此實施例中，更包括填入導電材料40於第一溝槽(26、28、30、32、34)與第三溝槽42中。

在此實施例中，更包括形成一層間介電層(interlayer dielectric，ILD)48於第二矽基板16上。

至此，即完成半導體結構10(如第1A、1B圖所示)的製作。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧半導體結構

12‧‧‧第一基板

14‧‧‧氧化層

16‧‧‧第二基板

28、34‧‧‧第一溝槽

36‧‧‧介電材料

38‧‧‧接觸窗

40‧‧‧導電材料

42‧‧‧第三溝槽

W1‧‧‧第一溝槽的寬度

W3‧‧‧第三溝槽的寬度

Wc‧‧‧接觸窗的寬度

Claims

一種半導體結構，包括：一第一基板；一氧化層，形成於該第一基板上；一第二基板，形成於該氧化層上；複數個半導體裝置，形成於該第二基板中；複數個第一溝槽，形成於該第二基板中並填入有一介電材料與一導電材料，其中該等第一溝槽彼此分離，且該等第一溝槽之其中之一包圍該等半導體裝置之其中之一；一接觸窗，形成於該第二基板中並穿過該氧化層，與該第一基板連接，其中該接觸窗填入有該介電材料與該導電材料；以及一第三溝槽，形成於該第二基板中並填入有該介電材料與該導電材料，其中該第三溝槽包圍該接觸窗。
如申請專利範圍第1項所述之半導體結構，其中該第一基板與該第二基板為矽基板。
如申請專利範圍第1項所述之半導體結構，其中該氧化層之厚度介於0.5~3微米。
如申請專利範圍第1項所述之半導體結構，其中該半導體裝置包括場效電晶體(field-effect transistor，FET)或雙極性接面電晶體(bipolar junction transistor，BJT)。
如申請專利範圍第1項所述之半導體結構，其中該等第一溝槽、該接觸窗、以及該第三溝槽之寬度相同。
如申請專利範圍第1項所述之半導體結構，其中該等第一溝槽、該接觸窗、以及該第三溝槽之寬度介於1~2微米。
如申請專利範圍第1項所述之半導體結構，其中該等第一溝槽與該第三溝槽分離。
如申請專利範圍第1項所述之半導體結構，其中該等第一溝槽與該第三溝槽部分重疊。
如申請專利範圍第1項所述之半導體結構，其中該介電材料包括鋇鍶鈦化物(barium strontium titanate，BST)或二氧化矽。
一種半導體結構之製造方法，包括：提供一絕緣層上覆矽(silicon on insulator，SOI)結構，其包括一第一矽基板、一氧化層、以及一第二矽基板，其中該氧化層形成於該第一矽基板上，該第二矽基板形成於該氧化層上；形成複數個第一溝槽、一第二溝槽、以及一第三溝槽於該第二矽基板中，其中該等第一溝槽彼此分離，且該第三溝槽包圍該第二溝槽；形成一介電材料於該第二矽基板上，並填入部分之該等第一溝槽、該第二溝槽、以及該第三溝槽；順應性地形成一光阻層於該第二矽基板上，並填滿該等第一溝槽、該第二溝槽、以及該第三溝槽；對該第二溝槽上方之該光阻層進行曝光；以未予曝光之該光阻層為一罩幕，對該第二溝槽進行蝕刻，以使該第二溝槽延伸穿過該氧化層，與該第一基板連接；以及填入一導電材料於該第二溝槽中，以電性連接該第一基板。
如申請專利範圍第10項所述之半導體結構之製造方法，其中該氧化層之厚度介於0.5~3微米。
如申請專利範圍第10項所述之半導體結構之製造方法，其中該等第一溝槽、該第二溝槽、以及該第三溝槽之寬度相同。
如申請專利範圍第10項所述之半導體結構之製造方法，其中該等第一溝槽、該第二溝槽、以及該第三溝槽之寬度介於1~2微米。
如申請專利範圍第10項所述之半導體結構之製造方法，其中該等第一溝槽與該第三溝槽分離。
如申請專利範圍第10項所述之半導體結構之製造方法，其中該等第一溝槽與該第三溝槽部分重疊。
如申請專利範圍第10項所述之半導體結構之製造方法，其中係填入該介電材料於該等第一溝槽、該第二溝槽、以及該第三溝槽之側壁與底部。
如申請專利範圍第10項所述之半導體結構之製造方法，其中該介電材料包括鋇鍶鈦化物(barium strontium titanate，BST)或二氧化矽。
如申請專利範圍第10項所述之半導體結構之製造方法，其中該氧化層與該光阻層之厚度比介於1：2~1：5。
如申請專利範圍第10項所述之半導體結構之製造方法，更包括填入該導電材料於該等第一溝槽以及該第三溝槽中。
如申請專利範圍第10項所述之半導體結構之製造方法，更包括形成一層間介電層(interlayer dielectric，ILD)於該第二矽基板上。