TWI399835B - 記憶體元件的製造方法 - Google Patents

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Description

記憶體元件的製造方法
本發明是有關於一種記憶體元件的製造方法，且特別是有關於一種反及閘快閃記憶體(NAND flash)元件的製造方法。
在NAND快閃記憶體元件中，共用源極線接觸窗可配置於NAND串的旁邊而當成源極線接點(pick-up)，而多個汲極接觸窗及位元線接觸窗插塞則可用以電性耦接NAND串的共用汲極區與位元線。為了確保電性連接，各位元線接觸窗插塞需要覆蓋並垂直地對準相對應的一個汲極接觸窗，因此會需要複雜的微影製程。然而，可能會發生位元線接觸窗插塞(亦稱為“介層窗0(via0)”)與汲極接觸窗(亦稱為“接觸窗(contact)”)之間的對準失誤(mis-alignment)，將於下述討論。
圖1A至圖1J是習知之一種NAND快閃記憶體元件的製造方法的剖面示意圖。在圖1A至圖1J中，為簡明圖示只有繪示一部分的NAND快閃記憶體元件。請參照圖1A，提供基底10。於基底10上形成彼此電性串聯且向第一基準方向排列之NAND串(string)11、源極選擇閘極(source select gate)112、汲極選擇閘極(drain select gate)113、共用源極區11a及共用汲極區11b，其中第一基準方向為水平地橫越圖1A示意圖頁面的方向。利用沈積製程在NAND串11、源極選擇閘極112、汲極選擇閘極113、共用源極區11a及共用汲極區11b上形成具有高度T1 的第一介電層12。第一介電層12包括介電材料，例如氧化矽(SiO2 )或氮氧化矽(SiON)。以光阻製成且具有第一開口131及多個第二開口132之圖案化第一罩幕層13可形成在第一介電層12上。第一開口131可向第二基準方向延伸，亦即垂直於圖1A示意圖頁面的方向。此外，第二開口132可排列成向第二基準方向延伸之陣列。
請參照圖1B，利用乾蝕刻製程並以圖案化第一罩幕層13作為罩幕，以分別通過第一開口131及第二開口132於第一介電層12中形成第一溝渠121以及多個第一孔洞122。在溝渠形成製程之後，可接著利用剝除製程(strip process)以去除圖案化第一罩幕層13。
請參照圖1C，利用化學氣相沈積(CVD)製程於第一介電層12、第一溝渠121及第一孔洞122的表面上沈積導體材料，例如鎢(W)，導體材料填入第一溝渠121以形成第一接觸窗結構141且填入第一孔洞122以形成多個第二接觸窗結構142。第一接觸窗結構141以及各第二接觸窗結構142可具有相等於T1 之高度。以導體材料製成之第一導體層14可接著形成於其上。
請參照圖1D，利用化學機械研磨(CMP)製程並以第一介電層12作為研磨終止層來移除第一導體層14，而暴露出第一接觸窗結構141的頂部及第二接觸窗結構142的頂部。
請參照圖1E，利用沈積製程於第一介電層12上形成具有高度T2 之第二介電層15。第二介電層15包括與第一介電層12相同之介電材料，第二介電層15可因此與第一介電層12合併而形成第三介電層16，如圖1F所示。第三介電層16可作為層間介電層(ILD)。
請參照圖1F，以光阻製成且具有多個第三開口171之圖案化第二罩幕層17可利用微影製程形成在第三介電層16上。第三開口171可排列成向第二基準方向延伸之陣列。各第三開口171垂直地對準相對應的一個第二接觸窗結構142。各第三開口171的關鍵尺寸(critical dimension)小於各第二接觸窗結構142上表面的關鍵尺寸。
請參照圖1G，利用乾蝕刻製程並以圖案化第二罩幕層17作為罩幕，以通過第三開口171於第三介電層16中形成多個第二孔洞161。由於具有較小關鍵尺寸之第三開口171垂直地對準第二接觸窗結構142，因此各第二孔洞161可暴露出相對應之第二接觸窗結構142的一部分。在孔洞形成製程之後，可接著移除圖案化第二罩幕層17。
請參照圖1H，相同於第一導體層14之導體材料可沈積在第三介電層16上並填入第二孔洞161中，以形成多個第三接觸窗結構181。各第三接觸窗結構181可具有相同於T2 之高度，且可覆蓋在相對應的一個第二接觸窗結構142上。接著可在第三介電層16上形成以導體材料製成的第二導體層18。
請參照圖1I，利用CMP製程並以第三介電層16作為研磨終止層來移除第二導體層18。在此之後，可暴露出第三接觸窗結構181的頂部。
請參照圖1J，於第三介電層16及第三接觸窗結構181上形成圖案化金屬層19。圖案化金屬層19包括平行於第一基準方向延伸之位元線。各第三接觸窗結構181可作為位元線接觸窗插塞，以電性耦接其中之一第二接觸窗結構142與其中之一位元線；而各第二接觸窗結構142可作為汲極接觸窗，以電性耦接相對應之位元線接觸窗插塞與共用汲極區11b。與共用源極區11a電性耦接之第一接觸窗結構141可作為共用源極線接觸窗，而當成源極線接點。
隨著電子產品的小型化(compact)與薄型化(low-profile)，在沒有高解析度曝光工具的情況下，第三開口171及第三接觸窗結構181的關鍵尺寸就會太小而使得製程窗口(process window)成為擔憂。此外，第三接觸窗結構181及第二接觸窗結構142是由兩個個別的步驟形成，因而在沒有高精密度(high-precision)曝光工具的情況下可能會增加對準失誤的風險。因此，亟需一種可以利用簡化製程製造半導體記憶體元件並減輕對準失誤問題之方法。
本發明提出一種製造NAND快閃記憶體元件的方法，其可以簡化微影製程並避免對準失誤的問題。
本發明之實施例可提供一種記憶體元件的製造方法。此方法包括：提供一基底；於基底上形成多個記憶體扇區，其中各記憶體扇區經由基底中之第一擴散區耦接一相鄰之記憶體扇區，並經由基底中之至少一第二擴散區耦接另一相鄰之記憶體扇區；於記憶體扇區上形成第一介電層；形成第一導體結構，其穿過第一介電層至第一擴散區，且形成至少一第二導體結構，其穿過第一介電層至至少一第二擴散區；於第一介電層、第一導體結構及至少一第二導體結構上形成圖案化第一罩幕層，圖案化第一罩幕層暴露第一導體結構；以及回蝕第一導體結構。
本發明之部分實施例也可提供一種記憶體元件的製造方法。此方法包括：提供一基底；於基底上形成多個記憶體扇區，其中各記憶體扇區經由基底中之第一擴散區耦接一相鄰之記憶體扇區，並經由基底中之至少一第二擴散區耦接另一相鄰之記憶體扇區；於記憶體扇區上形成第一介電層；穿過第一介電層，形成暴露出第一擴散區之第一開口，並穿過第一介電層，形成暴露出至少一第二擴散區之至少一第二開口；於第一介電層上形成第一導體層，第一導體層填入於第一開口中，以產生第一導體結構，且第一導體層填入於至少一第二開口中，以產生至少一第二導體結構；於第一導體層上形成圖案化第一罩幕層，圖案化第一罩幕層暴露出第一導體結構上方之部分第一導體層；回蝕刻第一導體層之暴露部分；以及蝕刻完(etching off)第一介電層上之第一導體層，以便回蝕刻第一導體結構。
本發明之部分實施例更可提供一種記憶體元件的製造方法。此方法包括：提供一基底；於基底上形成多個記憶體扇區，各記憶體扇區經由基底中之第一擴散區耦接一相鄰之記憶體扇區，並經由基底中之至少一第二擴散區耦接另一相鄰之記憶體扇區；於記憶體扇區上形成第一介電層；穿過第一介電層，形成暴露出第一擴散區之第一開口，並穿過第一介電層，形成暴露出至少一第二擴散區之至少一第二開口；於第一介電層上形成第一導體層，第一導體層填入於第一開口中以產生第一導體結構，且第一導體層填入於至少一第二開口中以產生至少一第二導體結構；於第一導體層上形成圖案化第一罩幕層，圖案化第一罩幕層暴露出第一導體結構上方之部分第一導體層；以及利用圖案化第一罩幕層作為罩幕，蝕刻穿過第一導體層之暴露部分，並回蝕刻第一導體結構。
本發明之額外的特徵與優點將部分地在下文中敘述，以及部分地將可以根據本發明的敘述而顯而易見，或可以藉由實施本發明而習得。藉由所附申請專利範圍所描述的元件與結合可以實現且獲得本發明之特徵與優點。
上述之一般敘述與下述之詳細敘述皆僅用於例示及解釋，但並非用以限制所主張之本發明。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖2A至圖2P是依照本發明之一實施例之一種NAND快閃記憶體元件3的製造方法的剖面示意圖。在圖2A至圖2P中，為簡明圖示只有繪示一部分的NAND快閃記憶體元件3。除了例示的NAND快閃記憶體元件外，依照本發明之方法也可應用於其他涉及接觸窗與介層窗0之間錯位(mismatch)之半導體記憶體元件的製造方法。
請參照圖2A，提供基底30，基底30例如已摻雜有p型雜質。NAND快閃記憶體元件3的記憶胞陣列可形成於基底30上。記憶胞陣列包括多個單元，各單元更包括控制閘極層3a、控制閘氧化層3b、浮置閘極層3c以及浮置閘氧化層3d。間隙壁3e可沿著閘極結構的側面而形成，以對相鄰的記憶胞陣列單元提供電性隔離。此外，源極區與汲極區可形成於基底30中，其例如是藉由進行植入並接著擴散製程而形成之。記憶胞陣列的單元可向如是列方向(row direction)之第一基準方向延伸，並可彼此電性串聯。舉例而言，單元311可以經由包括源極區311a與汲極區312b之擴散區而耦接至單元312，並經由包括汲極區311b與源極區313a之另一擴散區耦接至單元313。所屬技術領域中具有通常知識者須了解源極區與汲極區為可交換的，其是取決於施加於其上之電壓。
記憶胞陣列的一列串聯單元，如例示的單元312、311及313，可被歸類為NAND串31。源極選擇閘極314與汲極選擇閘極315可形成在NAND串31的各側邊。此外，源極選擇閘極314的汲極區314b可電性耦接至NAND串31之單元312的源極區312a，且源極選擇閘極314的源極區314a可電性耦接至在相同列上的一側直接鄰接於NAND串31之另一NAND串(未繪示)之源極選擇閘極316的源極區316a。包括源極區314a與源極區316a之擴散區被稱為共用源極區31a。
同樣地，汲極選擇閘極315的源極區315a可電性耦接至NAND串31之單元313的汲極區313b，而汲極選擇閘極315的汲極區315b可電性耦接至在另一側直接鄰接於NAND串31之另一NAND串(未繪示)之汲極選擇閘極317的汲極區317b。包括汲極區315b與汲極區317b之擴散區被稱為共用汲極區31b。
請參照圖2B，第一介電層32可形成在包括介於源極選擇閘極314與汲極選擇閘極315之間的NAND串31之記憶胞陣列上，其例如藉由沈積製程而形成。第一介電層32包括具有厚度T0 之介電材料，其例如是氧化矽(SiO2 )或氮氧化矽(SiON)。T0 可相等於T1 加上T2 ，其中T1 表示以圖1F所示之習知方法所製造NAND快閃記憶體元件之共用源極線接觸窗的高度，而T2 表示以圖1F所示之習知方法所製造NAND快閃記憶體元件之位元線接觸窗插塞的高度。
請參照圖2C，利用塗佈製程，第一罩幕層33可形成在第一介電層32上。第一罩幕層33包括光阻。
請參照圖2D，可利用微影製程來形成圖案化第一罩幕層33-1。圖案化第一罩幕層33-1可通過第一開口331a與多個第二開口332a而暴露出第一介電層32的部分321、322。第一開口331a可向如行方向(column direction)之第二基準方向延伸，而第二開口332a可在第二基準方向上排列成行。
請參照圖2E，利用乾蝕刻製程並以圖案化第一罩幕層33-1作為罩幕，可以穿過暴露部分321、322在第一介電層32中分別形成第一溝渠323及多個孔洞324。第一溝渠323可向第二基準方向延伸。由於乾蝕刻的天性，第一溝渠323會從圖案化第一罩幕層33-1的暴露部分321往共用源極區31a逐漸變細，而暴露出共用源極區31a的部分31a1。
同樣地，孔洞324可從圖案化第一罩幕層33-1的暴露部分322往共用汲極區31b逐漸變細，暴露出共用汲極區31b的部分31b1。
請參照圖2F，可利用剝除製程來移除圖案化第一罩幕層33-1。
請參照圖2G，利用沈積製程如CVD製程，導體層34可形成在第一介電層32上，並填入第一溝渠323及孔洞324。導體層34包括鎢(W)。填入導體材料之第一溝渠323及孔洞324分別形成第一接觸窗結構331以及多個第二接觸窗結構332。
請參照圖2H，利用化學機械研磨(CMP)製程並以第一介電層32作為研磨終止層，可接著移除第一介電層32上的導體層34。因此，第一接觸窗結構331及第二接觸窗結構332的頂部可被暴露出來。
請參照圖2I，第二罩幕層35可形成於第一介電層32上。第二罩幕層35包括光阻。
請參照圖2J，圖案化第二罩幕層35-1可形成於第一介電層32上，而暴露出第一接觸窗結構331以及通過第三開口351環繞在第一接觸窗結構331周圍之第一介電層32的部分325。第三開口351可向第二基準方向延伸。第三開口351的尺寸可實質上大於圖1F所述習知方法之第三開口171的尺寸，而使用以形成第三開口351的微影製程可以被簡化或需要更低解析度及精密度的曝光工具。
請參照圖2K，利用乾蝕刻製程並以圖案化第二罩幕層35-1作為罩幕，第二溝渠326可透過第一接觸窗結構331的暴露頂部而形成於第一接觸窗結構331中。藉由控制乾蝕刻製程的時間，第一接觸窗結構331可被回蝕刻至所要的高度，以便於使第二溝渠326可具有相同於T2 之高度。
請參照圖2L，可利用剝除製程來移除圖案化第二罩幕層35-1。
請參照圖2M，利用沈積製程，第二介電層36可形成在第一介電層32上，並填入第二溝渠326。第二介電層36包括相同於第一介電層32之介電材料。由於第二溝渠326，淺溝渠361會存在於第二介電層36的上表面。
請參照圖2N，由於第二介電層36與第一介電層32包括相同的介電材料，因此可定義出由第一介電層32與第二介電層36所組成之第三介電層37。
請參照圖2O，利用CMP製程並以第二接觸窗結構332作為研磨終止層，可以降低第三介電層37的高度，以暴露出第二接觸窗結構332的頂部。因此而形成之降低的第三介電層37-1可作為層間介電層(ILD)。降低的第三介電層37-1可具有相同於第一介電層32之高度。
請參照圖2P，利用CVD製程，圖案化金屬層38可形成在降低的第三介電層37-1與第二接觸窗結構332上。圖案化金屬層38包括位元線。各第二接觸窗結構332位於虛線上的第一部分可作為位元線接觸窗插塞，其電性耦接至其中之一位元線；而各第二接觸窗結構332位於虛線下的第二部分可作為汲極接觸窗，其電性耦接至共用汲極區31b。電性耦接至共用源極區31a之第一接觸窗結構331可作為共用源極線接觸窗，而當成源極線接點。
不同於根據圖1J所述之習知方法，汲極接觸窗142及位元線接觸窗插塞181沒有同時形成，因而遭遇到錯位的問題；各第二接觸窗結構332包括在一個步驟中形成且實質上連續地往共用汲極區31b逐漸變細之位元線接觸窗插塞(第一部分)以及汲極接觸窗(第二部分)。因此，可避免錯位或對準失誤的問題。
圖3是依照圖2P所述之方法而製造的部分NAND快閃記憶體元件3的立體示意圖。請參照圖3，NAND快閃記憶體元件3的記憶體扇區(memory sector)40包括第一選擇閘極(源極選擇閘極)314、第二選擇閘極(汲極選擇閘極)315，以及記憶體元件的陣列如多個第一選擇閘極314與第二選擇閘極315之間的NAND串31。各NAND串31可分別經由第二接觸窗結構(例如例示的接觸窗結構332-1、332-2與332-3其中之一)耦接至圖案化金屬層38。此外，記憶體扇區40的NAND串可經由第一擴散區(共用源極區31a)耦接至相鄰的記憶體扇區之直接相鄰的NAND串，並經由第二擴散區(共用汲極區31b)耦接至相鄰的另一記憶體扇區之直接相鄰的另一NAND串。
圖4A至圖4F是依照本發明之另一實施例之一種NAND快閃記憶體元件的製造方法的剖面示意圖。
形成NAND串51、源極選擇閘極514、汲極選擇閘極515、共用源極區51a與共用汲極區51b的步驟、形成第一介電層52的步驟、形成第一接觸窗結構541的步驟、形成多個第二接觸窗結構542的步驟，以及形成導體層54的步驟實質上相似於先前在圖2A至圖2G詳述之實施例，因此為了簡明將不再贅述詳細說明。由前述步驟所得之NAND快閃記憶體元件之結果的中間構形繪示於圖4A中。後續的步驟不同於先前詳述之實施例，並將參照圖4B至圖4F而進行說明。
請參照圖4B，第二罩幕層55例如是光阻層，且可利用旋塗(spin-coating)製程形成在導體層54上。第二罩幕層55可具有厚度T3 。
請參照圖4C，可接著形成圖案化第二罩幕層55-1，而通過在第一接觸窗結構541上方之第三開口551暴露出導體層54的部分543。第三開口551可向第二基準方向延伸並垂直地對準第一接觸窗結構541。
請參照圖4D，利用乾蝕刻製程並以圖案化第二罩幕層55-1作為罩幕，第二溝渠544可穿過導體層54的暴露部分543而形成在導體層54中。第二溝渠544可具有約略相等於T2 之深度。
請參照圖4E，可利用剝除製程來移除圖案化第二罩幕層55-1。
請參照圖4F，可接著利用蝕刻製程來移除導體層54，蝕刻製程回蝕刻第一接觸窗結構541並暴露出第二接觸窗結構542的頂部。藉由使用回蝕刻製程，第三溝渠545可形成於第一接觸窗結構541中。由於第二溝渠544可具有T2 的深度，第三溝渠545也可具有T2 的深度。隨之，可在第三溝渠545中填入介電材料，且導體層可形成在介電層52與第二接觸窗結構542上，其相似於圖2M至圖2P所述之方法中的步驟。
圖5A至圖5D是依照本發明之又一實施例之一種NAND快閃記憶體元件的製造方法的剖面示意圖。
形成NAND串61、源極選擇閘極614、汲極選擇閘極615、共用源極區61a與共用汲極區61b的步驟、形成第一介電層62的步驟、形成第一接觸窗結構641與多個第二接觸窗結構642的步驟，以及形成導體層64的步驟實質上相似於先前在圖2A至圖2G詳述之實施例。由前述步驟所得之NAND快閃記憶體元件之結果的中間構形繪示於圖5A中。
然後，請參照圖5B，圖案化第二罩幕層65-1可形成在導體層64上。圖案化第二罩幕層65-1包括具有厚度T4 之光阻，其中T4 小於圖4B所述之第二罩幕層55的厚度T3 。圖案化第二罩幕層65-1可通過在第一接觸窗結構641上方之第三開口651而暴露出導體層64的部分643。
請參照圖5C，利用回蝕刻製程，第二溝渠644可穿過暴露部分643而形成在導體層64中，回蝕刻製程可能會耗盡圖案化第二罩幕層65-1。第二溝渠644可具有實質上相等於T2 之深度。
請參照圖5D，可接著利用蝕刻製程來移除導體層64，蝕刻製程回蝕刻第一接觸窗結構641並暴露出第二接觸窗結構642。
圖6A至圖6D是依照本發明之再一實施例之一種NAND快閃記憶體元件的製造方法的剖面示意圖。
形成NAND串71、源極選擇閘極714、汲極選擇閘極715、共用源極區71a與共用汲極區71b的步驟、形成第一介電層72的步驟、形成第一接觸窗結構741與多個第二接觸窗結構742的步驟，以及形成導體層74的步驟實質上相似於先前在圖2A至圖2G詳述之實施例。由前述步驟所得之NAND快閃記憶體元件之結果的中間構形繪示於圖6A中。
請參照圖6B，圖案化第二罩幕層75-1可形成在導體層74上，其通過在第一接觸窗結構741上方之第三開口751而暴露出導體層74的部分743。
請參照圖6C，利用蝕刻製程如乾蝕刻製程，第二溝渠744可穿過暴露部分743而形成在導體層74中，蝕刻製程回蝕刻第一接觸窗結構741。
請參照圖6D，可利用剝除製程來移除剩餘的圖案化第二罩幕層75-1，接著可利用CMP製程並以第一介電層72作為研磨終止層來移除導體層74。後續的步驟相似於圖2M至圖2P所述之步驟，故於此不再贅述。
圖7A及圖7B是依照本發明之一實施例之一種NAND快閃記憶體元件的製造方法的剖面示意圖。請往回參照圖2N，介電層37可被研磨至如此程度以暴露出第二接觸窗結構332，以產生圖7A所述之介電層37-1。請參照圖7A，其是沿著第二基準方向上遍及第二接觸窗結構332，導體層380可利用沈積製程而形成在研磨後的介電層37-1上。然後，圖案化光阻層39可形成在導體層380上，暴露出部分導體層380並實質上遮蔽第二接觸窗結構332-1、332-2與332-3。
請參照圖7B，利用蝕刻製程可移除導體層380的暴露部分，以產生位於第二導體結構332-1至332-3上的圖案化導體層38。圖案化導體層38包括導線38-1，在一實施例中，各導線38-1可具有從第二接觸窗結構332-1、332-2或332-3的頂部逐漸變細的外形。之後，另一介電層80可形成在圖案化導體層38與介電層37-1上。
或者，圖案化導體層38可選擇性地利用鑲嵌製程(damascene process)而形成。圖8A及圖8B是依照本發明之另一實施例之一種NAND快閃記憶體元件的製造方法的剖面示意圖。請往回參照圖2N，介電層37可被研磨至如此程度以不暴露出第二接觸窗結構332，以產生圖8A所述之介電層37-2。請參照圖8A，圖案化光阻層90可形成在介電層37-2上，暴露出第二接觸窗結構332-1至332-3上方的部分介電層37-2。接著，移除介電層37-2的暴露部分，而通過孔洞(未標號)暴露出各第二接觸窗結構332-1至332-3的一部分。
請參照圖8B，導體層可形成在介電層37-2上，並填入孔洞中，且接著可移除介電層37-2上的導體層，以產生圖案化導體層38。圖案化導體層38包括導線38-2，在一實施例中，各導線38-2可具有往第二接觸窗結構332-1、332-2或332-3的頂部逐漸變細的外形。
任何所屬技術領域中具有通常知識者應理解，在不違背本發明之廣泛概念下，上述實施例當可作些許之更動與潤飾。因此，可以理解的是，本發明並不限於所揭露的特定實施例，但在本發明之精神和範圍內，可對其作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
此外，在本發明所述之代表實施例中，是以具有特定順序的步驟來描述本發明之方法及/或製程。然而，對於不是依照此處步驟順序的方法或製程之範圍，本發明之方法或製程並不限於所述的步驟順序。任何所屬技術領域中具有通常知識者應理解，也有可能是其他順序。因此，在說明書中所述之步驟的特定順序不應被認為是對申請專利範圍的限制。再者，申請專利範圍中對本發明之方法及/或製程的描述也不應被認為是依照所記載的順序來進行，任何所屬技術領域中具有通常知識者應理解，在本發明之精神和範圍內可以更動順序。
10、30．．．基底
11、31、51、61、71．．．NAND串
11a、31a、51a、61a、71a．．．共用源極區
11b、31b、51b、61b、71b．．．共用汲極區
112、314、316、514、614、714．．．源極選擇閘極
113、315、317、515、615、715．．．汲極選擇閘極
12、32、52、62、72．．．第一介電層
121、323．．．第一溝渠
122．．．第一孔洞
13、33-1．．．圖案化第一罩幕層
131．．．第一開口
132．．．第二開口
14．．．第一導體層
141、331、541、641、741．．．第一接觸窗結構
142、332、332-1、332-2、332-3、542、642、742．．．第二接觸窗結構
15、36．．．第二介電層
16、37．．．第三介電層
161．．．第二孔洞
17、35-1、55-1、65-1、75-1．．．圖案化第二罩幕層
171、351、551、651、751．．．第三開口
18．．．第二導體層
181．．．第三接觸窗結構
19、38．．．圖案化金屬層
3．．．NAND快閃記憶體元件
3a．．．控制閘極層
3b．．．控制閘氧化層
3c．．．浮置閘極層
3d．．．浮置閘氧化層
3e．．．間隙壁
31a1、31b1、321、322、325、543、643、743．．．部分
311、312、313．．．單元
311a、312a、313a、314a、315a、316a．．．源極區
311b、312b、313b、314b、315b、317b．．．汲極區
324．．．孔洞
33．．．第一罩幕層
34、54、64、74、380．．．導體層
35、55．．．第二罩幕層
326、544、644、744．．．第二溝渠
361．．．淺溝渠
37-1、37-2、80．．．介電層
38．．．圖案化導體層
38-1、38-2．．．導線
39、90．．．圖案化光阻層
40．．．記憶體扇區
545．．．第三溝渠
T0 、T3 、T4 ．．．厚度
T1 、T2 ．．．高度
圖1A至圖1J是習知之一種NAND快閃記憶體元件的製造方法的剖面示意圖。
圖2A至圖2P是依照本發明之一實施例之一種NAND快閃記憶體元件的製造方法的剖面示意圖。
圖3是依照圖2P所述之方法而製造的部分NAND快閃記憶體元件的立體示意圖。
圖4A至圖4F是依照本發明之另一實施例之一種NAND快閃記憶體元件的製造方法的剖面示意圖。
圖5A至圖5D是依照本發明之又一實施例之一種NAND快閃記憶體元件的製造方法的剖面示意圖。
圖6A至圖6D是依照本發明之再一實施例之一種NAND快閃記憶體元件的製造方法的剖面示意圖。
圖7A及圖7B是依照本發明之一實施例之一種NAND快閃記憶體元件的製造方法的剖面示意圖。
圖8A及圖8B是依照本發明之另一實施例之一種NAND快閃記憶體元件的製造方法的剖面示意圖。
30．．．基底
31．．．NAND串
31a．．．共用源極區
31b．．．共用汲極區
314．．．源極選擇閘極
315．．．汲極選擇閘極
331．．．第一接觸窗結構
332．．．第二接觸窗結構
311、312、313．．．單元
37-1．．．介電層
38．．．圖案化導體層
T0 ．．．厚度
T1 、T2 ．．．高度

Claims (19)

  1. 一種記憶體元件的製造方法，包括：提供一基底；於該基底上形成多個記憶體扇區，各該些記憶體扇區經由該基底中之一第一擴散區耦接一相鄰之記憶體扇區，並經由該基底中之至少一第二擴散區耦接另一相鄰之記憶體扇區；於該些記憶體扇區上形成一第一介電層；形成一第一導體結構，其穿過該第一介電層至該第一擴散區，且形成至少一第二導體結構，其穿過該第一介電層至該至少一第二擴散區；於該第一介電層、該第一導體結構及該至少一第二導體結構上形成一圖案化第一罩幕層，該圖案化第一罩幕層暴露該第一導體結構；回蝕該第一導體結構；移除該圖案化第一罩幕層；於該第一介電層及該至少一第二導體結構上形成一第二介電層；整平該第二介電層，暴露出該至少一第二導體結構；於整平的該第二介電層及該至少一第二導體結構上形成一導體層；於該導體層上形成一圖案化第二罩幕層，該圖案化第二罩幕層遮蔽該至少一第二導體結構上方之部分該導體層；以及 移除該導體層之暴露部分，以產生一圖案化導體層。
  2. 如申請專利範圍第1項所述之記憶體元件的製造方法，其中各該至少一第二導體結構具有朝向該至少一第二擴散區之一逐漸變細的外形，且該圖案化導體層包括多個導線，各該些導線具有從該至少一第二導體結構之一逐漸變細的外形。
  3. 如申請專利範圍第1項所述之記憶體元件的製造方法，其中各該些記憶體扇區包括一第一選擇閘極、一第二選擇閘極，以及位於該第一選擇閘極與該第二選擇閘極之間的多個NAND串。
  4. 一種記憶體元件的製造方法，包括：提供一基底；於該基底上形成多個記憶體扇區，各該些記憶體扇區經由該基底中之一第一擴散區耦接一相鄰之記憶體扇區，並經由該基底中之至少一第二擴散區耦接另一相鄰之記憶體扇區；於該些記憶體扇區上形成一第一介電層；形成一第一導體結構，其穿過該第一介電層至該第一擴散區，且形成至少一第二導體結構，其穿過該第一介電層至該至少一第二擴散區；於該第一介電層、該第一導體結構及該至少一第二導體結構上形成一圖案化第一罩幕層，該圖案化第一罩幕層暴露該第一導體結構；回蝕該第一導體結構； 移除該圖案化第一罩幕層；於該第一介電層及該至少一第二導體結構上形成一第二介電層；整平該第二介電層，其中整平該第二介電層未暴露出該至少一第二導體結構，且更包括：於整平的該第二介電層上形成一圖案化第二罩幕層，該圖案化第二罩幕層暴露出該至少一第二導體結構上方之部分整平的該第二介電層；移除整平的該第二介電層之暴露部分，以產生一圖案化第二介電層；移除該圖案化第二罩幕層；以及於該圖案化第二介電層上形成一導體層。
  5. 如申請專利範圍第4項所述之記憶體元件的製造方法，其中各該至少一第二導體結構具有朝向該至少一第二擴散區之一逐漸變細的外形，且該導體層包括多個導線，各該些導線具有朝向該至少一第二導體結構之一逐漸變細的外形。
  6. 如申請專利範圍第4項所述之記憶體元件的製造方法，其中各該些記憶體扇區包括一第一選擇閘極、一第二選擇閘極，以及位於該第一選擇閘極與該第二選擇閘極之間的多個NAND串。
  7. 一種記憶體元件的製造方法，包括：提供一基底；於該基底上形成多個記憶體扇區，各該些記憶體扇 區經由該基底中之一第一擴散區耦接一相鄰之記憶體扇區，並經由該基底中之至少一第二擴散區耦接另一相鄰之記憶體扇區；於該些記憶體扇區上形成一第一介電層；穿過該第一介電層，形成暴露出該第一擴散區之一第一開口，並穿過該第一介電層，形成暴露出該至少一第二擴散區之至少一第二開口；於該第一介電層上形成一第一導體層，該第一導體層填入於該第一開口中，以產生一第一導體結構，且該第一導體層填入於該至少一第二開口中，以產生至少一第二導體結構；於該第一導體層上形成一圖案化第一罩幕層，該圖案化第一罩幕層暴露出該第一導體結構上方之部分該第一導體層；回蝕刻該第一導體層之暴露部分；以及蝕刻完該第一介電層上之該第一導體層，以便回蝕刻該第一導體結構。
  8. 如申請專利範圍第7項所述之記憶體元件的製造方法，更包括：移除該圖案化第一罩幕層；於該第一介電層及該至少一第二導體結構上形成一第二介電層；以及整平該第二介電層。
  9. 如申請專利範圍第8項所述之記憶體元件的製造 方法，其中該圖案化第一罩幕層在回蝕刻該第一導體層之暴露部分的期間被移除。
  10. 如申請專利範圍第8項所述之記憶體元件的製造方法，其中整平該第二介電層會暴露出該至少一第二導體結構，且更包括：於整平的該第二介電層及該至少一第二導體結構上形成一第二導體層；於該第二導體層上形成一圖案化第二罩幕層，該圖案化第二罩幕層遮蔽該至少一第二導體結構上方之部分該第二導體層；以及移除該第二導體層之暴露部分，以產生一圖案化第二導體層。
  11. 如申請專利範圍第10項所述之記憶體元件的製造方法，其中各該至少一第二導體結構具有朝向該至少一第二擴散區之一逐漸變細的外形，且該圖案化第二導體層包括多個導線，各該些導線具有從該至少一第二導體結構之一逐漸變細的外形。
  12. 如申請專利範圍第8項所述之記憶體元件的製造方法，其中整平該第二介電層未暴露出該至少一第二導體結構，且更包括：於整平的該第二介電層上形成一圖案化第二罩幕層，該圖案化第二罩幕層暴露該至少一第二導體結構上方之部分整平的該第二介電層；移除整平的該第二介電層之暴露部分，以產生一圖 案化第二介電層；移除該圖案化第二罩幕層；以及於該圖案化第二介電層上形成一第二導體層。
  13. 如申請專利範圍第12項所述之記憶體元件的製造方法，其中各該至少一第二導體結構具有朝向該至少一第二擴散區之一逐漸變細的外形，且該第二導體層包括多個導線，各該些導線具有朝向該至少一第二導體結構之一逐漸變細的外形。
  14. 一種記憶體元件的製造方法，包括：提供一基底；於該基底上形成多個記憶體扇區，各該些記憶體扇區經由該基底中之一第一擴散區耦接一相鄰之記憶體扇區，並經由該基底中之至少一第二擴散區耦接另一相鄰之記憶體扇區；於該些記憶體扇區上形成一第一介電層；穿過該第一介電層，形成暴露出該第一擴散區之一第一開口，並穿過該第一介電層，形成暴露出該至少一第二擴散區之至少一第二開口；於該第一介電層上形成一第一導體層，該第一導體層填入於該第一開口中以產生一第一導體結構，且該第一導體層填入於該至少一第二開口中以產生至少一第二導體結構；於該第一導體層上形成一圖案化第一罩幕層，該圖案化第一罩幕層暴露出該第一導體結構上方之部分該第一 導體層；以及利用該圖案化第一罩幕層作為罩幕，蝕刻穿過該第一導體層之暴露部分，並回蝕刻該第一導體結構。
  15. 如申請專利範圍第14項所述之記憶體元件的製造方法，更包括：移除該圖案化第一罩幕層；於該第一介電層及該至少一第二導體結構上形成一第二介電層；以及整平該第二介電層。
  16. 如申請專利範圍第15項所述之記憶體元件的製造方法，其中整平該第二介電層會暴露出該至少一第二導體結構，且更包括：於整平的該第二介電層及該至少一第二導體結構上形成一第二導體層；於該第二導體層上形成一圖案化第二罩幕層，該圖案化第二罩幕層遮蔽該至少一第二導體結構上方之部分該第二導體層；以及移除該第二導體層之暴露部分，以產生一圖案化第二導體層。
  17. 如申請專利範圍第16項所述之記憶體元件的製造方法，其中各該至少一第二導體結構具有朝向該至少一第二擴散區之一逐漸變細的外形，且該圖案化第二導體層包括多個導線，各該些導線具有從該至少一第二導體結構之一逐漸變細的外形。
  18. 如申請專利範圍第15項所述之記憶體元件的製造方法，其中整平該第二介電層未暴露出該至少一第二導體結構，且更包括：於整平的該第二介電層上形成一圖案化第二罩幕層，該圖案化第二罩幕層暴露該至少一第二導體結構上方之部分整平的該第二介電層；移除整平的該第二介電層之暴露部分，以產生一圖案化第二介電層；移除該圖案化第二罩幕層；以及於該圖案化第二介電層上形成一第二導體層。
  19. 如申請專利範圍第18項所述之記憶體元件的製造方法，其中各該至少一第二導體結構具有朝向該至少一第二擴散區之一逐漸變細的外形，且該第二導體層包括多個導線，各該些導線具有朝向該至少一第二導體結構之一逐漸變細的外形。
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