CN111354737B - 提高三维存储器件之沟道孔均匀度的方法 - Google Patents

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Abstract

本公开提供一种三维存储器件的结构和制作方法。在一实例中，一种制作三维存储器件的方法包括：在基底上设置材料层，在材料层之一阵列形成区域中形成多个沟道形成孔以及邻近多个沟道形成孔之多个牺牲孔，根据沟道形成孔而形成多个半导体沟道以及根据牺牲孔的至少一个而形成至少一个栅缝隙(GLS)，其中栅缝隙中的至少一个的位置与多个牺牲孔中的至少一个重叠。

Description

提高三维存储器件之沟道孔均匀度的方法
本申请是申请号为201880004875.5、申请日为2018年8月2日、发明名称为“提高三维存储器件之沟道孔均匀度的方法”的中国发明专利申请的分案申请。
本申请案要求申请号为201710775876.7、申请日为2017年8月31日的中国专利申请的优先权，该专利申请案在此全文引用以作为参考。
技术领域
本发明涉及一种存储器件的制作方法，尤指一种提高三维存储器件之沟道孔均匀度的方法。
背景技术
闪存(Flash memory)器件的发展非常迅速。闪存器件可在不加电的情况下能长期储存信息，且具有集成度高、访问速度快、易于抹除和重写等优点。基于集成度高的优点及储存的需求，为了进一步提高位密度(bit density)和减少位成本(bit cost)，三维NAND闪存器件得到了迅速的发展。三维存储器件可以大幅节省用于制作器件的晶圆数量。
三维存储器件包括设置在基底上的多个字符线(或门极电极)的层叠，并具有穿过字符线至基底以及与字符线相交的多个半导体沟道。不同水平面/层叠代表距离基底表面的不同高度。半导体沟道排列成一阵列并穿过字符线。
为了形成半导体沟道，沟道孔在被沟道形成材料(如电荷捕捉膜(chargetrapping film)、半导体沟道膜(semiconductor channel film)及介电核心(dielectriccore))填充之前先形成。沟道孔可由图案化/蚀刻处理所形成。然而，沟道孔的形成容易受到沟道孔的排列影响，导致沟道孔尺寸产生不希望有的偏差，且装置的性能可能受到减损
发明内容
在此公开了三维存储器件的结构和制作方法的实施例。所公开的结构和方法提供了多种优点，包括但不限于简化制造程序、缩小三维存储器件的尺寸以及提高形成三维存储器件的芯片的空间利用率。
在某些实施例中，一种制作三维存储器件的方法包括在基底上设置材料层。在材料层中形成多个沟道形成孔。在材料层之一阵列形成区域中形成邻近多个沟道形成孔之多个牺牲孔。基于沟道形成孔而形成多个半导体沟道。基于多个牺牲孔的至少一个而形成至少一个栅缝隙(gate line slit，GLS)。GLS中的至少一个的位置可与多个牺牲孔中的至少一个重叠。
在某些实施例中，形成多个沟道形成孔与多个牺牲孔包括在材料层上形成第一图案化光阻层。第一图案化光阻层包括多个沟道形成开口以及多个牺牲开口。在某些实施例中，形成多个沟道形成孔与多个牺牲孔亦包括形成穿透材料层至暴露出基底的多个沟道形成开口与多个牺牲开口。
在某些实施例中，此方法还包括将多个牺牲孔相邻阵列形成区域的边界设置。
在某些实施例中，此方法还包括将多个沟道形成孔与多个牺牲孔形成为具有相同的截面尺寸。
在某些实施例中，此方法还包括将多个沟道形成孔及多个牺牲孔排列成一阵列，以及将多个沟道形成孔相邻多个牺牲孔设置。
在某些实施例中，此方法还包括在阵列形成区域中形成多个沟道形成孔及多个牺牲孔。在某些实施例中，此方法还包括将多个牺牲孔设置为相邻阵列形成区域的边界分布的至少一直行。
在某些实施例中，此方法还包括将多个牺牲孔在阵列的两侧分布为两直行，以及将多个牺牲孔之各直行相邻阵列的边界排列。
在某些实施例中，此方法还包括在阵列形成区域中形成两相邻之顶部选择栅极(top select gate，TSG)，其中顶部选择栅极被TSG氧化物填充所隔开，以及将两直行的多个牺牲孔分别设置在顶部选择栅极的不同侧。
在某些实施例中，此方法还包括形成和多个沟道形成孔具有相同尺寸的多个牺牲孔。
在某些实施例中，根据沟道形成孔而形成多个半导体沟道以及根据多个牺牲孔的至少一个而形成至少一个栅缝隙包括填充多个沟道形成孔及形成多个介电填充结构。多个沟道形成孔可由多个沟道形成层填充。多个沟道形成孔可基于多个牺牲孔而形成。在某些实施例中，此处理亦可包括形成至少一个GLS形成沟槽以移除多个介电填充结构。此处理亦可包括以导电材料填充至少一个GLS形成沟槽。
在某些实施例中，形成多个介电填充结构(如根据多个牺牲孔)的处理包括以沟道形成层填充多个牺牲孔。此处理亦包括移除多个牺牲孔中之沟道形成层以形成多个介电填充孔。此处理另可包括在多个介电填充孔中形成一介电填充材料。
在某些实施例中，形成牺牲介电材料包括进行低温旋涂介电质处理。
在某些实施例中，此方法还包括形成至少一个GLS形成沟槽，使至少一个GLS形成沟槽之投影(在基底上)覆盖至少一个介电填充结构之投影(在基底上)。
在某些实施例中，此方法还包括形成两个GLS形成沟槽。至少一个GLS形成沟槽可分别设置相邻于阵列形成区域之边界的不同侧。
在某些实施例中，此方法还包括形成至少一个GLS形成沟槽，使至少一个GLS形成沟槽之投影(在基底上)大于多个介电填充结构之投影(在基底上)。
在某些实施例中，此方法还包括使用用于形成材料层之至少一种材料以形成介电填充材料。
在某些实施例中，形成介电填充材料包括形成氧化硅(silicon oxide)。
在某些实施例中，此方法还包括形成和多个牺牲孔具有相同尺寸的多个介电填充孔。
在某些实施例中，此方法还包括清洁多个沟道形成孔。可在以沟道形成层填充沟道形成孔之前，先清洁沟道形成孔。
在某些实施例中，材料层包括阶梯结构和介电叠层中的至少一个。
在某些实施例中，导电材料包括钨(tungsten)。
在某些实施例中，此方法还包括在以导电材料填充至少一个GLS形成沟槽之后，对至少一个GLS形成沟槽进行平坦化。
附图说明
当结合附图阅读时，可以从以下详细描述中理解本公开的各个方面。应注意的是，根据本领域中的常见做法，各种特征没有按比例绘制。事实上，为了清楚说明和讨论，各种特征的尺寸可以任意增加或减小。
图1为沟道孔之9孔阵列配置的示意图。
图2为根据某些实施例之形成三维存储器件的处理范例。
图3至图8、图10至图14、图16及图18为根据某些实施例中三维存储器件在制作过程中不同阶段的剖面示意图。
图9为图8的上视图。
图15为图14的上视图。
图17为图16的上视图。
图19为图18的上视图。
具体实施方式
尽管本文讨论了具体的结构及配置，但应该理解，这仅仅是为了说明及示例的目的而完成的。相关领域的技术人员应可理解，在不脱离本公开的精神及范围的情况下，可以使用其他结构及布置。对于相关领域的技术人员显而易见的是，本公开还可以用于各种其他应用中。
值得注意的是，在说明书中对提及“一个实施例”、“一实施例”、“示范性实施例”、“一些实施例”等的引用表示所描述的实施例可以包括特定的特征、结构或特性，但并非每个实施例都一定需要包括此特定的特征、结构或特性，而且这些用语不一定指相同的实施例。此外，当特定特征、结构或特性结合实施例描述时，无论是否于文中明确教示，结合其他实施例来实现这些特征、结构或特性皆属于相关领域的技术人员的知识范围所及。
一般而言，术语可以至少部分地根据上、下文中的用法来理解。例如，如本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于描述特征、结构或特征的复阵列合，至少可部分取决于上、下文。类似地，术语诸如“一”、“一个”或“该”也可以被理解为表达单数用法或传达复数用法，至少可部分取决于上、下文。
应该容易理解的是，本文中的“在...上面”、“在...之上”及“在...上方”的含义应该以最宽泛的方式来解释，使得“在...上面”不仅意味着“直接在某物上”，而且还包括在某物上且两者之间具有中间特征或中间层，并且“在...之上”或“在...上方”不仅意味着在某物之上或在某物上方的含义，而且还可以包括两者之间没有中间特征或中间层(即，直接在某物上)的含义。
此外，为了便于描述，可以在说明书使用诸如“在...下面”、“在...之下”、“较低”、“在...之上”、“较高”等空间相对术语来描述一个组件或特征与另一个或多个组件或特征的关系，如图式中所表示者。除了图式中描绘的方向之外，这些空间相对术语旨在涵盖使用或操作中的装置的不同方位或方向。半导体装置可以其他方式定向(例如以旋转90度或以其它方向来定向)，并且同样能相应地以说明书中所使用的空间相关描述来解释。
如本文所用，术语“基底”是指在其上添加后续材料层的材料。基底本身可以被图案化。添加在基底顶部的材料可以被图案化或可以保持未图案化。此外，基底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，基底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层(layer)”是指材料部分，其区域具有厚度。层的范围可以在整个下层或上层结构上延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以为均匀或不均匀连续结构的区域，其厚度可小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面及底表面之间或在该连续结构的顶表面及底表面之间的任何一对水平平面之间。层可以水平地、垂直地及/或沿着渐缩表面延伸。基底可以为一层，其可以包括一层或多层，及/或可以在其上面及/或下面具有一层或多层。一层可以包含多层。例如，互连层可以包括一个或多个导体及接触层(其中形成有接触(contact)、互联机(interconnectline)及/或通孔(via))以及一个或多个介电层。
本文所使用的术语“标称(nominal)”是指在产品或处理的设计时间期间设定的组件或处理操作的特性或参数的期望值或目标值，以及高于及/或低于期望值的数值范围。数值范围可能由于制造工艺或公差而有轻微变化。如本文所使用的术语“约/大约”表示可能会随着与对象半导体组件相关联的特定技术点而改变的给定量数值。基于特定的技术点，术语“约/大约”可以指示出给定量数值，例如在该数值的10-30％内变化(例如，该数值的±10％、±20％或±30％)。
在此所用之术语“3D存储器件”是指在横向基底上具有垂直方向的存储器单元晶体管的串行(在此称为“存储器串行”，如反及(NAND)串行)的半导体装置，以使存储器串行相对于基底的垂直方向延伸。在此所用之术语“垂直的/垂直地”的意思为名义上垂直于基底水平表面。
在本公开中，为了便于描述，“层叠(tier)”是指在垂直方向上实质上具有相同高度的部件。例如，字符线与下方的栅极介电层可称为“层叠”，牺牲层与下方的绝缘层可一起称为“层叠”，字符线与下方的绝缘层可一起称为“层叠”，实质上相同高度的字符线可称为“字符线的层叠”或类似描述，等等。
64层叠的3D存储器件常在两栅缝隙(gate line slit，GLS)之间具有9行的沟道孔。这9行对应于顶部选择栅极(top select gate，TSG)，举例而言，选择栅极沿着9行的沟道孔的中线设置。此配置通常称之为“沟道孔之9孔阵列”配置。图1为此配置之一范例的上视图。排列于沟道孔之9孔阵列配置中的9行沟道孔是位于GLS 102-1及GLS102-2之间。两最外侧行103-1及103-2(例如距离在中在线的顶部选择栅极最远以及距离栅缝隙最近的两行)的沟道孔称之为“外沟道孔”，而其他沟道孔104则称为“内沟道孔”。外沟道孔103与内沟道孔104对应于TSG 101。
在图案化/蚀刻沟道孔中，外沟道孔的配置相较于内沟道孔具有不同的图案密度(例如外沟道孔是位在内沟道孔与栅缝隙之间，且内孔被外沟道孔及内沟道孔所围绕)。因此，可随图案密度的不同调整外沟道孔及内沟道孔的蚀刻条件。举例而言，分布在外沟道孔及内沟道孔的电浆(例如用于蚀刻)可为不同。这可造成沟道孔的尺寸不均匀(例如沟道孔具有不均匀尺寸)。举例而言，外沟道孔可以比内沟道孔小约5％至10％。
为了抑制或避免不均匀的问题，用于图案化外沟道孔的光罩图案通常比用于图案化内沟道孔的光罩图案大(例如大5％至10％)。然而，此方法并未完全解决问题，沟道孔仍因图案密度的不同具有不均匀的问题。沟道孔之9孔阵列配置的内沟道孔与外沟道孔仍具有不均匀的尺寸。因此，必须改善沟道孔之9孔阵列配置的沟道孔处理。
在本公开中，“阶梯结构”或“台阶腔体结构”等类似指的是具有台阶表面的结构。在本公开中，“台阶状表面”指的是一组表面，其包括至少两水平面(如平行于基底上表面)及至少两垂直面(如沿着z轴)，使得每个水平面与从水平面之第一边缘向上延伸的第一垂直面邻接，并与从水平面的第二边缘向下延伸的第二垂直面邻接。“台阶”或“阶梯”是指一组邻接的表面之高度上的垂直移动。在本公开的附图中，y轴沿垂直于x-z平面的方向延伸。
在本公开中，介电质堆叠或介电质对堆叠是指沿垂直基底上表面之方向堆叠的一堆(或多个)介电质对。可对介电质堆叠进行重复性的图案化及/或蚀刻处理以形成阶梯结构。沟道孔可形成在阶梯结构或介电质堆叠中(例如，在形成阶梯结构之前)，并可从上表面延伸到基底。阶梯的形成可在字符线形成之前的制作过程中的任何适当阶段形成。形成沟道孔和阶梯结构(例如，从介电质堆叠形成)的具体顺序不应受本公开实施例的限制。
图2为根据某些实施例之形成三维存储器件中沟道孔的处理范例。图3至图8、图10至图14、图16及图18为根据某些实施例中三维存储器件在一制作过程中不同阶段的剖面示意图。图9、图15、图17及图19分别为图8、图14、图16及图18的上视图。图2的三维存储器件的制作过程配合图3至图19而做说明。
如图2所示，在制作过程的初始，可提供或沉积一阶梯结构(例如，材料层)(步骤201)。图3为根据某些实施例之对应一部分阶梯结构的剖面示意图。
如图3所示，存储器结构300可包括形成在基底301上的阶梯结构302。用于形成半导体沟道的沟道孔可在后续形成于阶梯结构302中。基底301可包括用于后续用以形成三维(3D)存储器件的处理的任何适当材料。举例而言，基底301可包括硅、硅锗(silicongermanium)、碳化硅(silicon carbide)、绝缘体上硅片(silicon on insulator，SOI)、绝缘体上锗片(germanium on insulator，GOI)、玻璃、氮化镓(gallium nitride)、砷化镓(gallium arsenide)及/或其他适合的III-V族化合物。在某些实施例中，基底301包括硅。
阶梯结构302可包括沿着垂直于基底301上表面的方向(例如，z方向)交替排列的多个绝缘层和多个牺牲层。一个绝缘层可被两个相邻的牺牲层夹设于其中，反之亦然。部件302-1及部件302-2分别可代表绝缘层与牺牲层的其中一者或另一者。为了说明，部件302-1可代表绝缘层且部件302-2可代表牺牲层。牺牲层302-2及绝缘层302-1可具有相同或不同的厚度。举例而言，阶梯结构302可包括64层交替排列的绝缘层与牺牲层，并可提供做为形成64层叠之3D存储器件的基部。牺牲层302-2可包括与绝缘层302-1不同的任何适当材料。举例而言，在某些实施例中，牺牲层302-2可包括多晶硅(poly-crystalline silicon)、氮化硅(silicon nitride)、多晶锗(poly-crystalline germanium)及/或多晶硅锗(poly-crystalline germanium-silicon)。在某些实施例中，牺牲层302-2包括氮化硅。绝缘材料层302-1可包括任何适合的绝缘材料，如氧化硅。
在某些实施例中，部件302包括介电质堆叠，且阶梯结构(例如，以介电质堆叠为基础所形成)在形成字符线之前于制作过程中适合的阶段形成。在某些实施例中，阶梯结构在形成沟道孔之后才形成。介电质堆叠302可包括沿垂直于基底301上表面的方向(例如，z方向)堆叠的多个介电质对。各介电质对可包括绝缘材料层与牺牲材料层。举例而言，介电质堆叠302可包括64层叠之介电质对，并可提供做为形成64层叠之3D存储器件的基部。一个绝缘材料层可被两个相邻的牺牲材料层夹设于其中，反之亦然。部件302-1及部件302-2分别可代表绝缘材料层与牺牲材料层的其中一者与另一者。为了说明，部件302-1可代表绝缘材料层而部件302-2可代表牺牲材料层。牺牲材料层302-2与绝缘材料层302-1可具有相同或不同的厚度。牺牲材料层302-2可包括与绝缘材料层302-1不同的任何适当材料。
在沟道孔形成之后，可对介电质堆叠302进行重复性的蚀刻/图案化形成阶梯结构。可对蚀刻屏蔽(如光阻层)修整/蚀刻以暴露出部分可再被蚀刻的绝缘材料层302-1与牺牲材料层302-2。任何适合的蚀刻剂(如干蚀刻剂及/或湿蚀刻剂)可用于蚀刻掉被暴露的部分。绝缘材料层302-1可被蚀刻而形成阶梯结构的绝缘层，且牺牲材料层302-2可被蚀刻而形成阶梯结构的牺牲层。在不同的实施例中，形成沟道孔和阶梯结构的具体顺序不应受到本公开实施例的限制。
可由交替沉积绝缘材料层和牺牲材料层在基底301上形成一介电材料堆叠以形成介电质堆叠302。牺牲材料层和绝缘材料层的沉积方法可包括任何适合的沉积方法，例如化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapordeposition，PVD)、等离子体增强化学气相沉积(plasma-enhanced CVD，PECVD)、溅镀(sputtering)、有机金属化学气相沉积(metal-organic chemical vapor deposition，MOCVD)及/或原子层沉积(atomic layer deposition，ALD)。此外，可进行平坦化处理将介电材料堆叠平坦化成适合的厚度。藉此可形成介电质堆叠302。在某些实施例中，可透过平坦化处理暴露出绝缘材料层302-1。在某些实施例中，平坦化处理包括化学机械研磨(chemical mechanical planarization，CMP)处理及/或凹槽蚀刻处理(recess etchprocess)。可选择的，栅极介电层(未示于图中)由任何适合的沉积处理(如PECVD)形成于介电质堆叠302与基底301之间。栅极介电层可例如包括氧化硅。
在不同实施例中，例如在形成多堆叠阶梯结构(或多堆叠三维存储器件)的制作过程中，部件302可包括至少一阶梯结构与一介电质堆叠。可以沿着垂直基底301的方向排列的多个介电质堆叠为基础来形成多堆叠阶梯结构。材料层的种类不应受到本公开实施例的限制。
请再次参考图2，在提供阶梯结构之后，可在阶梯结构上形成一顶部选择栅极(TSG)(步骤202)。图4与图5为根据某些实施例对应存储器结构的剖面示意图。
在提供阶梯结构之后，根据某些实施例，可在阶梯结构上形成多个沟槽。图4所示为对应的存储器结构400。如图4所示，可在阶梯结构402上形成多个沟槽403(亦称之为TSG割漕)。沟槽403可沿y轴(如垂直于x-z平面)延伸。为了形成TSG，被沟槽403分隔的阶梯结构402的部分403’也可沿着y轴延伸。在某些实施例中，各部分403’在大体上相同的表面积形成两个TSG。为了简便，各部分对应于两个TSG形成区域404。如图4所示，各沟槽403与相邻两TSG形成区域404可一起称为阵列形成区域405。阶梯结构402代表具有多个沟槽403的阶梯结构302。沟槽403在z轴上可具有约3至4层叠的深度h。在某些实施例中，沟槽403的底部止于绝缘层302-1的上表面。沟槽403在x-z平面可具有任何适合的剖面形状。举例而言，沟槽403可具有柱状剖面形状或梯形剖面形状。在某些实施例中，沟槽403因高宽比(aspectratio)的效应而具有梯形形状，如图4所示。阶梯结构402代表在沟槽403形成之后的阶梯结构302。
沟槽403可由任何适合的图案化/蚀刻处理形成。举例而言，光阻层可在阶梯结构302上形成并可由光微影处理图案化，藉此可形成图案化光阻层。图案化光阻层可包括多个开口暴露出阶梯结构302之上表面。开口的形状及位置可对应于后续形成之沟槽的位置。此外，可使用图案化光阻层做为蚀刻屏蔽进行适合的蚀刻处理(如湿蚀刻及/或干蚀刻)以移除被开口所暴露的部分阶梯结构302。在某些实施例中，可对蚀刻处理定时，而可控制沟槽403的深度h具有如预期的值/范围。在某些实施例中，蚀刻剂包含四氟化碳(carbontetrafluoride，CF4)。
此外，根据某些实施例，可形成第一氧化层覆盖沟槽。图5所示为对应的存储器结构500。如图5所示，第一氧化层501可形成在沟槽403上并填满沟槽403。在沟槽403中之一部分的第一氧化层可称为TSG氧化物填充。在某些实施例中，TSG氧化物填充将后续步骤所形成的相邻TSG绝缘。第一氧化层501的上表面可高于阶梯结构402的上表面。第一氧化层501可包括任何适合的绝缘材料并可由任何适合的沉积处理形成。在某些实施例中，第一氧化层501包括氧化硅并可由PECVD沉积。可选的，可进行平坦化处理(如CMP及/或凹槽蚀刻)以平坦化第一氧化层501的上表面。
在某些实施例中，可在TSG形成区域404内形成一个TSG，且可在阵列形成区域405形成两个TSG。在某些实施例中，各TSG氧化物填充在各阵列形成区域405内将相邻两TSG绝缘。在后续的制作步骤中，TSG形成区域404内的牺牲层及剩余的阶梯结构302分别可由导电材料(如铜、铝及/或钨)取代以形成TSG及字符线。
请再次参考图2，在形成第一氧化层之后，可在阶梯结构的TSG沟道区域内形成沟道孔(步骤203)。在某些实施例中，距离TSG氧化物填充最远的两行沟道孔(如邻近后续形成之GLS)称为牺牲/辅助行，且两牺牲/辅助行的沟道孔称为牺牲/辅助孔。在某些实施例中，两牺牲/辅助行的位置对应于后续形成之GLS的位置。图6至图8、图10至图14、图16及图18分别为对应的存储器结构600～800、1000～1400、1600及1800。
在形成第一氧化层之后，可在第一氧化层上形成一硬屏蔽层，并可在硬屏蔽层上形成第一图案化光阻层。图6所示为对应的存储器结构600。如图6所示，可在第一氧化层501上形成硬屏蔽层601，并可在硬屏蔽层601上形成第一图案化光阻层603。硬屏蔽层601可包括第三屏蔽层601-3位在第一氧化层501上、第二屏蔽层601-2位在第三屏蔽层601-3上、以及第一屏蔽层601-1位在第二屏蔽层601-2上。在某些实施例中，第一屏蔽层601-1包括介电抗反射层(如氮氧化硅(silicon oxynitride))，第二屏蔽层601-2包括图案化层(如非晶碳(amorphous carbon))，以及第三屏蔽层601-3包括硬屏蔽层(如氮化硅)。可选的，第四屏蔽层(如二氧化硅)可设置在第三屏蔽层601-3与第一氧化层501之间。可透过对光阻层进行光微影处理形成第一图案化光阻层603。第一图案化光阻层603的图案可称为第一图案。第一图案可决定后续形成之沟道孔的图案/位置。
第一图案化光阻层603可包括暴露出部分第一屏蔽层601-1之上表面的多个开口604。在某些实施例中，开口604的位置对应于后续形成的沟道孔的位置。亦即，开口604在阶梯结构402之上表面的垂直投影(如沿着z轴)可至少大体上与沟道孔的位置重叠。在某些实施例中，为了形成沟道孔，各阵列形成区域405包括在第一图案化光阻层603中的11行开口604。这11行可大体上沿y轴(如垂直于x-z平面)彼此平行延伸。在某些实施例中，11行的其中一者至少大体上与下方沟槽403的中线(例如沿着x轴)重叠，且剩余10行在沟槽403的两侧平均分布，其中每侧可有5行，如图6所示。
此外，可进行适合的蚀刻处理(如干蚀刻及/或湿蚀刻)移除被第一图案所暴露的部分硬屏蔽层601。可使用图案化光阻层603做为蚀刻处理的蚀刻屏蔽。在某些实施例中，部分第一屏蔽层601-1及部分第二屏蔽层601-2(如被开口604所定义)分别可被移除以形成图案化第一屏蔽层及图案化第二屏蔽层。在某些实施例中，蚀刻停止于第三屏蔽层601-3。蚀刻处理可使用蚀刻第一屏蔽层601-1、第二屏蔽层601-2及/或第三屏蔽层601-3的一或多种蚀刻剂并可对蚀刻处理定时。可使用对第一屏蔽层601-1及第二屏蔽层601-2相较第三屏蔽层601-3具有足够高的蚀刻选择性的一或多种蚀刻剂进行蚀刻处理，使第三屏蔽层601-3可做为蚀刻停止层，且蚀刻处理可停止在第三屏蔽层601-3。在某些实施例中，蚀刻处理的蚀刻剂为非等向性并具有对第一屏蔽层601-1及第二屏蔽层601-2相较第三屏蔽层601-3的高蚀刻选择性。在某些实施例中，蚀刻处理包括反应式离子蚀刻(reactive ion etching，RIE)处理。
在蚀刻处理之后，可由任何适合的清洗/清理处理(rinsing/cleaning process)移除第一图案化光阻层以暴露出图案化第一屏蔽层与图案化第二屏蔽层。图7所示为对应的存储器结构700。如图7所示，可由任何适合的清洗/清理处理移除第一图案化光阻层603以暴露出图案化第一屏蔽层701-1与图案化第二屏蔽层701-2。在某些实施例中，可由湿蚀刻处理及/或剥离处理移除第一图案化光阻层603。图案化第一屏蔽层701-1及图案化第二屏蔽层701-2的图案可和由第一图案化光阻层603转移的第一图案相同或相似。图案化第一屏蔽层701-1及图案化第二屏蔽层701-2所形成的开口704暴露出部分第三屏蔽层601-3。
此外，可使用图案化第一屏蔽层701-1及图案化第二屏蔽层701-2做为蚀刻屏蔽以移除由开口704所定义之部分第三屏蔽层601-3、第一氧化层501以及阶梯结构402。藉此，第一图案可被转移至第一氧化层501与阶梯结构402以形成沟道孔。在某些实施例中，沟道孔可从阶梯结构402的上表面延伸至基底301。可进行任何适合的干蚀刻及/或湿蚀刻以移除第三屏蔽层601-3、第一氧化层501及阶梯结构402的材料。在某些实施例中，可进行非等向性干蚀刻处理(如RIE)蚀刻这些材料。
此外，可移除剩余的图案化第一屏蔽层701-1(如经形成沟道孔之后)。可选的，为了移除图案化第一屏蔽层701-1，可移除或过蚀刻剩余图案化第二屏蔽层701-2的顶部。在某些实施例中，将剩余的图案化第一屏蔽层701-1过蚀刻以确保图案化第一屏蔽层701-1可完全被移除。可进行任何适合的湿蚀刻及/或干蚀刻处理以移除图案化第一屏蔽层701-1及/或图案化第二屏蔽层701-2的顶部。在某些实施例中，进行干蚀刻(如RIE)移除剩余的图案化第一屏蔽层701-1。
在图案化第一屏蔽层被移除之后，将剩余的图案化第二屏蔽层做为蚀刻屏蔽以形成第一孔洞。图8所示为对应的存储器结构800。如图8所示，存储器结构800包括自阶梯结构802上之硬屏蔽层801(或剩余的图案化第二屏蔽层801-2)的上表面延伸至基底301的多个第一孔洞804。阶梯结构802、第三屏蔽层801-3以及第一氧化层803可分别代表在第一孔洞804形成后的阶梯结构402、第三屏蔽层701-3以及第一氧化层501。第一孔洞804的图案可对应于x-y平面(如垂直于z轴)上的第一图案。在某些实施例中，各阵列形成区域405包括沿y轴(如垂直于x-z平面)延伸之11行的第一孔洞804。在某些实施例中，第一孔洞804在x轴上具有大体上相同的宽度D(或直径)。可使用任何适合的蚀刻剂蚀刻穿过剩余的图案化第二屏蔽层801-2、第三屏蔽层801-3、第一氧化层803及阶梯结构802。
图9为图8之阵列形成区域450在x-y平面(如垂直于z轴)上的上视图900。如图9所示，阵列形成区域450包括11行的第一孔洞804，各第一孔洞804从剩余的图案化第二屏蔽层801-2的上表面开始延伸。第一孔洞804的截面可在x-y平面上排列成一阵列。可使用阵列(如部件902)中央的9行第一孔洞804在后续的步骤中形成沟道孔。位于相邻阵列形成区域450之边界的两行第一孔洞804(如部件901-1与901-2)在后续步骤中可用于形成GLS。直行901-1与直行901-2的位置可对应于后续形成的GLS在x-y平面上的位置。为了说明，两直行901-1及901-2称之为牺牲/辅助行，且位于直行901-1及901-2之间的直行(如四个直行902-2及四个直行902-3)称之为沟道形成直行902。因此，直行901-1与直行901-2的第一孔洞804称之为牺牲/辅助孔，位于直行901-1及901-2之间的直行(如902)的第一孔洞804称之为沟道形成孔。在某些实施例中，直行902-1大体上沿阵列形成区域450的中线(如沿x-y平面)设置。根据某些实施例，直行902-1之垂直投影可和下方位在基底301上的沟槽(或TSG氧化物填充)的中线大体上重叠。四个直行902-2及四个直行902-3分别可位在牺牲/辅助行(如901-1和901-2)的其中一个和直行902-1之间。四个直行902-2和四个直行902-3的位置分别可对应后续形成的TSG的位置。在某些实施例中，牺牲/辅助行901与沟道形成直行902的第一孔洞804在x-y平面上具有大体上相同的直径/宽度D，如图9所示。在某些实施例中，D为约100奈米。
在某些实施例中，由于沟道形成孔804(如902-1、902-2及901的第一孔洞)位于牺牲/辅助孔804(如直行901-1和901-2的第一孔洞)之间，各沟道形成孔804的蚀刻条件可足够接近，使蚀刻处理在沟道形成孔804之间可更加均匀地进行。因此，可提升沟道形成孔804的尺寸(例如在x-y平面的宽度或直径)的均匀度。此外，根据沟道形成孔804而形成的半导体沟道可具有较佳的尺寸均匀度。由于牺牲/辅助孔804与后续的形成在牺牲/辅助孔804中的介电填充结构可做为为了形成GLS而预备被移除的暂存物，因此牺牲/辅助孔804的蚀刻质量不会影响或仅些微影响后续的半导体沟道的均匀度。藉此，可形成具有较佳尺寸均匀度的沟道形成孔804，且由沟道形成孔804形成之半导体沟道可具有较佳的尺寸均匀度及电性表现。
此外，可移除剩余的图案化第二屏蔽层以形成第二孔洞，并可形成沟道形成层/膜以填入第二孔洞中。图10所示为对应的存储器结构1000。如图10所示，存储器结构1000可包括多个沟道形成结构1004与多个牺牲/辅助结构1005，各自从一第三屏蔽层1001-3之上表面延伸至基底301。部件1005-1与部件1005-2可各自代表设在阵列形成区域405边界之一牺牲/辅助行之牺牲/辅助结构1005的剖面结构。部件1004代表分布在牺牲/辅助结构1005-1及1005-2之间的沟道形成结构。可由以沟道形成层/膜所填充之沟道形成孔形成沟道形成结构1004，并可由以沟道形成层/膜所填充之牺牲/辅助孔形成牺牲/辅助结构1005。可将电荷捕捉膜、半导体沟道膜以及介电核心从沟道形成结构1004或牺牲/辅助结构1005的侧壁往中心依序排列。在某些实施例中，将存储器结构1000的上表面平坦化以暴露出沟道形成结构1004与第三屏蔽层1001-3。阶梯结构1002、第一氧化层1003及第三屏蔽层1001-3分别代表在沟道形成结构形成之后的阶梯结构802、第一氧化层803及第三屏蔽层801-3。
可由任何适合的处理形成存储器结构1000。在某些实施例中，剩余的图案化第二屏蔽层801-2由适合的处理(如灰化处理(ashing process))移除。在移除图案化第二屏蔽层801-2之后，第二孔洞即可由第一孔洞804所形成。第三屏蔽层801-3可被暴露。此外，可进行适合的清洁处理以移除第二孔洞中的光阻残留物(例如从图案化第一光阻层602所残留)及/或任何污染物质(例如，蚀刻处理的副产物(如聚合物))。在某些实施例中，清洁处理包括剥离处理及/或湿蚀刻。
此外，可依续在阵列形成区域405中之第二孔洞中沉积一系列的沟道形成膜/层(未绘示)以形成沟道形成结构1004及牺牲/辅助结构1005。在某些实施例中，电荷捕捉膜沉积于第二孔洞的侧壁上。电荷捕捉膜可包括一或多个设置在第二孔洞的侧壁上的介电阻挡层，使第二孔洞中之其他层与阶梯结构1002绝缘。电荷捕捉膜可还包括设于介电阻挡层上并被介电阻挡层包围之一储存单元层(存储层)，用于捕捉电荷并沿z轴形成多个电荷储存区域。电荷捕捉膜亦可包括设于存储层上并被存储层包围之一穿隧层(如穿隧介电质)。电荷穿隧效应可在适当的偏压下透过穿隧层进行。
此一或多个介电阻挡层可包括第一阻挡层，其包括具有相对高的介电常数之一介电金属氧化物层。术语“金属氧化物”可包括金属元素及多个非金属元素如氧、氮或其他适合的元素。举例而言，介电金属氧化物层可包括铝氧化物(aluminum oxide)、铪氧化物(hafnium oxide)、镧氧化物(lanthanum oxide)、钇氧化物(yttrium oxide)、钽氧化物(tantalum oxide)、硅酸盐(silicate)、氮掺杂化合物(nitrogen-doped compound)、合金(alloy)等。第一阻挡层可例如由CVD、ALD、脉冲式雷射沈积(pulsed laser deposition，PLD)、液态源雾化化学沉积(liquid source misted chemical deposition)及/或其他适合的沉积方法所沉积。
此一或多个介电阻挡层亦可包括一第二阻挡层，其包括设于介电金属氧化物上之另一介电层。此介电层可与介电金属氧化物层不同。此介电层可包括氧化硅、与第一阻挡层具有不同成分之一介电金属氧化物、氮氧化硅、氮化硅及/或其他适合的介电材料。第二阻挡层可例如由低压化学气相沈积(low pressure chemical vapor deposition，LPCVD)、ALD、CVD及/或其他适合的沉积方法所沉积。在某些实施例中，此一或多个介电阻挡层包括氧化硅并由CVD所形成。
之后，可在一或多个介电阻挡层上形成储存单元层。储存单元层可包括电荷捕捉材料，例如介电电荷捕捉材料(如氮化硅)及/或导电材料(如掺杂多晶硅)。在某些实施例中，介电电荷捕捉材料包括氮化硅并可由CVD、ALD、PVD及/或其他适合的沉积方法所形成。
之后，可在存储层上形成穿隧层。穿隧层可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物、介电金属氮氧化物、介电金属硅酸盐、合金及/或其他适合的材料。穿隧层可由CVD、ALD、PVD及/或其他适合的沉积方法所形成。在某些实施例中，穿隧层包括由CVD形成之氧化硅。
此外，可在第二孔洞中之电荷捕捉膜上形成半导体沟道膜。半导体沟道膜可包括一或多层之任何适合的半导体材料，如硅、硅锗、锗、III-V族化合物材料、II-VI族化合物材料、有机半导体材料及/或其他适合的半导体材料。半导体沟道膜可由适合的沉积方法所形成，如MOCVD、LPCVD、CVD及/或其他适合的沉积方法。在某些实施例中，使用CVD沉积一层非晶硅并接着进行退火处理使得非晶硅转变成单晶硅以形成半导体沟道膜。在某些实施例中，可对其他非晶材料退火使其结晶化而形成半导体沟道膜。
此外，可由在第二孔洞中之半导体沟道膜上沉积适合的介电材料以形成介电核心。介电核心可填入第二孔洞中心的空间。介电核心可包括适合的介电材料如氧化硅及/或有机硅酸盐玻璃(organosilicate glass)。介电核心可由适合的共形沉积方法(如LPCVD)及/或自平坦化(self-planarizing)沉积方法(如旋涂)所形成。在某些实施例中，介电核心包括氧化硅并由LPCVD形成。在某些实施例中，进行适合的平坦化处理(如CMP及/或凹槽蚀刻)以移除存储器结构1000顶部上之任何多余的材料(如沟道形成层/膜)。
在形成沟道形成结构之后，可在第三屏蔽层上形成光阻层。图11所示为对应的存储器结构1100。如图11所示，可形成一光阻层1104覆盖第三屏蔽层1101-3。此外，可对光阻层图案化而形成图案化光阻层，并将其做为蚀刻屏蔽以移除牺牲/辅助结构以及形成介电填充孔。
图12所示为对应的存储器结构1200。如图12所示，可对光阻层1104图案化以形成第二图案化光阻层1205。第二图案化光阻层1205可包括第二图案。在某些实施例中，第二图案化光阻层1205在阵列形成区域405内包括两行(如直行1204-1及直行1204-2)开口，沿y轴(如垂直于x-z平面)延伸并暴露出下方的部分第三屏蔽层1101-3。直行1204-1及直行1204-2的开口可分别与下方对应之牺牲/辅助行的牺牲/辅助结构对齐。在某些实施例中，直行1204-1及直行1204-2中的各开口的宽度/直径(如沿着x轴或x-y平面)大于或等于下方对应的牺牲/辅助结构的宽度/直径，以确保下方的牺牲/辅助结构可在后续的步骤中被完全移除。
此外，可使用第二图案化光阻层1205做为蚀刻屏蔽以移除两个牺牲/辅助结构。藉此，可在两牺牲/辅助行中形成介电填充孔1206-1及1206-2。介电填充孔1206-1及1206-2可各自从第三屏蔽层1201-3的上表面延伸至基底301，而介电填充孔1206-1及1206-2的截面可沿y轴延伸。在某些实施例中，进行干蚀刻处理(如RIE)以完全移除牺牲/辅助结构中的沟道形成层/膜。可选的，可进行适合的清洁处理以移除介电填充孔1206-1及1206-2中的光阻残留物(例如从第二图案化光阻层1205所残留)及/或任何污染物质(如蚀刻处理的副产物(如聚合物))。在某些实施例中，清洁处理包括剥离处理及/或湿蚀刻。阶梯结构1202、第一氧化层1203及第三屏蔽层1201-3分别代表在形成介电填充孔1206-1及1206-2之后的阶梯结构1102、第一氧化层1103及第三屏蔽层1101-3。
在形成介电填充孔之后，介电填充材料可填入介电填充孔中以形成牺牲结构。图13所示为对应的存储器结构1300。如图13所示，介电填充材料可填入牺牲/辅助孔(如图12之介电填充孔1206-1及1206-2)中以形成介电填充结构(如部件1304-1及1304-2)，并可在第二图案化光阻层1305上形成一介电填充层1304。介电填充结构1304-1及1304-2可从介电填充层1304的底部延伸至基底301。在某些实施例中，介电填充材料包括用于形成阶梯结构1302之至少一介电材料。在某些实施例中，介电填充材料包括氧化硅。
可使用任何适合的方法沉积介电填充材料。在某些实施例中，可使用低温旋涂方法(low temperature spin-on method)在第二图案化光阻层1305上及介电填充孔内沉积低温旋涂介电质(low temperature spin-on dielectric，SOD)。此外，可对介电填充层1304和介电填充结构1304-1及1304-2进行固化处理(curing process)(如紫外光烘烤处理(ultraviolet(UV)bake process)及/或热处理)以例如提高膜/层的质量。在某些实施例中，各介电填充结构(如1304-1及1304-2)之宽度/直径可为约D(如至少大体上与第一孔洞804的宽度/直径相等)。阶梯结构1302、第一氧化层1303、第三屏蔽层1301-3及第二图案化光阻层1305分别代表在介电填充结构1304-1及1304-2以及介电填充层1304形成之后的阶梯结构1202、第一氧化层1203、第三屏蔽层1301-3及第二图案化光阻层1205。
此外，可例如使用任何适合的处理移除介电填充层1304与第二图案化光阻层1305。在某些实施例中，可进行干蚀刻处理以移除介电填充层1304及/或第二图案化光阻层1305。在某些实施例中，可使用剥离及/或湿蚀刻处理移除第二图案化光阻层1305，而可暴露出第三屏蔽层1301-3。
在移除介电填充层与第二图案化光阻层之后，可在第三屏蔽层上形成第三图案化光阻层。图14所示为对应的存储器结构1400。
如图14所示，可在第三屏蔽层1301-3上形成具有第三图案之第三图案化光阻层1401。第三图案在阵列形成区域405内可包括沿y轴(如垂直于x-z平面)延伸的两个沟槽1402-1及1402-2。沟槽1402-1及1402-2在z轴上可至少与下方的介电填充结构1304-1及1304-2(如相邻阵列形成区域405边界的两直行)对齐，且各自可暴露出下方介电填充结构1304-1及1304-2上的第三屏蔽层1301-3的一部分。第三屏蔽层1301-3被暴露出的部分可沿y轴延伸(如具有条状的形状)。在某些实施例中，各沟槽1401-1及1401-2的宽度D2(如沿着x轴)至少与介电填充结构1304-1及1304-2的宽度/直径D相等。在某些实施例中，D2大于D。在某些实施例中，沟槽1402-1及1402-2的投影分别可覆盖对应的介电填充结构之牺牲/辅助孔的投影。第三图案化光阻层1401可由任何适合的处理所形成。在某些实施例中，是由对光阻层进行图案化以形成沟槽(如1401-1及1401-2)而形成第三图案化光阻层1401。
图15为阵列形成区域405的上视图1500。如图15所示，第三图案化光阻层1401可覆盖沟道形成结构1004并暴露出(如藉由沟槽1401-1及1401-2)两行介电填充结构1304-1及1304-2和部分第三屏蔽层1301-3。被暴露出之部分第三屏蔽层1301-3可具有沿y轴延伸的条状形状。
第三图案化光阻层1401可由任何适合的处理所形成。在某些实施例中，在第三屏蔽层1301-3上形成一第三光阻层并图案化(如使用光微影处理)第三光阻层以在阵列形成区域405内形成沟槽1402-1及1402-2，藉此形成第三图案化光阻层1401。
此外，可使用第三图案化光阻层做为蚀刻屏蔽以形成GLS形成沟槽。接着可移除第三图案化光阻层。图16所示为对应的存储器结构1600。可进行适合的蚀刻处理(如干蚀刻及/或湿蚀刻)以蚀刻去除两行介电填充结构1304-1及1304-2和被第三图案化光阻层1401所暴露的部分阶梯结构，以形成GLS形成沟槽(如部件1604-1及1604-2)。GLS形成沟槽(如部件1601-1或1604-2)的宽度D2’可大体上大于沟道形成结构1004的宽度/直径D。D2’的范围可为约120至180奈米而D可为约100奈米。在某些实施例中，D2’为约150奈米。可形成至少一个GLS形成沟槽。在某些实施例中，阵列形成区域405包括两个GLS形成沟槽，各自从第三屏蔽层1601-3的上表面延伸至基底301。第三屏蔽层1601-3、第一氧化层1603以及阶梯结构1602分别代表在GLS形成沟槽(如1604-1及1604-2)形成之后的第三屏蔽层1301-3、第一氧化层1303及阶梯结构1302。
图17为图16之阵列形成区域405的上视图1700。如图17所示，各GLS形成沟槽1604-1及1604-2的范围(或在基底301上的投影)可完全覆盖对应的介电填充结构在x-y平面上的范围。在某些实施例中，一GLS形成沟槽(如1604-1或1604-2)的宽度D2’大于一沟道形成结构1004的宽度/直径D。在某些实施例中，各GLS形成沟槽1604-1及1604-2的范围(或在基底301上的投影)与至少一介电填充结构的范围(或在基底301上的投影)重叠。
GLS形成沟槽1604-1及1604-2可由适合的处理所形成。在某些实施例中，蚀刻阶梯结构1302包括沿垂直基底301的方向(如z轴)移除被暴露的材料/部分。此蚀刻可一并移除两行介电填充结构1304-1及1304-2和部分阶梯结构(如位于相邻介电填充结构之间)。在某些实施例中，使用相同的蚀刻剂同时蚀刻两行介电填充结构1304-1及1304-2和阶梯结构1302的材料。在某些实施例中，在蚀刻处理中使用非等向性蚀刻剂(如干蚀刻及/或湿蚀刻)。在某些实施例中，阵列形成区域405内之介电填充结构1304-2在GLS形成沟槽1604-1及1604-2的形成中被完全移除。
此外，可由任何适合的清洗/剥离/蚀刻处理移除第三图案化光阻层1401。在某些实施例中，进行剥离及/或湿蚀刻处理以清洁GLS形成沟槽1604-1及1604-2并移除GLS形成沟槽1604-1及1604-2中的任何污染物质(如光阻残留物或蚀刻副产物)。
在形成GLS形成沟槽之后，可沉积导电材料并填入GLS形成沟槽以形成GLS。可进行平坦化处理移除第三屏蔽层上之多余材料。图18所示为对应的存储器结构1800。如图18所示，在阵列形成区域405内形成GLS 1804-1及1804-2。图19为存储器结构1800的上视图1900。GLS 1804-1及1804-2可由任何适合的导电材料(如钨、铝及/或铜)所填充。在某些实施例中，GLS 1804-1及1804-2由钨所填充。阶梯结构1802、第三屏蔽层1801-3及第一氧化层1803代表GLS形成之后的阶梯结构1602、第三屏蔽层1601-3及第一氧化层1603。
可由任何适合的处理沉积导电材料，如CVD、溅镀及/或PVD。在某些实施例中，进行CVD处理以沉积钨。可选的，可进行平坦化处理(如CMP及/或凹槽蚀刻)以移除第三屏蔽层1801-3上的任何多余材料(如导电材料)。
在某些实施例中，在平坦化处理之后移除第三屏蔽层1803-1。藉此，剩余部分的沟道形成结构1004(如从第一氧化层1803的上表面延伸至基底301)可形成半导体沟道。在某些实施例中，汲极区域可形成在各半导体沟道的顶部。汲极区域可被第三屏蔽层1801-3所围绕。
在后续的制作步骤中，可透过移除阶梯结构(如阶梯结构1802)中之牺牲层，并以适合的导电金属(如钨)填充移除牺牲层所产生的空间，以形成字符线。然而，形成字符线和沟道孔的特定顺序应根据不同的应用及/或设计，并不应受本公开的实施例所限。
在某些实施例中，沟道形成孔和第一牺牲/辅助孔为了后续形成的GLS形成沟槽而分开形成。举例而言，可在形成牺牲/辅助孔(如通过一图案化/蚀刻处理)之前形成沟道形成孔(如通过另一图案化/蚀刻处理)并以沟道形成层/膜填充沟道形成孔。在另一例子中，可在沟道形成孔形成之前形成牺牲/辅助孔并以介电填充材料填充牺牲/辅助孔。在某些实施例中，介电填充材料包括用于形成阶梯结构的至少一种介电材料。因此，在形成GLS形成沟槽时，介电填充材料和部分阶梯结构可同时被蚀刻移除(如使用相同的蚀刻剂)。
在某些实施例中，一种为了提高沟道孔均匀度的制作三维(3D)存储器的方法包括提供本体结构，其包括基底以及形成于基底上的阶梯结构，在阶梯结构上形成TSG，以及在阶梯结构中形成沟道孔。各TSG对应于预定的沟道孔，且远离TSG的最外侧的两行沟道孔为牺牲孔。此方法还包括依序以氧化物材料填充牺牲孔，蚀刻氧化物材料，以及以金属填充受到蚀刻的部分，以形成GLS。
在某些实施例中，阶梯结构包括多个交替排列的氧化层及氮化层，且氮化层形成于相邻氧化层之间。
在某些实施例中，在阶梯结构上形成TSG的处理包括蚀刻阶梯结构以形成沟槽，并以氧化物填充此沟槽。此处理可还包括在阶梯结构的上表面上形成第一氧化层。
在某些实施例中，沟道孔孔洞与TSG形成在阶梯结构上，使得各TSG对应于预定的沟道孔孔洞。此处理包括在第一氧化层上形成硬屏蔽层。硬屏蔽层从上到下可包括第一硬屏蔽层、第二硬屏蔽层以及第三硬屏蔽层。此处理亦包括在第一硬屏蔽层上形成第一光阻层，并图案化第一光阻层以暴露出第一硬屏蔽层的上表面。图案化第一光阻层可形成第一图案，使TSG对应于11行的第一图案。此处理还包括蚀刻第一硬屏蔽层和第二硬屏蔽层以形成对应第一图案的开口。此处理可还包括移除第一光阻层。此处理可还包括使用具有开口之第一硬屏蔽层以及具有开口之第二硬屏蔽层做为蚀刻屏蔽以形成沟道孔，并移除第一硬屏蔽层及一部分的第二硬屏蔽层。此处理可还包括移除剩余的第二硬屏蔽层并清理沟道孔内的聚合物。
在某些实施例中，以湿蚀刻处理移除第一光阻层以及以干蚀刻处理移除具有开口的第一硬屏蔽层。在某些实施例中，以灰化处理移除一部分的第二硬屏蔽层，以及以湿蚀刻处理移除沟道孔内的聚合物。
在某些实施例中，在牺牲孔上进行氧化物填充、蚀刻以及金属填充处理以形成GLS的步骤依序包括以二氧化硅填充牺牲孔、蚀刻填充的二氧化硅以及填充钨。
在某些实施例中，在牺牲孔上进行氧化物填充、蚀刻以及金属填充处理以形成GLS的步骤包括在第三硬屏蔽层上形成第二光阻层，图案化第二光阻层以形成对应于辅助孔的第二图案，以及形成具有和辅助孔相同宽度的第二图案。此处理亦可包括在低温下透过旋涂方法氧化通孔，以及形成覆盖第二光阻层的上表面的第二氧化层。此处理可还包括进行紫外光烘烤处理。此处理可还包括移除第二氧化层与第二光阻层，形成第三光阻层，以及图案化第三光阻层以暴露出被填充之牺牲孔的上表面。此处理可还包括形成第三图案，且其宽度大于被填充之牺牲孔的宽度。此处理可还包括使用具有第三图案之第三光阻层做为蚀刻屏蔽以形成GLS沟槽，以及移除第三光阻层并填充GLS沟槽以形成GLS。
在某些实施例中，以干蚀刻处理移除第二氧化层。在某些实施例中，以湿蚀刻处理移除第二光阻层与第三光阻层。
在某些实施例中，此方法还包括在填充栅极线沟槽之后进行平坦化处理。
本公开的实施例提供在制作3D存储器件中提高沟道孔均匀度的方法与结构。所公开的方法与结构采用牺牲结构以提高沟道孔的尺寸均匀度。牺牲结构可帮助提供形成沟道孔之较为均匀的蚀刻条件，使透过此方法形成的沟道孔具有较为均匀的尺寸。为了形成具有较佳尺寸均匀度的沟道孔，可在阵列形成区域的边界形成牺牲/辅助孔。这些牺牲/辅助孔与围绕/包夹牺牲/辅助孔之沟道形成孔可透过相同的图案化/蚀刻处理(如相同的光罩及光微影处理)一并形成。牺牲/辅助孔可具有与沟道形成孔相同的尺寸。由于牺牲/辅助孔提高沟道形成孔的图案均匀性，沟道形成孔的蚀刻条件可足够接近，使沟道形成孔的蚀刻可具有较佳的均匀度。藉此，沟道形成孔可具有较佳的尺寸均匀度。
此外，透过相同的制作处理(如沉积)，使沟道形成层/膜填充沟道形成孔与牺牲/辅助孔，以形成沟道形成结构与牺牲/辅助结构。牺牲/辅助结构可接着被介电填充结构所取代(如透过蚀刻牺牲/辅助结构及沉积介电材料)，以例如帮助完全移除牺牲/辅助结构的沟道形成层/膜。可进一步透过完全移除介电填充结构以形成GLS形成沟槽。可透过将导电材料沉积至GLS形成沟槽内以进一步形成GLS。
本公开的实施例亦提供补偿蚀刻条件的方法。此方法包括循环处理以补偿蚀刻均匀度。举例而言，首先，可决定第一批沟道孔的蚀刻条件。根据蚀刻的结果(如沟道孔的尺寸)，可决定牺牲/辅助结构(如牺牲/辅助孔)的适当数量及/或配置并在制作第二批沟道孔时形成。可测量第二批的蚀刻结果并将其做为反馈，以进一步调整沟道孔的尺寸、配置及/或数量直到所形成的沟道孔具有足够的均匀度。
通过使用所公开的方法及结构，在沟道形成孔的蚀刻处理中，可提高沟道形成孔的图案均匀度。牺牲/辅助孔可由相同的图案化/蚀刻处理所形成，并可做为后续为了形成GLS的暂存物。根据沟道形成孔所形成之半导体沟道可具有较佳的尺寸均匀度，且对应的3D存储器件可具有较佳的电性表现。
须注意的是，本公开之沟道孔配置(如沟道孔之9孔阵列配置)的形成仅用于示意，牺牲/辅助孔的数量(或直行的数量)亦应根据不同应用/设计而决定。举例而言，牺牲/辅助孔亦可配置在不同沟道孔阵列的位置，以补偿这些位置的蚀刻均匀度。在不同的实施例中，牺牲/辅助孔的尺寸、配置及数量(或直行的数量)是根据不同半导体沟道的配置及/或蚀刻条件所决定，且不应以本公开的实施例所限。
以上对具体实施例的描述将充分揭示本公开内容的一般性质，其他人可以通过应用相关领域技术范围内的知识，轻易地将特定实施例调整及/或修改于各种应用，而无需过度实验与背离本公开内容的一般概念。因此，基于这里给出的教导及指导，这样的修改及调整仍应属于本公开的实施例的均等意涵及范围内。应该理解的是，本文中的措辞或术语是为了描述的目的而非限制的目的，使得本说明书的术语或措辞将由相关领域技术人员根据教导及指导来解释。
以上本公开的实施例已借助于功能构建块来描述，该功能构建块示出了特定功能及其关系的实现。为了描述的方便，这些功能构建块的边界/范围在本文中系被任意的定义，在适当地实现所指定的功能及关系时，可以定义出替代边界/范围。
发明内容及摘要部分可以阐述出发明人所设想的本公开的一个或多个的示范性实施例，但并非全部的示范性实施例，并且因此不旨在以任何方式限制本公开内容及所附请求项范围。
本公开的广度及范围不应受上述任何示范性实施例所限制，而应仅根据以下权利要求书及其等同物来限定。

Claims (22)

1.一种制作三维存储器件的方法，包括：
在基底上设置材料层；
在该材料层的阵列形成区域中形成多个沟道形成孔以及邻近该多个沟道形成孔的多个牺牲孔；
基于所述沟道形成孔而形成多个半导体沟道；以及
在所述多个牺牲孔中的至少一个的位置处形成至少一个栅极线缝隙。
2.如权利要求1所述的方法，其中形成所述多个沟道形成孔与所述多个牺牲孔包括：
在该材料层上形成第一图案化光阻层，其中该第一图案化光阻层包括多个沟道形成开口以及多个牺牲开口；以及
形成穿透该材料层至暴露出该基底的所述多个沟道形成开口与所述多个牺牲开口。
3.如权利要求1或2所述的方法，还包括将所述多个牺牲孔相邻该阵列形成区域的边界设置。
4.如权利要求1或2所述的方法，还包括将所述多个沟道形成孔与所述多个牺牲孔形成为具有相同的截面尺寸。
5.如权利要求1或2所述的方法，还包括：
将所述多个沟道形成孔及所述多个牺牲孔排列成一阵列；以及
将所述多个沟道形成孔相邻所述多个牺牲孔设置。
6.如权利要求5所述的方法，还包括：
在该阵列形成区域中形成所述多个沟道形成孔及所述多个牺牲孔；以及
将所述多个牺牲孔设置为相邻该阵列形成区域的边界分布的至少一直行。
7.如权利要求6所述的方法，还包括：
将所述多个牺牲孔在该阵列的两侧分布为两直行；以及
将所述多个牺牲孔的每一直行相邻该阵列的边界排列。
8.如权利要求7所述的方法，还包括：
在该阵列形成区域中形成两个相邻的顶部选择栅极(TSG)，其中所述顶部选择栅极被顶部选择栅极氧化物填充所隔开；以及
将该两直行的所述牺牲孔分别设置在该顶部选择栅极的不同侧。
9.如权利要求1或2所述的方法，还包括形成和所述多个沟道形成孔具有相同尺寸的所述多个牺牲孔。
10.如权利要求1或2所述的方法，其中基于所述沟道形成孔而形成所述多个半导体沟道以及在所述多个牺牲孔中的至少一个的位置处形成至少一个栅极线缝隙包括：
以多个沟道形成层填充所述多个沟道形成孔；
基于所述多个牺牲孔而形成多个介电填充结构；
形成至少一个栅极线缝隙形成沟槽以移除所述多个介电填充结构；以及
以导电材料填充该至少一个栅极线缝隙形成沟槽。
11.如权利要求10所述的方法，其中基于所述多个牺牲孔形成所述多个介电填充结构包括：
以所述沟道形成层填充所述多个牺牲孔；
移除所述多个牺牲孔中的所述沟道形成层以形成多个介电填充孔；以及
在所述多个介电填充孔中形成介电填充材料。
12.如权利要求11所述的方法，其中形成该介电填充材料包括进行低温旋涂介电质处理。
13.如权利要求10所述的方法，还包括形成该至少一个栅极线缝隙形成沟槽，使该至少一个栅极线缝隙形成沟槽在该基底的投影部分覆盖至少一个所述介电填充结构在该基底上的投影。
14.如权利要求13所述的方法，还包括形成两个栅极线缝隙形成沟槽，每一个栅极线缝隙形成沟槽设置在相邻于该阵列形成区域之边界的不同侧。
15.如权利要求13所述的方法，还包括形成该至少一个栅极线缝隙形成沟槽，使该至少一个栅极线缝隙形成沟槽在该基底上的投影部分大于所述多个介电填充结构在该基底上的投影。
16.如权利要求11所述的方法，还包括使用用于形成该材料层的至少一种材料以形成该介电填充材料。
17.如权利要求16所述的方法，其中形成该介电填充材料包括形成氧化硅。
18.如权利要求11所述的方法，还包括形成和所述多个牺牲孔具有相同尺寸的所述多个介电填充孔。
19.如权利要求10所述的方法，还包括在以所述沟道形成层填充所述多个沟道形成孔之前，先清洁所述多个沟道形成孔。
20.如权利要求1或2所述的方法，其中该材料层包括阶梯结构和介电叠层中的至少一个。
21.如权利要求10所述的方法，其中该导电材料包括钨。
22.如权利要求10所述的方法，还包括在以该导电材料填充该至少一个栅极线缝隙形成沟槽之后，对该至少一个栅极线缝隙形成沟槽进行平坦化。
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