KR102585801B1 - 다중 스택 3 차원 메모리 장치 및 이의 제조 방법 - Google Patents

다중 스택 3 차원 메모리 장치 및 이의 제조 방법 Download PDF

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Abstract

3 차원 메모리 장치의 방법 및 구조물이 개시된다. 일 예에서, 메모리 장치는 기판 및 다중 스택 계단 구조물 포함한다. 다중 스택 계단 구조물은 기판 위에 적층된 복수의 계단 구조물을 포함할 수 있다. 복수의 계단 구조물 각각은 2 개의 절연 층 사이에 각각 복수의 도체 층을 포함할 수 있다. 메모리 장치는 또한 다중 스택 계단 구조 위의 충전 구조물, 다중 스택 계단 구조물을 통해 확장되는 반도체 채널, 및 다중 스택 계단 구조물 및 충전 구조물을 통해 확장되는 지지 필라를 포함할 수 있다. 반도체 채널은 정렬되지 않은 측벽 표면을 포함할 수 있고, 지지 필라는 정렬된 측벽 표면을 포함할 수 있다.

Description

다중 스택 3 차원 메모리 장치 및 이의 제조 방법
플래시 메모리 장치는 빠르게 발전되고 있다. 플래시 메모리 장치는 전원을 공급하지 않고도 상당히 오랫동안 데이터를 저장할 수 있으며, 높은 집적 레벨, 빠른 액세스, 손쉬운 소거 및 재기입과 같은 이점이 있다. 비트 밀도를 더욱 향상시키고 플래시 메모리 장치의 비용을 줄이기 위해, 3 차원 NAND 플래시 메모리 장치가 개발되었다.
3 차원(3D) NAND 메모리 장치는 복수의 반도체 채널이 기판에 배열된 워드 라인(또는 게이트 전극)의 하나 이상의 스택을 포함하고, 복수의 반도체 채널이 기판 내로 워드 라인을 통과하고 이와 교차한다. 워드 라인의 스택은 기판에 수직인 방향을 따라 적층되는 상이한 레벨/티어(level/tier)의 워드 라인을 포함하며, 상이한 레벨/티어는 기판의 표면으로부터 상이한 높이를 나타낸다.
다중 스택(또는 다중 레벨) 3D NAND 메모리 장치는 종종 기판에 수직인 방향을 따라 배열된 다중 스택의 워드 라인을 포함한다. 채널 홀은 다중 스택 3D 메모리 장치를 통과하여 반도체 채널의 후속 형성을 위해 각 스택에 각각 형성된다. 이러한 배열은 예를 들어, 기판에 수직인 방향을 따라 더 많은 메모리 셀이 형성될 수 있게 하고, 계단 형성 동안 포토 마스크의 수를 감소시키며, 높은 종횡비 에칭 동안 기판 오버 에칭을 방지하는 이점을 가질 수 있다. 이러한 다중 스택 메모리 장치를 형성하기 위해, 제조 공정에서 지지 필라를 사용하여 기계적 지지체를 제공하고 패턴 붕괴를 방지한다. 그러나 반도체 채널 및 지지 필라의 제조 공정은 시간 소모적이며 비용이 많이 든다.
3 차원 메모리 장치 아키텍처 및 제조 방법의 실시예가 본 명세서에 개시된다. 개시된 구조 및 방법은 제조 공정을 단순화하고, 3 차원 메모리 장치의 크기를 감소시키고, 3 차원 메모리 장치가 형성되는 칩의 공간 활용도를 개선하는 것을 포함하지만 이에 제한되지 않는 수많은 이점을 제공한다.
일부 실시예에서, 메모리 장치는 기판 및 다중 스택 계단 구조물을 포함한다. 다중 스택 계단 구조물은 기판 위에 적층된 복수의 계단 구조물을 포함할 수 있다. 복수의 계단 구조물 각각은 복수의 도체 층을 포함할 수 있고, 복수의 도체 층 각각은 2 개의 절연 층 사이에 위치한다. 일부 실시예에서, 메모리 장치는 또한 다중 스택 계단 구조물을 둘러싸는 충전 구조물, 다중 스택 계단 구조물을 통해 연장되는 반도체 채널, 및 다중 스택 계단 구조물 및 충전 구조물을 통해 연장되는 지지 필라를 포함한다. 반도체 채널은 정렬되지 않은 측벽 표면을 포함할 수 있고, 지지 필라는 정렬된 측벽 표면을 포함할 수 있다.
일부 실시예에서, 다중 스택 계단 구조물은 기판 위의 제 1 계단 구조물 및 제 1 계단 구조물 위의 제 2 계단 구조물을 포함한다.
일부 실시예에서, 지지 필라는 제 2 계단 구조물의 상단 표면으로부터 제 1 계단 구조물의 바닥 표면까지 연장된다.
일부 실시예에서, 지지 필라 및 반도체 채널은 동일한 충전 층을 포함한다.
일부 실시예에서, 지지 필라 및 반도체 채널은 각각 전하 트래핑 필름, 반도체 채널 필름, 및 유전체 코어 중 적어도 하나로 채워진다.
일부 실시예에서, 지지 필라 및 반도체 채널은 서로 다른 충전 층으로 채워진다.
일부 실시예에서, 지지 필라는 절연 재료 및 절연 재료로 둘러싸인 필라 지지 재료 중 적어도 하나로 채워진다. 일부 실시예에서, 반도체 채널은 전하 트래핑 필름, 반도체 채널 필름 및 유전체 코어 중 적어도 하나로 채워진다.
일부 실시예에서, 절연 재료는 실리콘 산화물을 포함하고, 금속 재료는 구리, 코발트, 니켈 및 알루미늄 중 적어도 하나를 포함한다.
일부 실시예에서, 메모리 장치는 제 1 계단 구조물와 제 2 계단 구조물 사이의 접합 절연 층, 및 제 2 계단 구조물 위의 절연 캡 층을 더 포함한다.
일부 실시예에서, 메모리 장치는 반도체 채널 위에 드레인 영역을 더 포함한다.
일부 실시예에서, 메모리 장치는 2 개의 인접한 계단 구조물 사이의 반도체 채널 내의 연결 층을 더 포함한다. 연결 층은 도핑된 반도체 재료를 포함할 수 있고, 연결 층에 의해 분리된 반도체 채널의 부분은 각각 반도체 서브 채널을 형성할 수 있다.
일부 실시예에서, 메모리 장치를 형성하는 방법은, 다중 스택 계단 구조물을 생성하도록 기판 위에 차곡차곡 적층된 복수의 유전체 스택을 형성하는 단계를 포함한다. 복수의 유전체 스택 각각은 기판의 상단 표면에 수직인 방향을 따라 배열된 복수의 유전체 쌍을 포함할 수 있다. 일부 실시예에서, 방법은 복수의 유전체 스택에 기초하여 다중 스택 계단 구조물을 형성하는 단계와, 다중 스택 계단 구조물을 둘러싸는 충전 구조물을 형성하는 단계와, 다중 계단 구조물을 통과하여 연장되는 반도체 채널을 형성하는 단계를 더 포함한다. 반도체 채널은 정렬되지 않은 측벽 표면을 포함한다. 방법은 다중 계단 구조물 및 충전 구조물 중 적어도 하나를 통해 연장되는 지지 필라를 형성하는 단계를 더 포함할 수 있다. 지지 필라는 정렬된 측벽 표면을 포함할 수 있다.
일부 실시예에서, 지지 필라를 형성하는 단계는, 충전 구조물 및 다중 스택 계단 구조물 중 적어도 하나의 위에 포토 레지스트 층을 형성하는 단계와, 충전 구조물의 일부를 노출시키는 개구를 갖는 패터닝된 포토 레지스트 층을 형성하도록 포토 레지스트 층을 패터닝하는 단계를 포함한다. 개구의 위치는 지지 필라의 위치에 대응한다. 일부 실시예에서, 지지 필라를 형성하는 단계는, 패터닝된 포토 레지스트 층을 에칭 마스크로 사용하여 충전 구조물 및 다중 스택 계단 구조물 중 적어도 하나를 통과하도록 에칭하여 필라 홀을 형성하는 단계 - 필라 홀의 바닥은 기판과 접촉함 - 와, 필라 홀을 제 1 재료로 채우는 단계를 포함한다.
일부 실시예에서, 반도체 채널을 형성하는 단계는, 복수의 유전체 스택 중 제 1 유전체 스택에 제 1 서브 채널 홀을 형성하는 단계와, 희생 충전 재료로 제 1 서브 채널 홀을 채워 희생 충전 구조물을 형성하는 단계를 포함한다. 방법은 제 1 유전체 스택 위에 제 2 유전체 스택을 형성하는 단계와, 제 2 유전체 스택에 제 2 서브 채널 홀을 형성하는 단계를 더 포함한다. 일부 실시예에서, 제 2 서브 채널 홀은 기판의 상단 표면에 수직인 방향을 따라 희생 충전 구조물과 정렬되고, 제 2 서브 채널 홀은 제 1 서브 채널 홀에 접합되어 복수의 유전체 스택을 통과하여 기판 내로 채널 홀을 형성한다. 일부 실시예에서, 방법은 또한 제 1 서브 채널 홀에서 희생 충전 구조물을 제거하는 단계와, 채널 홀을 제 2 재료로 채우는 단계를 포함한다.
일부 실시예에서, 제 1 재료는 제 2 재료와 동일하고 동일한 제조 동작에 의해 형성되며, 동일한 제조 동작은 순차적으로 전하 트래핑 필름, 반도체 채널 필름 및 유전체 코어 중 적어도 하나를 채널 홀과 필라 홀에 증착하는 것을 포함한다.
일부 실시예에서, 필라 홀은 제 2 서브 채널 홀을 형성하기 전에 형성된다.
일부 실시예에서, 필라 홀은 제 2 서브 채널 홀의 형성 전과 희생 충전 구조물의 형성 후에 형성된다.
일부 실시예에서, 필라 홀은 제 1 서브 채널 홀 및 제 2 서브 채널 홀의 형성 후에 형성된다.
일부 실시예에서, 제 1 재료는 제 2 재료와 상이하고 제 2 재료와 상이한 증착 동작에 의해 형성된다.
일부 실시예에서, 제 1 재료는 절연 재료 및 절연 재료에 의해 둘러싸인 필라 지지 재료 중 적어도 하나를 포함하고, 제 2 재료는 전하 트래핑 필름, 반도체 채널 필름 및 유전체 코어 중 적어도 하나를 포함한다.
일부 실시예에서, 절연 재료는 실리콘 산화물을 포함하고, 필라 지지 재료는 구리, 코발트, 니켈 및 알루미늄 중 적어도 하나를 포함한다.
일부 실시예에서, 반도체 채널을 형성하는 단계는, 제 1 유전체 스택에 제 1 반도체 서브 채널을 형성하는 단계와, 도핑된 반도체 재료를 포함하는 연결 층을 제 1 반도체 서브 채널 위에 형성하는 단계 - 상기 연결 층은 도핑된 반도체 재료를 포함함 - 와, 제 2 유전체 스택과 제 2 유전체 스택의 제 2 반도체 서브 채널을 형성하는 단계를 포함한다. 제 2 반도체 서브 채널은 제 1 반도체 서브 채널과 정렬되고 접합되어 복수의 유전체 스택을 통과하여 기판으로 연장되는 반도체 채널을 형성할 수 있다.
일부 실시예에서, 제 1 반도체 서브 채널을 형성하는 단계는, 복수의 유전체 스택 중 제 1 유전체 스택에 제 1 서브 채널 홀을 형성하는 단계와, 제 2 재료를 제 1 서브 채널 홀에 증착하는 단계를 포함한다. 일부 실시예에서, 제 2 반도체 서브 채널 홀을 형성하는 단계는, 복수의 유전체 스택 중 제 1 유전체 스택 위의 제 2 유전체 스택 및 제 2 유전체 스택 내의 제 2 서브 채널 홀을 형성하는 단계와, 제 2 재료를 제 2 서브 채널 홀에 증착하는 단계를 포함한다. 제 2 서브 채널 홀은 기판의 상단 표면에 수직인 방향을 따라 제 1 서브 채널 홀과 정렬되고 접합된다.
일부 실시예에서, 제 1 재료는 제 2 재료와 동일하고 동일한 제조 동작에 의해 형성되며, 동일한 제조 동작은 순차적으로 전하 트래핑 필름, 반도체 채널 필름 및 유전체 코어 중 적어도 하나를 채널 홀과 필라 홀에 증착하는 것을 포함한다.
일부 실시예에서, 필라 홀은 제 2 서브 채널 홀을 형성하기 전에 형성된다.
일부 실시예에서, 필라 홀은 제 1 반도체 서브 채널의 형성 후 및 제 2 서브 채널 홀의 형성 전에 형성된다.
일부 실시예에서, 필라 홀은 제 1 반도체 서브 채널 및 제 2 서브 채널 홀의 형성 후에 형성된다.
일부 실시예에서, 제 1 재료는 제 2 재료와 상이하고, 제 2 재료와 상이한 증착 동작에 의해 형성된다.
일부 실시예에서, 제 1 재료는 절연 재료 및 절연 재료에 의해 둘러싸인 필라 지지 재료 중 적어도 하나를 포함하고, 제 2 재료는 전하 트래핑 필름, 반도체 채널 필름 및 유전체 코어 중 적어도 하나를 포함한다.
일부 실시예에서, 절연 재료는 실리콘 산화물을 포함하고, 필라 지지 재료는 구리, 코발트, 니켈 및 알루미늄 중 적어도 하나를 포함한다.
일부 실시예에서, 필라 홀은 다중 스택 계단 구조물 및 제 1 서브 채널 홀의 형성 후에 형성된다.
일부 실시예에서, 메모리 장치를 형성하는 방법은, 복수의 유전체 스택을 기판 위에 차곡차곡 증착하여 다중 유전체 스택 구조물을 형성하는 단계를 포함한다. 복수의 유전체 스택 각각은 기판의 상단 표면에 수직인 방향을 따라 교대로 배열된 복수의 제 1 재료 층 및 제 2 재료 층을 포함할 수 있다. 방법은 또한, 복수의 유전체 스택의 제 1 유전체 스택에 제 1 반도체 서브 채널을 형성하는 단계와, 제 1 유전체 스택 위에 복수의 유전체 스택의 제 2 유전체 스택을 형성하는 단계를 포함할 수 있다. 방법은 제 2 유전체 스택에 제 2 반도체 서브 채널을 형성하는 단계를 더 포함할 수 있다. 제 2 반도체 서브 채널은 기판의 상단 표면에 수직인 방향을 따라 제 1 반도체 서브 채널과 정렬될 수 있다. 방법은 다중 유전체 스택 구조물을 패터닝하여 다중 스택 계단 구조물을 형성하는 단계를 더 포함할 수 있다.
일부 실시예에서, 다중 유전체 스택 구조물을 패터닝하는 단계는 단일 계단 형성 패터닝 공정을 포함한다.
일부 실시예에서, 계단 형성 패터닝 공정은, 다중 유전체 스택 구조물 위에 포토 레지스트 층을 형성하는 단계와, 기판의 상단 표면에 평행한 제 1 방향을 따라 포토 레지스트 층을 트리밍하는 단계와, 트리밍된 포토 레지스트 층을 에칭 마스크로 사용하여 다중 유전체 스택 구조물을 에칭하여 계단을 형성하는 단계를 포함한다.
일부 실시예에서, 제 1 반도체 서브 채널 및 제 2 반도체 서브 채널을 형성하는 단계는, 제 1 유전체 스택에 제 1 서브 채널 홀을 형성하고 제 2 유전체 스택에 제 2 서브 채널 홀을 형성하는 단계와, 제 1 서브 채널 홀 및 제 2 서브 채널 홀을 각각 채널 형성 층으로 채우는 단계를 포함한다.
일부 실시예에서, 채널 형성 재료는 전하 트래핑 필름, 반도체 채널 필름 및 유전체 코어 중 적어도 하나를 포함한다.
일부 실시예에서, 방법은, 제 1 유전체 스택과 제 2 유전체 층 사이에 접합 절연 재료 층을 형성하는 단계와, 접합 절연 재료 층에 개구를 형성하여 제 1 반도체 서브 채널을 노출시키는 단계와, 제 1 반도체 서브 채널의 채널 형성 층의 상단부를 제거하고 리세스 영역을 형성하도록 리세스 에칭을 수행하는 단계를 더 포함한다. 방법은 또한, 리세스 영역에 연결 층을 형성하는 단계와, 접합 절연 재료 층을 패터닝하여 접합 절연 층을 형성하는 단계를 더 포함할 수 있다.
일부 실시예에서, 연결 층을 형성하는 단계는 도핑된 반도체 재료를 증착하는 단계를 포함한다.
일부 실시예에서, 도핑된 반도체 재료는 도핑된 실리콘을 포함한다.
일부 실시예에서, 방법은 제 2 반도체 서브 채널 위에 드레인 영역을 형성하는 단계를 더 포함한다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해할 수 있다. 업계의 일반적인 관행에 따라 다양한 특징이 축척대로 그려진 것이 아니라는 점에 주의한다. 실제로, 다양한 특징의 치수는 예시와 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다. 구성 요소가 반복되지 않는다고 명시적으로 설명되거나 달리 명확하게 나타내지 않는 한, 구성 요소의 하나의 사례가 예시된 경우 구성 요소의 여러 사례가 반복될 수 있다.
도 1 내지 12는 각각 일부 실시예에 따른 예시적인 제조 공정의 상이한 단계에서의 3D 메모리 디바이스의 단면도의 예시이다.
도 13은 일부 실시예에 따른 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 공정이다.
특정 구성 및 배열이 논의되었지만 이는 예시 목적 만을 위한 것이라는 점을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시 내용이 또한 다양한 다른 응용예에서 사용될 수 있다는 것은 당업자에게 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시적 실시예", "일부 실시예" 등에 대한 참조는 설명된 실시예가 구체적인 특징, 구조 또는 특성을 포함할 수 있음을 나타내나, 모든 실시예는 구체적인 특징, 구조 또는 특성을 반드시 포함하지 않을 수도 있다. 더욱이, 그러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 구체적인 특징, 구조 또는 특성이 실시예와 관련하여 기술될 때, 명시적으로 기술되었는지 여부에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 관련 기술 분야의 숙련가의 지식 범위 내에 있을 것이다.
일반적으로 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 용어 "하나 이상"은 문맥에 적어도 부분적으로 의존하여 임의의 특징, 구조 또는 특징을 단수 의미로 설명하는 데 사용될 수 있거나 특징, 구조 또는 특징의 조합을 복수 의미로 설명하는 데 사용될 수 있다. 유사하게, "일" "한" 또는 "그"와 같은 용어는 문맥에 적어도 부분적으로 의존하여 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다.
본 개시에서 "상에", "위에" 및 "위로"의 의미는 "상에"가 어떤 것의 "바로 위에"를 의미할 뿐만 아니라 중간 특징 또는 층이 그 사이에 있는 어떤 것 "상에"의 의미를 포함하도록 가장 넓은 방식으로 해석되어야 하며, "위에" 또는 "위로"는 어떤 것의 "위에" 또는 "위로"의 의미뿐만 아니라 중간 특징이나 층이 그 사이에 존재하지 않는 어떤 것의 "위에" 또는 "위로"(즉, 어떤 것의 바로 위에)라는 의미도 포함할 수 있다는 점을 쉽게 이해할 것이다.
또한, "이하", "아래", "하부", "위", "상부"과 같은 공간적으로 상대적인 용어는 설명의 편의를 위해 도면에서 도시된 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향에 추가하여 사용 또는 동작 중인 장치의 다른 방향을 포함하도록 의도된다. 장치는 달리(90도 회전되거나 다른 배향으로) 배향될 수 있고 본 명세서에서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
본 명세서에서 사용되는 용어 "기판"은 후속 재료 층이 추가되는 재료를 지칭한다. 기판 자체가 패터닝될 수 있다. 기판의 상단에 추가된 재료는 패터닝되거나 패터닝되지 않은 상태로 유지될 수 있다. 더욱이, 기판은 실리콘, 게르마늄, 갈륨 비소, 인화 인듐 등과 같은 다양한 반도체 재료을 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적 비전도성 재료로 만들어질 수 있다.
본 명세서에서 사용되는 용어 "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하부 또는 상부 구조물 전체에 걸쳐 연장될 수 있거나 하부 또는 상부 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조물의 두께보다 작은 두께를 갖는 균질 또는 불균질 연속 구조물의 영역일 수 있다. 예를 들어, 층은 연속 구조물의 상단 표면과 하단 표면에 또는 그 사이에 있는 임의의 한 쌍의 수평면 사이에 배치될 수 있다. 층은 수평, 수직 및/또는 테이퍼 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고/있거나 그 위에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 레이어는 여러 레이어를 포함할 수 있다. 예를 들어, 인터커넥트 층은 하나 이상의 도체 및 콘택 층(콘택, 인터커넥트 라인 및/또는 비아가 형성됨) 및 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에 사용된 용어 "명목/명목상"은 원하는 값 위 및/또는 아래의 값 범위와 함께 제품 또는 공정의 설계 단계에서 설정된 구성 요소 또는 공정 작업에 대한 특성 또는 매개 변수의 원하는 또는 목표 값을 나타낸다. 값의 범위는 제조 공정 또는 공차의 약간의 변화로 인한 것일 수 있다. 본 명세서에서 사용되는 용어 "약"은 대상 반도체 장치와 관련된 특정 기술 노드에 기초하여 변경될 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 따라 "약"이라는 용어는 예를 들어 값의 10-30 %(예, 값의 ±10 %, ±20 % 또는 ±30 %) 내에서 변경되는 주어진 양의 값을 나타낼 수 있다.
본 명세서에서 사용된 바와 같이, 용어 "3D 메모리 장치"는 메모리 스트링이기판에 대해 수직 방향으로 연장되도록 횡방향으로 배향된 기판 상에 수직 배향된 메모리 셀 트랜지스터 스트링(여기서는 NAND 스트링과 같은 "메모리 스트링"이라고 함)을 갖는 반도체 장치를 지칭한다. 본 명세서에서 사용되는 용어 "수직/수직의"는 기판의 측면에 대해 명목상 직각임을 의미한다.
본 명세서에서는 설명의 편의를 위해 수직 방향을 따라 실질적으로 동일한 높이를 갖는 요소를 "티어(tier)"로 지칭한다. 예를 들어, 워드 라인 및 하부 게이트 유전체 층이 "티어"라고 지칭될 수 있고, 희생 층 및 하부 절연 층이 함께 "티어"라고 지칭될 수 있으며, 워드 라인 및 하부 절연 층이 함께 "티어"라고 지칭될 수 있고, 실질적으로 동일한 높이의 워드 라인이 "워드 라인의 티어" 또는 유사하게 지칭되는 것 등이다.
3 차원 NAND 메모리 산업의 추세에는 장치 크기 감소와 제조 공정 단순화가 포함된다. 다중 스택 3D 메모리 장치에서, 다중 스택의 워드 라인(제어 게이트 전극)은 기판의 상단 표면에 직각인 방향을 따라 배열된다. "스택"은 지정된 방향을 따라 배열된 개체 더미를 지칭한다. 이러한 워드 라인은 다중 스택 계단 구조물을 형성하도록 배열된다. 데이터를 저장하기 위한 메모리 셀은 워드 라인의 스택에 내장되고, 워드 라인의 스택을 통해 형성된 반도체 채널이다. 이러한 구성은 단위 영역 내에 더 많은 메모리 셀이 형성될 수 있게 한다.
다중 스택 3D NAND 메모리 장치를 형성하기 위해, 다중 스택 계단 구조물에서 희생 재료 층을 전도성 재료로 대체하여 서로 다른 스택에서 서로 다른 티어의 워드 라인을 형성한다. 워드 라인 형성 중에 패턴 붕괴를 방지하기 위해 다중 스택 계단 구조물을 통해 지지 필러(supporting pillar)가 형성된다. 예에서, 다중 유전체 스택 또는 유전체 쌍의 다중 스택(예를 들어, 희생 재료 층/절연 재료 층 쌍)은 기판의 표면에 수직인 방향을 따라 순차적으로 형성된다. 다중 유전체 스택은 동일한 수 또는 서로 다른 수의 유전체 계단(예를 들어 32 개 티어, 48 개 티어 및 64 개 티어)를 포함할 수 있다. 바닥의 유전체 스택(예를 들어, 기판의 상단 표면에 가장 가까운 하부 유전체 스택)이 먼저 형성되고, 서브 채널 홀과 서브 필라 홀이 이러한 스택에 형성된다. 패터닝 공정은 하부 유전체 스택의 유전체 쌍에 대해 수행되어 계단 구조물(예, 하부 계단 구조물)을 형성한다. 그런 다음 다른 유전체 스택이 하부 유전체 스택 위에 형성되고 유사한 제조 공정을 거쳐 서브 채널 홀과 서브 필라 홀이 있는 상부 계단 구조물을 형성한다. 상부 계단 구조물의 서브 채널 홀 및 서브 필라 홀은 기판의 표면에 수직인 방향을 따라 하부 계단 구조의 서브 채널 홀 및 서브 필라 홀과 정렬되고 접합된다. 상부 계단 구조물과 하부 계단 구조물은 다중 스택 계단 구조물을 형성한다. 이어서 인접한 서브 채널 홀과 인접한 서브 필라 홀은 각각 반도체 채널과 지지 필러를 형성하는 데 적합한 재료로 채워진다. 본 명세서에서, 서브 채널 홀과 서브 필라 홀은 각각 하나의 유전체 스택/계단 구조에 형성된 캐비티를 나타내며, 다중 스택 계단 구조물을 통과하는 채널 홀과 필라 홀(인접한 캐비티 구조물)을 단지 구분하기 위해 사용된다. 용어 "서브 채널 홀" 및 "서브 필라 홀"은 제조 순서 또는 기능과 같은 다른 측면에서 어떠한 차이를 암시하지 않는다.
이 제조 공정에서는 유전체 스택(예, 상부 유전체 스택 및 하부 유전체 스택)을 개별적으로 패터닝하여 각각의 계단 구조물(예, 상부 계단 구조물 및 하부 계단 구조물)을 형성하고, 별도의 포토 마스크를 사용하여 패터닝 공정을 수행한다. 다른 계단 구조물의 서브 채널 홀과 서브 필라 홀은 다음 유전체 스택의 증착 전에 형성된다. 다중 스택 계단 구조물을 통과하는 반도체 채널 및 지지 필라는 흔히 기판의 표면에 수직인 방향을 따라 인접한 유전체 계단 구조물의 서브 채널 홀과 서브 필라 홀을 각각 접합하고 적절한 재료(가령, 반도체 채널을 채우는 재료)로 인접한 서브 채널 홀과 서브 필라 홀을 채움으로써 형성된다.
전술한 제조 공정에는 몇 가지 문제가 있을 수 있다. 첫째, 서로 다른 포토 마스크(또는 서로 다른 포토 마스크 세트)가 흔히 각 유전체 스택의 서브 채널 홀과 서브 필라 홀을 패터닝하는 데 사용되기 때문에, 다중 스택 계단 구조물을 형성하는 데 사용되는 포토 마스크의 수와 해당 포토 리소그래피 작업이 바람직하지 않게 증가할 수 있어, 제조 공정의 비용과 처리 시간이 늘어난다. 둘째, 상부 유전체 스택은 흔히 하부 계단 구조물 및 그 유전체 충전 구조물(예, 하부 유전체 충전 구조물)의 형성 후에 형성되기 때문에, 하부 계단 및 하부 유전체 충전 구조물에 대한 처리(예, 에칭)가 흔히 상부 유전체 스택의 필름 품질에 영향을 미친다. 예를 들어, 하부 계단과 하부 유전체 충전 구조의 포토그래피가 상부 유전체 스택에 결함을 유발하여 상부 유전체 스택의 필름 품질에 악영향을 미칠 수 있다. 셋째, 동일한 유전체 스택의 서브 채널 홀과 서브 필라 홀은 치수가 다른 경우가 많고 동일한 패터닝/에칭 공정으로 형성되는 경우가 많기 때문에 높은 균일성으로 함께 형성하기가 어렵다. 또한, 다중 스택 계단 구조물을 통과하는 채널 홀 및 필라 홀이 기판 표면에 수직인 방향을 따라 각 계단 구조의 서브 채널 홀과 서브 필라 홀에 접합되어여 형성되므로, 서브 채널 홀과 서브 필라 홀을 에칭하고 정렬하는 것은 더 높은 정밀도 제어가 필요할 수 있다.
메모리 구조물을 관통하는 필라 홀의 내부 측벽(또는 측벽)은 함께 적층된 다중 계단 구조물의 지지 필라의 측벽과 각각 접합하여 형성될 수 있다. 위에 설명된 제조 공정에 의해 형성된 지지 필라는 "접합된/연결된 측벽"을 갖는 것으로 지칭될 수 있으며, 이는 (예를 들어, 두 개의 인접한 측벽의 인터페이스에서) 서브 필러 홀의 접합에 의해 형성된 하나 이상의 연결 부분을 포함할 수 있다. 따라서 측벽은 연결 부분에서 정렬되지 않은(또는 분리된) 표면을 가질 수 있다. 정렬되지 않은 표면은 높은 종횡비의(예, 4보다 큰) 홀을 에칭함으로써 발생하는 불일치 홀 치수를 나타낼 수 있다. 예를 들어, 제 1 서브 필러 홀의 바닥 지름이 그 아래의 제 2 서브 필라 홀에 접합되는 경우, 제 1 서브 필라 홀의 바닥 지름이 제 2 서브 필라 홀 상단의 지름보다 작아서 인접 인터페이스에서 수직 방향을 따라 정렬되지 않은 표면을 형성한다. 반대로, 인접한 서브 필라 홀 없이 형성된 필라 홀은 정렬된(또는 분리되지 않은) 표면의 측벽을 갖는 것으로 언급될 수 있다. 예를 들어, 본 개시에 의해 형성된 필라 홀은 메모리 구조물을 통해 연장될 수 있고 정렬된 측벽 표면을 가질 수 있다.
단순화를 위해, 유전체 스택에 기초한 계단 구조물을 형성하도록 유전체 스택의 유전체 쌍을 반복적으로 에칭하는 제조 공정을 "계단 형성 패터닝" 공정이라고 한다. 각각의 계단 형성 패턴은 각각의 유전체 스택의 유전체 쌍의 복수의 반복된 에칭/패터닝을 포함할 수 있다. 일부 실시예에서, 2 개의 계단 형성 패터닝 공정은 흔히 2-스택 계단 구조물을 형성하는 데 사용된다.
본 개시는 3D 메모리 디바이스를 형성하기 위한 구조물 및 방법을 설명한다. 개시된 구조물 및 방법에 따르면, 다중 스택 메모리 장치를 형성하는 다중 스택의 유전체 쌍은 다중 스택 계단 구조물을 형성하도록 하나의 계단 형성 패터닝 공정에 의해 패터닝된다. 다중 유전체 스택의 유전체 쌍의 에칭은 다중 유전체 스택의 유전체 쌍이 증착된 후에 수행될 수 있다. 한 번의 패터닝 공정으로 다층 계단 구조물을 형성한 후 다중 스택 계단 구조물을 통과하는 필라 홀이 형성될 수 있다. 필라 홀은 예를 들어 상부 유전체 스택의 채널 홀의 형성 전 또는 후에 형성될 수 있다. 메모리 장치의 지지 필라는 임의의 적절한 재료(예를 들어, 반도체 채널의 필름 증착을 사용하여 반도체 채널을 형성하는 것과 동일한 재료)로 필라 홀을 충전함으로써 형성될 수 있다. 유사한 공정을 사용하여 이중 채널 메모리 장치에 지지 필라를 형성할 수도 있다.
개시된 구조 및 방법을 사용함으로써, 다중 스택 계단 구조물이 하나의 계단 형성 패터닝 공정으로 형성될 수 있으며, 따라서 다른 유전체 스택의 다중 패터닝을 피할 수 있다. 감소된 수의 포토 마스크 및 포토 리소그래피 공정을 사용하여 반도체 채널과 지지 필라가 다중 스택 계단 구조물을 형성할 수 있다. 3D 메모리 장치의 형성을 단순화하고 시간 소모를 줄일 수 있다. 한편, 지지 필라의 형성은 다중 스택 계단 구조물의 형성과 호환될 수 있다. 지지 필라의 형성에 필요한 패터닝이 줄어들고 3D 메모리 장치의 제조 공정이 단순화되며 비용이 적게 들기 때문에 장치 수율과 성능을 향상시킬 수 있다.
예시 목적으로, 3D NAND 메모리 장치가 본 개시 내용을 설명하는 데 사용된다. 예시적인 3D NAND 메모리 디바이스는 상부 유전체 스택 및 하부 유전체 스택으로부터 각각 형성되는 워드 라인의 상부 스택 및 워드 라인의 하부 스택을 포함한다. 개시된 방법은 증가된 수의 스택을 갖는 임의의 적절한 다중 스택 메모리 장치를 형성하는 데 사용될 수 있다. 다양한 실시예에서, 상부 유전체 스택은 다중 유전체 스택의 마지막 유전체 스택을 나타낼 수 있다.
본 명세서에서 "계단 구조물" 또는 "단차형 캐비티 구조물(stepped　cavity　structure)" 또는 이와 유사한 구조물은 단차형 표면을 갖는 구조물을 의미한다. 본 개시에서, "단차형 표면"은 (예를 들어, xy 평면을 따라) 적어도 2 개의 수평 표면 및 (예를 들어, z 축을 따라) 적어도 2 개의(예를 들어, 제 1 및 제 2) 수직 표면을 포함하며, 각각의 수평면은 수평면의 제 1 에지로부터 위쪽으로 연장되는 제 1 수직면에 접합되고 수평면의 제 2 에지로부터 아래쪽으로 연장되는 제 2 수직면에 접합되는 표면 세트를 지칭한다. "스텝" 또는 "계단"은 인접한 표면 세트의 높이에서 수직 이동을 나타낸다. 본 개시의 도면에서, x 축은 y-z 평면에 수직인 방향을 따라 전파된다.
본 개시에서, 유전체 스택 또는 유전체 쌍의 스택은 기판의 상단 표면에 수직인 방향을 따라 적층된 유전체 쌍의 더미 또는(또는 복수의 유전체 쌍)을 나타낸다. 유전체 스택은 계단 구조물을 형성하도록 패터닝 및/또는 에칭 공정을 거칠 수 있다. 예를 들어, 하부/바닥 유전체 스택을 패터닝/에칭하여 하부/바닥 계단 구조물 등을 형성할 수 있다. 따라서, 기판 위에 하나씩 겹쳐진 다중 유전체 스택은 다중 스택 계단 구조물을 형성하도록 패터닝/에칭될 수 있다. 각 계단 구조물에 형성된 채널 홀은 인접한(예, 상부 또는 하부) 계단 구조물의 채널 홀과 정렬되고 이와 접합되게 다중 스택 계단 구조물을 통과하는 접합/결합된 채널 홀을 형성할 수 있다. 용어 "통과"는 물체의 상단 표면/부분에서 바닥 표면/부분까지 존재하는 것을 의미한다. 예를 들어, 각 계단 구조물을 관통하는 채널 홀을 접합하여 다중 스택 계단 구조물을 통과하는 채널 홀을 형성하고, 필라 홀을 메모리 구조물을 관통하도록 형성할 수 있다. 설명을 간단히 하기 위해, "다중 스택 계단 구조물"은 실시예에서 "계단 구조물"과 호환될 수 있다.
3D 메모리 장치를 형성하는 제조 공정이 설명되어 있다. 도 1 내지 도 6은 3D 다중 스택 메모리 장치의 다중 스택 계단 구조물을 통과하는 지지 필라를 형성하는 예시적인 공정을 도시하고, 도 7 내지 12는 3D 다중 스택 메모리 장치에서 다중 스택 계단 구조물을 형성하는 예시적인 공정을 도시한다.
도 1은 일부 실시예에 따라 3D NAND 메모리 디바이스를 형성하기 위한 제조 공정의 시작 부분에서 메모리 구조(100)의 단면도를 예시한다. 도 1에 도시된 바와 같이, 메모리 구조(100)는 기판(107), 기판(107) 내의 제 1 도핑 영역(106), 제 1 도핑 영역(106) 내의 제 2 도핑 영역(105), 기판(107) 위의 유전체 층(104), 기판(107) 위에 있고 절연 층(109)에 의해 덮인 복수의 복수의 트랜지스터(108) 및, 유전체층(104) 및 절연 층(109) 위의 제 1 유전체 스택(103)을 포함한다. 메모리 구조(100)는 예시를 위해 코어 영역(110)과 주변 영역(120)으로 분할될 수 있다. 주변 영역(120)은 제어 신호를 제공하기 위한 복수의 트랜지스터(108)를 포함할 수 있고 코어 영역(110)을 둘러쌀 수 있다. 주변 영역(120)은 또한 메모리 장치의 유형에 따라 코어 영역(110) 아래에 있을 수 있다.
코어 영역(110)에서, 제 1 유전체 스택(103)(예를 들어, 하부 유전체 스택)은 기판(107)의 상단 표면(예를 들어, z 축)에 수직인 방향을 따라 반복적으로 배열된 복수의 유전체 쌍을 포함할 수 있다. 유전체 쌍은 희생 재료 층 및 절연 재료 층을 포함할 수 있다. 제 1 유전체 스택(103)은 z 축을 따라 교대로 적층된 희생 재료 층 및 절연 재료 층을 포함할 수 있다. 유전체 쌍에서, 102 및 101은 각각 희생 재료 층 및 절연 재료 층 중 하나일 수 있다. 본 개시에서 102는 절연 재료 층을 나타내고 101은 희생 재료 층을 나타낸다. 희생 재료 층(101)과 절연 재료 층(102)은 서로 다른 재료를 포함할 수 있다. 일부 실시예에서, 희생 재료 층(101)은 실리콘 질화물을 포함하고 절연 재료 층(102)은 실리콘 산화물을 포함한다. 후속 제조 공정에서, 메모리 셀은 코어 영역(110)에 형성될 수 있다. 일부 실시예에서, 유전체 층(104)은 게이트 유전체 층이고 적절한 산화물, 예를 들어 실리콘 산화물을 포함한다.
주변 영역(120)은 임의의 주변 장치(예를 들어, 트랜지스터(108)로 표현됨), 주변 장치 위의 절연 층(109), 및 주변 장치 위에 반복적으로 배열된 복수의 유전체 쌍을 포함한다. 절연 층(109)은 임의의 적절한 절연 재료(예를 들어, 실리콘 산화물)를 포함할 수 있고, 주변 장치를 다른 장치 또는 구조물로부터 보호하고 분리 할 수 있다. 일부 실시예에서, 제 1 도핑 영역(106)은 DNW(deep　N-well)을 포함하고 제 2 도핑 영역(105)은 HVPW(high-voltage　P　well)을 포함한다. 예시의 목적으로, 본 개시와 관련된 요소들만이 도면에서 묘사되고 라벨링된다. 일부 실시예에서, 주변 디바이스는 제 1 유전체 스택(103)의 증착 전에 형성된다. 주변 디바이스의 높이로 인해, 제 1 유전체 스택(103)의 유전체 쌍은 코어 영역(110)과 주변 영역(120) 사이의 높이에서 수직 이동될 수 있다.
일부 실시예에서, 기판(107)은 3 차원 메모리 장치를 형성하기 위한 임의의 적절한 재료를 포함한다. 예를 들어, 기판(107)은 실리콘, 실리콘 게르마늄, 실리콘 카바이드, 실리콘 온 인슐레이터(SOI), 게르마늄 온 인슐레이터(GOI), 유리, 질화 갈륨, 갈륨 비소 및/또는 다른 적절한 III-V 화합물을 포함할 수 있다. 제 1 도핑 영역(106) 및 제 2 도핑 영역(105)은 각각 이온 주입과 같은 적절한 도핑 공정에 의해 형성될 수 있다.
메모리 구조(100)는 3D 메모리 장치의 제조를 위한 기초를 제공하고 임의의 적절한 공정을 사용하여 형성될 수 있다. 예를 들어, 메모리 구조(100)는 기판(107) 위에 유전체 재료 스택(미도시)을 증착하고 유전체 재료 스택을 평탄화함으로써 형성될 수 있다. 일부 실시예에서, 제 1 도핑 영역(106) 및 제 2 도핑 영역(105)을 갖는 기판(107)이 제공되고, 주변 장치(예를 들어, 복수의 트랜지스터(108)) 및 격리 층(109)이 기판(107) 위에 형성된다. 유전체 필름이 기판(107) 위에 증착되어 유전체 층(104)을 형성하도록 패터닝될 수 있다. 유전체 재료 스택은 기판(107) 위에 절연 재료 층(102) 및 희생 재료 층(101)을 교대로 증착함으로써 유전체 층(104) 및 격리 층(109) 위에 형성될 수 있다. 희생 재료 층(101) 및 절연 재료 층(102)은 같거나 다른 두께를 가질 수 있다. 희생 재료 층(101)은 절연 재료 층(102)과 다른 임의의 적절한 재료를 포함할 수 있다. 예를 들어, 일부 실시예에서, 희생 재료 층(101)은 다결정 실리콘, 실리콘 질화물, 다결정 게르마늄 및/또는 다결정 게르마늄-실리콘을 포함할 수 있다. 일부 실시예에서, 희생 재료 층(101)은 실리콘 질화물을 포함한다. 절연 재료 층(102)은 임의의 적절한 절연 재료, 예를 들어 실리콘 산화물을 포함할 수 있다. 희생 재료 층(101) 및 절연 재료 층(102)의 증착은 플라즈마 강화 CVD(PECVD), 스퍼터링, 원자 층 증착(ALD) 등과 같은 임의의 적절한 증착 방법을 포함할 수 있다.
또한, 유전체 재료 스택을 적절한 두께로 평탄화하기 위해 평탄화 공정이 수행될 수 있다. 따라서 제 1 유전체 스택(103)이 형성될 수 있다. 일부 실시예에서, 코어 영역(110)의 상단 표면은 주변 영역(120)의 상단 표면과 수평을 이룬다. 일부 실시예에서, 희생 재료 층(101)은 평탄화 공정에 의해 코어 영역(110)에서 노출된다. 일부 실시예에서, 평탄화 공정은 화학적 기계적 평탄화(CMP) 공정을 포함한다.
도 2는 일부 실시예에 따른 메모리 구조(100)에 기초하여 형성된 메모리 구조(200)의 단면도를 도시한다. 도 2에 도시된 바와 같이, 메모리 구조(200)는 제 1 유전체 스택(103)에 복수의 제 1 서브 채널 홀(205)을 형성하고, 제 1 서브 채널 홀(205)을 희생 충전 구조물(207)로 채우고, 제 1 유전체 스택(103) 위에 제 2 유전체 스택(206)(예를 들어, 상부 유전체 스택)을 형성함으로써 형성될 수 있다. 제 1 유전체 스택(103) 및 제 2 유전체 스택(206)은 2-스택 유전체 스택(203)을 형성할 수 있다("유전체 스택(203)"이라는 용어가 2-스택 유전체 스택(203)을 지칭할 수도 있음). 예시를 위해, 메모리 구조물(200)는 코어 영역(210) 및 주변 영역(220)으로 분할되며, 각각은 도 1의 코어 영역(110) 및 주변 영역(120)에 대응한다. 일부 실시예에서, 코어 영역(210)의 상단 표면은 주변 영역(220)의 상단 표면과 수평을 이룬다.
메모리 구조(200)는 임의의 적절한 공정을 사용하여 형성될 수 있다. 일부 실시예에서, 제 1 서브 채널 홀(205)은 제 2 유전체 스택(206)이 그 위에 증착되기 전에 제 1 유전체 스택(103)에 먼저 형성된다. 제 1 서브 채널 홀(205)은 예를 들어, 제 1 유전체 스택(103) 위에 포토 리소그래피를 사용하여 포토 레지스트 층을 패터닝하여 패터닝된 포토 레지스트 층에 개구를 형성하고, 개구에 의해 정의된 제 1 유전체 스택(103) 내의 유전체 재료를 제거하기 위한 에칭 공정을 수행함으로써 형성될 수 있다. 개구의 위치는 제 1 서브 채널 홀(205)의 위치에 대응할 수 있다. 에칭 공정은 임의의 적절한 습식 에칭 및/또는 건식 에칭을 포함할 수 있다. 일부 실시예에서, 재료를 수직으로(예를 들어, z 축을 따라) 제거하기 위해 이방성 에칭이 수행된다. 제 1 서브 채널 홀(205)은 제 1 유전체 스택(103)을 통과하여 실질적으로 제 2 도핑 영역(105)으로 연장될 수 있고/있거나 기판(107) 내로 연장될 수 있다. 일부 실시예에서, 제 1 서브 채널 홀(205)은 실질적으로 직사각형 단면 형상을 가질 수 있다. 일부 실시예에서, 제 1 서브 채널 홀(205)은 실질적으로 사다리꼴 단면 형상을 가질 수 있다. 일부 실시예에서, 제 1 서브 채널 홀(205)의 수평 치수(예를 들어, x 축을 따라)는 예를 들어, 제조 공정으로 인해 기판쪽으로 감소할 수 있다. 제 1 서브 채널 홀(205)의 형상의 임의의 변형도 역시 본 개시의 범위 내에 속한다.
제 1 서브 채널 홀(205)을 채우기 위해 희생 충전 재료가 추가로 증착될 수 있다. 희생 충전 재료를 제 1 서브 채널 홀(205) 및 제 1 유전체 스택(103) 위의 다른 영역에 증착하기 위해 임의의 적절한 증착 공정이 수행될 수 있다. 제 1 서브 채널 홀(205)에 증착된 희생 충전 재료는 희생 충전 구조물(207)을 형성할 수 있다. 제 1 유전체 스택(103) 위의 임의의 과도한 희생 충전 재료를 제거하기 위해 임의의 적절한 평탄화 방법(예, CMP) 및/또는 리세스 에칭(예, 건식 에칭 및/또는 습식 에칭)이 수행될 수 있다. 희생 충전 재료는 임의의 적합한 비전도성 재료(예를 들어, 비정질 실리콘, 폴리 실리콘, 실리콘 게르마늄, 비정질 탄소, 실리콘 질화물, 다이아몬드 형 탄소 및 다공성 유기 규산염 유리)를 포함할 수 있으며, CVD 및/또는 스핀 코팅과 같은 임의의 적절한 증착 방법에 의해 증착된다.
일부 실시예에서, 절연 층(도 2에 도시되지 않음)이 제 1 유전체 스택(103) 위에 증착될 수 있다. 절연 층은 제 1 유전체 스택(103)을 형성하는 하나 이상의 재료와 같은 적절한 절연 재료를 포함할 수 있다. 제 1 서브 채널 홀(205)의 형성 전 또는 희생 충전 재료의 증착 후에 절연 층이 형성될 수 있다. 절연 층이 제 1 서브 채널 홀(205)의 형성 전에 형성되는 경우, 제 1 서브 채널 홀(205)의 형성은 절연 층에 개구를 형성하고 개구에 의해 노출된 제 1 유전체 스택(103)의 일부를 제거하는 것을 포함할 수 있다. 적절한 평탄화 방법(예를 들어, CMP) 및/또는 리세스 에칭(예를 들어, 건식 에칭 및/또는 습식 에칭)이 제 1 유전체 스택(103) 위의 절연 층의 임의의 과도한 재료를 제거하기 위해 수행될 수 있다.
일부 실시예에서, 채널 에피택셜 부분(204)은 적절한 증착 공정에 의해 제 1 서브 채널 홀(205)의 바닥에 형성될 수 있다. 채널 에피택셜 부분(204)은 반도체 채널의 일부로서 기능할 수 있다. 예를 들어, 선택적 에피택셜 증착이 제 1 서브 채널 홀(205)의 바닥에 반도체 재료를 증착하기 위해 수행될 수 있다. 일부 실시예에서, 채널 에피택셜 부분(204)은 제 2 도핑 영역(105)을 포함하는 에피택셜 정렬(예를 들어, 동일한 결정 배향)의 단결정 반도체를 포함한다. 일부 실시예에서, 채널 에피택셜 부분(204)은 단결정 실리콘을 포함한다. 채널 에피택셜 부분(204)의 상단 표면은 한 쌍의 희생 재료 층(101) 사이에 있을 수 있고, 에피택셜 채널 부분(204)의 주변부는 절연 재료 층(102)과 물리적으로 접촉할 수 있다.
또한, 제 2 유전체 스택(206)은 제 1 유전체 스택(103) 위에 형성될 수 있다. 일부 실시예에서, 제 2 유전체 스택(206)은 코어 영역(210) 및 주변 영역(220) 위에 형성된다. 제 2 유전체 스택(206)은 각각 희생 재료 층(201) 및 절연 재료 층(202)을 포함하는 복수의 유전체 쌍을 포함할 수 있다. 희생 재료 층(201) 및 절연 재료 층(202)은 z 축을 따라 교대로 배열될 수 있다. 제 1 유전체 스택(103) 및 제 2 유전체 스택(206)은 유전체 스택(203)을 형성할 수 있다. 제 2 유전체 스택(206)을 형성하기 위한 구조물 및 증착 방법은 제 1 유전체 스택(103)의 구조물 및 증착 방법을 지칭할 수 있다.
도 3은 일부 실시예에 따라, 메모리 구조(200)에 기초하여 형성된 예시적인 메모리 구조물(300)을 도시한다. 도 3에 도시된 바와 같이 메모리 구조물(300)은, 유전체 스택(203)으로부터 2-스택 계단 구조물(303)을 형성하고, 유전체 충전 구조물(311)로 계단 구조물(303)의 형성에 의해 형성된 공간을 채우고, 복수의 필라 홀(309)을 형성함으로써 형성될 수 있다. 설명의 목적으로, 메모리 구조물(300)은 코어 영역(310) 및 주변 영역(320)으로 분할되며, 각각은 도 2의 코어 영역(210) 및 주변 영역(220)에 대응한다.
주변 영역(320) 내의 유전체 스택(203)의 일부가 제거될 수 있고 격리 층(109)의 상단 표면이 노출될 수 있다. 계단 구조(303)는 코어 영역(310)에서 희생 재료 층(201) 및 유전체 스택(203)의 절연 재료 층(202)을 반복적으로 패터닝/에칭함으로써 형성될 수 있다. 상이한 티어의 유전체 쌍이 x-y 평면을 따라 연장되는 계단을 형성하도록 에칭될 수 있다. 각 계단은 절연 층(예, 302) 및 페어링 희생 층(예, 301)을 포함할 수 있다. 유전체 스택은 계단 구조물(303)(또는 다중 스택 계단 구조물(303) 또는 2-스택 계단 구조물(303))을 형성하도록 하나의 계단 형성 패터닝 공정을 통해 패터닝/에칭될 수 있다. 계단 구조물(303)의 형성에 대한 세부 사항은 도 7 내지 12에 설명된다.
또한, 유전체 스택(203)의 일부를 제거함으로써 형성된 공간을 채우기 위해 계단 구조물(303)이 형성된 후에, 유전체 충전 재료가 증착될 수 있다. 유전체 충전 구조물(311)은 유전체 스택(203)의 일부의 제거에 의해 형성된 공간을 채우도록 주변 영역(320) 및 코어 영역(310)에 증착된다. 적절한 평탄화 방법(예를 들어, CMP 및/또는 리세스 에칭)이 계단 구조물(303)의 최상부(topmost) 표면 위에 있는 임의의 과도한 유전체 충전 재료를 제거하기 위해 수행될 수 있다. (예를 들어, 계단 구조물(303) 및 격리 층(109) 위에) 증착된 유전체 충전 재료의 잔여 부분이 계단 구조물(303)를 둘러싸는 유전체 충전 구조물(311)을 형성할 수 있다. 유전체 충전 구조물(311)은 역 단차형(retro-stepped)일 수 있다. 본 개시에서 역 단차형 요소는 요소가 존재하는 기판의 상단 표면으로부터 수직 거리의 함수로서 단조롭게 증가하는 단차형 표면 및 수평 단면적을 갖는 요소를 의미한다. 유전체 충전 구조물(311)은 계단 구조물(300)에 전기 절연을 제공하는 임의의 적절한 유전체 재료를 포함할 수 있고 CVD, ALD, 및/또는 PVD와 같은 임의의 적절한 증착 방법에 의해 증착될 수 있다. 일부 실시예에서, 유전체 충전 구조물(311)은 실리콘 산화물을 포함하고 CVD에 의해 형성된다. 절연 캡 재료 층은 계단 구조물(303) 및 유전체 충전 구조물(311)을 덮도록 증착될 수 있다. 절연 캡 재료 층은 드레인 영역이 내부에 형성될 수 있도록 z 축을 따라 충분한 두께를 가질 수 있다. 절연 캡 재료 층은 실리콘 산화물과 같은 임의의 적절한 절연 재료를 포함할 수 있다.
또한, 필라 홀(309)은 메모리 구조물(300)에 형성될 수 있다. 필라 홀(309)은 코어 영역(310)의 임의의 적절한 위치, 예를 들어 계단 구조물(303)과 교차하는 위치에 형성될 수 있다. 일부 실시예에서, 필라 홀(309)은 제 1 서브 채널 홀(205)에 접합되여 형성될 수 있다. 일부 실시예에서, 필라 홀(309)이 계단 구조물에 형성될 수 있다. 일부 실시예에서, 일부 필라 홀(309)은 주변 영역(320)의 일부에 형성될 수 있다. 필라 홀(309)은 예를 들어, 계단 구조물(303) 및 유전체 충전 구조물(311) 위의 절연 캡 재료 층 위에 포토 리소그래피를 사용하여 포토 레지스트 층을 패터닝하여 필라 홀(309)의 위치에 대응하는 패터닝된 포토 레지스트 층에 개구를 형성하고, 에칭 공정(예를 들어, 패터닝된 포토 레지스트 층을 에칭 마스크로 사용하여)을 수행하여 개구에 의해 노출/정의된 절연 캡 재료 층의 일부 및 계단 구조물(303)의 일부를 제거함으로써 형성된다. 에칭 공정은 임의의 적절한 습식 에칭 및/또는 건식 에칭을 포함할 수 있다. 일부 실시예에서, 필라 홀(309)을 형성하도록 절연 캡 재료 층, 계단 구조물(303) 및 유전체 충전 구조물(311)의 부분을 에칭하기 위해 이방성 에칭이 수행된다. 그런 다음 패터닝된 포토 레지스트 층이 필라 홀(309)의 형성 후에 제거될 수 있다. 그 후 캡 층(312)이 형성될 수 있다. 필라 홀(309)은 절연 캡 층(312)의 상단 표면으로부터 기판(107)으로 연장될 수 있다. x-z 평면을 따른 필라 홀(309)의 단면은 사다리꼴 형상을 가질 수 있다. 일부 실시예에서, 필라 홀(309)의 수평(예를 들어, x 축을 따른) 치수는 예를 들어, 제조 공정으로 인해 기판 쪽으로 감소할 수 있다. 필라 홀(309)의 형상의 임의의 변형은 역시 본 개시의 범위 내에 있다. 일부 실시예에서, 필라 홀(309)은 상부 유전체 스택의 제 2 서브 채널 홀의 형성 전에 형성된다. 일부 실시예에서, 필라 홀(309)은 상부 유전체 스택의 제 2 서브 채널 홀의 형성 후에 형성된다.
도 4는 일부 실시예에 따른 메모리 구조물(300)에 기초하여 형성된 예시적인 메모리 구조물(400)을 도시한다. 도 4에 도시된 바와 같이, 메모리 구조물(400)은 제 1 서브 채널 홀(205) 위에 복수의 제 2 서브 채널 홀을 형성하고, 제 1 및 제 2 서브 채널 홀과 필라 홀(309)을 채워 반도체 채널(415) 및 지지 필라(409)를 형성하고, 반도체 채널(415) 위에 드레인 영역(419) 및 지지 필라(409) 위에 더미 드레인 영역(414)을 형성함으로써 형성될 수 있다. 설명을 위해, 코어 영역이 도 4에 설명되어 있다.
제 2 서브 채널 홀을 형성하기 위해, 포토 레지스트 층이 절연 캡 층(410) 위에 형성될 수 있다. 포토 레지스트 층은 필라 홀(309)의 상부 부분을 덮거나 닫을 수 있어서, 제 2 서브 채널 홀의 후속 에칭이 필라 홀(309)에 거의 또는 전혀 영향을 주지 않는다. 그 다음 포토 레지스트 층은 절연 캡 층(410)의 일부를 노출시키고 제 2 서브 채널 홀의 위치에 대응하는 개구를 형성하도록 패터닝될 수 있다. 패터닝된 포토 레지스트 층은 절연 캡 층(410)의 부분 및 개구에 의해 노출/정의된 계단 구조물(303)의 부분을 제거하기 위한 에칭 마스크로서 사용될 수 있다. 절연 캡 층(410)이 형성될 수 있다. 제 2 서브 채널 홀의 (예를 들어, x-y 평면상의) 수평 투영은 제 1 서브 채널 홀(205)의 수평 투영과 실질적으로 중첩될 수 있다. 일부 실시예에서, 제 2 서브 채널 홀은 z 축을 따라 각각의 제 1 서브 채널 홀(205)과 실질적으로 정렬된다. 일부 실시예에서, 제 2 서브 채널 홀의 수는 제 1 서브 채널 홀(205)의 수와 같고, 각각의 제 2 서브 채널 홀의 수평 투영은 그 아래에 있는 각각의 제 1 서브 채널 홀(205)의 수평 투영과 중첩한다. 패터닝된 포토 레지스트 층은 제 2 서브 채널 홀의 형성 후에 제거될 수 있다.
일부 실시예에서, 제 2 서브 채널 홀은 각각의 제 1 서브 채널 홀(205)에 접합되여 형성된 채널 홀이 제 1 서브 채널 홀(205) 및 각각의 제 2 서브 채널 홀의 부피를 결합하고 계단 구조물(303)을 통해 연장될 수 있다. 일부 실시예에서, 제 2 서브 채널 홀의 바닥은 각각의 제 1 서브 채널 홀(205)의 희생 충전 구조물(207)을 노출시킨다.
계단 구조물(303)을 통해 연장되는 채널 홀의 내부 측벽(또는 측벽)이 함께 적층된 제 1 서브 채널 홀(205) 및 각각의 제 2 서브 채널 홀의 측벽을 각각 접합함로써 형성될 수 있다. 이러한 제조 작업에 의해 형성된 반도체 채널은 "접합된/연결된 측벽"을 갖는 것으로 지칭될 수 있으며, 이는 (예를 들어, 2 개의 접합된 측벽의 인터페이스에서) 서브 필라 홀의 접합에 의해 형성된 하나 이상의 연결 부분을 포함할 수 있다. 따라서 측벽은 연결 부분에서 정렬되지 않은 표면을 가질 수 있다. 정렬되지 않은 표면은 종횡비가 높은(예, 4보다 큰) 홀을 에칭하여 발생하는 불일치 홀 치수를 참조할 수 있다. 예를 들어, 제 2 하위 채널 홀이 제 1 하위 채널 홀에 접합되면, 제 2 하위 채널 홀의 바닥 지름이 제 1 서브 필라 홀 상단의 지름보다 작아서 정렬되지 않은 표면이 인접 인터페이스에서 수직 방향을 따라 형성될 수 있다. 반면에, 서브 필라 홀의 접합 없이 형성된 채널 홀은 정렬된 표면의 측벽을 갖는 것으로 언급될 수 있다. 예를 들어, 본 개시에 의해 형성된 채널 홀은 메모리 구조물을 통해 연장될 수 있고 정렬되지 않은 측벽 표면을 가질 수 있다.
희생 충전 구조물(207)은 적절한 에칭 공정(예를 들어, 건식 에칭 및/또는 습식 에칭)에 의해 제거될 수 있다. 예를 들어, 선택적 에칭이 수행될 수 있다. 선택적 에칭은 등방성 에칭 공정 또는 이방성 에칭 공정일 수 있다.
또한, 채널 홀 및 필라 홀(309)은 (예를 들어, 동시에) 동일한 제조 작업에 의해 채워질 수 있다. 일련의 채널 형성 층은 채널 홀(예를 들어, 제 1 서브 채널 홀(205)과 결합된 제 2 서브 채널 홀의 연결된 부피를 가짐) 및 필라 홀(309)에 순차적으로 증착되어 채널 홀 및 필라 홀(309)을 채울 수 있다.
일부 실시예에서, 전하 트래핑 필름(416)(예를 들어, 또는 희생 필름)은 채널 홀 및 필라 홀(309)의 측벽 위에 증착된다. 전하 트래핑 필름(416)은 채널 홀의 측벽 위에 하나 이상의 블록 유전체 층을 포함하여 계단 구조물(303)로부터 채널 홀 내의 다른 층을 절연시킬 수 있다. 전하 트래핑 필름(416)은 또한 z 축을 따라 전하를 트래핑하고 복수의 전하 저장 영역을 형성하도록 블록 유전체 층 위에 그리고 그에 의해 둘러싸인 저장 단위 층(메모리 층)을 포함할 수 있다. 전하 트래핑 필름(416)은 또한 메모리 층 위에 그리고 그에 의해 둘러싸인 터널링 층(예를 들어, 터널링 유전체)을 포함할 수 있다. 전하 터널링은 적절한 전기 바이어스 하에서 터널링 층을 통해 수행될 수 있다.
하나 이상의 블록 유전체 층은 상대적으로 높은 유전 상수를 갖는 유전체 금속 산화물 층을 포함하는 제 1 블록 층을 포함할 수 있다. 용어 "금속 산화물"은 금속 원소 및 산소, 질소 및 다른 적절한 원소와 같은 비금속 원소를 포함할 수 있다. 예를 들어, 유전체 금속 산화물 층은 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 이트륨 산화물, 탄탈륨 산화물, 실리케이트, 질소 도핑된 화합물, 합금 등을 포함할 수 있다. 제 1 블록 층은 예를 들어, CVD, ALD, 펄스 레이저 증착(PLD), 액체 소스 미스트 화학 증착 및/또는 기타 적절한 증착 방법에 의해 증착될 수 있다.
하나 이상의 블록 유전체 층은 또한 유전체 금속 산화물 위에 또 다른 유전체 층을 포함하는 제 2 블록 층을 포함할 수 있다. 다른 유전체 층은 유전체 금속 산화물 층과 상이할 수 있다. 다른 유전체 층은 실리콘 산화물, 제 1 블록 층과 상이한 조성을 갖는 유전체 금속 산화물, 실리콘 산 질화물, 실리콘 질화물 및/또는 다른 적절한 유전체 재료를 포함할 수 있다. 제 2 블록 층은 예를 들어 저압 화학 기상 증착(LPCVD), ALD, CVD 및/또는 다른 적절한 증착 방법에 의해 증착될 수 있다. 일부 실시예에서, 하나 이상의 블록 유전체 층은 CVD에 의해 형성되는 실리콘 산화물을 포함한다.
저장 유닛 층은 하나 이상의 블록 유전체 층 위에 순차적으로 형성될 수 있다. 저장 유닛 층은 전하 트래핑 재료, 예를 들어 유전체 전하 트래핑 재료(예를 들어, 실리콘 질화물) 및/또는 전도성 재료(예를 들어, 도핑된 폴리 실리콘)를 포함할 수 있다. 일부 실시예에서, 유전체 전하 트래핑 재료는 실리콘 질화물을 포함하고, CVD, ALD, PVD 및/또는 다른 적절한 증착 방법에 의해 형성될 수 있다.
터널링 층은 메모리 층 위에 순차적으로 형성될 수 있다. 터널링 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 유전체 금속 산화물, 유전체 금속 산 질화물, 유전체 금속 실리케이트, 합금 및/또는 다른 적절한 재료를 포함할 수 있다. 터널링 층은 CVD, ALD, PVD 및/또는 다른 적절한 증착 방법에 의해 형성될 수 있다. 일부 실시예에서, 터널링 층은 CVD에 의해 형성된 실리콘 산화물을 포함한다.
또한, 반도체 채널 필름(417)은 채널 홀 및 필라 홀(309) 내의 전하 트래핑 필름 위에 형성될 수 있다. 반도체 채널 필름(417)은 실리콘, 실리콘 게르마늄, 게르마늄, III-V 화합물 재료, II-VI 화합물 재료, 유기 반도체 재료 및/또는 기타 적합한 반도체 재료과 같은 임의의 적합한 반도체 재료의 하나 이상의 층을 포함할 수 있다. 반도체 채널 필름(417)은 금속 유기 화학 기상 증착(MOCVD), LPCVD, CVD 및/또는 다른 적절한 증착 방법과 같은 적절한 증착 방법에 의해 형성될 수 있다. 일부 실시예에서, 반도체 채널 필름(417)은 CVD를 사용하여 비정질 실리콘 층을 증착하고, 이어서 비정질 실리콘이 단결정 실리콘으로 변환되도록 어닐링 공정에 의해 형성된다. 일부 실시예에서, 다른 비정질 재료가 어닐링되어 결정화되어 반도체 채널 필름(417)을 형성할 수 있다.
또한, 유전체 코어(418)는 채널 홀 및 필라 홀의 반도체 채널 필름 위에 적절한 유전체 재료를 증착함으로써 형성될 수 있다. 유전체 코어(418)는 채널 홀과 필라 홀의 중심에 있는 공간을 채울 수 있다. 유전체 코어(418)는 실리콘 산화물 및/또는 유기 규산염 유리와 같은 적절한 유전체 재료를 포함할 수 있다. 유전체 코어(418)는 적절한 등각 증착 방법(예를 들어, LPCVD) 및/또는 자기 평탄화 증착 방법(예를 들어, 스핀 코팅)에 의해 형성될 수 있다. 일부 실시예에서, 유전체 코어(418)는 실리콘 산화물을 포함하고 LPCVD에 의해 형성된다. 일부 실시예에서, 적절한 평탄화 공정(예를 들어, CMP 및/또는 리세스 에칭)이 계단 구조물(303)의 상단 위의 임의의 과도한 재료를 제거하기 위해 수행된다.
상이한 층(예를 들어, 전하 트래핑 필름(416), 반도체 채널 필름(417) 및 유전체 코어(418))이 채널 홀에 형성될 때, 이들 층을 형성하기 위한 재료가 또한 필라 홀(309)에 각각 증착될 수 있다. 이러한 층은 활성 전기적 기능이 거의 없거나 없기 때문에, 설명을 위해, 필라 홀(309) 내의 이들 층은 더미 전하 트래핑 필름(411), 더미 반도체 채널 필름(417) 및 더미 유전체 코어(413)로 지칭된다. 따라서 지지 필라(409)가 형성될 수 있다.
또한, 지지 필라(409) 및 반도체 채널(415)의 상단 부분은 임의의 적절한 리세스 에칭 공정에 의해 제거될 수 있다. 일부 실시예에서, 선택적 에칭이 수행되어 지지 필라(409) 및 반도체 채널(415)의 상단 부분을 제거한다. 일부 실시예에서, 리세스 영역의 깊이는 절연 캡 층(410)의 두께와 실질적으로 동일하다.
또한, 드레인 영역(419)(예를 들어, 반도체 채널(415) 위) 및 더미 드레인 영역(414)(예를 들어, 지지 필라(409) 위)이 리세스 영역에 형성될 수 있다. 드레인 영역(419) 및 더미 드레인 영역(414)은 예를 들어,리세스 영역에 도핑된 반도체 재료를 증착함으로써 형성될 수 있다. 증착은 CVD 및/또는 영역 선택 증착(ASD)과 같은 임의의 적절한 증착 방법을 포함할 수 있다. 선택적으로, 리세스 영역의 도핑 레벨을 조정하기 위해 이온 주입 공정이 사용된다. 도핑된 반도체 재료는 예를 들어, 도핑된 폴리 실리콘을 포함할 수 있다. 도핑된 반도체 재료는 기판(107)의 도전 형과 반대인 도전 형을 가질 수 있다. 증착된 도핑된 반도체 재료의 과잉 부분은 예를 들어, CMP 및/또는 리세스 에칭에 의해 절연 캡 층(410)의 상단 표면 위에서 제거될 수 있다.
도 5는 일부 실시예에 따른 메모리 구조물(200)에 기초하여 형성된 예시적인 메모리 구조물(500)을 도시한다. 메모리 구조물(400)과는 달리, 메모리 구조물(500)에서 필라 홀(509)은 계단 구조물(303), 반도체 채널(501) 및 드레인 영역(505)의 형성 후에 형성될 수 있다. 반도체 채널(501), 드레인 영역(505) 및 절연 캡 층(510)은 각각 도 4의 반도체 채널(415), 드레인 영역(419) 및 절연 캡 층(410)과 동일하거나 유사할 수 있다. 전하 트래핑 필름(502), 반도체 채널 필름(503) 및 유전체 코어(504)는 각각 도 4의 전하 트래핑 필름(416), 반도체 채널 필름(417) 및 유전체 코어(418)와 동일하거나 유사할 수 있다.
일 예에서, 유전체 충전 구조물(311) 및 절연 캡 재료 층을 형성한 후에, 제 2 서브 채널 홀이 계단 구조물(303)에 형성될 수 있다. 도 4에 도시된 제 2 서브 채널 홀은 제 2 채널과 동일하거나 유사할 수 있다. 제 2 서브 채널 홀은 임의의 적절한 공정에 의해 형성될 수 있다. 예를 들어, 포토 레지스트 층은 계단 구조물(303)의 적어도 상단 표면을 덮도록 형성될 수 있다. 포토 레지스트 층은 절연 캡 재료 층의 일부를 노출시키는 개구를 형성하도록 패터닝될 수 있다. 개구의 위치는 제 2 서브 채널 홀의 위치에 대응할 수 있다. 그런 다음, 패터닝된 포토 레지스트 층이 노출된 절연 캡 재료 층 및 계단 구조물(303)의 부분을 제거하기 위한 에칭 마스크로서 사용되어 절연 캡 층(510)의 상단 표면으로부터 각각의 제 1 서브 채널 홀로 연장되는 제 2 서브 채널 홀을 형성할 수 있다. 계단 구조물(303)의 상단 표면으로부터 기판(107)으로 연장되는 채널 홀이 형성될 수 있다. 패터닝된 포토 레지스트 층은 제 2 서브 채널 홀의 형성 후에 제거될 수 있다.
채널 형성 층(도 4에 도시된 채널 형성 층과 유사하거나 동일함)이 채널 홀을 채우고 반도체 채널(501)을 형성하도록 형성될 수 있다. 또한, 반도체 채널(501)의 상단 부분이 제거되고 도핑된 반도체 재료(예를 들어, 도핑된 폴리 실리콘)로 채워져 드레인 영역(505)을 형성할 수 있다. 드레인 영역(505)은 절연 캡 층(510)과 실질적으로 동일한 두께를 가질 수 있다. 필라 홀(509)의 위치를 정의하는 개구를 갖는 패터닝된 포토 레지스트 층이 이어서 절연 캡 층(510) 위에 형성될 수 있다. 일부 실시예에서, 개구는 부분 유전체 파일링 구조물(311)을 노출시킨다. 적절한 에칭 공정(예를 들어, 건식 에칭 및/또는 습식 에칭)이 (예를 들어, 패턴 화된 포토 레지스트를 사용하여) 계단 구조물(303) 및 유전체 충전 구조물(311)의 일부를 제거하도록 수행될 수 있어, 필라 홀(509)이 절연 캡 층(510), 계단 구조물(303) 및 유전체 충전 구조물(311)를 통과하여 형성될 수 있다.
임의의 적절한 필라-충전 재료(예를 들어, 실리콘 산화물 및/또는 실리콘 질화물과 같은 절연 재료)가 증착되어 필라 홀(509)을 채우고 지지 필라를 형성할 수 있다. 일부 실시예에서, 필라-충전 재료는 순수 실리콘 산화물 및/또는 순수 실리콘 질화물과 같은 순수 유전체 재료를 포함할 수 있다. 일부 실시예에서, 적절한 도펀트/불순물이 지지체를 향상시키기 위해 실리콘 산화물 및/실리콘 질화물에 도핑될 수 있다. 일부 실시예에서, 필라-충전 재료는 필라 홀(509)의 측벽 위에 형성된 절연 라이너/스페이서 층 및 나머지 필라 홀(509)을 채우는 또 다른 지지 재료를 포함한다. 일부 실시예에서, 절연 라이너/스페이서 층은 지지 재료를 둘러싼다. 충분한 강성 및/또는 지지 기능을 가진 적절한 재료가 지지 재료로 사용될 수 있다. 예를 들어, 지지 재료는 구리, 코발트, 니켈 및 알루미늄 중 하나 이상을 포함할 수 있다.
도 6은 일부 실시예에 따라, 메모리 구조물(200)에 기초하여 형성된 다른 메모리 구조물(600)을 기술한다. 메모리 구조물(400 및 500)와 달리, 메모리 구조물(600)(예를 들어, 다중 채널 구조물)은 z 축을 따라 적층된 하나 초과의 반도체 서브 채널을 각각 포함하는 반도체 채널을 포함할 수 있다. 다중 채널 구조물은 3D 메모리 장치의 메모리 셀 밀도를 더욱 높일 수 있다. 일부 실시예에서, 도 6에 도시된 바와 같이, 반도체 채널(601)은 계단 구조물(603)을 통해 연장되고 반도체 서브 채널(601-1(예를 들어, 하부 계단 구조물에 형성됨) 및 601-2(예를 들어, 상부 계단 구조물에 형성됨))을 포함한다. 반도체 서브 채널(601-1 및 601-2)은 연결 층(606)에 의해 연결될 수 있다. 일부 실시예에서, 반도체 서브 채널(예를 들어, 601-1 및 601-2)은 도 4 및 5의 반도체 채널(415 및 501)과 동일하거나 유사한 기능을 갖는다.
예에서, 지지 필라(613)는 도 1 내지 5에서와 유사한 제조 작업에 의해 형성될 수 있다. 즉, 필라 홀은 반도체 서브 채널(601-2)을 형성하는 서브 채널 홀의 형성 전후에 형성될 수 있다. 필라 홀의 파일링은 반도체 서브 채널(601-2)의 서브 채널 홀의 충전과 동시에 또는 이후에 수행될 수 있다.
도 1 내지 4에 예시된 제조 작업과는 대조적으로, 메모리 구조물(600)을 형성하기 위해, 제 2 유전체 스택(예, 상부 유전체 스택)의 증착 전에 반도체 서브 채널(601-1)이 제 1 유전체 스택(예, 하부 유전체 스택)에 형성될 수 있다. 도 6의 설명에서, 제 1 유전체 스택 및 제 2 유전체 스택(예를 들어, 제 1 유전체 스택(103) 및 제 2 유전체 스택(206)과 동일하거나 유사함)은 각각, 교대로 배열된 복수의 희생 재료 층 및 절연 재료 층을 포함할 수 있다. 일부 실시예에서, 반도체 서브 채널(601-2)은 예를 들어, 제 1 유전체 스택에 반도체 서브 채널(601-2)의 제 1 서브 채널 홀을 형성하고, 제 1 서브 채널 홀에 전하 트래핑 필름(602), 반도체 채널 필름(604) 및 유전체 코어(605)를 각각 증착함으로써 형성된다. 제 1 서브 채널 홀의 형성 및 제 1 서브 채널 홀 내의 필름 증착은 제 1 서브 채널 홀(205) 및 전하 트래핑 필름(502), 반도체 채널 필름(503) 및 유전체 코어(504)를 각각 형성하는 작업을 지칭할 수 있다. 선택적으로, 리세스 에칭(예를 들어, 건식 에칭 및/또는 습식 에칭) 및/또는 평탄화 공정(예를 들어, CMP)을 수행하여 제 1 유전체 스택의 상단 표면 위의 과도한 유전체 재료를 제거할 수 있다.
메모리 구조물(600)은 반도체 서브 채널(601-1 및 601-2) 사이의 접합 절연 층(618)과 접합 절연 층(618) 내의 복수의 연결 층(606)을 포함할 수 있다. 연결 층(606)은 드레인 영역으로서 기능을 할 수 있고 반도체 서브 채널(601-1 및 601-2)을 연결할 수 있다. 접합 절연 층(618)은 연결 층(606)을 서로 절연시킬 수 있고, 제 1 서브 채널 홀의 형성 전에 제 1 유전체 스택 위에 형성될 수 있다. 일부 실시예에서, 접합 절연 층(618)은 실리콘 산화물을 포함하고 연결 층(606)은 도핑된 실리콘을 포함한다. 접합 절연 층(618) 및 연결 층(606)의 형성은 절연 캡층(410) 및 드레인 영역(419)의 형성을 지칭할 수 있다. 증착은 CVD 및/또는 영역 선택 증착(ASD)과 같은 임의의 적절한 증착 방법을 포함할 수 있다. 선택적으로, 리세스 영역의 도핑 레벨을 조정하기 위해 이온 주입 공정이 사용된다. 연결 층(606)의 도전 형은 반도체 서브 채널(601-1)의 도전 형과 동일할 수 있다. 선택적으로, 리세스 에칭(예를 들어, 건식 에칭 및/또는 습식 에칭) 및/또는 평탄화 공정(예를 들어, CMP)을 수행하여 제 1 유전체 스택의 상단 표면 위의 과도한 도핑된 반도체 재료를 제거할 수 있다. 선택적으로, 추가 유전체 재료가 반도체 서브 채널(601-1)을 덮기 위해 제 2 유전체 스택의 상단 표면 위에 증착될 수 있다. 추가 유전체 재료는 제 1 유전체 스택(103)을 형성하는 하나 이상의 유전체 재료를 포함할 수 있다.
또한, 제 2 유전체 스택이 제 1 유전체 스택 위에 형성될 수 있고, 계단 구조물(603)이 제 1 유전체 스택 및 제 2 유전체 스택에 의해 형성된 유전체 스택을 반복적으로 에칭/패터닝함으로써 형성될 수 있다. 유전체 쌍의 일부분의 제거에 의해 형성된 공간을 채우도록 유전체 충전 재료가 계단 구조물(603) 위에 증착될 수 있고, 유전체 충전 구조물(611)(예를 들어, 유전체 충전 구조물(311)과 유사함)이 형성될 수 있다.
반도체 서브 채널(601-2)은 계단 구조물(603)이 형성된 후 임의의 적절한 방법에 의해 형성될 수 있다. 일부 구현예에서, 반도체 서브 채널(601-2)의 제 2 서브 채널 홀이 반도체 서브 채널(601-1) 위에 형성된다. 반도체 서브 채널(601-2)의 제 2 서브 채널 홀의 바닥은 연결 층(606)을 노출시킬 수 있다. 또한, 일련의 층이 제 2 서브 채널 홀에 증착되어 제 2 반도체 서브 채널(601-2)을 형성할 수 있다. 반도체 서브 채널(601-2), 전하 트래핑 필름(607), 반도체 채널 필름(608), 유전체 코어(609), 드레인 영역(612) 및 절연 캡 층(610)의 제 2 서브 채널 홀의 형성은 반도체 채널(415), 전하 트래핑 필름(416), 반도체 채널 필름(417), 유전체 코어(418), 드레인 영역(419) 및 절연 캡 층(410)의 제 2 서브 채널 홀과 유사할 수 있다.
지지 필라(613)가 반도체 서브 채널(601-2)을 형성하는 동일한 제조 작업에 의해 또는 반도체 서브 채널(601-2)의 형성 후에 형성될 수 있다. 더미 전하 트래핑 필름(614), 더미 반도체 채널 필름(615), 더미 유전체 코어(616) 및 더미 드레인 영역(617)의 형성은 더미 전하 트래핑 필름(411), 더미 반도체 채널 필름(412), 더미 유전체 코어(413) 및 더미 드레인 영역(414)의 형성과 유사하거나 동일할 수 있다.
도 7 내지 12는 일부 실시예에 따라 하나의 계단 형성 패터닝 공정을 사용하여 2 개의 유전체 스택으로부터 2-스택 계단 구조물을 형성하는 예시적인 공정을 도시한다. 간단한 도시를 위해, 도 7 내지 12는 도 1 내지 6에 도시된 코어 영역에 계단 구조물을 형성하기 위한 제조 공정을 도시한다. 도 7 내지 12에 도시된 방법에서 수행되는 동일하거나 유사한 동작이 도 1 내지 6에서 설명한 동작을 참조할 수 있다. 예시적인 목적으로, 이중 채널 구조물(예를 들어, 도 6의 메모리 구조물(600)와 유사함)의 형성이 설명된다.
도 7은 일부 실시예에 따르면 도 1의 코어 영역(110)과 유사한 메모리 구조물(700)을 예시한다. 메모리 구조물(700)은 게이트 유전체 층(704) 위에 제 1 유전체 스택(703)을 포함할 수 있으며, 이는 추가로 기판(707) 위에 존재한다. 기판(707)은 제 1 도핑 영역(706) 및 제 2 도핑 영역(705)을 포함할 수 있다. 제 1 유전체 스택(703)은 복수의 유전체를 포함할 수 있고, 이들 각각은 희생 재료 층(701) 및 절연 재료 층(702)을 포함한다. 기판(707), 제 1 도핑 영역(706), 제 2 도핑 영역(705), 게이트 유전체 층(704) 및 제 1 유전체 스택(703)은 각각, 기판(107), 제 1 도핑 영역(106), 제 2 도핑 영역(105), 유전체 층(104) 및 제 1 유전체 스택(103)과 동일하거나 유사할 수 있다. 메모리 구조물(700)의 구조 및 형성 방법에 대한 설명은 메모리 구조물(100)의 설명을 참조할 수 있다.
도 8은 일부 실시예에 따른 메모리 구조물(700)에 기초하여 형성된 메모리 구조물(800)을 예시한다. 메모리 구조물(800)은, 제 1 유전체 스택(703)에서 제 2 도핑 영역(705)으로 연장되는 복수의 채널 에피택셜 영역(806), 제 1 유전체 스택(703) 위의 접합 절연 재료 층(810), 접합 절연 재료 층(810)의 상단 표면으로부터 채널 에피택셜 영역(806)으로 연장되는 복수의 제 1 서브 채널 홀(801)을 형성하고, 제 1 서브 채널 홀(801) 및 일련의 채널 형성 층(802)(전하 트래핑 필름, 반도체 채널 필름 및 유전체 코어)으로 제 1 서브 채널 홀(801)을 채워 반도체 서브 채널(805)을 형성함으로써, 메모리 구조물(700)로부터 형성될 수 있다. 복수의 연결 층(804)은 접합 절연 재료 층(810)에 형성될 수 있고, 각각 반도체 서브 채널(805) 위에 있을 수 있다. 일부 실시예에서, 리세스 에칭 및/또는 적절한 평탄화 공정(CMP)를 수행하여 메모리 구조물(800)의 상단 표면으로부터 채널 형성 층(802)의 임의의 과도한 재료를 제거할 수 있다.
예로서, 접합 절연 재료 층이 먼저 제 1 유전체 스택(703) 위에 형성될 수 있다. 그 다음 복수의 제 1 서브 채널 홀(801)이 접합 절연 재료의 상단 표면으로부터 채널 에피택셜 영역(806)으로 연장하도록 제 1 유전체 스택(703)에 형성될 수 있다. 접합 절연 재료 층(810)은 접합 절연 재료 층으로부터 형성될 수 있고 제 1 유전체 스택(803)은 제 1 유전체 스택(703)으로부터 형성될 수 있다. 그 다음 일련의 채널 형성 층(802)이 증착되어 제 1 서브 채널 홀(801)을 채울 수 있다. 적절한 리세스 에칭(예를 들어, 건식 에칭 및/또는 습식 에칭)이 각각의 제 1 서브 채널 홀(801)에서 채널 형성 층(802)의 상단 부분을 제거하도록 수행될 수 있고, 도핑된 반도체 재료는 제 1 서브 채널 홀(801)에 증착되어 접합 절연 재료 층(810)에 연결 층(804)을 형성할 수 있다. 선택적으로, 추가 절연 재료가 연결 층(804) 위에 증착되어 연결 층(804)을 후속 작업에서 형성되는 인접 구조물로부터 절연시킬 수 있다. 반도체 서브 채널(805) 및 연결 층(804)의 형성에 대한 세부 사항은 반도체 채널(501) 및 드레인 영역(505)의 설명을 참조할 수 있다.
도 9는 일부 실시예에 따른 메모리 구조물(800)에 기초하여 형성된 예시적인 메모리 구조물(900)을 도시한다. 메모리 구조물(900)은 제 1 유전체 스택(803) 위에 제 2 유전체 스택(906)을 형성함으로써 형성될 수 있다. 제 1 유전체 스택(703 및 103)과 유사하게, 제 2 유전체 스택(906)은 z 축을 따라 제 1 유전체 스택(703) 위에 배열된 복수의 유전체 쌍(예를 들어, 접합 절연 층(810))을 포함할 수 있다. 각각의 유전체 쌍은 희생 재료 층(901) 및 절연 재료 층(902)을 포함할 수 있다. 제 1 유전체 스택(803) 및 제 2 유전체 스택(906)은 유전체 스택(903)(예를 들어, 2-스택 유전체 스택)을 형성할 수 있다. 일부 실시예에서, 절연 캡 재료 층(910)(예를 들어, 도 8의 접합 절연 재료 층 및 도 3의 절연 캡 재료 층과 유사 함)이 제 2 유전체 스택(906) 위에 형성된다. 일부 실시예에서, 제 2 유전체 스택 (906)은 제 1 유전체 스택(703)과 유사하다. 제 2 유전체 스택(906) 및 절연 캡 재료 층(910)의 구조물 및 형성 방법에 대한 설명은 도 3의 제 1 유전체 스택(103) 및 절연 캡 재료 층에 대한 설명을 참조할 수 있다.
도 10은 일부 실시예에 따른 메모리 구조물(900)에 기초하여 형성된 예시적인 메모리 구조물(1000)을 도시한다. 메모리 구조물(1000)은 유전체 스택(1003)을 통해 반도체 채널(1001)을 형성하도록 반도체 서브 채널(805)과 정렬되고 접합되는 복수의 제 2 반도체 서브 채널(1007) 및 절연 캡 재료 층(1010)에 복수의 드레인 영역(1005)을 형성함으로써 형성될 수 있다. 유전체 스택(1003)은 제 2 반도체 서브 채널(1007)의 형성 후에 유전체 스택(903)으로부터 형성될 수 있고, 절연 캡 재료 층(1010)은 제 2 서브 채널 홀(1002)의 형성 후에 절연 캡 재료 층(910)으로부터 형성될 수 있다. 일부 실시예에서, 제 2 반도체 서브 채널(1007)은 일련의 채널 형성 층(1004)(전하 트래핑 필름, 반도체 채널 필름 및 유전체 코어)을 제 2 서브 채널 홀(1002)에 증착함으로써 형성된다. 일부 실시예에서, 드레인 영역(1005)은, 절연 캡 재료 층(1010) 및 제 2 서브 채널 홀(1002)의 상단 부분에 리세스 영역을 형성하고, 리세스 영역에 도핑 반도체 재료(예를 들어, 도핑 폴리 실리콘)를 증착함으로써 형성된다. 제 2 반도체 서브 채널(1007), 드레인 영역(1005) 및 절연 캡 재료 층(1010)의 제조 공정은 반도체 서브 채널(805), 접합 절연 재료 층(810) 및 연결 층(804)의 제조 공정을 참조할 수 있다.
도 11은 일부 실시예에 따른 메모리 구조물(1000)에 기초하여 형성된 메모리 구조물(1100)을 예시한다. 메모리 구조물(1100)은 유전체 스택(1003)에 계단 형성 패터닝 공정을 수행하여 계단 구조물(1104)를 형성함으로써 형성될 수 있다. 계단 형성 패터닝 공정을 수행함으로써, 제 1 유전체 스택(803)이 에칭되어 제 1 계단 구조물(1103)을 형성할 수 있고, 제 2 유전체 스택(1006)이 에칭되어 제 2 계단 구조물(1106)을 형성할 수 있다. 제 1 계단 구조물(1103) 및 제 2 계단 구조물(1106)은 z 축을 따라 적층되어 계단 구조물(1104)을 형성할 수 있다. 일부 실시예에서, 접합 절연 재료 층(810) 및 절연 캡 재료 층(1010)이 에칭되어 각각 접합 절연 층(1111) 및 절연 캡 층(1110)을 형성한다. 계단 형성 패터닝 공정은 유전체 스택(1003) 위에 포토 레지스트 층을 형성하는 것을 포함할 수 있다. 일부 실시예에서, 포토 레지스트 층은 코어 영역을 덮기 위해 (예를 들어, 포토 리소그래피 공정을 사용하여) 패터닝될 수 있다. 포토 레지스트 층은 유전체 스택(1003)으로부터 계단을 형성하기 위한 에칭 마스크로서 트리밍되고 사용될 수 있도록 z 축을 따라 충분한 두께를 가질 수 있다. 계단 형성 패터닝 공정 동안, 포토 레지스트 층이 다양한 방향(예를 들어, x 축, y 축 및 z 축)을 따라 반복적으로 트리밍되어 (예를 들어, 적절한 건식 에칭 및/습식 에칭에 의해 에칭되어) 유전체 스택(1003)의 유전체 쌍이 반복적으로 노출될 수 있다. 동일하거나 상이한 식각액(예를 들어, 습식 식각액 및/또는 건식 식각액)이 희생 재료 층(예를 들어, 701 또는 901) 및 절연 재료 층(예를 들어, 702 또는 902)을 에칭하는 데 사용될 수 있다. 일부 실시예에서, 포토 레지스트 층의 트리밍/에칭 속도가 제어될 수 있도록 포토 레지스트 층의 트리밍 시간이 제어된다. 따라서 x 방향을 따라 계단의 치수가 제어될 수 있다. 일부 실시예에서, 희생 재료 층이 에칭되어 희생 층을 형성할 수 있고, 절연 재료 층이 에칭되어 절연 층이 형성될 수 있다. 하나의 희생 층은 하나의 절연 층과 쌍을 이룰 수 있다. 상이한 메모리 장치 구조물에 따라, 희생 층이 쌍을 이루는 절연 층의 상단에 존재할 수 있거나 또는 그 반대의 경우일 수도 있다.
예시를 위해, 도 11에 도시된 바와 같이, 메모리 구조물(1100)은 코어 어레이 영역(1120), 제 1 계단 영역(1121) 및 제 2 계단 영역(1122)으로 분할된다. 제 1 계단 영역(1121) 및 제 2 계단 영역(1122)은 각각 x-y 평면을 따라 메모리 구조물(1100)을 둘러쌀 수 있다. 제 1 계단 영역(1121)은 제 1 유전체 스택(703)의 계단이 형성되는 영역을 나타낼 수 있고, 제 2 계단 영역(1122)은 제 2 유전체 스택(906)의 계단이 형성되는 영역을 나타낼 수 있다. 일부 실시예에서, 포토 레지스트 층(예를 들어, 에칭 마스크)이 유전체 스택(1003)을 예를 들어, 제 1 계단 영역(1121)으로부터 코어 어레이 영역(1120)을 향하는 x 방향을 따라 노출하도록 트리밍될 수 있고, 계단 구조물(1104)의 계단이 포토 레지스트 층이 트리밍되는 것과 같은 방향을 따라 형성될 수 있다. 일부 실시예에서, 제 1 계단 구조물(1103)(예를 들어, 하부/바닥 계단 구조물)의 계단이 제 1 계단 영역(1121)에 형성되고, 제 2 계단 구조물(1106)(예를 들어, 상부/상단 계단 구조물)의 계단이 제 2 계단 영역(1122)에 형성된다. 일부 실시예에서, 포토 레지스트 층의 트리밍은 제 1 계단 영역(1121) 및 제 2 계단 영역(1122)의 계단이 형성될 때 멈출 수 있다. 트리밍된 포토 레지스트 층은 반도체 채널(1001)이 온전하게 유지될 수 있도록 코어 어레이 영역(1120)의 상단 표면을 덮을 수 있다. 그 후 포토 레지스트 층이 제거될 수 있고, 메모리 구조물(1100)이 형성될 수 있다.
다양한 실시예에서, 반도체 채널(1001)은 계단 구조물(1104)의 형성 전 또는 후에 형성될 수 있다. 즉, 제 2 반도체 서브 채널(예를 들어, 제 2 유전체 스택(1006)에 형성됨)은 또한 계단 구조물(1104)이 형성된 후에 형성될 수 있다. 반도체 채널(1001) 및 계단 구조물(1104)을 형성하기 위한 상이한 순서도 역시 본 개시의 범위 내에 포함되어야 한다.
도 12는 일부 실시예에 따른 메모리 구조물(1100)에 기초하여 형성된 메모리 구조물(1200)을 예시한다. 메모리 구조물(1200)은 유전체 스택(1003)의 일부를 제거하여 형성된 공간을 채우도록 유전체 충전 구조물(1201)을 형성함으로써 형성될 수 있다. 유전체 충전 구조물(1201)은 역 단차형(도 12에 도시되지 않음)일 수 있다. 일부 실시예에서, 유전체 충전 구조물(1201)은, 공간을 채우기 위해 적절한 유전체 충전 구조물을 증착하고, 적절한 평탄화 공정(예를 들어, CMP 및/또는 리세스 에칭)을 수행하여 메모리 구조물의 상단 표면 위의 임의의 과도한 유전체 충전 구조물을 제거함으로써 형성된다. 일부 실시예에서, 유전체 충전 구조물(1201)은 유전체 충전 구조물(311)과 유사하거나 동일하다. 유전체 충전 구조물(1201)의 구조 및 형성 방법에 대한 설명은 유전체 충전 구조물(311)의 설명을 참조할 수 있다.
또한, 희생 층은 적절한 등방성 에칭 공정에 의해 제거될 수 있고, 희생 층의 제거에 의해 형성된 공간이 적절한 금속, 예를 들어 구리, 텅스텐 및 알루미늄 중 하나 이상으로 채워질 수 있다. 선택적으로, 계단 구조물(1104) 위의 과도한 금속을 제거하기 위해 리세스 에칭이 수행될 수 있다. 이어서, 증착된 금속은 3D 메모리 장치의 워드 라인을 형성할 수 있다. 일부 실시예에서, 각각의 워드 라인은 그 사이의 절연 층에 의해 인접한 워드 라인으로부터 절연된다.
도 7 내지 12에 예시된 방법이 도 1 내지 6의 계단 구조물 및 계단 구조물에 내장된 반도체 채널을 형성하는 데 사용될 수 있다. 개시된 방법을 사용함으로써, 하나의 계단 형성 패턴이 z 축을 따라 적층된 적어도 2 개의 하위 계단 구조물을 포함하는 계단 구조물을 형성하는 데 사용될 수 있다. 하위 계단 구조물을 별도로 형성하는 데에 계단 형성 패턴이 필요하지 않다. 3D 메모리 장치의 제조 공정이 단순화될 수 있다.
또한, 다중 스택 계단 구조물을 통한 지지 필라는 다중 스택 계단 구조물 및 후속 충전 공정을 통해 필라 홀을 형성하는 하나의 에칭 공정으로 형성될 수 있다. 일부 실시예에서, 필라 홀은 반도체 채널의 일부와 동시에 또는 동일한 제조 작업에 의해 형성된다. 일부 실시예에서, 필라 홀은 반도체 채널의 형성 후에 형성된다. 기존 기술에 비해 지지 필라를 형성하는 작업의 수가 감소한다. 따라서 3D 메모리 장치의 제조가 더 간단해지고 비용이 적게 든다.
도 13은 일부 실시예에 따른 3 차원 메모리 구조물을 형성하기 위한 예시적인 방법(1300)의 도면이다. 설명을 위해, 방법(1300)에 도시된 동작은 도 1 내지 12의 맥락에서 설명된다. 본 개시의 다양한 실시예에서, 방법(1300)의 동작은 상이한 순서로 수행되고/되거나 변경될 수 있다.
동작(1301)에서 제 1 유전체 스택이 기판 위에 형성될 수 있다. 일부 실시예에서, 기판은 실리콘과 같은 임의의 적절한 재료를 포함할 수 있다. 일부 실시예에서, 제 1 유전체 스택은 교대로 배열된 복수의 희생 재료 층 및 절연 재료를 포함한다. 희생 재료 층 및 절연 재료 층은 상이한 유전체 재료를 포함할 수 있다. 일부 실시예에서, 게이트 유전체 층은 제 1 유전체 스택과 기판 사이에 형성된다. 제 1 유전체 스택, 게이트 유전체 층 및 기판에 대한 세부 사항은 도 1의 설명을 참조 할 수 있다.
동작(1302)에서, 복수의 제 1 서브 채널 홀이 제 1 유전체 스택에 형성될 수 있고, 제 1 서브 채널 홀이 적절한 재료로 채워질 수 있다. 일부 실시예에서, 제 1 서브 채널 홀은 제 1 서브 채널 홀의 바닥이 기판과 접촉하거나 노출되도록 적절한 패터닝 및 에칭 공정으로 형성될 수 있다. 제 1 서브 채널 홀은 제 1 유전체 스택을 통과할 수 있다. 선택적으로, 채널 에피택셜 영역이 각각의 제 1 서브 채널 홀의 바닥에 형성될 수 있다. 희생 충전 구조물이 제 1 유전체 스택 위에 후속 제 2 유전체 스택의 형성을 위한 지지체를 제공하기 위해 예를 들어 플레이스 홀더와 같은 희생 충전 재료를 증착함으로써 제 1 서브 채널 홀에 형성될 수 있다. 평탄화 공정이 제 1 유전체 스택 위의 임의의 과도한 희생 충전 재료를 제거하도록 수행될 수 있다.
3D 메모리 장치가 이중 채널 메모리 장치인 경우, 반도체 채널을 형성하기 위한 일련의 채널 형성 층이 복수의 제 1 서브 채널 홀에 순차적으로 증착되어 제 1 반도체 서브 채널이 형성될 수 있다. 일련의 층은 전하 트래핑 필름, 반도체 채널 필름 및 유전체 코어를 포함할 수 있으며, 측벽에서 채널 홀의 중심까지 증착된다. 연결 층(예를 들어, 도핑된 반도체 층)은 각각의 반도체 서브 채널 위에 형성될 수 있다. 제 1 서브 채널 홀, 희생 충전 구조물, 반도체 서브 채널 및 채널 에피택셜 영역에 대한 세부 사항은 도 2 및 도 6의 설명을 참조할 수 있다.
동작(1303)에서, 제 2 유전체 스택이 제 1 유전체 스택 위에 형성될 수 있다. 제 1 유전체 스택과 유사하게, 제 2 유전체 스택은 교대로 배열된 복수의 희생 재료 층 및 절연 재료를 포함할 수 있다. 제 2 유전체 스택의 세부 사항은 도 2의 설명을 참조할 수 있다.
동작(1304)에서, 다중 스택 계단 구조물이 형성될 수 있다. 다중 스택(예를 들어, 2-스택) 계단 구조물은 제 1 계단 구조물(예를 들어, 제 1 유전체 스택에 기초하여 형성됨) 및 제 2 계단 구조물(예를 들어, 제 2 유전체 스택에 기초하여 형성됨)을 포함할 수 있다. 다중 스택 계단 구조물은 계단 형성 패터닝 공정에 의해 형성될 수 있어 제 1 유전체 스택 및 제 2 유전체 스택의 유전체 쌍이 계단을 형성하도록 에칭될 수 있다. 유전체 쌍의 일부를 제거함으로써 형성된 공간을 채우도록 유전체 충전 구조물이 형성될 수 있다. 다중 스택 계단 구조물을 형성하는 공정에 대한 자세한 내용은 도 7 내지 12의 설명을 참조할 수 있다.
동작(1305)에서, 복수의 제 2 서브 채널 홀이 제 2 계단 구조물에 형성될 수 있다. 제 2 서브 채널 홀은 기판의 상단 표면에 수직인 방향을 따라 제 1 서브 채널 홀에 접합될 수 있다. 일부 실시예에서, 제 2 서브 채널 홀 및 접합된 제 1 서브 채널 홀이 다중 스택 계단 구조물을 통해 채널 홀을 형성한다. 3D 메모리 장치가 이중 채널 메모리 장치인 경우, 제 2 서브 채널 홀은 제 2 계단 구조물의 서브 채널 홀이라고도 할 수 있다. 제 2 서브 채널 홀의 형성은 동작(1302)에서 설명된 제 1 서브 채널 홀의 형성과 유사할 수 있다.
동작(1306)에서, 복수의 필라 홀이 다중 스택 계단 구조물에 형성될 수 있다. 필라 홀은 임의의 적절한 패터닝/에칭 공정에 의해 형성될 수 있다. 일부 실시예에서, 필라 홀은 다중 스택 계단 구조물을 통과할 수 있고 기판과 접촉할 수 있다. 필라 홀을 형성하는 공정에 대한 자세한 내용은 도 3 및 도 5의 설명을 참조 할 수 있다.
동작(1307)에서, 복수의 지지 필라 및 반도체 채널이 다중 스택 계단 구조물에 형성될 수 있다. 반도체 채널은 제 1 서브 채널 홀에서 희생 충전 구조물을 제거하고 제 1 서브 채널 홀과 접합된 제 2 서브 채널 홀을 일련의 층(예, 전하 트래핑 필름, 반도체 채널 필름 및 유전체 코어)으로 채움으로써 형성될 수 있다. 3D 메모리 장치가 이중 채널 메모리 장치인 경우, 일련의 층의 배열은 제 2 계단 구조물에서 반도체 서브 채널을 형성하도록 제 2 서브 채널 홀(예를 들어, 서브 채널 홀)에 증착될 수 있다.
지지 필라는 필라 홀에 반도체 채널의 동일한 일련의 층을 채움으로써 형성될 수 있다. 지지 필라의 충전은 반도체 채널(또는 제 2/상부 계단 구조물의 반도체 서브 채널)이 형성되고 있을 때, 동시에 및/또는 동일한 제조 공정을 통해 수행 될 수 있다. 지지 필라는 또한 다른 지지 재료(예, 금속)가 있거나 없는 유전체 재료와 같은 임의의 다른 적절한 필라 형성 재료를 사용하여 형성될 수 있다. 일부 실시예에서, 유전체 재료는 필라 홀에 증착되어 필라 홀의 측벽 위에 절연 라이너/스페이서 층을 형성하고, 금속 재료가 필라 홀을 채우도록 증착된다. 절연 라이너/스페이서 층은 메모리 구조물(1200)의 나머지로부터 금속 재료를 절연할 수 있고, 금속 재료는 지지 필라에 추가 지지체를 제공할 수 있다. 일부 실시예에서, 유전체 재료는 실리콘 산화물을 포함하고 금속 재료는 구리를 포함한다. 절연 라이너/스페이서 층은 단일 층 또는 다중 층을 포함할 수 있다. 일 예에서, 절연 라이너/스페이서 층은 실리콘 산화물의 단일 층 또는 실리콘 산화물/실리콘 산 질화물/실리콘 산화물의 다중 층을 포함할 수 있다. 실리콘 산화물은 순수하거나 텅스텐, 구리, 코발트, 니켈 및/또는 알루미늄과 같은 적절한 불순물로 도핑될 수 있다. 유전체 재료는 ALD, CVD 및/또는 스핀-온-코팅과 같은 임의의 적절한 공정을 사용하여 증착될 수 있다. 금속 재료는 예를 들어 스퍼터링, 스핀-온-코팅 및/또는 CVD에 의해 증착될 수 있다.
다양한 실시예에서, 동작(1304-1306)의 순서는 변할 수 있다. 예를 들어, 제 2 서브 채널 홀은 다중 스택 계단 구조물의 형성 전 또는 후에 형성될 수 있고, 필라 홀은 제 2 서브 채널 홀의 형성 전 또는 후에 형성될 수 있다. 일부 실시예에서, 필라 홀이 동일한 에칭/패터닝 공정에 의해 제 2 서브 채널 홀과 동시에 형성될 수 있다. 필라 홀을 채우는 것은 또한 제 2 서브 채널 홀을 채우는 것과 동시에 또는 상이한 시간에 이루어질 수 있다. 특정 동작 순서는 상이한 제조 요건에 의존할 수 있으며 본 개시의 실시예에 의해 제한되지 않아야 한다. 지지 필라 및 반도체 채널의 형성에 대한 세부 사항은 도 4 내지 6의 설명을 참조할 수 있다.
특정 실시예에 대한 전술한 설명은 다른 사람들이 본 발명 분야의 기술 범위에 내의 지식을 적용함으로써 과도한 실험없이 또한 본 개시의 일반적인 개념에서 벗어나지 않고 특정 실시예와 같은 다양한 애플리케이션에 대해 쉽게 수정 및/또는 적용할 수 있도록 본 개시의 일반적인 특성을 완전히 드러낼 것이다. 따라서, 이러한 적용 및 수정은 본 명세서에 제시된 암시 및 지침에 기초하여 개시된 실시예의 균등물의 의미 및 범위 내에 포함되는 것으로 의도된다. 본 명세서의 어법 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니므로, 본 명세서의 용어 또는 어법은 암시 및 지침의 관점에서 당업자에 의해 해석되어야 함을 이해해야 한다.
본 개시의 실시예는 지정된 기능 및 그 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 지정된 기능과 그 관계가 적절하게 수행되는 범위에서 대체 경계가 정의될 수 있다.
요약 및 개요는 발명자(들)에 의해 고려되는 본 개시의 모든 예시적인 실시예가 아닌 하나 이상의 실시예를 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구 범위를 어떤 식으로든 제한하려는 의도는 아니다.
본 개시의 폭 및 범위는 전술한 예시적인 실시예 중 임의의 실시예에 의해 제한되어서는 안되며, 다음의 청구 범위 및 그 균등물에 따라서만 정의되어야 한다.

Claims (40)

  1. 메모리 장치로서,
    기판과,
    상기 기판 위에 적층된 복수의 계단 구조물을 포함하는 다중 스택 계단 구조물(multiple-stack staircase structure) - 상기 복수의 계단 구조물 각각은 복수의 도체 층을 포함하고, 상기 복수의 도체 층 각각은 2 개의 절연 층 사이에 위치함 - 과,
    상기 다중 스택 계단 구조물을 둘러싸는 충전 구조물(filling structure)과,
    상기 다중 스택 계단 구조물을 통과하여 연장되는 반도체 채널 - 상기 반도체 채널은 정렬되지 않은 측벽 표면을 포함함 - 과,
    상기 다중 스택 계단 구조물 및 상기 충전 구조물 중 적어도 하나를 통과하여 연장되는 지지 필라(supporting pillar) - 상기 지지 필라는 정렬된 측벽 표면을 포함함 - 를 포함하는
    메모리 장치.
  2. 제 1 항에 있어서,
    상기 다중 스택 계단 구조물은 상기 기판 위의 제 1 계단 구조물 및 상기 제 1 계단 구조물 위의 제 2 계단 구조물을 포함하는
    메모리 장치.
  3. 제 2 항에 있어서,
    상기 지지 필라는 상기 제 2 계단 구조물의 상단 표면으로부터 상기 제 1 계단 구조물의 바닥 표면까지 연장되는
    메모리 장치.
  4. 제 1 항에 있어서,
    상기 지지 필라 및 상기 반도체 채널은 동일한 충전 층(filling layer)을 포함하는
    메모리 장치.
  5. 제 4 항에 있어서,
    상기 지지 필라 및 상기 반도체 채널은 각각 전하 트래핑 필름, 반도체 채널 필름, 및 유전체 코어 중 적어도 하나로 채워지는
    메모리 장치.
  6. 제 1 항에 있어서,
    상기 지지 필라 및 상기 반도체 채널은 서로 다른 충전 층으로 채워지는
    메모리 장치.
  7. 제 6 항에 있어서,
    상기 지지 필라는 절연 재료 및 상기 절연 재료로 둘러싸인 필라 지지 재료 중 적어도 하나로 채워지고,
    상기 반도체 채널은 전하 트래핑 필름, 반도체 채널 필름 및 유전체 코어 중 적어도 하나로 채워지는
    메모리 장치.
  8. 제 7 항에 있어서,
    상기 절연 재료는 실리콘 산화물을 포함하고,
    상기 필라 지지 재료는 구리, 코발트, 니켈 및 알루미늄 중 적어도 하나를 포함하는
    메모리 장치.
  9. 제 2 항에 있어서,
    상기 제 1 계단 구조물과 상기 제 2 계단 구조물 사이의 접합 절연 층(joint insulating layer), 및 상기 제 2 계단 구조물 위의 절연 캡 층을 더 포함하는
    메모리 장치.
  10. 제 2 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 반도체 채널 위의 드레인 영역을 더 포함하는
    메모리 장치.
  11. 제 10 항에 있어서,
    2 개의 인접한 계단 구조물 사이의 반도체 채널 내의 연결 층(connection layer)을 더 포함하고, 상기 연결 층은 도핑된 반도체 재료를 포함하며, 상기 연결 층에 의해 분리된 반도체 채널의 부분은 각각 반도체 서브 채널을 형성하는
    메모리 장치.
  12. 메모리 장치를 형성하는 방법으로서,
    다중 스택 계단 구조물을 생성하도록 기판 위에 차곡차곡(one another) 적층된 복수의 유전체 스택을 형성하는 단계 - 상기 복수의 유전체 스택 각각은 상기 기판의 상단 표면에 수직인 방향을 따라 배열된 복수의 유전체 쌍을 포함함 - 와,
    상기 다중 스택 계단 구조물을 둘러싸는 충전 구조물을 형성하는 단계와,
    상기 다중 스택 계단 구조물을 통과하여 연장되는 반도체 채널을 형성하는 단계 - 상기 반도체 채널은 정렬되지 않은 측벽 표면을 포함함 - 와,
    상기 다중 스택 계단 구조물 및 상기 충전 구조물 중 적어도 하나를 통과하여 연장되는 지지 필라를 형성하는 단계 - 상기 지지 필라는 정렬된 측벽 표면을 포함함 - 을 포함하는
    방법.
  13. 제 12 항에 있어서,
    상기 지지 필라를 형성하는 단계는,
    상기 충전 구조물 및 상기 다중 스택 계단 구조물 중 적어도 하나의 위에 포토 레지스트 층을 형성하는 단계와,
    상기 충전 구조물의 일부를 노출시키는 개구를 갖는 패터닝된 포토 레지스트 층을 형성하도록 상기 포토 레지스트 층을 패터닝하는 단계 - 상기 개구의 위치는 상기 지지 필라의 위치에 대응함 - 와,
    상기 패터닝된 포토 레지스트 층을 에칭 마스크로 사용하여 상기 충전 구조물 및 상기 다중 스택 계단 구조물 중 적어도 하나를 통과하도록 에칭하여 필라 홀을 형성하는 단계 - 상기 필라 홀의 바닥은 상기 기판과 접촉함 - 와,
    상기 필라 홀을 제 1 재료로 채우는 단계를 포함하는
    방법.
  14. 제 13 항에 있어서,
    상기 반도체 채널을 형성하는 단계는,
    상기 복수의 유전체 스택의 제 1 유전체 스택에 제 1 서브 채널 홀을 형성하는 단계와,
    희생 충전 구조물을 형성하도록 희생 충전 재료로 상기 제 1 서브 채널 홀을 채우는 단계와,
    상기 제 1 유전체 스택 위에 제 2 유전체 스택을 형성하는 단계와,
    상기 제 2 유전체 스택에 제 2 서브 채널 홀을 형성하는 단계 - 상기 제 2 서브 채널 홀은 상기 기판의 상기 상단 표면에 수직인 방향을 따라 상기 희생 충전 구조물과 정렬되고, 상기 제 2 서브 채널 홀은 상기 제 1 서브 채널 홀에 접합되어 상기 복수의 유전체 스택을 통과하여 상기 기판 내로 채널 홀을 형성함 - 와,
    상기 제 1 서브 채널 홀에서 상기 희생 충전 구조물을 제거하는 단계와,
    상기 채널 홀을 제 2 재료로 채우는 단계를 포함하는
    방법.
  15. 제 14 항에 있어서,
    상기 제 1 재료는 상기 제 2 재료와 동일하고 동일한 제조 동작에 의해 형성되며,
    상기 동일한 제조 동작은 전하 트래핑 필름, 반도체 채널 필름 및 유전체 코어 중 적어도 하나를 상기 채널 홀과 상기 필라 홀에 증착하는 것을 포함하는
    방법.
  16. 제 15 항에 있어서,
    상기 필라 홀은 상기 제 2 서브 채널 홀을 형성하기 전에 형성되는
    방법.
  17. 제 16 항에 있어서,
    상기 필라 홀은 상기 제 2 서브 채널 홀의 형성 전 및 상기 희생 충전 구조물의 형성 후에 형성되는
    방법.
  18. 제 15 항에 있어서,
    상기 필라 홀은 상기 제 1 서브 채널 홀의 형성 및 상기 제 2 서브 채널 홀의 형성 후에 형성되는
    방법.
  19. 제 14 항에 있어서,
    상기 제 1 재료는 상기 제 2 재료와 상이하고 상기 제 2 재료와 다른 증착 동작에 의해 형성되는
    방법.
  20. 제 19 항에 있어서,
    상기 제 1 재료는 절연 재료 및 상기 절연 재료에 의해 둘러싸인 필라 지지 재료 중 적어도 하나를 포함하고,
    상기 제 2 재료는 전하 트래핑 필름, 반도체 채널 필름 및 유전체 코어 중 적어도 하나를 포함하는
    방법.
  21. 제 20 항에 있어서,
    상기 절연 재료는 실리콘 산화물을 포함하고,
    상기 필라 지지 재료는 구리, 코발트, 니켈 및 알루미늄 중 적어도 하나를 포함하는
    방법.
  22. 제 13 항에 있어서,
    상기 복수의 유전체 스택은 제 1 유전체 스택 및 제 2 유전체 스택을 포함하고,
    상기 반도체 채널을 형성하는 단계는,
    상기 제 1 유전체 스택에 제 1 반도체 서브 채널을 형성하는 단계와,
    도핑된 반도체 재료를 포함하는 연결 층을 상기 제 1 반도체 서브 채널 위에 형성하는 단계와,
    상기 제 2 유전체 스택에 제 2 반도체 서브 채널을 형성하는 단계 - 상기 제 2 반도체 서브 채널은 상기 제 1 반도체 서브 채널과 정렬되고 접합되어 상기 복수의 유전체 스택을 통과하여 상기 기판으로 연장되는 반도체 채널을 형성함 - 를 포함하는
    방법.
  23. 제 22 항에 있어서,
    제 1 반도체 서브 채널을 형성하는 단계는,
    상기 복수의 유전체 스택 중 상기 제 1 유전체 스택에 제 1 서브 채널 홀을 형성하는 단계와,
    제 2 재료를 상기 제 1 서브 채널 홀에 증착하는 단계를 포함하고,
    상기 제 2 반도체 서브 채널 홀을 형성하는 단계는,
    상기 복수의 유전체 스택 중 상기 제 1 유전체 스택 위의 상기 제 2 유전체 스택 및 상기 제 2 유전체 스택 내의 제 2 서브 채널 홀을 형성하는 단계와,
    상기 제 2 재료를 상기 제 2 서브 채널 홀에 증착하는 단계 - 상기 제 2 서브 채널 홀은 상기 기판의 상단 표면에 수직인 방향을 따라 상기 제 1 서브 채널 홀과 정렬되고 접합됨 - 를 포함하는
    방법.
  24. 제 23 항에 있어서,
    상기 제 1 재료는 상기 제 2 재료와 동일하고 동일한 제조 동작에 의해 형성되며,
    상기 동일한 제조 동작은 전하 트래핑 필름, 반도체 채널 필름 및 유전체 코어 중 적어도 하나를 상기 채널 홀과 상기 필라 홀에 증착하는 것을 포함하는
    방법.
  25. 제 24 항에 있어서,
    상기 필라 홀은 상기 제 2 서브 채널 홀을 형성하기 전에 형성되는
    방법.
  26. 제 25 항에 있어서,
    상기 필라 홀은 상기 제 1 반도체 서브 채널 형성 후 및 상기 제 2 서브 채널 홀의 형성 전에 형성되는
    방법.
  27. 제 24 항에 있어서,
    상기 필라 홀은 상기 제 1 반도체 서브 채널 및 상기 제 2 서브 채널 홀의 형성 후에 형성되는
    방법.
  28. 제 23 항에 있어서,
    상기 제 1 재료는 상기 제 2 재료와 상이하고, 상기 제 2 재료와 상이한 증착 동작에 의해 형성되는
    방법.
  29. 제 28 항에 있어서,
    상기 제 1 재료는 절연 재료 및 상기 절연 재료에 의해 둘러싸인 필라 지지 재료 중 적어도 하나를 포함하고,
    상기 제 2 재료는 전하 트래핑 필름, 반도체 채널 필름 및 유전체 코어 중 적어도 하나를 포함하는
    방법.
  30. 제 29 항에 있어서,
    상기 절연 재료는 실리콘 산화물을 포함하고,
    상기 필라 지지 재료는 구리, 코발트, 니켈 및 알루미늄 중 적어도 하나를 포함하는
    방법.
  31. 제 14 항 내지 제 21 항 및 제 23 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 필라 홀은 상기 다중 스택 계단 구조물 및 상기 제 1 서브 채널 홀의 형성 후에 형성되는
    방법.
  32. 메모리 장치를 형성하는 방법으로서,
    복수의 유전체 스택을 기판 위에 차곡차곡 증착하여 다중 유전체 스택 구조물을 형성하는 단계 - 상기 복수의 유전체 스택 각각은 상기 기판의 상단 표면에 수직인 방향을 따라 교대로 배열된 복수의 제 1 재료 층 및 제 2 재료 층을 포함하함 - 와,
    상기 복수의 유전체 스택 중 제 1 유전체 스택에 제 1 반도체 서브 채널을 형성하는 단계와,
    상기 제 1 유전체 스택 위에 상기 복수의 유전체 스택 중 제 2 유전체 스택을 형성하는 단계와,
    상기 제 2 유전체 스택에 제 2 반도체 서브 채널을 형성하는 단계 - 상기 제 2 반도체 서브 채널은 상기 기판의 상단 표면에 수직인 방향을 따라 상기 제 1 반도체 서브 채널과 정렬됨- 과,
    상기 다중 유전체 스택 구조물을 패터닝하여 다중 스택 계단 구조물을 형성하는 단계를 포함하되,
    상기 제 1 반도체 서브 채널 및 상기 제 2 반도체 서브 채널은 정렬되지 않은 측벽 표면을 포함하는,
    방법.
  33. 제 32 항에 있어서,
    상기 다중 유전체 스택 구조물을 패터닝하는 단계는 단일 계단 형성 패터닝 공정을 포함하는
    방법.
  34. 제 33 항에 있어서,
    상기 계단 형성 패터닝 공정은,
    상기 다중 유전체 스택 구조물 위에 포토 레지스트 층을 형성하는 단계와,
    상기 기판의 상단 표면에 평행한 제 1 방향을 따라 상기 포토 레지스트 층을 트리밍하는 단계와,
    상기 트리밍된 포토 레지스트 층을 에칭 마스크로 사용하여 상기 다중 유전체 스택 구조물을 에칭하여 계단을 형성하는 단계를 포함하는
    방법.
  35. 제 32 항에 있어서,
    상기 제 1 반도체 서브 채널 및 상기 제 2 반도체 서브 채널을 형성하는 단계는,
    상기 제 1 유전체 스택에 제 1 서브 채널 홀을 형성하고 상기 제 2 유전체 스택에 제 2 서브 채널 홀을 형성하는 단계와,
    상기 제 1 서브 채널 홀 및 상기 제 2 서브 채널 홀을 각각 채널 형성 층으로 채우는 단계를 포함하는
    방법.
  36. 제 35 항에 있어서,
    상기 채널 형성 층은 전하 트래핑 필름, 반도체 채널 필름 및 유전체 코어 중 적어도 하나를 포함하는
    방법.
  37. 제 32 항 내지 제 36 항 중 어느 한 항에 있어서,
    상기 제 1 유전체 스택과 상기 제 2 유전체 층 사이에 접합 절연 재료 층을 형성하는 단계와,
    상기 접합 절연 재료 층에 개구를 형성하여 상기 제 1 반도체 서브 채널을 노출시키는 단계와,
    상기 제 1 반도체 서브 채널의 채널 형성 층의 상단부를 제거하고 리세스 영역을 형성하도록 리세스 에칭을 수행하는 단계와,
    상기 리세스 영역에 연결 층을 형성하는 단계와,
    상기 접합 절연 재료 층을 패터닝하여 접합 절연 층을 형성하는 단계를 포함하는
    방법.
  38. 제 37 항에 있어서,
    상기 연결 층을 형성하는 단계는 도핑된 반도체 재료를 증착하는 단계를 포함하는
    방법.
  39. 제 38 항에 있어서,
    상기 도핑된 반도체 재료는 도핑된 실리콘을 포함하는
    방법.
  40. 제 32 항 내지 제 36 항 중 어느 한 항에 있어서,
    상기 제 2 반도체 서브 채널 위에 드레인 영역을 형성하는 단계를 더 포함하는
    방법.
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