CN111968985B - 三维存储器的制造方法 - Google Patents

三维存储器的制造方法 Download PDF

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CN111968985B CN202010870228.1A CN202010870228A CN111968985B CN 111968985 B CN111968985 B CN 111968985B CN 202010870228 A CN202010870228 A CN 202010870228A CN 111968985 B CN111968985 B CN 111968985B
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Abstract

本发明涉及一种三维存储器的制造方法，包括：提供半导体结构，所述半导体结构具有衬底、形成于所述衬底上的堆叠结构，所述堆叠结构包括核心存储区以及台阶区；在所述核心存储区和所述台阶区上方覆盖介质层；在所述台阶区上方的介质层上方覆盖第一光阻层；对所述第一光阻层进行曝光形成超交联结构层；在所述超交联结构层上方覆盖第二光阻层；去除所述核心存储区上方的介质层；以及去除所述台阶区上方的所述第二光阻层和所述超交联结构层。根据该制造方法，可以减少核心区平坦化工艺中的光阻用量，并能有效地保护台阶区和核心存储区的三维结构，避免出现凹陷缺陷。

Description

三维存储器的制造方法
技术领域
本发明涉及集成电路的制造领域，尤其涉及一种三维存储器的制造方法。
背景技术
为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。
随着3D NAND层数的不断增加，三维存储器结构中的氧化物-氮化物(ON)层的数量不断增加，台阶高度也不断增加。在台阶工艺形成后，核心存储阵列区和台阶区之间存在一定的高度差，为了便于后续的工艺，需要消除该高度差，例如引入介质层，以及通过蚀刻和化学机械研磨(CMP,Chemical Mechanical Polishing)使晶片的表面保持平整。然而，在消除高度差的核心区平坦化工艺过程中，核心存储阵列区和台阶区的高度差越大，需要耗费的介质材料以及光阻材料越多，光阻过多会导致显影残留、定位不准以及台阶区ON层损坏等问题。
发明内容
本发明所要解决的技术问题是提供一种减少光阻用量的三维存储器的制造方法。
本发明为解决上述技术问题而采用的技术方案是一种三维存储器的制造方法，包括：提供半导体结构，所述半导体结构具有衬底、形成于所述衬底上的堆叠结构，所述堆叠结构包括核心存储区以及台阶区；在所述核心存储区和所述台阶区上方覆盖介质层；在所述台阶区上方的介质层上方覆盖第一光阻层；对所述第一光阻层进行曝光形成超交联结构层；在所述超交联结构层上方覆盖第二光阻层；去除所述核心存储区上方的介质层；以及去除所述台阶区上方的所述第二光阻层和所述超交联结构层。
在本发明的一实施例中，所述第二光阻层的抗刻蚀性低于所述第一光阻层的抗刻蚀性。
在本发明的一实施例中，在所述核心存储区上方覆盖介质层之前包括：在所述核心存储区上方覆盖阻挡层。
在本发明的一实施例中，在所述核心存储区和所述台阶区上方覆盖介质层的步骤中，所述台阶区上方的介质层的厚度和所述核心存储区上方的介质层的厚度相同。
在本发明的一实施例中，所述第二光阻层完全包覆所述超交联结构层。
在本发明的一实施例中，还包括：采用化学机械研磨工艺处理所述核心存储区和所述台阶区的上表面，使所述核心存储区和所述台阶区的上表面平齐。
在本发明的一实施例中，去除所述台阶区上方的所述第二光阻层和所述超交联结构层的步骤包括：采用灰化工艺，利用包括氧气的反应气体去除所述第二光阻层和所述超交联结构层。
在本发明的一实施例中，所述反应气体中还包括氢气和氮气。
在本发明的一实施例中，所述第一光阻层的材料包括SU-8环氧树脂。
在本发明的一实施例中，所述第一光阻层的官能度大于等于2。
在本发明的一实施例中，所述三维存储器为3D NAND存储器。
本发明通过采用具有高抗刻蚀性的第一光阻层和保护形貌的第二光阻层结合的方法，减少了核心区平坦化工艺中的光阻用量，并能有效地保护台阶区和核心存储区的三维结构，避免出现凹陷缺陷。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A是一种三维存储器的侧视剖视图；
图1B是一种显影残留现象的示意图；
图1C是台阶区与核心存储区交界处的介质层发生凹陷的示意图；
图2是本发明一实施例的三维存储器的制造方法的示例性流程图；
图3A-3F是该实施例的三维存储器的制造方法的过程示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
在本文中所使用的属于“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
在本申请中所使用的术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或其处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有触点、互连线和/或通孔)以及一个或多个电介质层。
本申请中使用了流程图用来说明根据本申请的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
图1A是一种三维存储器的侧视剖视图。参考图1A所示，该三维存储器包括位于中间的核心存储区110和位于两边的两个台阶区120。为了后续工艺的延续性，需要使核心存储区110和台阶区120的上表面平齐。使核心存储区110和台阶区120的上表面平齐的工艺被称为核心区平坦化工艺(CPL,Core area Planarization Layers)。CPL工艺通常包括薄膜沉积、退火、光刻以及研磨等过程。参考图1A所示，在核心存储区110和台阶区120的上表面沉积有一层停止层131，在停止层131上方沉积有介质层132，在介质层132上方形成有一层刻蚀阻挡层134。如图1A所示，核心存储区110和台阶区120上方的介质层132的厚度基本相同，但是由于核心存储区110和台阶区120本来就存在一定的高度差，核心存储区110的上表面显然高出台阶区120的上表面一定的距离。
停止层131可以是单层的介电氧化物，亦可是双层模型，如高K氧化物并氧化硅等。
介质层132包括以正硅酸乙酯(TEOS)为原料，利用HDPCVD、LPCVD或PECVD等工艺制备形成的氧化硅层、氮化硅层和氮氧化硅层中的一种或多种。
参考图1A所示，为了消除核心存储区110的上表面和台阶区120的上表面之间的高度差，在台阶区120上方的介质层120上方覆盖光阻层140。光阻(PR,Photo Resist)是用于光刻过程中的胶状物质，又被称为光刻胶、光致抗蚀剂等。在去除核心存储区110上方的介质层133时，对光阻层140进行图案化处理。图1A所示的光阻层140已经经过图案化处理，因此该光阻层140仅保留了位于台阶区120上方的光阻材料。
随着三维存储器的层数不断增加，核心存储区110和台阶区120之间的高度差越来越大。因此，在CPL工艺中需要用到越来越多的介质层材料和光阻材料。过多的光阻材料会带来显影残留、铺板定位等问题，还会导致台阶区120与核心存储区110交界处的介质层发生凹陷。
图1B是一种显影残留现象的示意图。参考图1B所示，由于光阻材料过多过厚，导致图1B中方形虚线框所示的区域150中残留一些光阻材料，造成显影残留现象，该现象会对后续的光刻步骤造成了影响。图1B中每个方格中的区域都存在显影残留现象。
图1C是台阶区与核心存储区交界处的介质层发生凹陷的示意图。参考图1C所示，经过刻蚀之后，图1A中所示的核心存储区110上方的介质层133已经被去除，同时，光阻层140也被去除，但是在台阶区120处造成了凹陷160，对后续的工艺，例如金属连接工艺，造成影响。
图2是本发明一实施例的三维存储器的制造方法的示例性流程图。图3A-3F是该实施例的三维存储器的制造方法的过程示意图。下面结合图2和图3A-3F对该实施例的制造方法进行说明。参考图2所示，该实施例的制造方法包括以下步骤：
步骤S210：提供半导体结构，该半导体结构具有衬底、形成于衬底上的堆叠结构，该堆叠结构包括核心存储区以及台阶区。
参考图3A所示，该半导体结构具有衬底301、形成于衬底301上的堆叠结构330。假设衬底301的平面沿第一方向D1延伸，则堆叠结构330沿第一方向D1可以划分为核心存储区310和台阶区320。第二方向D2垂直于第一方向D1，堆叠结构330由多个叠层沿着第二方向D2堆叠而成。参考图3A所示，台阶区320除包括靠近核心存储区310的由交错分布的堆叠结构组成的台阶结构321之外，还包括在远离核心存储区310方向所形成与衬底301平齐的平坦区322。
该衬底301可以是硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)等。在一些实施例中，该衬底301还可以为包括其他元素半导体或化合物半导体的衬底，如GaAs、InP或SiC等。还可以是叠层结构，例如Si/SiGe等。还可以包括其他外延结构，例如绝缘体上锗硅(SGOI)等。在一些实施例中，衬底301可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆等。图3A中所示的衬底301可以已经经过了一些必要的处理，例如已形成公共有源区以及已经经过了必要的清洗等。
堆叠结构330可为第一材料层和第二材料层交替层叠的叠层。第一材料层和第二材料层可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。第一材料层和第二材料层具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。堆栈结构的第一材料层和第二材料层的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。第一材料层可为栅极层或伪栅极层，第二材料层为介质层。作为栅极牺牲层的材料可以是例如氮化硅层。作为栅极层的材料可以是导电材料例如金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。作为介质层的材料可以是例如氧化硅、氧化铝、氧化铪、氧化钽等。
在本发明的实施例中，衬底301的材料例如是硅。第一材料层和第二材料层例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底301上交替沉积氮化硅和氧化硅形成堆叠结构。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底301中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性的，例如衬底301还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。
步骤S220：在核心存储区和台阶区上方覆盖介质层。
参考图3A所示，在核心存储区310和台阶区320的上方覆盖了介质层303。该介质层303可以是由以TEOS为原料，利用HDPCVD、LPCVD或PECVD等工艺制备形成的氧化硅层、氮化硅层和氮氧化硅层中的一种或多种。图3A不用于限制介质层303的厚度。
在一些实施例中，台阶区320上方的介质层303的厚度和核心存储区310上方的介质层303的厚度相同。
在一些实施例中，在步骤S220之前，还包括在核心存储区310和台阶区320的上方覆盖阻挡层302。如图3A所示，在核心存储区310和台阶区320的上方均匀覆盖有一层阻挡层302，该阻挡层302在核心存储区310和台阶区320上方的厚度相等。阻挡层302可以是单层的介电氧化物，亦可是双层模型，如高K氧化物并氧化硅等。优选地，阻挡层302为致密性氧化物。介质层303位于该阻挡层302的上方。
在一些实施例中，介质层303的上方还形成有一层刻蚀阻挡层304。
步骤S230：在台阶区上方的介质层上方覆盖第一光阻层。
参考图3A所示，在台阶区320上方的介质层303的上方覆盖第一光阻层340。图3A中所示的第一光阻层340可以是已经图案化处理，因此该第一光阻层340仅覆盖在台阶区320的上方，起到保护其下方的台阶区320不受到后续的刻蚀步骤影响的作用。
图3A不用于限制第一光阻层340的厚度。参考图3A所示，第一光阻层340覆盖在台阶区320的上方，完全覆盖了台阶区320中的台阶结构321和平坦区322，并且沿第一方向D1向核心存储区310处延伸，乃至于覆盖在核心存储区310与台阶区320的交界处。在形成三存储器的过程中，核心存储区310的中央部分用于形成存储阵列，核心存储区310与台阶区320交界的部分可以是不包括存储阵列的虚拟区。第一光阻层340在第一方向D1上的延伸不会覆盖在包括存储阵列的核心存储区310的上方。
覆盖第一光阻层340的方法包括旋涂等。为了获得更好的光刻效果，在进行光阻旋涂之前，可以对其下方的半导体结构进行清洗等预处理。可以采用本领域的常用方法对半导体结构进行预处理。
步骤S240：对第一光阻层进行曝光形成超交联结构层。
参考图3B所示，对第一光阻层340进行曝光处理，该第一光阻层340经过曝光之后形成了超交联结构层341。图3B中的超交联结构层341相比于图3A中的第一光阻层340的整体形状基本相同，但是内部结构发生了变化。图3B中用相互交织的网状结构表示该超交联结构层341的交联结构。
本步骤中的曝光可以采用紫外辐射执行。第一光阻层340经过紫外辐射之后发生交联。
可以理解，为了获得如图3A所示的第一光阻层340的形貌，首先在核心存储区310和台阶区320的上方都旋涂一层第一光阻层340的材料。根据预定的掩模图案对台阶区320上方的第一光阻层340进行曝光，曝光后的该部分光阻材料形成交联的网状聚合物，除第一光阻层340之外的部分经过显影液的显影步骤之后被溶解，从而形成了图3B所示的仅保留台阶区320上方的超交联结构层341的结构。
在一些实施例中，作为第一光阻层340的光阻材料的官能度大于等于2。
在一实施例中，第一光阻层340为SU-8环氧树脂，其官能度为8。SU-8环氧树脂通常并不用于本发明所涉及的三维存储器结构以及CPL工艺中。
在一实施例中，第一光阻层340为SU-50环氧树脂，其官能度为50。
光阻材料的官能度越高，其经过曝光之后所形成的交联结构的交联程度越高，该交联结构越稳定。
步骤S250：在超交联结构层上方覆盖第二光阻层。
参考图3C所示，在超交联结构层341上方覆盖第二光阻层350。该第二光阻层350可以保护半导体结构的形貌。
在一些实施例中，第二光阻层350完全包覆超交联结构层341。参考图3C所示，第二光阻层350不仅覆盖在超交联结构层341的上表面，并且包覆超交联结构层341的侧面。图3C中所示的第二光阻层350可以是已经图案化处理，因此该第二光阻层350仅覆盖在超交联结构层341上方。
第二光阻层350所采用的光阻材料与第一光阻层340的光阻材料不同，例如官能度不同。第二光阻层350所采用的光阻材料的抗刻蚀性低于第一光阻层340的抗刻蚀性。
第二光阻层350的光阻材料可以采用通常用于CPL工艺的光阻材料，例如正胶和负胶，其组成包括树脂、粘合剂、感光剂和溶剂等。
步骤S260：去除核心存储区上方的介质层。
结合图3C和3D所示，以图3C中的第二光阻层350为掩模对介质层303进行刻蚀，从而去除核心存储区310上方的虚线框所表示区域360中的介质层303，同时也去除了核心存储区310上方的区域360中的阻挡层302。
参考图3D所示，区域360中的介质层303和阻挡层302被去除之后，核心存储区310的堆叠结构330的上表面被裸露出来。第二光阻层350经过步骤S260之后其形态发生了一定的变化，其中的一部分被去除，在超交联结构层341上方残留有部分的第二光阻层350。位于第二光阻层350下方的超交联结构层341基本上没有发生变化。
本步骤可以采用前文所述的CPL工艺来执行。由于超交联结构层341具有较好的抗刻蚀性，因此在CPL工艺中可以保护位于其下方的结构不受到刻蚀的影响。
步骤S270：去除所述台阶区上方的第二光阻层和超交联结构层。
参考图3E所示，图3D中的超交联结构层341及其上方残留的第二光阻层350都被去除，使台阶区320的上表面321裸露出来。该上表面321指台阶区320上方的介质层303的上表面。结合图3A所示，该上表面321可以是残留的刻蚀阻挡层304。该上表面321在台阶结构321的上方为斜面，在平坦区322的上方为平面。
步骤S270可以采用灰化工艺来执行。灰化工艺是一种用于去除半导体基片表面上残留光阻材料的工艺。通常是将包括待去除光阻的半导体结构放入反应腔室中，利用反应气体与残留的光阻材料发生反应，从而去除该光阻材料。
在一些实施例中，灰化工艺利用包括氧气的反应气体去除台阶区320上方超交联结构层341和残留的第二光阻层350。
在一些实施例中，该反应气体中还包括氢气和氮气。
在一些实施例中，本发明的三维存储器的制造方法还包括采用化学机械研磨工艺来处理核心存储区310和台阶区320的上表面，使二者的上表面平齐。如图3F所示，经过最后的化学机械研磨工艺，核心存储区310和台阶区320的上表面被磨平。
在一些实施例中，本发明的三维存储器是3D NAND存储器。
根据本发明的三维存储器的制造方法采用具有高抗刻蚀性的第一光阻层和保护形貌的第二光阻层相结合的方法，从总体上减少了光阻的用量，有效地保护了台阶区和核心存储区的交界区域不受到过刻蚀的损坏。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (11)

1.一种三维存储器的制造方法，包括：
提供半导体结构，所述半导体结构具有衬底、形成于所述衬底上的堆叠结构，所述堆叠结构包括核心存储区以及台阶区；
在所述核心存储区和所述台阶区上方覆盖介质层；
在所述台阶区上方的介质层上方覆盖第一光阻层；
对所述第一光阻层进行曝光形成超交联结构层，使所述第一光阻层具有高抗刻蚀性；
在所述超交联结构层上方覆盖第二光阻层；
去除所述核心存储区上方的介质层；以及
去除所述台阶区上方的所述第二光阻层和所述超交联结构层。
2.如权利要求1所述的制造方法，其特征在于，所述第二光阻层的抗刻蚀性低于所述第一光阻层的抗刻蚀性。
3.如权利要求1所述的制造方法，其特征在于，在所述核心存储区上方覆盖介质层之前包括：在所述核心存储区上方覆盖阻挡层。
4.如权利要求1所述的制造方法，其特征在于，在所述核心存储区和所述台阶区上方覆盖介质层的步骤中，所述台阶区上方的介质层的厚度和所述核心存储区上方的介质层的厚度相同。
5.如权利要求1所述的制造方法，其特征在于，所述第二光阻层完全包覆所述超交联结构层。
6.如权利要求1所述的制造方法，其特征在于，还包括：采用化学机械研磨工艺处理所述核心存储区和所述台阶区的上表面，使所述核心存储区和所述台阶区的上表面平齐。
7.如权利要求1所述的制造方法，其特征在于，去除所述台阶区上方的所述第二光阻层和所述超交联结构层的步骤包括：采用灰化工艺，利用包括氧气的反应气体去除所述第二光阻层和所述超交联结构层。
8.如权利要求7所述的制造方法，其特征在于，所述反应气体中还包括氢气和氮气。
9.如权利要求1所述的制造方法，其特征在于，所述第一光阻层的材料包括SU-8环氧树脂。
10.如权利要求1所述的制造方法，其特征在于，所述第一光阻层的官能度大于等于2。
11.如权利要求1所述的制造方法，其特征在于，所述三维存储器为3D NAND存储器。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115692321A (zh) * 2021-07-27 2023-02-03 长鑫存储技术有限公司 一种半导体结构的制备方法、半导体结构和半导体存储器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530785B1 (en) * 2015-07-21 2016-12-27 Sandisk Technologies Llc Three-dimensional memory devices having a single layer channel and methods of making thereof
US10141331B1 (en) * 2017-05-29 2018-11-27 Sandisk Technologies Llc Three-dimensional memory device containing support pillars underneath a retro-stepped dielectric material and method of making thereof
CN109920792A (zh) * 2019-03-18 2019-06-21 长江存储科技有限责任公司 一种3d nand存储器件的制造方法
CN110223983A (zh) * 2019-05-08 2019-09-10 长江存储科技有限责任公司 台阶结构的制作方法
CN111192851A (zh) * 2018-11-14 2020-05-22 芯恩（青岛）集成电路有限公司 互连结构及其制备方法
CN111430366A (zh) * 2019-02-26 2020-07-17 长江存储科技有限责任公司 三维存储器件及其形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070155071A1 (en) * 2005-10-07 2007-07-05 Chan Winston K Method of reducing edge height at the overlap of a layer deposited on a stepped substrate
US7682942B2 (en) * 2007-09-28 2010-03-23 Sandisk 3D Llc Method for reducing pillar structure dimensions of a semiconductor device
US7981592B2 (en) * 2008-04-11 2011-07-19 Sandisk 3D Llc Double patterning method
KR20120075037A (ko) * 2010-12-28 2012-07-06 삼성전자주식회사 반도체 소자의 제조 방법
US20160118391A1 (en) * 2014-10-22 2016-04-28 SanDisk Technologies, Inc. Deuterium anneal of semiconductor channels in a three-dimensional memory structure
US9985046B2 (en) * 2016-06-13 2018-05-29 Sandisk Technologies Llc Method of forming a staircase in a semiconductor device using a linear alignment control feature
CN107482012B (zh) * 2017-08-31 2018-07-27 长江存储科技有限责任公司 三维存储器及其制作方法
KR102585801B1 (ko) * 2018-07-27 2023-10-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 다중 스택 3 차원 메모리 장치 및 이의 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530785B1 (en) * 2015-07-21 2016-12-27 Sandisk Technologies Llc Three-dimensional memory devices having a single layer channel and methods of making thereof
US10141331B1 (en) * 2017-05-29 2018-11-27 Sandisk Technologies Llc Three-dimensional memory device containing support pillars underneath a retro-stepped dielectric material and method of making thereof
CN111192851A (zh) * 2018-11-14 2020-05-22 芯恩（青岛）集成电路有限公司 互连结构及其制备方法
CN111430366A (zh) * 2019-02-26 2020-07-17 长江存储科技有限责任公司 三维存储器件及其形成方法
CN109920792A (zh) * 2019-03-18 2019-06-21 长江存储科技有限责任公司 一种3d nand存储器件的制造方法
CN110223983A (zh) * 2019-05-08 2019-09-10 长江存储科技有限责任公司 台阶结构的制作方法

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