CN110391133B - 图案化方法 - Google Patents

图案化方法 Download PDF

Info

Publication number
CN110391133B
CN110391133B CN201810342025.8A CN201810342025A CN110391133B CN 110391133 B CN110391133 B CN 110391133B CN 201810342025 A CN201810342025 A CN 201810342025A CN 110391133 B CN110391133 B CN 110391133B
Authority
CN
China
Prior art keywords
layer
spacers
hard mask
mask layer
patterning method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810342025.8A
Other languages
English (en)
Other versions
CN110391133A (zh
Inventor
庄于臻
李甫哲
郭明峰
王程钰
朱贤士
陈立强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Original Assignee
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujian Jinhua Integrated Circuit Co Ltd, United Microelectronics Corp filed Critical Fujian Jinhua Integrated Circuit Co Ltd
Priority to CN201810342025.8A priority Critical patent/CN110391133B/zh
Priority to US15/972,223 priority patent/US10475649B2/en
Publication of CN110391133A publication Critical patent/CN110391133A/zh
Application granted granted Critical
Publication of CN110391133B publication Critical patent/CN110391133B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70216—Mask projection systems
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02065—Cleaning during device manufacture during, before or after processing of insulating layers the processing being a planarization of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明公开一种图案化方法，其包括下列步骤，在基底上形成硬掩模层。在硬掩模层上形成多个芯线。在芯线上形成多个掩模图案。各掩模图案形成于多个芯线中的一个上。在硬掩模层上形成多个间隙壁，且各间隙壁形成于多个芯线中的一个的侧壁上以及形成于多个掩模图案中的一个的侧壁上。形成覆盖层覆盖硬掩模层、间隙壁以及掩模图案。进行平坦化制作工艺，用以移除掩模图案上以及间隙壁上的覆盖层并移除掩模图案。覆盖层的一部分于平坦化制作工艺之后保留于多个间隙壁之间。在平坦化制作工艺之后，移除芯线以及覆盖层。

Description

图案化方法
技术领域
本发明涉及一种图案化方法，尤其是涉及一种利用覆盖层来改善图案化效果的图案化方法。
背景技术
集成电路(integrated circuit，IC)是通过形成于基底或不同膜层中的图案化特征(feature)构成的元件装置以及内连线结构所建构。在IC的制作过程中，光刻(photolithography)制作工艺为一不可或缺的技术，其主要是将所设计的图案，例如电路布局图案形成于一个或多个光掩模上，然后再通过曝光(exposure)与显影(development)步骤将光掩模上的图案转移至一膜层上的光致抗蚀剂层内，以将此复杂的布局图案精确地转移至半导体芯片上。
随着半导体产业的微型化发展以及半导体制作技术的进步，现有作为广用技术的曝光技术已逐渐接近其极限。因此，目前业界也开发出双重图案化(double patterning)技术来制作更微型化的半导体元件结构。一般来说，双重图案化技术包括有LELE(Lithe-Etch-Lithe-Etch，曝光-刻蚀-曝光-刻蚀)双重图案化方法、LFLE(Litho-Freeze-Litho-Etch，曝光-凝固-曝光-刻蚀)双重图案化方法及自对准双重图案化(Self-Aligned DoublePatterning，简称SADP)等施作方法。自对准双重图案化方法是经由在预先形成的光刻图形的两侧上形成间隙壁(spacer)，然后去除之前形成的光刻图形，并将间隙壁图形转印到下层材料，从而得到特征尺寸更小的图形。然而，自对准双重图案化仍存在许多制作工艺问题，例如位于间隙壁下方的硬掩模层的蚀刻凹陷负载问题以及间隙壁形状影响等，均易使得转印出的图形失真，而影响到制作工艺良率以及所形成的装置的操作表现。
发明内容
本发明提供了一种图案化方法，利用覆盖层覆盖硬掩模层、间隙壁以及掩模图案，并进行平坦化制作工艺来移除间隙壁上的覆盖层以及移除掩模图案，避免于移除掩模图案的步骤中对硬掩模层产生蚀刻凹陷并对间隙壁的上表面产生平坦化效果。
本发明的一实施例提供一种图案化方法，包括下列步骤。首先，在一基底上形成一硬掩模层。在硬掩模层上形成多个芯线。在芯线上形成多个掩模图案，且各掩模图案形成于多个芯线中的一个上。在硬掩模层上形成多个间隙壁，且各间隙壁形成于多个芯线中的一个的侧壁上以及形成于多个掩模图案中的一个的侧壁上。形成一覆盖层覆盖硬掩模层、间隙壁以及掩模图案。进行一平坦化制作工艺，用以移除掩模图案上以及间隙壁上的覆盖层并移除掩模图案。覆盖层的一部分于平坦化制作工艺之后保留于多个间隙壁之间。在平坦化制作工艺之后，移除芯线以及覆盖层。
附图说明
图1至图8为本发明第一实施例的图案化方法的示意图，其中
图2为图1之后的状况示意图；
图3为图2之后的状况示意图；
图4为图3之后的状况示意图；
图5为图4之后的状况示意图；
图6为图5之后的状况示意图；
图7为图6之后的状况示意图；
图8为图7之后的状况示意图。
图9为本发明第二实施例的图案化方法的示意图。
主要元件符号说明
10 基底
20 硬掩模层
21 第一硬掩模层
22 第二硬掩模层
23 第三硬掩模层
23P 图案化结构
31 芯线
32 掩模图案
40 间隙壁材料层
40S 间隙壁
50 覆盖层
60 图案化掩模层
91 回蚀刻制作工艺
92 平坦化制作工艺
R1 第一区
R2 第二区
Z 厚度方向
具体实施方式
请参阅图1至图8。图1至图8所绘示为本发明第一实施例的图案化方法的示意图。本实施例的图案化方法可包括下列步骤。首先，如图1所示，在一基底10上形成一硬掩模层20。基底10可包括半导体基底或非半导体基底。上述的半导体基底可包括硅基底、外延硅基底、硅锗基底、碳化硅基底、硅覆绝缘(silicon-on-insulator，SOI)基底或其他适合的半导体材料基底，而上述的非半导体基底可包括玻璃基底、陶瓷基底、塑胶基底或其他适合的非半导体材料基底。硬掩模层20可包括单层或多层材料层所形成的结构，例如硬掩模层20可包括于一厚度方向Z上依序堆叠的一第一硬掩模层21、一第二硬掩模层22以及一第三硬掩模层23，但并不以此为限。第一硬掩模层21、第二硬掩模层22以及第三硬掩模层23可分别为不同的导电材料或/及绝缘材料所形成，例如氧化硅、氮化硅、氮氧化硅、非晶硅或多晶硅等。在一些实施例中，硬掩模层20本身可即为图案化方法的蚀刻目标层，或者可利用被图案化的硬掩模层20当作蚀刻掩模来蚀刻基底10或/及基底10上形成的其他材料层(未绘示)。
然后，在硬掩模层20上形成多个芯线(mandrel)31，并于芯线31上形成多个掩模图案32，且各掩模图案32形成于多个芯线31中的一个上。在一些实施例中，芯线31与掩模图案32可由同一光刻蚀刻制作工艺所形成，故芯线31与掩模图案32于厚度方向Z上的投影图案可大体上相同且彼此重叠，但并不以此为限。此外，芯线31的材料可包括介电材料例如有机介电层(organic dielectric layer，ODL)或其他适合的材料，而掩模图案32可包括抗反射材料例如含硅掩模抗反射层(silicon-containing hard mask bottom anti-reflectingcoating，SHB)或/及介电抗反射层(dielectric anti-reflective coating，DARC)或其他适合的材料。此外，在一些实施例中，基底10上可定义有一第一区R1以及与第一区R1相邻的一第二区R2，且硬掩模层20、芯线31以及掩模图案32可形成于第一区R1以及第二区R2上。举例来说，当本发明的图案化方法应用于半导体存储装置的制作方法中时，第一区R1可包括一存储单元区，而第二区R2可包括一周围电路区，但并不以此为限。
接着，如图2与图3所示，在硬掩模层20上形成多个间隙壁40S。各间隙壁40S形成于多个芯线31中的一个的侧壁上以及形成于多个掩模图案32中的一个的侧壁上，故间隙壁40S也形成于第一区R1与第二区R2上。形成间隙壁40S的步骤可包括但并不限于下列步骤。首先，如图2所示，在硬掩模层20、芯线31以及掩模图案32上共形地(conformally)形成一间隙壁材料层40，而各芯线31以及各掩模图案32被间隙壁材料层40覆盖。然后，如图2至图3所示，对间隙壁材料层40进行一回蚀刻制作工艺91，用以形成间隙壁40S。为了于各芯线31以及各掩模图案32的侧壁上形成间隙壁40S，回蚀刻制作工艺91较佳为各向异性蚀刻制作工艺，且间隙壁材料层40较佳未填满各芯线31以及各掩模图案32之间的空隙，但并不以此为限。在本发明的其他实施例中，也可视需要以不同于上述的方法来形成间隙壁40S。
此外，在一些实施例中，在硬掩模层20的厚度方向Z上与各掩模图案32重叠的间隙壁材料层40可被回蚀刻制作工艺91移除，而硬掩模层20的一部分可被回蚀刻制作工艺91暴露出，且硬掩模层20较佳未被回蚀刻制作工艺91蚀刻。换句话说，间隙壁材料层40与第三硬掩模层23于回蚀刻制作工艺91中可具有较高的蚀刻选择比，由此避免于回蚀刻制作工艺91中对第三硬掩模层23进行蚀刻而于第三硬掩模层23中形成蚀刻凹陷。举例来说，当第三硬掩模层23为氮化物例如氮化硅时，间隙壁材料层40可为氧化物例如以原子层沉积(atomiclayer deposition，ALD)制作工艺所形成的氧化硅层，由此搭配适合的回蚀刻制作工艺91而达到所需的蚀刻选择比，但并不以此为限。
然后，如图4所示，形成一覆盖层50覆盖硬掩模层20、间隙壁40S、掩模图案32以及芯线31，故覆盖层50也形成于第一区R1与第二区R2上。覆盖层50的材料可包括光致抗蚀剂材料、有机介电材料或其他适合的具有平坦化效果的材料。在一些实施例中，覆盖层50的材料可与芯线31的材料相同，由此可于后续的步骤中一并被移除，但并不以此为限。此外，上述的被形成间隙壁40S的回蚀刻制作工艺所暴露出的硬掩模层20可被覆盖层50覆盖，而间隙壁40S之间的空隙可被覆盖层50填满，故覆盖层50的上表面可于硬掩模层20的厚度方向Z上高于间隙壁40S的上表面以及掩模图案32的上表面，但本发明并不以此为限。在本发明的其他实施例中，覆盖层50也可形成于硬掩模层20上且未填满间隙壁40S之间的空隙，故覆盖层50的上表面也可于硬掩模层20的厚度方向Z上低于间隙壁40S的上表面以及掩模图案32的上表面。
之后，如图4至图5所示，进行一平坦化制作工艺92，用以移除掩模图案32上以及间隙壁40S上的覆盖层50并移除掩模图案32。覆盖层50的一部分于平坦化制作工艺92之后保留于间隙壁40S之间。在一些实施例中，在平坦化制作工艺92之前，覆盖层50的上表面可高于间隙壁40S的上表面以及掩模图案32的上表面，而于平坦化制作工艺92之后，覆盖层50的上表面、间隙壁40S的上表面以及芯线31的上表面可共平面(coplanar)，但并不以此为限。平坦化制作工艺92可包括一回蚀刻制作工艺、一化学机械研磨(chemical mechanicalpolishing，CMP)制作工艺或其他适合的平坦化制作工艺。
在一些实施例中，各间隙壁40S的一上部可被平坦化制作工艺92的回蚀刻制作工艺移除，且此回蚀刻制作工艺对覆盖层50的蚀刻率可大体上等于此回蚀刻制作工艺对间隙壁40S的蚀刻率以及此回蚀刻制作工艺对芯线31的蚀刻率，由此达到有效控制间隙壁40S的形状与高度的效果。例如此回蚀刻制作工艺对覆盖层50的蚀刻率可以宽容度为±10％的状况下大体上等于此回蚀刻制作工艺对间隙壁40S的蚀刻率以及此回蚀刻制作工艺对芯线31的蚀刻率，但并不以此为限。在一些实施例中，各间隙壁40S的上部于平坦化制作工艺92之前可具有一牛角形状，而经过平坦化制作工艺92之后，各间隙壁40S的剖面形状可接近矩形，由此可避免间隙壁40S的形状对于后续进行的图形转移效果产生不良影响。此外，由于掩模图案32可被平坦化制作工艺92完全移除，且上述的被形成间隙壁40S的回蚀刻制作工艺所暴露出的硬掩模层20于平坦化制作工艺92中仍被覆盖层50所覆盖，故可避免于移除掩模图案32的步骤中对硬掩模层20产生蚀刻凹陷，进而可降低对于后续蚀刻步骤的不良影响。
然后，如图5与图6所示，在平坦化制作工艺92之后，移除芯线31以及覆盖层50，而于硬掩模层20上留下互相分离排列的间隙壁40S。在一些实施例中，覆盖层50的材料较佳可与芯线31的材料相同，故可于平坦化制作工艺92之后一并移除覆盖层50与芯线31，由此达到简化制作工艺步骤的效果，但并不以此为限。
之后，如图5至图8所示，在移除芯线31以及覆盖层50之后，将至少一部分的间隙壁40S的图案转移至硬掩模层20。在一些实施例中，可以至少一部分的间隙壁40S为蚀刻掩模而对硬掩模层20进行一蚀刻制作工艺，由此将间隙壁40S的图案转移至硬掩模层20，例如第三掩模层23可被蚀刻而形成多个图案化结构23P，但并不以此为限。此外，当仅需要将第一区R1上的间隙壁40S的图案转移至硬掩模层20时，可形成一图案化掩模层60覆盖第二区R2上的间隙壁40S，而图案化掩模层60于将第一区R1的间隙壁40S的图案转移至硬掩模层20的步骤中覆盖第二区R2上的间隙壁40S，由此可避免将第二区R2上的间隙壁40S的图案转移至硬掩模层20。此外，图案化掩模层60可于图案化结构23P形成之后被移除。
在一些实施例中，图案化结构23P可当作蚀刻掩模来对基底10进行蚀刻而于基底10中形成浅沟槽隔离(shallow trench isolation，STI)所需的沟槽，而当第一区R1与第二区R2的基底10中所需形成的沟槽形状大小不同时，可通过上述的图案化掩模层60避免将第二区R2上的间隙壁40S的图案转移至硬掩模层20，并再利用另外的图案化制作工艺于第二区R2上的硬掩模层20中形成所需的图案化结构(未绘示)，但并不以此为限。
在一些实施例中，图案化掩模层60可包括图案化光致抗蚀剂或其他适合的掩模材料，且图案化掩模层60可形成于移除芯线31与覆盖层50的步骤之后，但并不以此为限。此外，值得说明的是，由于硬掩模层20于平坦化制作工艺92中被芯线31、间隙壁40S以及覆盖层50所覆盖而未产生蚀刻凹陷，故在移除芯线31与覆盖层50之后，位于各间隙壁40S之间的硬掩模层20的上表面的高度一致性可获得改善，进而可对于将间隙壁40S的图案转移至硬掩模层20的效果有所帮助，例如可改善图案化结构23P的图形失真或/及节距分布不均等问题。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图5、图9与图8。图9所绘示为本发明第二实施例的图案化方法的示意图。图9可被视为绘示了图5之后的状况示意图，而图8可被视为绘示了图9之后的状况示意图。如图5、图9以及图8所示，与上述第一实施例不同的地方在于，本实施例的图案化掩模层60可形成于平坦化制作工艺92之后以及移除芯线31与覆盖层50之前。因此，在本实施例中，图案化掩模层60可覆盖第二区R2上的芯线31、间隙壁40S以及覆盖层50，而图案化掩模层60以及第二区R2上的芯线31、间隙壁40S以及覆盖层50可于第一区R1上的图案化结构23P形成之后被移除，但并不以此为限。
综上所述，在本发明的图案化方法中，可利用覆盖层覆盖硬掩模层、间隙壁以及掩模图案，并进行平坦化制作工艺来移除间隙壁上的覆盖层以及移除掩模图案。通过覆盖层于平坦化制作工艺中覆盖硬掩模层，可避免于移除掩模图案的过程中在硬掩模层中产生蚀刻凹陷，进而可改善将间隙壁的图案转移至硬掩模层的效果。此外，平坦化制作工艺也可用以对间隙壁的上部产生平坦化效果，由此避免间隙壁的形状对于图案转移可能产生的不良影响。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (13)

1.一种图案化方法，其特征在于，包括：
在一基底上形成一硬掩模层；
在该硬掩模层上形成多个芯线；
在该多个芯线上形成多个掩模图案，其中各该掩模图案形成于该多个芯线中的一个上；
在该硬掩模层上形成多个间隙壁，其中各该间隙壁形成于该多个芯线中的一个的侧壁上以及形成于该多个掩模图案中的一个的侧壁上；
形成一覆盖层覆盖该硬掩模层、该多个间隙壁以及该多个掩模图案，其中该覆盖层的材料与该多个芯线的材料相同；
进行一平坦化制作工艺，用以移除该多个掩模图案上以及该多个间隙壁上的覆盖层并移除该多个掩模图案，其中该覆盖层的一部分于该平坦化制作工艺之后保留于该多个间隙壁之间；以及
在该平坦化制作工艺之后，移除该多个芯线以及该覆盖层。
2.如权利要求1所述的图案化方法，其中形成该多个间隙壁的步骤包括：
在该硬掩模层、该多个芯线以及该多个掩模图案上共形地形成一间隙壁材料层，其中该多个芯线以及该多个掩模图案被该间隙壁材料层覆盖；以及
对该间隙壁材料层进行一回蚀刻制作工艺，用以形成该多个间隙壁。
3.如权利要求2所述的图案化方法，其中该硬掩模层的一部分被该回蚀刻制作工艺暴露出，且该硬掩模层未被该回蚀刻制作工艺蚀刻。
4.如权利要求2所述的图案化方法，其中于该硬掩模层的厚度方向上与该多个掩模图案重叠的该间隙壁材料层被该回蚀刻制作工艺移除。
5.如权利要求1所述的图案化方法，其中于该平坦化制作工艺之前，该覆盖层的上表面高于该多个间隙壁的上表面以及该多个掩模图案的上表面。
6.如权利要求5所述的图案化方法，其中该覆盖层的该上表面、该多个间隙壁的该上表面以及该多个芯线的上表面于该平坦化制作工艺之后共平面。
7.如权利要求1所述的图案化方法，其中该平坦化制作工艺包括一回蚀刻制作工艺。
8.如权利要求7所述的图案化方法，其中各该间隙壁的一上部被该回蚀刻制作工艺移除，且该回蚀刻制作工艺对该覆盖层的蚀刻率大体上等于该回蚀刻制作工艺对该多个间隙壁的蚀刻率。
9.如权利要求1所述的图案化方法，还包括：
在移除该多个芯线以及该覆盖层之后，将至少一部分的该多个间隙壁的图案转移至该硬掩模层。
10.如权利要求9所述的图案化方法，其中该基底上定义有一第一区以及与该第一区相邻的一第二区，且该多个芯线、该多个间隙壁以及该覆盖层形成于该第一区以及该第二区上。
11.如权利要求10所述的图案化方法，还包括：
形成一图案化掩模层覆盖该第二区上的该多个间隙壁，其中该图案化掩模层于将至少一部分的该多个间隙壁的该图案转移至该硬掩模层的步骤中覆盖该第二区上的该多个间隙壁。
12.如权利要求11所述的图案化方法，其中该图案化掩模层形成于移除该多个芯线与该覆盖层之后。
13.如权利要求11所述的图案化方法，其中该图案化掩模层形成于该平坦化制作工艺之后以及移除该多个芯线与该覆盖层之前。
CN201810342025.8A 2018-04-17 2018-04-17 图案化方法 Active CN110391133B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201810342025.8A CN110391133B (zh) 2018-04-17 2018-04-17 图案化方法
US15/972,223 US10475649B2 (en) 2018-04-17 2018-05-06 Patterning method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810342025.8A CN110391133B (zh) 2018-04-17 2018-04-17 图案化方法

Publications (2)

Publication Number Publication Date
CN110391133A CN110391133A (zh) 2019-10-29
CN110391133B true CN110391133B (zh) 2021-07-20

Family

ID=68162085

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810342025.8A Active CN110391133B (zh) 2018-04-17 2018-04-17 图案化方法

Country Status (2)

Country Link
US (1) US10475649B2 (zh)
CN (1) CN110391133B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110707044B (zh) * 2018-09-27 2022-03-29 联华电子股份有限公司 形成半导体装置布局的方法
CN110828466B (zh) * 2019-11-11 2022-03-29 上海华力微电子有限公司 字线制作方法
EP3998627A4 (en) * 2020-09-17 2022-10-19 Changxin Memory Technologies, Inc. MANUFACTURING PROCESSES FOR SEMICONDUCTOR STRUCTURE AND SEMICONDUCTOR STRUCTURE

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070099431A1 (en) * 2005-11-01 2007-05-03 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
CN101730864A (zh) * 2007-07-10 2010-06-09 先进微装置公司 间隔件微影蚀刻
US20150243519A1 (en) * 2014-02-23 2015-08-27 Tokyo Electron Limited Method for Patterning a Substrate for Planarization

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6638441B2 (en) 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
KR100714305B1 (ko) 2005-12-26 2007-05-02 삼성전자주식회사 자기정렬 이중패턴의 형성방법
KR100829606B1 (ko) 2006-09-07 2008-05-14 삼성전자주식회사 미세 패턴의 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070099431A1 (en) * 2005-11-01 2007-05-03 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
CN101730864A (zh) * 2007-07-10 2010-06-09 先进微装置公司 间隔件微影蚀刻
US20150243519A1 (en) * 2014-02-23 2015-08-27 Tokyo Electron Limited Method for Patterning a Substrate for Planarization

Also Published As

Publication number Publication date
CN110391133A (zh) 2019-10-29
US20190318929A1 (en) 2019-10-17
US10475649B2 (en) 2019-11-12

Similar Documents

Publication Publication Date Title
TWI391988B (zh) 利用間距減縮製造裝置之方法及相關結構
JP5545524B2 (ja) 効率的なピッチマルチプリケーションプロセス
US8343875B2 (en) Methods of forming an integrated circuit with self-aligned trench formation
US7563712B2 (en) Method of forming micro pattern in semiconductor device
US8951918B2 (en) Method for fabricating patterned structure of semiconductor device
JP2011502353A (ja) Ｎｖｍ回路をロジック回路と集積する方法
CN112151608B (zh) 半导体结构及其形成方法
CN110391133B (zh) 图案化方法
JP4757909B2 (ja) フラッシュメモリ装置のポリシリコン−１を規定する方法
US7666800B2 (en) Feature patterning methods
US10262903B2 (en) Boundary spacer structure and integration
KR100924611B1 (ko) 반도체 소자의 미세 패턴 형성방법
US9236240B2 (en) Wafer edge protection
JP3645142B2 (ja) 半導体ウエハの処理方法ならびに半導体装置の製造方法
TW201939583A (zh) 接觸結構
CN114373713A (zh) 半导体结构及其形成方法
CN114388430A (zh) 半导体结构的形成方法以及掩膜版
CN113345857B (zh) 半导体元件及其制备方法
CN117790319B (zh) 一种半导体器件的形成方法
US10943819B2 (en) Semiconductor structure having a plurality of capped protrusions
CN113948461B (zh) 半导体结构的形成方法
CN113948462B (zh) 半导体结构及其形成方法
TWI714423B (zh) 半導體結構及其製造方法
TWI793329B (zh) 連接至深溝渠隔離結構的接觸結構
CN112885714B (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant