CN110233152B - 一种形成三维存储器的方法及三维存储器 - Google Patents

Abstract

本发明提供一种形成三维存储器的方法，包括：提供半导体结构，所述半导体结构包括衬底、位于衬底上的堆叠结构，所述堆叠结构包括沟道区和隔离区，所述隔离区将多个所述沟道区隔离开；在所述堆叠结构的沟道区上形成牺牲层，以及在所述牺牲层和隔离区上形成硬掩模；在所述硬掩模上形成图案化的光刻胶层；以所述图案化的光刻胶层为掩模，刻蚀所述硬掩模至所述牺牲层的表面；以经刻蚀的所述硬掩模为掩模，刻蚀所述堆叠结构的所述沟道区形成贯穿所述堆叠结构至所述衬底的沟道孔。

Description

一种形成三维存储器的方法及三维存储器

技术领域

本发明主要涉及三维存储器制造领域，尤其涉及一种形成三维存储器的方法及三维存储器。

背景技术

随着三维存储器技术的不断发展，三维存储器中的堆叠结构的层数不断增长，从64层到96层、128层、甚至更多层。随着层数的增加，三维存储器中的沟道孔的深宽比(Aspect Ratio,AR)也随之增加。高深宽比导致位于不同位置的沟道孔的刻蚀负载效应(loading effect)相差甚远。通常，会导致处于三维存储器边缘处的外沟道孔刻蚀不足，导致外沟道孔底部的关键尺寸(Critical Dimension,CD)缩小，难以露出基底，从而使沟道电流无法导通。有的解决方案是扩大外沟道孔顶部的关键尺寸，这样可以在一定程度上增大外沟道孔底部的关键尺寸，但是会导致外沟道孔的整体关键尺寸大于处于三维存储器中间部位的内沟道孔的关键尺寸。这样，一方面会影响后续向沟道孔之间的字线开口填充金属层的工艺，另一方面还会影响三维存储器的电学性能。

发明内容

本发明要解决的技术问题是提供一种三维存储器及其形成方法，可以使处于沟道区外围的外沟道孔具有和内沟道孔相同的结构，改善后续金属层填充工艺。

为解决上述技术问题，本发明提供了一种形成三维存储器的方法，包括：提供半导体结构，所述半导体结构包括衬底、位于衬底上的堆叠结构，所述堆叠结构包括沟道区和隔离区，所述隔离区将多个所述沟道区隔离开；在所述堆叠结构的沟道区上形成牺牲层，以及在所述牺牲层和隔离区上形成硬掩模；在所述硬掩模上形成图案化的光刻胶层；以所述图案化的光刻胶层为掩模，刻蚀所述硬掩模至所述牺牲层的表面；以经刻蚀的所述硬掩模为掩模，刻蚀所述堆叠结构的所述沟道区形成贯穿所述堆叠结构至所述衬底的沟道孔。

在本发明的一实施例中，在所述堆叠结构的沟道区上形成牺牲层的步骤包括：在所述堆叠结构的表面形成牺牲层以及刻蚀阻挡层；图案化所述刻蚀阻挡层，使得所述隔离区的牺牲层暴露出来；以及以所述刻蚀阻挡层为掩模，刻蚀所述牺牲层至所述堆叠结构的表面，以及去除所述刻蚀阻挡层。

在本发明的一实施例中，在所述牺牲层和隔离区上形成硬掩模之后还包括：平坦化所述硬掩模。

在本发明的一实施例中，刻蚀形成的所述沟道孔的一部分位于所述衬底中。

在本发明的一实施例中，还包括：去除剩余的所述硬掩模和所述牺牲层；以及填充所述沟道孔，形成垂直沟道结构。

在本发明的一实施例中，所述多个沟道孔包括外沟道孔和内沟道孔，所述外沟道孔位于所述沟道区的外围，且与所述隔离区相邻，其中所述外沟道孔与所述内沟道孔具有相同的刻蚀深度和关键尺寸。

本发明提提供一种三维存储器，包括：衬底；位于所述衬底上的堆叠结构，包括沟道区和隔离区，所述隔离区将多个所述沟道区隔离开；位于所述沟道区且贯穿所述堆叠结构的多个沟道孔，所述多个沟道孔包括外沟道孔和内沟道孔，所述外沟道孔位于所述沟道区的外围，且与所述隔离区相邻，其中所述外沟道孔与所述内沟道孔具有相同的刻蚀深度和关键尺寸；垂直沟道结构，形成于所述沟道孔中。

在本发明的一实施例中，所述沟道孔的一部分位于所述衬底中。

在本发明的一实施例中，所述隔离区中包括栅线隙以及形成于所述栅线隙中的阵列共源极。

在本发明的一实施例中，所述垂直沟道结构包括沿所述沟道孔侧壁向内依次设置的阻挡层、电荷存储层、隧穿层以及沟道层。

与现有技术相比，本发明将堆叠结构分为沟道区和隔离区，在沟道区上形成牺牲层和硬掩模，并在隔离区形成虚拟沟道孔，以使沟道区内的外沟道孔和内沟道孔具有相同的刻蚀速率，从而改善了外沟道孔的结构，使外沟道孔具有和内沟道孔一样的刻蚀深度和关键尺寸；由于改善了外沟道孔的结构，使得后续的金属填充工艺得以改善，并进一步地提高了三维存储器的电学性能。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1A是一种三维存储器件顶部的部分TEM照片示意图；

图1B是图1A所示的三维存储器件底部的部分TEM照片示意图；

图1C是图1A和1B中所示的三维存储器件的部分结构示意图；

图1D是图1C中的三维存储器件沿AA线的剖视结构示意图；

图2是本发明一实施例的形成三维存储器的方法的示例性流程图；

图3是本发明一实施例的形成三维存储器的方法的过程示意图；

图4A-4C是本发明一实施例的形成三维存储器的方法中的步骤220的过程示意图；

图5是本发明一实施例的形成三维存储器的方法中的步骤230的过程示意图；

图6是本发明一实施例的形成三维存储器的方法中的步骤240的过程示意图；

图7A和图7B是本发明一实施例的形成三维存储器的方法中的步骤250的过程示意图；

图8A和图8B是本发明一实施例的三维存储器的结构示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。

图1A是一种三维存储器件顶部的部分TEM照片示意图。透射电子显微镜(TEM,Transmission electron microscope)可以用于观察三位存储器件的超微结构。参考图1A所示，该TEM照片的观察角度为俯视，该照片中的多个整齐排列的圆形开口为三维存储器中的沟道孔的顶部开口。该三维存储器件可以包括存储阵列区和外围区域。沟道孔通常位于存储阵列区中，用于形成具有数据存储功能的存储单元。图1A所示为该三维存储器的部分示图，并不包括三维存储器的完整结构。

参考图1A所示，为了便于说明该三维存储器件的结构定义了第一方向X和第二方向Y。其中，对于形成有多个沟道孔的区域来说，该区域沿第一方向X的实际长度大于图1A所示的长度，图1A所示为截取了该沟道孔区域沿X方向的一段；该区域沿第二方向Y的长度等于图1A所示的长度。将该区域沿第二方向Y分为两部分，分别是顶部中心区域110和顶部边缘区域120。对于处于顶部边缘区域120中的沟道孔来说，其靠近边缘的方向与其他的结构相邻，该其他结构可以是三维存储器中的其他结构，也可以没有任何结构，是物理意义上的边缘；其靠近中心的方向与位于顶部中心区域110中的其他沟道孔相邻。如图1A所示，位于顶部中心区域110和顶部边缘区域120的沟道孔的顶部几乎没有区别，都是具有相似直径的圆形。

图1B是图1A所示的三维存储器件底部的部分TEM照片示意图。参考图1B所示，将图1A中的沟道孔区域的底部也分为两部分，分别是底部中心区域111和底部边缘区域121。结合图1A所示，底部中心区域111中的沟道孔对应于顶部中心区域110中的沟道孔，底部边缘区域121中的沟道孔对应于顶部边缘区域120中的沟道孔。参考图1B所示，位于底部边缘区域121中的沟道孔的底部开口尺寸明显小于位于底部中心区域111中的沟道孔的底部开口尺寸。并且无论是底部中心区域111和底部边缘区域121，各个沟道孔底部开口的形状并不一致，与顶部开口的圆形相比都发生了形变。这是由沟道孔的刻蚀工艺所造成的，特别是对于具有高深宽比的沟道孔来说，这种形变更加明显。

图1C是图1A和1B中所示的三维存储器件的部分结构示意图。参考图1C所示，三维存储器件的该部分结构中包括多个沟道孔。与图1A类似地，将包括沟道孔的区域分为两部分，分别是中心区域112和边缘区域122。对于位于边缘区域122的沟道孔来说，其靠近边缘的方向与三维存储器件的其他结构相邻，如图1C中所示的相邻区域130。该相邻区域130可以是位于其他结构与沟道区域之间的堆叠结构的一部分、具有狭缝结构的沟槽、具有填充物的沟槽等。

如图1C所示，为了说明该三维存储器件中的沟道孔所存在的问题，对图1C沿AA线进行剖视，得到图1D所示的剖面结构示意图。结合图1C和图1D所示，沟道孔141、142、143处于中心区域112，沟道孔151和沟道孔152分别处于中心区域112两端的边缘区域122。参考图1D所示，在该三维存储器件中，沟道孔形成于由氧化硅层和氮化硅层交错堆叠而成的堆叠结构160中。可以理解的是，在三维存储器件中，堆叠结构160通常形成于一衬底(图未示)上。

为了形成沟道孔，在堆叠结构160的顶部形成硬掩模层161。在形成沟道孔的中，还包括在该硬掩模层161上形成光刻胶层(图未示)，该光刻胶层上形成有与沟道孔对应的图案。对沟道孔进行刻蚀的过程可以包括：以光刻胶层为掩模，刻蚀硬掩模层161；去除光刻胶层；以图形化的硬掩模层161为掩模，刻蚀堆叠结构160，在堆叠结构中形成可以露出衬底的沟道孔。

在以图形化的硬掩模层161为掩模刻蚀堆叠结构160的过程中，该刻蚀工艺对处于边缘区域122的沟道孔151、152靠近中心区域112一侧的硬掩模层161的刻蚀损耗程度大于对沟道孔151、152靠近边缘区域122一侧的硬掩模层161的刻蚀损耗程度。如图1D所示，这样就造成了硬掩模层161在沟道孔151、152靠近边缘区域122的一侧具有较大的厚度，而在沟道孔151、152靠近中心区域112的一侧具有较小的厚度。沟道孔151、152靠近中心区域112一侧的硬掩模层161厚度与位于中心区域112中的沟道孔141、142、143两侧的硬掩模层161厚度基本一致。相应地，由于刻蚀工艺对处于中心区域112和边缘区域122的堆叠结构160的刻蚀负载效应不同，导致对边缘区域122的沟道孔的刻蚀速率小于对中心区域112的沟道孔的刻蚀速率，进而导致沟道孔151、152的刻蚀深度和尺寸都小于沟道孔141、142、143的刻蚀深度和尺寸。换句话来说，处于边缘区域122的沟道孔会出现刻蚀不足的问题。在一些情况下，沟道孔151、152可能无法露出衬底，从而导致沟道电流无法导通，进而降低所形成存储器的电学性能。

在形成存储器的后续步骤中，还包括在相邻的沟道孔之间的堆叠结构内形成字线开口，并向字线开口内填充金属，例如钨。在进行金属填充的工艺中，通常是向沟道孔的字线开口内填充金属，再利用金属自身的流动，使金属填充到所有的字线开口中。当所形成的沟道孔如图1D所示时，尤其是当沟道孔较深宽比较大时，边缘区域122的沟道孔周围的字线开口与中心区域112的沟道孔周围的字线开口不能完全连通，使金属填充的工艺难度加大。

可以理解的是，图1A-1D所示仅为示意，并不表示存储器的实际结构，并不用于限制存储器中沟道孔的数量、尺寸和排列方式。图1C和1D中以处于边缘区域122的沟道孔151、152和处于中心区域112的沟道孔141、142、143为示例来说明本申请所要解决的技术问题，并不用于限制沟道孔的数量、尺寸和排列方式。

图2是本发明一实施例的形成三维存储器的方法的示例性流程图。图3至图7B是本发明一实施例的形成三维存储器的方法的过程示意图。下面结合图2、图3至图7B来说明本实施例的形成三维存储器的方法。

步骤210，提供半导体结构。

此半导体结构是将被用于后续制程以最终形成三维存储器件的至少一部分。半导体结构可包括阵列区(array)，阵列区可包括核心区(core)和字线连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。字线连接区典型为阶梯(stairstep，SS)结构。但可以理解，这并非本发明的限制。字线连接区完全可以采用其他结构，例如平坦结构。

图3是本发明一实施例的形成三维存储器的方法的过程示意图。参考图3所示，在步骤210中所提供的半导体结构包括衬底301、位于衬底301上的堆叠结构310。该堆叠结构310包括沟道区R1和隔离区R2，隔离区R2将多个沟道区R1隔离开。如图3所示，一个沟道区R1的两边分别具有一个隔离区R2。也就是说，沟道区R1处于两个隔离区R2之间。

图3所示不用于限制本发明中的沟道区R1和隔离区R2的具体位置、宽度以及数量。在一些实施例中，在形成三维存储器的过程中可以形成多个沟道区和多个隔离区。图3所示的沟道区R1两边的两个隔离区R2基本上是以沟道区R1的中心维对称的，两个隔离区R2的宽度也基本上相等。在一些实施例中，沟道区R1两边的隔离区R2可以是不对称分布的，也可以具有不同的宽度。

该衬底301可以是硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)等。在一些实施例中，该衬底301还可以为包括其他元素半导体或化合物半导体的衬底，如GaAs、InP或SiC等。还可以是叠层结构，例如Si/SiGe等。还可以包括其他外延结构，例如绝缘体上锗硅(SGOI)等。在一些实施例中，衬底301可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆等。图3中所示的衬底301可以已经经过了一些必要的处理，例如已形成公共有源区以及已经经过了必要的清洗等。

在本申请中所使用的术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或其处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底301可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有触点、互连线和/或通孔)以及一个或多个电介质层。

堆叠结构310可为第一材料层311和第二材料层312交替层叠的叠层。第一材料层311和第二材料层312可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。第一材料层311和第二材料层312具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。堆栈结构的第一材料层311和第二材料层312的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。第一材料层311可为栅极层或伪栅极层，第二材料层312为介质层。作为栅极牺牲层的材料可以是例如氮化硅层。作为栅极层的材料可以是导电材料例如金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。作为介质层的材料可以是例如氧化硅、氧化铝、氧化铪、氧化钽等。

参考图3所示，在堆叠结构310中最靠近衬底301的一层是作为介质层的第二材料层312，位于堆叠结构310顶部的也是介质层。

参考图3所示，堆叠结构310中交替层叠的第一材料层311和第二材料层312的厚度基本上是一样的，将该厚度记为D。存在几处例外，例如，如图3所示，在堆叠结构310中最靠近衬底301的第一材料层311的厚度大于D；堆叠结构310最顶部第二材料层312的厚度大于D；堆叠结构310靠近顶部的第一材料层311及其下方的第二材料层312的厚度大于D。这些层厚的设置和三位存储器的形成过程相关。图3不用于限制堆叠结构310中各层的具体厚度及其厚度分布情况。在其他的实施例中，堆叠结构310中的各层可以具有其他的厚度及分布。

步骤220，在堆叠结构的沟道区上形成牺牲层，以及在牺牲层和隔离区上形成硬掩模。

在本步骤中，在堆叠结构310的沟道区R1上形成牺牲层。可以利用掩模在沟道区R1的区域，利用一种或多种薄膜沉积工艺来形成该牺牲层，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其组合。该牺牲层的材料可以例如是氮化硅。

在一些实施例中，步骤220在堆叠结构的沟道区上形成牺牲层的步骤还可以包括以下一些子步骤：

步骤221，在堆叠结构的表面形成牺牲层以及刻蚀阻挡层。

图4A-4C是本发明一实施例的形成三维存储器的方法中的步骤220的过程示意图。参考图4A所示，在这些实施例中，在堆叠结构310的顶部所形成的牺牲层410完全覆盖了堆叠结构310的顶部区域。也就是说，该牺牲层410即覆盖在沟道区R1上，也覆盖在隔离区R2上。在该牺牲层410的上方形成了刻蚀阻挡层420。在本实施例中，该刻蚀阻挡层420也完全覆盖在牺牲层410的上方。

步骤222，图案化刻蚀阻挡层，使得隔离区的牺牲层暴露出来。

图4A所示为已经经过图案化的刻蚀阻挡层420，该刻蚀阻挡层420仅覆盖在沟道区R1上，并将位于沟道区R1两端的隔离区R2的牺牲层410暴露出来。

步骤223，以刻蚀阻挡层为掩模，刻蚀牺牲层至堆叠结构的表面，以及去除刻蚀阻挡层。

在本步骤中，由于刻蚀阻挡层420暴露出了隔离区R2，可以以该刻蚀阻挡层420为掩模，对位于其下方的牺牲层410进行刻蚀，直到堆叠结构310的上表面，使位于隔离区R2的牺牲层410被刻蚀掉。在完成对牺牲层410的刻蚀之后，去除刻蚀阻挡层420。图4B所示即为执行完步骤223之后的堆叠结构310及其上露出隔离区R2的牺牲层410。

参考图4C所示，在形成了如图4B所示的牺牲层410之后，步骤220还包括在牺牲层410和隔离区R2上形成硬掩模430。

在一些实施例中，在牺牲层410和隔离区R2上形成硬掩模430之后，还包括对该硬掩模430进行平坦化处理的过程。平坦化工艺可以采用例如凹陷蚀刻或化学机械平坦化。

步骤230，在硬掩模上形成图案化的光刻胶层。

图5是本发明一实施例的形成三维存储器的方法中的步骤230的过程示意图。参考图5所示，在硬掩模430上形成了图案化的光刻胶层510。可以理解的是，该图案化的光刻胶层510中的图案对应于所要形成的沟道孔的位置、开口形状和开口大小等。

步骤240，以图案化的光刻胶层为掩模，刻蚀硬掩模至牺牲层的表面。

图6是本发明一实施例的形成三维存储器的方法中的步骤240的过程示意图。参考图6所示，以图案化的光刻胶层510为掩模，对硬掩模430进行刻蚀，该刻蚀深度直到牺牲层410的表面。可以理解的是，由于掩模图案对应于所要形成的沟道孔，因此在硬掩模430中也形成了相应的孔状结构610。

参考图6所示，在本步骤中，由于刻蚀的深度是到牺牲层410的表面，对于沟道区R1和隔离区R2来说，刻蚀的对象都是硬掩模430，因此处于沟道区R1和隔离区R2的孔状结构610的深度、大小都是一致的。

步骤250，以经刻蚀的硬掩模为掩模，刻蚀堆叠结构的沟道区形成贯穿堆叠结构至衬底的沟道孔。

图7A和图7B是本发明一实施例的形成三维存储器的方法中的步骤250的过程示意图。参考图7A所示，使用该经刻蚀的硬掩模430作为掩模，通过一个或多个湿法刻蚀和/或干法刻蚀工艺(例如DRIE)刻蚀穿过部分堆叠结构310，以在由光刻胶层510和硬掩模430限定的图案中形成沟道孔710，并且该沟道孔710贯穿该堆叠结构310直至衬底。

在一些实施例中，可以经过步骤250中的刻蚀工艺使沟道孔710的一部分位于衬底中。

在另一些实施例中，在步骤250中仅将沟道孔710刻蚀至衬底301，之后再使用单独的刻蚀过程来刻蚀衬底301的一部分，使沟道孔710的一部分位于衬底301中。

参考图7A所示，位于隔离区R2的堆叠结构310的上表面完全由硬掩模430覆盖，不包括牺牲层410。位于隔离区R2的硬掩模430的厚度大于位于沟道区R1的硬掩模430的厚度。在步骤250中，以经刻蚀的硬掩模430作为掩模对堆叠结构310进行刻蚀时，由于堆叠结构310的上方结构(硬掩模430和/或牺牲层410)在沟道区R1和隔离区R2所存在的区别，造成刻蚀结果的不同。即在沟道区R1形成了贯穿堆叠结构310直至衬底301的沟道孔710，在隔离区R2形成了位于硬掩模430内的虚拟沟道孔711。参考图7A所示，该虚拟沟道孔711仅存在于硬掩模430内，并未到达堆叠结构430的上表面。在一些实施例中，虚拟沟道孔711可以到达堆叠结构430的上表面，虚拟沟道孔711的一部分可以位于堆叠结构430最上面一层介质层中。

根据本发明的三维存储器的形成方法，沟道区R1内的沟道孔710都具有相同的深度，克服了如图1A-1D所示的位于沟道区R1边缘区域的沟道孔的深度小于位于中心区域的沟道孔的深度的问题，可以改善后续的金属层填充工艺，进一步地改善所要形成的三维存储器的电学性能。

参考图7B所示，在一些实施例中，在本发明的形成三维存储器的方法中，还包括去除剩余的硬掩模430和牺牲层410。该去除过程可以通过化学机械磨平(CMP)、研磨、湿法刻蚀和/或干法刻蚀等方法来执行。并且，还包括填充沟道孔710，在沟道孔710中形成垂直于衬底301的垂直沟道结构(图未示)。

垂直沟道结构可以包括沟道层和存储器层。整体来看，沿沟道孔710的径向从外向内依次设置的是存储器层和沟道层。存储器层可以包括沿沟道孔的径向从外向内依次设置的阻挡层、电荷捕获层和隧穿层。沟道层内还可设有填充层。填充层可以起到支撑物的作用。填充层的材料可以是氧化硅。填充层可以是实心的，在不影响器件可靠性的前提下也可以是中空的。垂直沟道结构的形成可以采用一个或多个薄膜沉积工艺来实现，例如ALD、CVD、PVD等或其任意组合。

可以理解的是，图7A和7B中所示的沟道孔710仅为示例，并不用于限制沟道孔的位置和数量。

在此使用了流程图用来说明根据本发明的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

图8A和图8B是本发明一实施例的三维存储器的结构示意图。参考图8A所示，该三维存储器包括衬底801、位于衬底801上的堆叠结构810、位于堆叠结构810的沟道区R1中且贯穿堆叠结构810的多个沟道孔820以及形成于沟道孔820中的垂直沟道结构(图未示)。该三维存储器可以根据本发明前文所述的形成三维存储器的方法来形成，因此，前文关于形成三维存储器的方法的说明书内容都可以用来说明这里的三维存储器。

如图8A所示，该衬底801可以是硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)等。在一些实施例中，该衬底301还可以为包括其他元素半导体或化合物半导体的衬底，如GaAs、InP或SiC等。还可以是叠层结构，例如Si/SiGe等。还可以包括其他外延结构，例如绝缘体上锗硅(SGOI)等。在一些实施例中，衬底301可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆等。图3中所示的衬底301可以已经经过了一些必要的处理，例如已形成公共有源区以及已经经过了必要的清洗等。

堆叠结构810可为第一材料层811和第二材料层812交替层叠的叠层。第一材料层811和第二材料层812可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。第一材料层811和第二材料层812具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。堆栈结构的第一材料层811和第二材料层812的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。第一材料层811可为栅极层或伪栅极层，第二材料层812为介质层。作为栅极牺牲层的材料可以是例如氮化硅层。作为栅极层的材料可以是导电材料例如金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。作为介质层的材料可以是例如氧化硅、氧化铝、氧化铪、氧化钽等。

参考图8A所示，在堆叠结构810中最靠近衬底801的一层是作为介质层的第二材料层812，位于堆叠结构810顶部的也是介质层。

参考图8A所示，堆叠结构810中交替层叠的第一材料层811和第二材料层812的厚度基本上是一样的，将该厚度记为D。存在几处例外，例如，如图8A所示，在堆叠结构810中最靠近衬底801的第一材料层811的厚度大于D；堆叠结构810最顶部第二材料层812的厚度大于D；堆叠结构810靠近顶部的第一材料层811及其下方的第二材料层812的厚度大于D。这些层厚的设置和三位存储器的形成过程相关。图8A不用于限制堆叠结构810中各层的具体厚度及其厚度分布情况。在其他的实施例中，堆叠结构810中的各层可以具有其他的厚度及分布。

参考图8A所示，堆叠结构810包括沟道区R1和隔离区R2，隔离区R2将多个沟道区R1隔离开。如图8A所示，一个沟道区R1的两边分别具有一个隔离区R2。也就是说，沟道区R1处于两个隔离区R2之间。

图8A所示不用于限制本发明中的沟道区R1和隔离区R2的具体位置、宽度以及数量。三维存储器的可以包括多个沟道区和多个隔离区。图8A所示的沟道区R1两边的两个隔离区R2基本上是以沟道区R1的中心维对称的，两个隔离区R2的宽度也基本上相等。在一些实施例中，沟道区R1两边的隔离区R2可以是不对称分布的，也可以具有不同的宽度。

参考图8A所示，多个沟道孔820贯穿堆叠结构810，直到衬底801。在图8A所示的实施例中，沟道孔820的一部分位于衬底801中。多个沟道孔820都位于沟道区R1中，并且具有相同或类似的刻蚀深度和关键尺寸。

图8B是本发明一实施例的三维存储器的俯视结构示意图。参考图8B所示，该三维存储器包括沟道区R1和隔离区R2。其中，用圆形表示各个沟道孔820的顶部开口。可以理解的是，图8B仅用于示意，其中的沟道孔820与图8A中所示的沟道孔820不存在一一对应的关系。

参图8B所示，沟道区R1中包括外围区域830。该外围区域830表示沟道区R1与隔离区R2向邻接的区域。将位于外围区域830中的沟道孔称为外沟道孔821，将位于非外围区域中，也就是不与隔离区R2邻接的区域中的沟道孔称为内沟道孔822。通常，三维存储器中位于外围区域830中的沟道孔会产生如前文所述的问题。然而，在本发明的三维存储器中，结合图8A和图8B所示，外沟道孔821和内沟道孔822具有相同的刻蚀深度和关键尺寸(Critical Dimension，CD)。

图8B中还示出了在隔离区R2中的多个虚拟沟道孔823。该虚拟沟道孔823实际存在于三维存储器的形成过程中。如图8A所示，本发明的三维存储器中并不包括该虚拟沟道孔823。结合本发明的形成三维存储器的方法部分的说明可知，根据本发明的形成三维存储器的方法，使位于外围区域830中的外沟道孔821可以具有与内沟道孔822相同的刻蚀深度和关键尺寸，便于后续制程中的金属层填充工艺，并且改善了三维存储器的电学性能。

在本发明的三维存储器中，在沟道孔820中还具有垂直于衬底801的垂直沟道结构(图未示)。该垂直沟道结构可以包括沟道层和存储器层。整体来看，沿沟道孔820的径向从外向内依次设置的是存储器层和沟道层。存储器层可以包括沿沟道孔的径向从外向内依次设置的阻挡层、电荷捕获层和隧穿层。沟道层内还可设有填充层。填充层可以起到支撑物的作用。填充层的材料可以是氧化硅。填充层可以是实心的，在不影响器件可靠性的前提下也可以是中空的。垂直沟道结构的形成可以采用一个或多个薄膜沉积工艺来实现，例如ALD、CVD、PVD等或其任意组合。

在本发明的实施例中，阻挡层和隧穿层的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷捕获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。阻挡层、电荷捕获层、隧穿层可以形成例如具有氮氧化硅-氮化硅-氧化硅(SiON/SiN/SiO)的多层结构；沟道层的示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，在一些实施例中，阻挡层的材料可以包括高K(介电常数)材料；沟道层的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。

在一些实施例中，隔离区R2中包括栅线隙(Gate Line Slit，GLS)以及形成于该栅线隙中的阵列共源极。栅线隙可以将三维存储器的半导体结构中的核心区划分为多个块存储区和/或指存储区。

在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。三维存储器件的其他细节，例如字线连接区、周边互连等，形成三维存储器件的过程中的一些步骤，例如平坦化处理等，并非本发明的重点，在此不再展开描述。本领域技术人员可以根据需要在本发明的三维存储器件及其形成方法中增加或减少其中的部件和步骤。

本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (6)

1.一种形成三维存储器的方法，包括：

提供半导体结构，所述半导体结构包括衬底、位于衬底上的堆叠结构，所述堆叠结构包括沟道区和隔离区，所述隔离区将多个所述沟道区隔离开；

在所述堆叠结构的沟道区上形成牺牲层，以及在所述牺牲层和隔离区上形成硬掩模；

在所述硬掩模上形成图案化的光刻胶层；

以所述图案化的光刻胶层为掩模，刻蚀所述硬掩模至所述牺牲层的表面；

以经刻蚀的所述硬掩模为掩模，刻蚀所述堆叠结构的所述沟道区形成贯穿所述堆叠结构至所述衬底的沟道孔。

2.如权利要求1所述的形成三维存储器的方法，其特征在于，在所述堆叠结构的沟道区上形成牺牲层的步骤包括：

在所述堆叠结构的表面形成牺牲层以及刻蚀阻挡层；

图案化所述刻蚀阻挡层，使得所述隔离区的牺牲层暴露出来；以及

以所述刻蚀阻挡层为掩模，刻蚀所述牺牲层至所述堆叠结构的表面，以及去除所述刻蚀阻挡层。

3.如权利要求1所述的形成三维存储器的方法，其特征在于，在所述牺牲层和隔离区上形成硬掩模之后还包括：平坦化所述硬掩模。

4.如权利要求1所述的形成三维存储器的方法，其特征在于，刻蚀形成的所述沟道孔的一部分位于所述衬底中。

5.如权利要求1所述的形成三维存储器的方法，其特征在于，还包括：

去除剩余的所述硬掩模和所述牺牲层；以及

填充所述沟道孔，形成垂直沟道结构。

6.如权利要求1所述的形成三维存储器的方法，其特征在于，所述沟道孔包括外沟道孔和内沟道孔，所述外沟道孔位于所述沟道区的外围，且与所述隔离区相邻，其中所述外沟道孔与所述内沟道孔具有相同的刻蚀深度和关键尺寸。

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