KR20180076298A - 대체 게이트를 갖는 수직 채널형 3차원 비휘발성 반도체 메모리 디바이스의 제조방법 - Google Patents

대체 게이트를 갖는 수직 채널형 3차원 비휘발성 반도체 메모리 디바이스의 제조방법 Download PDF

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KR20180076298A
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control gate
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얀 반 하우트
피터 블롬
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아이엠이씨 브이제트더블유
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Abstract

메모리 디바이스의 제조 방법으로서, 상기 방법은 기판(100) 상에 제어 게이트층(200) 및 유전층(210)이 교대로 배치된 스택을 제공하는 단계; 스택을 통해 하나 이상의 메모리 홀(50, 51)을 포함하는 메모리 블록을 형성하는 단계로서, 하나 이상의 메모리 셀(500, 501)을 형성하기 위해 상기 하나 이상의 메모리 홀(50, 51)은 측벽 상에 프로그래밍 가능한 물질(120), 채널 물질(150), 및 유전 물질(220)의 스택을 포함하는 단계; 메모리 블록(300)의 경계의 적어도 일부를 형성하는 하나 이상의 트렌치(60)를 형성하기 위해 스택의 일부를 제거하는 단계; 제어 게이트층(200)에 리세스(70)를 형성하기 위해 하나 이상의 트렌치(60)의 측벽에 노출된 제어 게이트층(200)을 부분적으로 제거하는 단계; 및 전기전도성 플러그(700)를 형성하기 위해 상기 리세스(70)을 전기전도성 물질(700)로 충진하는 단계를 포함한다. 상응하는 디바이스가 또한 제공된다.

Description

대체 게이트를 갖는 수직 채널형 3차원 비휘발성 반도체 메모리 디바이스의 제조방법{METHODS OF FABRICATING A VERTICAL CHANNEL-TYPE THREE-DIMENSIONAL NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING A REPLACEMENT GATE}
본 발명은 일반적으로 반도체 장치의 분야, 구체적으로 3차원 비휘발성 반도체 메모리 디바이스, 예를 들면, 수직 NAND 스트링 및 이러한 장치의 제조 방법에 관한 것이다. 특히 본 발명은 대체 게이트를 갖는 수직 채널형 3차원 반도체 디바이스에 관한 것이다.
최근, 경우에 따라 Bit Cost Scalable (BiCS) 구조라고 하는 수직 채널 3차원(3D) 적층 메모리 구조를 사용하는 초고밀도 저장 디바이스가 제안되었다. 예를 들면, 3D NAND 적층 메모리 디바이스는 전도층 및 유전층이 교대로 배치된 스택으로 형성될 수 있다.
그러나, 3D NAND 적층된 메모리 디바이스는 기본적인 상충관계를 갖는데, 밀도를 최대화하기 위해, 디바이스는 가능한 한 소정의 워드 플레인에 메모리 셀의 많은 게이트가 공유되어야 한다. 디바이스는 폴리층 및 유전체층이 교대로 배치된 스택을 사용할 수 있고, 이는 소위 POPO 접근방법으로 P는 폴리를 나타내고 O는 SiO2를 나타낸다. 이러한 접근 방법의 주요 단점 중 하나는, 교대로 배치된 폴리 층에 의해서 형성된 워드 라인의 저항이 너무 높은 것이다. 또한, 디바이스는 폴리 게이트 전극 대신에 금속 게이트 전극을 사용할 수 있다. 이는, 소위 MOMO 접근 방법으로서(M은 금속을 나타내고 O는 SiO2를 나타낸다), 대체로 스택 내에서 나타나는 응력 때문에 불가능하다.
또 다른 접근 방법은, 더미 게이트층, 예를 들면, 실리콘 니트라이드의 층이 교대로 배치된 스택을 형성하기 위해 사용되는 대체 게이트 공정을 적용하는 것이다. 이후 이러한 더미 게이트층은 목적의 게이트 전극 물질로 대체된다. 이러한 소위 NONO 접근방법은(N은 니트라이드를 나타내고, O는 SiO2를 나타낸다), 워드 플레인의 폭을 수개, 예를 들면, 4개의 셀 스트링으로 제한한다. 이러한 대체 게이트 공정은 제거된 대체 게이트층의 캐비티의 충진 능력을 제한한다. 이러한 제한된 충진 능력에 의해, 목적의 게이트 전극 물질을 제공하는 슬릿이 수개의 로우마다 필요로 되기 때문에, 메모리 밀도를 감소시킨다. 또한, 이러한 슬릿은 대면적을 형성하는 기판까지 내려야 한다. 미국 특허공개 제2015/0079742호(도 6)은 대체 게이트를 갖는 이러한 수직 채널형 3차원 반도체 디바이스를 개시한다.
워드 라인의 저항-캐패시터 시정수(time constant)가 감소하지만, 여전히 높은 메모리 밀도를 갖는, 신규한 및 개선된 3차원 비휘발성 메모리 디바이스, 및 그 제조 방법이 요구된다.
본 발명의 실시형태의 목적은 3차원 비휘발성 메모리 디바이스 및 그 제조 방법을 제공하는 것이다.
상기 목적은 본 발명에 따른 방법 및 디바이스에 의해 달성된다.
제1 형태에서, 본 발명은 메모리 디바이스의 제조 방법을 제공한다. 상기 방법은,
- 기판 상에 제어 게이트층 및 유전층이 교대로 배치된 스택을 제공하는 단계;
- 스택을 통해 하나 이상의 메모리 홀을 포함하는 메모리 블록을 형성하는 단계로서, 상기 하나 이상의 메모리 홀은 그 측벽 상에 프로그래밍 가능한 물질, 채널 물질, 및 유전 물질의 스택을 포함하여 하나 이상의 메모리 셀을 형성하는 단계;
- 메모리 블록의 경계의 적어도 일부를 형성하는 하나 이상의 트렌치를 형성하기 위해 스택의 일부를 제거하는 단계;
- 제어 게이트층에 리세스를 형성하기 위해 하나 이상의 트렌치의 측벽에 노출된 제어 게이트층을 부분적으로 제거하는 단계;
- 전기전도성 플러그, 예를 들면, 금속 플러그를 형성하기 위해 상기 리세스를 전기전도성 물질, 예를 들면, 금속으로 충진하는 단계;를 포함한다.
본 발명의 실시형태의 이점은, 스택이 워드 라인/플레인의 RC 부하를 줄이면서 가능한 한 가장 높은 밀도로 유지될 수 있다.
본 발명의 실시형태의 이점은, 대체 게이트, 특히 예를 들면, 부분적으로 금속성 게이트를 사용하여 빠른 접근이 가능한 고밀도 스택을 제공한다.
어레이의 많은 점에 슬릿을 필요로 하는, 개별적으로 모든 셀에서 대체 게이트(예를 들면, 금속 게이트)를 제공하는 것 대신에, 단지 활성 메모리 디바이스의 에지(예를 들면, 큰 메모리 블록의 에지)에서만 게이트 대체 공정이 행해진다.
본 발명의 실시형태의 이점은, 소정의 적용(SCM, NAND, 등) 영역 및 성능 사이에서 최선의 상충관계를 얻기 위해서 하나의 메모리 블록에서 공유되는 워드 라인의 수를 선택할 수 있다.
본 발명의 실시형태의 이점은, 높은 열 버짓(thermal budget)(예를 들면, 650℃)을 필요로 하는 제어 게이트 전극으로서의 실리사이드화된 폴리실리콘(예를 들면, 상부 표면과 하부 표면 상에 금속 실리사이드를 갖는 폴리실리콘 게이트 전극)을 사용하는 대안이 제공된다.
본 발명의 실시형태에서, 리세스를 충진하는 단계는, 하나 이상의 트렌치 및 리세스를 전기전도성 물질로 충진하는 단계, 및 리세스 내의 전기전도성 물질을 유지하면서 트렌치 내의 전기전도성 물질을 제거하는 단계를 포함할 수 있다.
본 발명의 실시형태에서, 메모리 블록을 형성하는 단계는, 기판의 주요면에 실질적으로 수직인 측벽을 갖는 스택을 통해 하나 이상의 메모리 홀을 형성하는 단계를 포함한다. 또 다른 실시형태에서, 메모리 블록을 형성하는 단계는, 스택을 통해 하나 이상의 V형 메모리 홀을 형성하는 단계를 포함한다.
본 발명의 실시형태에서, 상기 방법은 하나 이상의 트렌치를 형성하기 위해 스택의 일부를 제거하는 단계를 포함하고, 상기 하나 이상의 트렌치는 메모리 블록의 경계를 형성한다.
본 발명의 실시형태 따른 방법에서, 제어 게이트층을 부분적으로 제거하는 단계는, 선택적인 에칭(selective etch)을 통해 제어 게이트층을 언더-에칭하는 단계를 포함한다.
본 발명의 실시형태에 따른 방법에서, 리세스를 전기전도성 물질로 충진하는 단계는, 리세스를, 제어 게이트층의 물질과 상이한 전기전도성 물질로 충진하는 단계를 포함한다. 본 발명의 실시형태에서, 리세스를 전기전도성 물질로 충진하는 단계는, 리세스를 텅스텐, 텅스텐 니트라이드, 탄탈, 탄탈 니트라이드, 티타늄 및 티타늄 니트라이드의 하나 이상으로 충진할 수 있다. 본 발명의 특정한 실시형태에서, 제어 게이트층은 반도체층이고, 상기 전도성 물질은 금속이다.
제2 실시형태에서, 본 발명은 수직 채널형 3차원 반도체 메모리 디바이스를 제공하고, 이는
- 하나 이상의 메모리 셀을 형성하는 복수의 물질로 충진된, 전극 게이트층 및 유전층이 교대로 배치된 스택 내에 제공되는 하나 이상의 메모리 홀을 포함하는 메모리 블록;
- 메모리 블록의 경계의 일부를 형성하는 하나 이상의 트렌치를 포함하고,
제어 게이트층은 하나 이상의 트렌치의 측벽에 리세스를 갖고, 전기전도성 물질로 충진된다. 전기전도성 물질은 제어 게이트층의 물질과 상이하다. 본 발명의 특정한 실시형태에서, 제어 게이트층은 반도체층이고, 전도성 물질은 금속이다.
본 발명의 실시형태에 따른 메모리 디바이스에서, 하나 이상의 메모리 홀은 기판의 주요면에 실질적으로 수직인 방향에서 볼 때, 예를 들면, 위에서 볼 때, 원형 단면을 갖는 기둥 형상을 가질 수 있다. 또 다른 실시형태에서, 하나 이상의 메모리 홀은 V형 트렌치일 수 있다. 본 발명의 실시형태의 이점은, 3D 메모리 내의 V형 트렌치가 훨씬 더 완화된 방법(relaxed way)(피치식(pitch way))으로 상호 연결될 수 있다. 이는, 또한 둘레를 감소시킨다.
본 발명의 실시형태에 따른 메모리 디바이스에서, 트렌치는 메모리 블록(300)의 경계를 형성할 수 있다.
본 발명의 특정한 및 바람직한 형태는, 수반한 독립한 및 종속항에서 제시된다. 종속항으로부터의 특징은, 독립항의 특징 및 단지 청구항에 명시적으로 제공된 것 외에 필요에 따라 그 외의 종속항의 특징과 조합될 수 있다.
본 발명의 이들 및 그 외의 형태는 이하 기재된 실시형태를 참조하여 명백하게 설명될 것이다.
도 1a-1f은 본 발명의 실시형태에 따른 3차원 메모리 디바이스의 제조 방법의 단계를 도시하는 개략 측단면도이다.
도 2는 본 발명의 실시형태에 따른 디바이스의 개략 단면도이다.
도 3은 수직 채널의 측벽이 기울어지도록 메모리 스트링을 도시하는 개략 단면도(하부) 및 상면도(상부)이다.
도 4는 다수의 셀 스트링을 갖는 메모리 블록을 포함하는 메모리 디바이스의 상면도를 도시하고, 각각의 셀 스트링은 V형 수직 채널을 갖고, 메모리 블록의 주변에 부분 금속 게이트가 구비된다.
도 5는 다수 셀 스트링을 갖는 메모리 블록을 포함하는 메모리 디바이스의 상면도를 도시하고, 각각의 셀 스트링은 플러그 수직 채널을 갖고, 메모리 블록 주변에 부분 금속 게이트가 구비된다.
도면은 단지 개략적이고 비제한적이다. 도면에서, 요소의 일부 크기는 과장되어 있고 설명 목적으로 정확한 스케일로 도시되는 것은 아니다.
청구항의 임의의 참조 부호는 그 범위를 한정하는 것으로 해석되지 않아야 한다.
상이한 도면에서, 동일한 참조 부호는 동일하거나 유사한 요소를 의미한다.
본 발명은 특정한 실시예 및 특정 도면을 참조하여 설명하지만, 본 발명은 이들로 제한되지 않고 단지 청구범위에 의해서만 제한된다. 기재된 도면은 단지 개략적인 것으로 제한적이지 않다. 도면에서, 일부 요소의 크기가 과장될 수 있고 예시의 목적인 것으로 정확한 스케일로 도시되는 것은 아니다. 치수 및 상대치수는 본 발명의 수행에서 실제의 감소에 대응하지 않는다.
또한, 상세한 설명 및 청구범위에서 제1, 제2, 등은 유사한 요소 사이의 구분을 위해서 사용되며, 반드시 시간적, 공간적, 등급적, 또는 임의의 다른 방식으로 순서를 설명하는 것은 아니다. 이와 같이 사용된 용어들은 적합한 환경하에서 상호 교환가능하고, 본원에 기재된 본 발명의 실시형태는 본원에 기재된 또는 설명된 것과 다른 순서로 작동할 수도 있다.
또한, 상세한 설명 및 청구범위에서 상부, 하부 등은 설명 목적으로 사용되지만, 반드시 상대적인 위치를 설명하는 것은 아니다. 이와 같이 사용된 용어는 적합한 환경하에서 상호 교환가능하고, 본원에 기재된 발명의 실시형태는 본원에 기재된 또는 설명된 것과 다른 방향으로 작동 가능하다.
청구범위에서 사용되는 "포함하는"은 이하에 열거된 수단으로 제한되는 것으로 해석되지 않아야 하고; 그 외의 요소 또는 단계를 배제하지 않는다. 상기 용어는 참조로 기재된 특징, 정수, 단계, 또는 성분의 존재를 명기하는 것과 같이 해석되지만, 그 외의 하나 이상의 특징, 정수, 단계, 또는 성분, 또는 그룹의 존재 또는 첨가를 제외하는 것은 아니다. 따라서, "수단 A 및 B를 포함하는 디바이스"의 범위는 성분 A 및 B만으로 구성된 디바이스로 제한되는 것은 아니다. 본 발명에 대해, 디바이스의 관련된 유일한 성분이 A 및 B인 것을 의미한다.
본 명세서에 기재된 "하나의 실시형태" 또는 "일 실시형태"는 실시형태에 대해서 기재된 특정한 특징, 구조 또는 특성이 본 발명의 하나 이상의 실시형태에 포함되어 있는 것을 의미한다. 따라서, 본 명세서의 다양한 부분에서 "하나의 실시형태" 또는 "일 실시형태"가 반드시 동일한 실시형태를 의미하는 것은 아니지만, 동일한 실시형태일 수 있다. 또한, 특정한 특징, 구조, 또는 특성은, 본 개시 내용으로부터 당업자에게 명백한 임의의 적당한 방법으로, 하나 이상의 실시형태에서 조합될 수 있다.
마찬가지로, 본 발명의 예시의 실시형태의 설명에서, 본 발명의 다양한 특징은 하나 이상의 다양한 본 발명의 형태의 이해를 돕고, 본 개시 내용을 효율적으로 기재하기 위해서, 단일의 실시형태, 그 도면 또는 상세한 설명에서 함께 그룹화하는 경우가 있다. 그러나, 본 개시 내용의 이러한 방법은, 청구된 발명이 각각의 청구항에서 열거한 특징보다 많은 특징이 필요하다는 것을 반영하는 것으로 해석되지 않는다. 오히려, 다음 청구범위에서 반영된 것으로서, 본 발명의 형태는 상기 개시된 단일 실시형태의 모든 특징보다 적게 존재한다. 따라서, 상세한 설명 다음의 청구범위가 상세한 설명에 포함되며, 각각의 청구항은 본 발명의 별개의 실시형태로서 기재되어 있다.
또한, 본원에 기재된 일부 실시형태는 일부 특징을 포함하고, 그 외의 실시형태에 포함된 그 외의 특징이 포함되지 않지만, 상이한 실시형태의 특징들의 조합은 본 발명의 범위 내에 있으며, 당업자에 의해 이해된 상이한 실시형태를 형성한다. 예를 들면, 다음의 청구범위에서, 임의의 청구된 실시형태는 임의의 조합으로 사용될 수 있다.
본원에 제공된 설명에서, 수많은 특정한 세부 사항이 기재된다. 그러나, 본 발명의 실시형태는 이러한 특정한 세부 사항 없이 실시될 수 있는 것을 알 수 있다. 다른 예에서, 공지된 방법, 구조 및 기술은 상세한 설명의 이해가 불명확하게 되지 않도록 상세하게 기재되지 않았다.
본원에 사용된 바와 같이, "제어 게이트" 및 "워드 라인"은 동일한 전기전도성 엔티티(electrically conductive entity)를 의미한다. 제어 게이트는 NAND 셀의 어레이에서 하나의 NAND 셀에 인접해서 위치하고 이를 제어하는 워드 라인의 일부로 고려될 수 있다. 워드 라인은 어레이 내에서 복수의 NAND 셀을 제어한다. 따라서, 워드 라인은 제어 게이트를 연결하는 전기전도성 엔티티의 일부인 것으로 고려될 수 있다. 그러나, 워드 라인 및 그 제어 게이트 부분은 (이들로 제한되지 않지만) 하나의 및 동일한 단계 중에서 형성될 수 있고, 하기 기재된 하나 이상의 전기전도성 층을 포함할 수 있다.
수직 채널형 반도체 메모리 디바이스, 예를 들면, Bit Cost Scalable (BiCS) NAND 메모리 및 U형 (즉, "파이프형") BiCS (p-BiCS)은, 초고밀도 저장 디바이스로서 개발되었다. 그러나, 이들 BiCS 및 p-BiCS 3D NAND 구조는, 비교적 높은 제어 게이트/워드 라인의 저항 및 캐패시턴스를 갖는다. 이들 저항 및 캐패시턴스는 셀 효율을 감소시키고 메모리 디바이스의 전력 소비를 증가시킨다.
본 발명의 실시형태는, 고유의 제어 게이트층 물질의 일부를 상이한 전도성 물질로 대체하고, 예를 들면, 폴리 게이트 전극을 금속 게이트 전극으로 대체함으로써 이들 단점을 해결하기 위한 방법 및 디바이스를 제공한다. 이러한 대체는, 활성 메모리 영역의 블록 주위에 슬릿 트렌치(slit trench)를 제공하여 행해짐으로써, 블록은 많은 셀 스트링(cell string)을 포함한다. 이들의 슬릿 트렌치는 슬릿 트렌치의 측벽에 노출된 제어 게이트층, 예를 들면, 폴리실리콘층의 일부를 제거할 수 있다. 이러한 제거는 언더컷 공정(undercut process)을 통해 행해질 수 있다. 이후, 어레이는 슬릿 트렌치를 전도성 물질, 예를 들면, 금속으로 종래의 CVD 공정에 의해서 충진하여 마감되고, 이는 제어 게이트층의 제거된 부분을 대체하고 슬릿 트렌치를 충진한다. 본 발명의 부분 게이트 대체 방법의 이점은, 제어 게이트 전극의 형성을 위해 적은 물질이 제거되고 요구되는 것이다. 본 발명의 실시형태는 임의의 수직 메모리 컨셉, 예를 들면, 본 발명의 실시형태에 따라 3D V형 셀과 함께 또는 셀로서 플러그를 갖는 3D 플로팅 게이트 구조에 사용될 수 있는 신규한 상호연결 스킴을 제공한다. 더 구체적으로, 본 발명의 실시형태는 치밀한 게이트 수준 상호연결 기술로서 사용될 수 있다.
도 1a-1f는 본 발명의 실시형태에 따라 부분적으로 대체된 제어 게이트 전극을 갖는 수직 채널형 3차원 반도체 디바이스의 제조 방법의 개략 단면도이다. 실시형태에서, 주요면을 갖는 기판(100)은, 기판(100)의 주요면 상에 형성된 제1 물질층(200) 및 제2 물질층(210)이 교대로 배치된 스택을 갖는 것이 제공된다. 이들 도면에서 교대로 배치된 4개의 층이 제공되지만, 더 많은 층이 제공될 수 있기 때문에 이것이 본 발명을 제한하는 것으로 고려되지 않아야 한다. 바람직한 실시형태에서, 스택의 최종 상부층, 즉 기판(100)으로부터 가장 멀리 있는 층은 제1 물질층(200)이다.
기판(100)은 사용되거나 디바이스를 형성할 수 있는 임의의 하부 물질 또는 물질들을 포함할 수 있다. 본 발명의 실시형태에서, 기판은, 반도체 기판, 예를 들면, 미세결정질 반도체 물질(예를 들면, 미세결정질 실리콘, IV-IV 화합물, 예를 들면, 실리콘 게르마늄 또는 실리콘-게르마늄-카본, III-V 화합물, II-VI 화합물)의 기판, 이러한 기판 상의 에피택셜층을 포함할 수 있다. 또 다른 실시형태에서, 기판은 임의의 그 외의 반도체 또는 비-반도체 물질, 예를 들면, 실리콘 옥사이드, 유리, 플라스틱, 금속 또는 세라믹 기판을 포함하거나 이것으로 제조될 수 있다. "기판"은 관심의 층 또는 부분, 특히 메모리 디바이스의 하부를 이루는 층의 요소를 정의하기 위해 사용된다. 기판(100)은 그 위에 제조된 집적 회로, 예를 들면, 기판(100) 상에 형성될 메모리 디바이스의 드라이버 회로(driver circuit)를 포함할 수 있다.
층(200 및 210)은, CVD, PECVD, MBE 등과 같은 임의의 적합한 증착 방법에 의해 기판(100) 상에 교대로 증착될 수 있다. 바람직하게, 제1 물질층(200)은, 제어 게이트로서 사용하기에 적합하고 제어 게이트층으로 지칭된다. 적합한 물질은, 이들로 제한되지 않지만, IV 족 반도체, 예를 들면, 실리콘(예를 들면, 폴리실리콘), 실리콘 게르마늄, 실리콘 카바이드 등을 포함한다. 반도체는 p형 또는 n형 도핑될 수 있고 1017 cm-3 내지 1021 cm-3의 도핑 농도를 가질 수 있다. 제1 물질층(200)은 셀을 조절하는 조절 게이트를 형성하기 위해 패턴화될 수 있고, 이 경우 이들 제어 게이트는 도 1b의 상면도에서 도시된 바와 같이 평행 스트라이프로서 형성된다. 그러나, 제1 층(200)은 패턴화되지 않고 상응하는 제1 층(200)의 수준에서 모든 메모리 셀에 공통 제어 게이트인 면을 형성할 수 있다. 제2 물질층(210)은 제1 물질층(200)과 적어도 서로 전기적으로 분리된다. 제2 물질층(210)은, 제1 물질층(200)에 대해 예를 들면, 에칭에 의해서 선택적으로 제거할 수 있는 유전 또는 절연 물질(예를 들면, 실리콘 옥사이드, 실리콘 니트라이드 등)을 포함할 수 있다.
기판(100) 상에 층(200, 210)의 교대의 증착 후, 도 1b에 도시된 바와 같이 하나 이상의 메모리 홀(50, 51)을 형성하기 위해 스택이 에칭될 수 있다: 그 아래에는 상기 도시된 상면도의 A-A 단면측면도가 도시된다. 메모리 홀은 층(200, 210)의 스택을 통해 펀칭되고, 메모리 스트링의 수직 채널이 있도록 한정한다. 수직의 NAND 스트링은, 제1 층(200)에 메모리 셀을 형성하기 위해, 이와 같이 형성된 홀을 물질 층으로 충진하여 도 1c에 도시된 바와 같이 메모리 홀(50,51)에 형성될 수 있다. 예를 들면, 메모리 홀(50, 51) 내에 프로그래밍 가능한 물질(120), 전도성 채널 물질(150) 및 충진 물질(220)의 일련의 등각 증착 단계(conformal deposition steps)에 의해 수직 채널을 갖는 메모리 셀 스트링을 형성한다. 등각 증착 기술은, 원자층 증착(ALD) 및 화학증착(CVD)을 포함하지만 이들로 제한되지 않는다. 제1 물질(200) 층은, 메모리 스트링 내에서 제어 게이트로서 상이한 수준으로 작용하고, 각 층은 메모리 셀을 상기 수준으로 제어한다. 프로그래밍 가능한 물질(120)층은, 페로-전기(Ferro-electric) 메모리인 경우, 페로-전기층의 스택 또는 페로-전기층일 수 있다. 프로그래밍 가능한 물질(120)층은, 플로팅 게이트 메모리인 경우, 절연층/전도층/절연층의 스택일 수 있다. 특정한 실시형태에서, 프로그래밍 가능한 물질(120)은, 3D Resistive RAM (3D RRAM) 디바이스 또는 PCM 또는 임의의 저항 전환 컨셉으로서 사용될 수 있도록 저항 전환 물질일 수 있다. 채널 물질(150)은 1017 cm-3 미만의 도핑 수준으로 저농도로 도핑된 p형 또는 n형 반도체 물질, 예를 들면, 폴리실리콘을 포함할 수 있다. n형 도핑된 채널 물질을 갖는 n-채널 디바이스는, 파이프-라인이 형성되지 않으면, 각 채널의 반대 말단에 위치한 1017 cm-3 내지 1021 cm-3의 도핑 농도를 갖는 n+ 접합, 예를 들면, 소스 및 드레인 n+ 도핑된 영역과 쉽게 연결될 수 있기 때문에 바람직하다. 그러나, p형 도핑된 채널 물질을 갖는 p채널 디바이스도 사용될 수 있다. 그 외의 반도체 물질, 예를 들면, Si, SiGe, SiC, Ge, III-V, II-VI, 등도 사용될 수 있다.
워드 라인 또는 플레인의 저항 및 캐패시턴스를 감소시키기 위해, 워드 라인(또는 플레인)의 물질의 일부가 많은 전도성 물질, 예를 들면, 금속으로 대체된다.
이러한 목적을 위해, 도 1d에 도시된 바와 같이 원형 단면을 갖는 슬릿 트렌치(60)로 슬릿 트렌치(60)가 형성된다. 이들 슬릿 트렌치(60)는, 도 1e에 도시된 바와 같이, 슬릿 트렌치(60)의 측벽에 노출된 게이트 전극 물질(200)을 제거할 수 있다: 그 아래에는 상기 도시된 상면도의 A-A 단면 측면도이다. 특정한 실시형태에서, 제어 게이트층의 일부를 에칭하는 단계는 언더컷 에칭 공정(undercut etch process)을 사용하여 수행될 수 있고, 비등방성 에첸트가 사용된다. 따라서, 슬릿 트렌치(60)의 측벽은 실질적으로 톱니 프로파일을 갖는다. 제어층의 일부만(예를 들면, 폴리실리콘)은 선택적으로 에칭 동안 제거되고, 제어층은 더미 또는 희생층으로 고려되지 않는 것을 주목한다.
슬릿 트렌치(60)의 측벽 내에 이와 같이 형성된 리세스(70)는 제어 게이트층의 물질과 상이한 전도성 물질, 예를 들면, 금속으로 충진될 수 있다. 일반적으로 슬릿 트렌치(60) 내에 노출된 제1 물질(200)은, 부분적으로 제거되어 슬릿 트렌치에 인접한 제2 물질층(210) 과의 사이에 캐비티(70)를 형성한다. 적어도 리세스(70)는 대체 물질로 충진된다. 도 1f에 도시된 바와 같이 슬릿 트렌치(60)를 대체 물질, 예를 들면, 금속 또는 금속층의 스택으로 충진하여 리세스(70)를 충진한다. 전기전도성 물질은 적어도 리세스(70) 내에 제공된다. 전기전도성 물질은, CVD 공정 및 제어 층(예를 들면, 폴리실리콘)에 적합한 낮은 저항을 갖는 금속일 수 있다. 이러한 물질로는, 이들로 제한되지 않지만, 텅스텐, 티타늄, 탄탈, 탄탈 니트라이드, 티타늄 니트라이드 또는 이들 금속의 2개 이상의 조합일 수 있다. 전기전도성 물질은 전기전도성 제어 게이트 전극 플러그를 국부적으로 형성할 수 있다. 전기전도성 제어 게이트 전극 물질은 슬릿 트렌치(60)를 부분적으로 또는 완전히 충진하고 리세스(70)를 완전히 충진하여 증착된 게이트 전극 물질(200)이 충진된 메모리 홀(500, 501), 예를 들면, V 그루브 채널(500, 501)과 접촉되어 있다.
그 다음에, 리세스(70)를 초과한 슬릿 트렌치(60) 내의 전기전도성 물질, 예를 들면, 금속이 제거된다. 그 다음에, 전도성 물질, 예를 들면, 금속을 에칭한 후, 제어 게이트층(200)의 홀(70)을 전기전도성 물질, 예를 들면, 금속으로 충진하여 제어 게이트 면의 노출된 말단 또는 경우에 따라 도 2에 나타낸 바와 같이 제어 게이트 스트라이프에 전기전도성 플러그, 예를 들면, 금속 플러그를 형성한다. 본원에 슬릿 트렌치(60)은 4 개 스트링(501) 씩 이격되어 있다. 슬릿 트렌치(60)의 공간 주파수가 낮아야 한다. 슬릿 트렌치(60) 사이의 메모리 홀(50, 51)(또는 메모리 스트링(500, 501))의 수가 클수록, 메모리 디바이스가 더 치밀하게 된다. 일반적으로, 스트링의 수가 10일 수 있고, 100일 수 있고, 바람직하게 1000 이상일 수 있다. 본 발명의 실시형태에 따른 메모리 블록은 일반적으로 최신기술보다 많은 수의 스트링을 가질 수 있다.
도 1a-1f에 도시된 실시형태에서, 층(200, 201)의 스택을 통해 펀칭된 슬릿 트렌치(60)은 원형 단면을 갖고 슬릿 플러그를 형성한다. 이러한 슬릿 트렌치(60)은, 워드 플레인(200)에 개재되지 않거나, 경우에 따라 워드 라인이 층(200)에 형성된다. 임의 수준의 메모리 셀은, 동일한 워드 플레인(200)에 의해 접촉된 채 유지되거나, 또는 경우에 따라 그 수준의 물질(200)의 부분을 대체한 후, 층(200) 내에 형성된 워드 라인에 의해 접촉된 채 유지된다
그러나, 슬릿 트렌치(60)는 선택적으로 워드 플레인(200)의 폭 상에서 또는 경우에 따라 층(200)에 형성된 워드 라인의 폭을 통해 연장되는 슬릿 트렌치로서 형성될 수 있다. 특히 실시형태에서, 슬릿 트렌치(60)는 예를 들면, 도 1d의 도면의 플레인에 실질적으로 수직, 즉 층(200) 내의 제어 게이트의 패턴에 수직으로 향하는 길이를 갖는 연속적인 트렌치이다. 슬릿 트렌치(60)는, 기판(100)의 주요면에 실질적으로 수직인 층(200, 210)을 통해 연장된다. 실시형태에서, 슬릿 트렌치(60)는 상이한 형상을 가질 수 있고, 도 1d 도면의 플레인 내의 트렌치의 폭은, 층(200, 210)의 스택을 통해 트렌치의 깊이를 따라 증가하거나, 트렌치의 폭이 트렌치의 전체 깊이에 대해 일정하거나 감소한다. 바람직하게, 이러한 그루브 슬릿 트렌치(60)는 메모리 셀이 V형 수직 채널을 갖는 경우 사용된다.
본 발명의 특정한 실시형태에서, 하나 이상의 메모리 셀은 V형 수직 채널을 가질 수 있다. 도 1a-1f 및 도 2에 의해 도시된 실시형태에서, 수직 채널은 기판(100)에 수직인 측벽을 갖는 플러그(50, 51)로 형성되었다. 또한, 수직 채널은 경사진 측벽을 갖는 층(200, 210)의 스택을 통해 개구(50, 51)로 형성될 수 있다. 일정한 원형 단면을 갖는 플러그(50, 51)를 형성하는 것 대신, 하나 이상의 메모리 홀로서 V형 트렌치(50, 51)가 제공될 수 있다. 직사각형 측벽을 갖는 수직 채널에서 행해진 바와 같이, 개구(50)는 도 3에 도시된 바와 같이, 프로그래밍 가능한 물질(120), 전도성 채널 물질(150), 및 충진 물질(220)을 순차적으로 포함한다.
기판(100)에 스택의 층(200 및 210)의 증착 후, 이들 실시형태에서 스택이 에칭되어 도 3에 도시된 바와 같은 V형 트렌치를 형성할 수 있다. V형 채널 또는 트렌치(400)는 사다리꼴 또는 삼각형 단면을 가질 수 있다. V형 트렌치(400)는 경사진 부분에 연결되어 V 형상을 형성하는 수평부를 포함한다. 수평부는 사다리꼴 또는 삼각형 단면이 제공되는지에 따라 (수직부들이 날카로운 팁에서 교차하는)점이거나 폭을 가질 수 있다. 위에서 보면, V형 채널은 기판을 향한 영역으로 감소하는 단면을 갖는다. V형 채널의 V형 트렌치의 경사진 부분은 실질적으로 기판의 주요면에 수직이지 않고 임의의 각을 형성한다. 실시형태에서, 실질적으로 기판(100)의 주요면에 평행한 V형 채널의 단면 형상은 임의의 적합한 형상을 형성할 수 있고, 예를 들면, 직사각형 또는 원형일 수 있다. V형 채널(400)의 V형 트렌치는 마스킹 물질을 통해 기판 상에 층(200, 210)에 의해 형성된 스택을 비등방성 에칭하여 제공될 수 있다. 에칭은 평평한 경사 측벽 및 평평한 바닥을 갖는 피트 또는 캐비티를 형성하고, 경사진 측벽은 60° 내지 85°의 기판의 주요면에 대한 임의의 각도를 포함할 수 있고, 이는 적어도 89°의 각도를 갖는 실질적으로 수직 측벽으로 하는 종래기술 분야와 실질적으로 상이하다. 피트 또는 캐비티가 에칭 완료될 때 피라미드 형상을 나타낸다.
V형 트렌치가 제공되면, 메모리 셀(예를 들면, 수직 NAND 스트링)은 예를 들면, 프로그래밍 가능한 물질(120), 채널 물질(150) 및 채널 내의 충진 물질(220)의 일련의 증착물질로 형성되어 V형 채널을 형성할 수 있다. 등각 증착 기술은, 원자층 증착(ALD) 및 화학증착법(CVD)을 포함하지만, 이들로 제한되지 않는다.
예를 들면, 프로그래밍 가능한 물질(120)층, 예를 들면, HfO2 층은, V형 트렌치(50)의 경사진 측벽, 선택적으로 트렌치(50)의 하부 상에 등각 증착될 수 있다. 또한, 프로그래밍 가능한 물질(120) 층은, V형 트렌치(50)를 프로그래밍 가능한 물질(120)로 충진한 후, 예를 들면, 높은 애스펙트비(HAR) 에칭에 의해 다시 에칭하여 등각층이 트렌치(50)의 내면에 존재하도록 제공한다. 본 발명의 실시형태에서, 프로그래밍 가능한 물질(120)은 페이지의 깊이 방향으로 모두 전체 V형 트렌치(50)를 따라 진행된다. 또 다른 실시형태에서, 프로그래밍 가능한 물질(120)은, 모두 도 3에 도시되고 그 상부에서 가장 잘 보이는 전체 V형 트렌치를 따라 진행되지 않는다. 프로그래밍 가능한 물질(120)층은, 페로-전기 메모리인 경우, 페로-전기층의 스택 또는 페로-전기층을 수 있다. 프로그래밍 가능한 물질(120) 층은, 플로팅 게이트 메모리인 경우, 절연층/전도층/절연층의 스택일 수 있다. 특정한 실시형태에서, 프로그래밍 가능한 물질(120)은 저항 전환 물질일 수 있고, 3D 저항 RAM (3D RRAM) 디바이스 또는 PCM 또는 임의의 저항 전환 컨셉으로서 사용될 수 있다.
다음, 채널 물질(150), 예를 들면, 반도체 물질, 예를 들면, 실리콘의 층은 프로그래밍 가능한 물질(120) 층, 임의로 필요에 따라 V형 트렌치(50)의 수평 바닥부에 등각 증착될 수 있다. 또한, 채널 물질(150) 층은, 프로그래밍 가능한 물질(120) 층으로 덮인 V형 트렌치(50)를 채널 물질(150)로 충진하고 선택적으로 채널 물질의 일부를 제거하고, 예를 들면, 높은 애스펙트비(HAR) 에칭에 의해 다시 에칭함으로써 제공되고, 채널 물질의 등각층은 프로그래밍 가능한 물질(120)의 상부에 V형 트렌치 내측에 존재한다. 채널 라이너(150)의 바닥부가 존재하는 경우, 연속적인 채널 라이너는 트렌치(50)의 반대 측벽을 따라 형성되고 '파이프-라인' 메모리 스트링을 형성한다. 채널 라이너(150)의 바닥부가 없는 경우, 예를 들면, 트렌치(50)의 바닥에서 라이너(150)를 통한 에칭에 의해 반대 스트링은 직렬로 연결되지 않는다. 채널 물질(150)은, 예를 들면, 1017 cm-3 미만의 도핑 수준을 갖는 저농도로 도핑된 p형 또는 n형 반도체 물질, 예를 들면, 폴리실리콘을 포함할 수 있다. n형 도핑된 채널 물질을 갖는 n 채널 디바이스는, 파이프 라인이 형성되지 않는 경우, 각 채널의 반대 말단에 위치한 1017 cm-3 내지 1021 cm-3 도핑 농도를 갖는 n+ 접합, 예를 들면, 소스 및 드레인 n+ 도핑된 영역과 쉽게 연결될 수 있기 때문에 바람직하다. 그러나, p형 도핑된 채널 물질을 갖는 p 채널 디바이스가 또한 사용될 수 있다. 그 외의 반도체 물질, 예를 들면, Si, SiGe, SiC, Ge, III-V, II-VI, 등이 또한 사용될 수 있다.
프로그래밍 가능한 물질(120) 층 상에 채널 물질(150) 층을 증착한 후, 바람직하게 높은 애스팩트비(HAR) 에칭에 의해서 채널 물질(150)층이 패턴화될 수 있다. 채널 물질(150)층의 이러한 패턴화는, 도 4에 도시된 바와 같이 채널을 트렌치(60)의 폭을 따르는 방향으로 복수의 짧은 채널로 분할한다. 실시형태에서, 채널 물질 라이너(150)로서 함께 임의로 프로그래밍 가능한 물질(120), 예를 들면, HfO2 층을 에칭하거나 제거할 수 있다. 프로그래밍 가능한 물질(120)이 전도성이 아닌 경우, 트렌치(50)를 갖는 인접한 스트링 또는 동일한 스트링에서 상이한 셀을 단락시키지 않기 때문에 (도 4에 도시되어 있지 않음, 충진 물질(220)로 충진되기 때문), 제거될 필요가 없다. 따라서, 채널물질(150)을 패턴화하는 (제2) HAR 에칭은, 프로그래밍 가능한 물질(120)에 대해 선택적으로 제거되어야 할 필요는 없다. 채널 라이너(150)를 패턴화하는 제2 HAR 에칭은 스택의 제1물질(200) 및 제2물질(210)에 대해 선택적일 수 있다.
다음 단계에서, 충진 물질(220)은, 도 4에 도시된 바와 같이 채널 라이너(150) 위에 배치된 부분적으로 충진된 트렌치(50)에 제공된다. 기판(100)의 주요면에 실질적으로 수직인 단면에 충진 물질(220)의 형상은 사다리꼴 또는 삼각형(바닥에서 날카로운 팁을 갖고 수평부를 포함하지 않는다)일 수 있다. 충진 물질(220)은 등각 원자층 증착(ALD) 또는 화학증착(CVD)에 의해 증착된 실리콘 옥사이드 층을 포함할 수 있다. 그 외의 높은 K 유전 물질, 예를 들면, 하프늄 옥사이드는 실리콘 옥사이드 대신 또는 이외에 사용될 수 있다.
따라서, V형 수직 트렌치 구조를 사용하여 메모리 디바이스 또는 메모리 셀은 트렌치의 경사진 측벽을 따라 구성된다. 충진 물질(220), 예를 들면, 유전 충진제, 예를 들면, 산화물은 도 4에 도시된 바와 같이 스트링의 2개의 반대부를 분리하고 격리하기 위해 사용된다. 본 발명의 실시형태에서는, 플러그 기반 구조로서 원통형 충진제를 사용하는 것 대신에, 충진 정확성의 점에서 용이하게 수행되는 피라미드형 또는 삼각형 충진제(220)가 사용된다. 슬릿 트렌치(60)의 하부에서 채널 물질(150)의 잔류 피스(residual piece)가 있는 경우, 인접한 반대의 스트링을 연결함으로써 종래기술 부분에서 검토되는 파이프라인 BiCS에서의 훨씬 더 복잡한 파이프라인과 동등한 연결을 한다: 개시된 방법에서 일련의 연결은 임의의 추가의 영역을 필요로 하지 않고 형성된다.
소수의 단점은, 채널 라이너(150)가 마지막 제어 게이트의 수준 아래에 있기 때문에 하부 셀이 개별적으로 어드레스 가능한 것을 보장받기 위해 스택에서 트렌치를 마지막 제어 게이트(200) 아래까지 충진 물질(220)로 충진해야 한다는 것이다. 이는, 기판으로부터 가장 낮은 제어 게이트를 분리하는 하부 산화물 두께에서 더 많은 마진(margin)을 제공함으로써 쉽게 결정될 수 있고, 깊은 트렌치(50)가 형성될 수 있다. V형 트렌치의 존재의 점에서 반대의 하부 셀 사이의 전기 크로스톡(electrical crosstalk)은, 스트링의 상부보다 함께 더 가깝게 있기 때문에 이들은 점검되어야 한다.
본 발명의 V 그루브 수직 채널 구조의 실시형태는, 필드 증강에 의존하지 않는 모든 3D NAND 및 RRAM 형 메모리에 적용될 수 있다. 이들은, FeFET, RRAM, CBRAM, memristor 또는 셀이 칩 상에 수직으로 구성된 크로스 포인트 메모리의 임의의 그 외의 형태에서 사용될 수 있지만, 이들로 제한되지 않는다.
따라서, 본 발명의 실시형태에 따른 V형 채널은, 프로그램/소거 속도의 점에서 필드 증강 효과로 인해 상부 및 하부 셀 사이의 차이가 너무 크기 때문에 (프로그래밍 및 소거에 터널링이 사용되는)플러그 기반 구조에 사용되지 않는다. 즉, 이들 적용을 위한 에칭 각도는 본 발명의 실시형태에 따라 V형이 실질적으로 불가능한 90도에 매우 가까워야 한다. 그러나, 필드 증강에 의존하지 않는 또 다른 메카니즘(예를 들면, 페로-전기 전환)이 사용되는 경우, 셀은 이러한 변화를 나타내지 않고 완화된 에칭 각도로 트렌치 형성으로부터 자연적으로 발생하는 하부(수평부)에 실리콘과 같은 반도체 물질의 작은 피스로 대체될 수 있다.
플러그 셀 스트링을 갖는 메모리 디바이스에 대해 상기 개시된 바와 같이, V 그루브 메모리 스트링 사이에 슬릿 트렌치(60)가 형성되고 게이트 전극의 물질(200)을 국소 제거할 수 있다. 이는, 제어 게이트층이 수직 슬릿 트렌치에 대해 수평 방향으로 위치하기 때문에, 제어 게이트층 물질이 리세스(70)를 형성한다. 이러한 수평 제거는, 슬릿 트렌치(60)의 측벽에 노출된 제어 게이트층(200)의 부분을 선택적으로 에칭하여 달성될 수 있다. 특정한 실시형태에서 제어 게이트층의 일부를 에칭하는 단계는, 언더컷 에칭 공정을 사용하여 수행될 수 있고, 비등방성 에첸트가 사용된다. 따라서, 슬릿 트렌치(60)의 측벽 에지는 실질적으로 톱니 프로파일이다. 제어층의 부분, 예를 들면, 폴리실리콘은 단지 에칭 중에 선택적으로 제거되고 제어층은 더미 또는 희생층으로 고려되지 않는 것을 유의한다. 슬릿 트렌치가 활성 메모리 셀 영역의 경계를 형성하기 때문에, 제어층은 활성 메모리 셀 영역의 에지에서 부분적으로 제거된다. 전기전도성 물질이 적어도 리세스(70) 내에 제공된다. 전기전도성 물질은 CVD 공정 및 제어층(예를 들면, 폴리실리콘)에 적합한, 낮은 저항을 갖는 금속일 수 있다. 이러한 물질의 예는, 이들로 제한되지 않지만, 텅스텐, 티타늄, 탄탈, 탄탈 니트라이드, 티타늄 니트라이드 또는 이들 금속의 2개 이상의 조합일 수 있다. 전기전도성 물질이 전기전도성 제어 게이트 전극 플러그를 국소적으로 형성할 수 있다. 전기전도성 제어 게이트 전극 물질은 슬릿 트렌치(60)를 부분적으로 또는 완전히 충진하고 리세스(70)를 완전히 충진하여 증착된 게이트 전극 물질(200)은 V 그루브 채널(50, 51)과 접촉된다. (플러그 실시형태에 대해 도 2에 도시된 것과 마찬가지로) 리세스(70) 내의 전극 물질이 제거되지 않고, (예를 들면, 비등방성 에칭을 사용하여) 트렌치(70)로부터의 전극 물질이 제거될 수 있다.
도 2 또는 도 4에 도시된 바와 같이, 활성 메모리 셀 영역(300)에서 스택은, 기판(100)의 주요면 상에 제1 층(200) 및 제2 층(210)이 교대로 배치된 층을 포함한다. 제2 층은 제2 절연 물질, 예를 들면, 실리콘 옥사이드와 같은 절연물질을 포함한다. 제1 층(200)은, 메모리 홀(50, 51)에 인접한 전도성 물질, 예를 들면, 폴리실리콘과 같은 반도체 물질 및 메모리 홀(50, 51)로부터 멀리 있는 전도성 전극 물질을 포함하고, 전도성 전극 물질은, 예를 들면, 금속, 금속 실리사이드 또는 금속 니트라이드 물질, 예를 들면, 텅스텐, 텅스텐 실리사이드, 텅스텐 니트라이드, 탄탈, 탄탈 니트라이드, 티타늄, 티타늄 실리사이드 또는 티타늄 니트라이드이다. 전도성 전극 물질은 활성 메모리 셀 영역(300)의 경계에서 복수의 전도성 제어 게이트 전극(700)을 형성한다. 또한, 전도성 게이트 전극 물질은, NAND 메모리 스트링(500, 501)의 어느 하나에서 하나 이상의 메모리 필름에 인접해서 확장하거나 접촉하지 않는다. 본 발명의 실시형태에서, 전도성 전극(700)은, 에칭된 제2 층의 남은 물질(200)과 접촉하거나, 예를 들면, 금속(700)은 폴리실리콘(200)과 접촉하고, 이어서 전도성 전극(700)과 NAND 메모리 스트링(500, 501)의 하나 이상의 메모리 셀 사이에 제공된다.
본 발명의 실시형태에서 전도성 전극 물질(700)은 제어 게이트의 남은 물질(200)과 접촉하고, 예를 들면, 금속(700)은 폴리실리콘(200)과 접촉하고, 완전한 대체 금속 게이트를 갖는 종래기술 디바이스에 비해 WF가 작다. 이러한 작은 WF가 페로-전기 적용에 유리하다.
본 발명의 실시형태에서 슬릿 트렌치는 메모리 블록(300)의 경계에 제공된다. 따라서 메모리 블록의 에지, 예를 들면, 외부 경계만 부분적으로 대체된 게이트, 예를 들면, 부분적으로 대체된 금속 게이트를 포함한다. 대체 물질, 예를 들면, 금속은 메모리 블록(300)의 메모리 홀(50, 51) 사이에 존재하지 않는다.
도 4는 3개의 V형 트렌치(50)에서 V형 수직 채널을 갖는 12개의 메모리 셀(350)을 포함하는, 메모리 영역(300)의 상면도를 개략적으로 도시한다. 본 발명의 실시형태에 따른 부분 대체 게이트 방법은 메모리 블록(300) 주위에 완전히 제공되고 메모리 블록(300)의 경계에서 워드 라인(200)을 또 다른 전도성 물질, 예를 들면, 금속(700, 700')으로 대체한다. 메모리 셀(350)을 형성한 후, 하나 이상의 V형 트렌치(60)는 메모리 블록(300)을 둘러싼 층 스택(200, 210)으로 한정된다. 그 다음에, 부분 대체 게이트(700, 700')는 본 발명의 실시형태를 사용하여 메모리 블록(300)의 주위 또는 경계를 이루는 슬릿 트렌치(60)를 통해 제공된다. 따라서, 메모리 블록(300)의 주변 또는 에지에 부분적인 대체 전도성 게이트, 예를 들면, 부분적인 대체 금속 게이트(700)는, 바람직하게 낮은 직렬 저항을 나타내기 때문에 메모리 블록(300) 내에 존재하는 워드 라인 및/또는 워드 플레인의 RC 부하를 감소시킨다. V 그루브(50) 수직 채널은 워드 플레인(200)을 통해 절단하기 때문에, 워드 플레인(또는 워드 라인)을 방해한다. 따라서, V 트렌치(60)는 V 그루브(50) 수직 채널에 수직 방향으로 형성되고 워드 플레인(200)의 분리된 파트는 이들 양측에 부분 전도성 게이트 예를 들면, 금속 게이트(700')를 통해 전기적으로 연결된다.
도 5는 플러그(50) 내에 수직 채널을 갖는 12개의 메모리 셀(350)을 포함하는 메모리 영역(300)의 상면도를 개략적으로 도시한다. 본 발명의 실시형태에 따른 부분적인 대체 게이트 방법은, 메모리 블록(300) 주위에 부분적으로 제공되고, 메모리 블록(300) 파트의 경계에서 워드 라인(200)을 예를 들면 금속으로 대체된다. 메모리 셀(350)의 형성 후, V 트렌치(60)는 메모리 블록(300)의 반대측에 층 스택(200, 210)으로 한정된다. 이어서, 부분 대체 게이트(700)는 본 발명의 실시형태를 사용하여 메모리 블록(300)의 주변 또는 경계의 파트의 윤곽을 이루는 슬릿 트렌치(60)를 통해 제공된다. 메모리 블록(300) 내의 워드 플레인(200)은 메모리 셀의 플러그(50)에 의해서 방해되지 않기 때문에, 메모리 블록의 경계의 파트에서 부분 게이트 대체, 예를 들면, 부분 금속 게이트 대체를 갖도록 선택할 수 있다.
상기 상세한 설명은 본 발명의 특정한 실시형태를 설명한다. 그러나, 상기 문맥에 상세하게 기재되어 있더라도, 본 발명은 다양한 방법으로 수행될 수 있는 것을 알 수 있다. 본 개시내용의 특정한 특성 또는 형태를 설명할 때 특정 용어의 사용은, 용어가 본원에 재정의되어 용어가 연관된 개시내용의 특성 또는 형태의 임의의 특이적 특성을 포함하는 것으로 제한되는 것을 의미하지 않는 것을 유의해야 한다.
상기 상세한 설명은 다양한 실시형태에 적용된 본 발명의 새로운 특성을 도시하고, 기재하고, 지적하지만, 도시된 장치 또는 공정의 형태 및 세부사항의 다양한 생략, 치환, 및 변경은 본 발명으로부터 벗어나지 않고 당업자에 의해서 행해질 수 있는 것으로 이해된다.

Claims (13)

  1. 메모리 디바이스의 제조 방법으로서,
    - 기판(100) 상에 제어 게이트층(200) 및 유전층(210)이 교대로 배치된 스택을 제공하는 단계;
    - 상기 스택을 통해 하나 이상의 메모리 홀(50, 51)을 포함하는 메모리 블록(300)을 형성하는 단계로서, 상기 하나 이상의 메모리 홀(50, 51)은 그 측벽 상에 프로그래밍 가능한 물질(120), 채널 물질(150), 및 유전 물질(220)의 스택을 포함하여, 하나 이상의 메모리 셀(350)을 형성하는, 단계;
    - 메모리 블록(300)의 경계의 적어도 일부를 형성하는 하나 이상의 트렌치(60)를 형성하기 위해 스택의 일부를 제거하는 단계;
    - 제어 게이트층(200)에 리세스(70)를 형성하기 위해 하나 이상의 트렌치(60)의 측벽에 노출된 제어 게이트층(200)을 부분적으로 제거하는 단계; 및
    - 전기전도성 플러그(700)를 형성하기 위해 상기 리세스(70)를 전기전도성 물질로 충진하는 단계; 를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 리세스(70)를 충진하는 단계는, 상기 하나 이상의 트렌치(60) 및 리세스(70)를 전기전도성 물질로 충진하는 단계, 및 상기 리세스 내의 전기전도성 물질(700)을 유지하면서 트렌치(60) 내의 전기전도성 물질을 제거하는 단계를 포함하는, 방법.
  3. 제1항 또는 제2항에 있어서,
    메모리 블록(300)을 형성하는 단계는, 상기 스택을 통해 하나 이상의 메모리 홀(50)을 형성하는 단계를 포함하고, 상기 메모리 홀(50)은 상기 기판(100)의 주요면에 수직인 측벽을 갖는, 방법.
  4. 제1항 또는 제2항에 있어서,
    메모리 블록(300)을 형성하는 단계는, 상기 스택을 통해 하나 이상의 V형 메모리 홀(50)을 형성하는 단계를 포함하는, 방법.
  5. 제1항 또는 제2항에 있어서,
    하나 이상의 트렌치(60, 61)를 형성하기 위해 스택의 일부를 제거하는 단계는, 상기 트렌치가 메모리 블록(300)의 경계를 형성하도록 하는, 방법.
  6. 제1항 또는 제2항에 있어서,
    제어 게이트층(200)을 부분적으로 제거하는 단계는, 선택적인 에칭을 통해 제어 게이트층(200)을 언더-에칭하는(under-etching) 단계를 포함하는, 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 리세스를 전기전도성 물질로 충진하는 단계는, 상기 리세스를 텅스텐, 텅스텐 니트라이드(nitride), 탄탈, 탄탈 니트라이드, 티타늄 및 티타늄 니트라이드의 하나 이상으로 충진하는 단계를 포함하는, 방법.
  8. 제1항 또는 제2항에 있어서,
    제어 게이트층을 제공하는 단계는 반도체층을 제공하는 단계를 포함하고, 상기 리세스를 충진하는 단계는 상기 리세스를 금속성 물질로 충진하는 단계를 포함하는, 방법.
  9. 수직 채널형 3차원 반도체 메모리 디바이스로서,
    - 하나 이상의 메모리 셀(350)을 형성하는 복수의 물질로 충진된, 제어 게이트층(200) 및 유전층(210)이 교대로 배치된 스택 내에 제공되는 하나 이상의 메모리 홀(50, 51)을 포함하는 메모리 블록(300);
    - 메모리 블록(300)의 경계의 일부를 형성하는 하나 이상의 트렌치(60, 61)를 포함하고,
    상기 제어 게이트층(200)은, 전기전도성 물질(700)로 충진된 하나 이상의 트렌치(60, 61)의 측벽에 리세스(70)를 갖는, 메모리 디바이스.
  10. 제9항에 있어서,
    상기 제어 게이트층은 반도체층이고, 하나 이상의 트렌치의 측벽에서 리세스는 금속성 물질로 충진되는, 메모리 디바이스.
  11. 제9항 또는 제10항에 있어서,
    상기 하나 이상의 메모리 홀(50)은 기판의 주요면에 수직인 방향에서 볼 때 원형 단면을 갖는 기둥 형상을 갖는, 메모리 디바이스.
  12. 제9항 또는 제10항에 있어서,
    상기 하나 이상의 메모리 홀은 V형 트렌치(400)인, 메모리 디바이스.
  13. 제10항 또는 제11항에 있어서,
    상기 하나 이상의 트렌치(60, 61)는 상기 메모리 블록(300)의 경계를 형성하는, 메모리 디바이스.
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