KR20170028871A - 물결 모양의 전하 저장 층을 갖는 3차원 nand 디바이스 - Google Patents

물결 모양의 전하 저장 층을 갖는 3차원 nand 디바이스 Download PDF

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KR20170028871A
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옌리 장
마티아스 바에닝거
아끼라 마츠다이라
야요성 리
요한 알스마이어
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샌디스크 테크놀로지스 엘엘씨
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Abstract

모놀리식 3차원 NAND 스트링은 반도체 채널 - 반도체 채널의 적어도 하나의 단부 부분은 기판의 주 표면에 실질적으로 수직으로 연장됨 -, 기판의 주 표면에 실질적으로 평행하게 연장되는 복수의 제어 게이트 전극들, 인접한 제어 게이트 전극들 사이에 위치된 층간 절연 층, 복수의 제어 게이트 전극들 및 층간 절연 층과 접촉하게 위치된 차단 유전체 층, 차단 유전체 층과 적어도 부분적으로 접촉하게 위치된 전하 저장 층, 및 전하 저장 층과 반도체 채널 사이에 위치된 터널 유전체를 포함한다. 전하 저장 층은 곡면 프로파일을 가진다.

Description

물결 모양의 전하 저장 층을 갖는 3차원 NAND 디바이스{THREE DIMENSIONAL NAND DEVICE HAVING A WAVY CHARGE STORAGE LAYER}
관련 출원
본 출원은 2014년 6월 5일자로 출원된 미국 출원 제14/297,106호에 관한 것이고 이 미국 출원을 우선권 주장하며, 이 미국 출원의 내용 전체가 참고로 본원에 포함된다.
본 발명은 일반적으로 반도체 디바이스의 분야에 관한 것으로서, 구체적으로는 3차원 수직 NAND 스트링(vertical NAND string) 및 다른 3차원 디바이스와 그 제조 방법에 관한 것이다.
3차원 수직 NAND 스트링은 T. Endoh 등의 논문 "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEDM Proc. (2001) 33-36에 개시되어 있다. 그렇지만, 이 NAND 스트링은 셀당 1 비트만을 제공한다. 게다가, NAND 스트링의 활성 영역이 측벽 스페이서(sidewall spacer)의 반복된 형성 및 기판의 일부분의 에칭을 수반하는 비교적 어렵고 시간이 많이 걸리는 공정에 의해 형성되며, 그 결과 대략 원추형인 활성 영역 형상이 얻어진다.
본 발명의 일 실시예에 따르면, 모놀리식 3차원 NAND 스트링을 제조하는 방법은 번갈아 있는 제1 층들과 제2 층들의 스택을 형성하는 단계 - 제1 층들은 절연성 재료를 포함함 -; 적어도 하나의 개구부에서 제1 층들에 제1 곡면 프로파일을 형성하도록 그리고 적어도 하나의 개구부에서 제2 층들에 제2 곡면 프로파일을 형성하도록 스택에 적어도 하나의 개구부를 형성하기 위해 스택을 에칭하는 단계 - 제2 곡면 프로파일은 제1 곡면 프로파일과 상이함 -; 적어도 하나의 개구부에 전하 저장 층을 형성하는 단계; 적어도 하나의 개구부에서 전하 저장 층 위쪽에 터널 유전체를 형성하는 단계; 및 적어도 하나의 개구부에서 터널 유전체 위쪽에 반도체 채널을 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따르면, 모놀리식 3차원 NAND 스트링은 반도체 채널 - 반도체 채널의 적어도 하나의 단부 부분은 기판의 주 표면에 실질적으로 수직으로 연장됨 -; 기판의 주 표면에 실질적으로 평행하게 연장되는 복수의 제어 게이트 전극들 - 복수의 제어 게이트 전극들은 적어도, 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극 및 기판의 주 표면 위쪽이되 제1 디바이스 레벨 아래쪽에 위치된 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함함 -; 제1 제어 게이트 전극과 제2 제어 게이트 전극 사이에 위치된 층간 절연 층; 복수의 제어 게이트 전극들 및 층간 절연 층과 접촉하게 위치된 차단 유전체 층; 차단 유전체 층과 적어도 부분적으로 접촉하게 위치된 전하 저장 층 - 전하 저장 층은 적어도, 제1 디바이스 레벨에 위치된 제1 전하 저장 세그먼트, 제2 디바이스 레벨에 위치된 제2 전하 저장 세그먼트, 및 제1 디바이스 레벨과 제2 디바이스 레벨 사이의 층간 절연 층에 인접하여 위치된 제3 전하 저장 세그먼트를 포함함 -; 및 전하 저장 층과 반도체 채널 사이에 위치된 터널 유전체를 포함한다. 전하 저장 층은 제1 전하 저장 세그먼트 및 제3 전하 저장 세그먼트 중 적어도 하나를 따라 곡면 프로파일을 갖는다.
다른 실시예는 반도체 채널 - 반도체 채널의 적어도 하나의 단부 부분은 기판의 주 표면에 실질적으로 수직으로 연장됨 - 및 기판의 주 표면에 실질적으로 평행하게 연장되는 주 표면들을 갖는 스트립 형상을 가지는 복수의 제어 게이트 전극들을 포함하는 모놀리식 3차원 NAND 스트링에 관한 것이다. 복수의 제어 게이트 전극들은 적어도, 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극 및 기판의 주 표면 위쪽이되 제1 디바이스 레벨 아래쪽에 위치된 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함한다. 이 스트링은 복수의 제어 게이트 전극들과 접촉하게 위치된 차단 유전체 층, 전하 저장 유전체 매트릭스(charge storage dielectric matrix)에 매립된 금속 실리사이드 나노입자들을 포함하는 전하 저장 영역, 및 전하 저장 층과 반도체 채널 사이에 위치된 터널 유전체 층을 포함한다.
본 발명의 다른 실시예에 따르면, 모놀리식 3차원 NAND 메모리 디바이스는 실리콘 기판; 실리콘 기판 위쪽에 배치된 복수의 디바이스 레벨들을 가지는 모놀리식 3차원 NAND 스트링들의 어레이; 및 실리콘 기판에 또는 그 위쪽에 위치된, 어레이와 연관된 구동기 회로들을 포함한다. 각각의 모놀리식 3차원 NAND 스트링은 반도체 채널 - 반도체 채널의 적어도 하나의 단부 부분은 기판의 주 표면에 실질적으로 수직으로 연장됨 -; 기판의 주 표면에 실질적으로 평행하게 연장되는 복수의 제어 게이트 전극들 - 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극 및 기판의 주 표면 위쪽이되 제1 디바이스 레벨 아래쪽에 위치된 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함함 -; 제1 제어 게이트 전극과 제2 제어 게이트 전극 사이에 위치된 층간 절연 층; 복수의 제어 게이트 전극들 및 층간 절연 층과 접촉하게 위치된 차단 유전체 층; 차단 유전체 층과 적어도 부분적으로 접촉하게 위치된 전하 저장 층 - 전하 저장 층은 적어도, 제1 디바이스 레벨에 위치된 제1 전하 저장 세그먼트, 제2 디바이스 레벨에 위치된 제2 전하 저장 세그먼트, 및 제1 디바이스 레벨과 제2 디바이스 레벨 사이의 층간 절연 층에 인접하여 위치된 제3 전하 저장 세그먼트를 포함함 -; 및 전하 저장 층과 반도체 채널 사이에 위치된 터널 유전체를 포함한다. 전하 저장 층은 제1 전하 저장 세그먼트 및 제3 전하 저장 세그먼트 중 적어도 하나를 따라 곡면 프로파일을 갖는다.
도 1a 및 도 1b는, 각각, 일 실시예의 NAND 스트링의 측단면도 및 평단면도이다. 도 1a는 도 1b에서의 라인 Y-Y'을 따른 디바이스의 측단면도인 반면, 도 1b는 도 1a에서의 라인 X-X'을 따른 디바이스의 측단면도이다.
도 2a 및 도 2b는, 각각, 다른 실시예의 NAND 스트링의 측단면도 및 평단면도이다. 도 2a는 도 2b에서의 라인 Y-Y'을 따른 디바이스의 측단면도인 반면, 도 2b는 도 2a에서의 라인 X-X'을 따른 디바이스의 측단면도이다.
도 3 및 도 4는 다른 2 개의 실시예의 NAND 스트링의 측단면도이다.
도 5a 내지 도 5i는 본 발명의 제1 실시예에 따른, NAND 스트링을 제조하는 방법을 나타낸다.
이하에서, 첨부 도면들을 참조하여 본 발명의 실시예들이 기술될 것이다. 이하의 설명이 본 발명을 제한하려고 의도되어 있는 것이 아니라 본 발명의 예시적인 실시예들을 기술하려고 의도되어 있다는 것임을 잘 알 것이다.
본 발명의 실시예들은, 수직 NAND 스트링들의 어레이와 같은, 메모리 디바이스들의 모놀리식 3차원 어레이를 제공한다. NAND 스트링들은, 적어도 하나의 메모리 셀이 다른 메모리 셀 위쪽에 위치되도록, 수직으로 배향된다. 어레이는 NAND 디바이스의 수직 스케일링이 실리콘 또는 다른 반도체 재료의 단위 면적당 보다 높은 밀도의 메모리 셀을 제공할 수 있게 한다.
모놀리식 3차원 메모리 어레이란 다수의 메모리 레벨이 어떤 중간 기판도 없이, 반도체 웨이퍼와 같은, 단일의 기판 위쪽에 형성되는 것을 말한다. "모놀리식"이라는 용어는 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 있는 레벨의 층들 상에 직접 퇴적된다는 것을 의미한다. 이와 달리, 2차원 어레이가 개별적으로 형성된 다음에, 비모놀리식 메모리 디바이스를 형성하기 위해 하나로 패키징될 수 있다. 예를 들어, 발명의 명칭이 "Three Dimensional Structure Memory"인 Leedy의 미국 특허 제5,915,167호에서와 같이, 메모리 레벨을 개별 기판 상에 형성하고 메모리 레벨을 서로의 위에 부착시키는 것에 의해 비모놀리식 적층형 메모리가 구성되었다. 기판이 본딩 이전에 박형화되거나 메모리 레벨로부터 제거될 수 있지만, 메모리 레벨이 처음에 개별 기판 위쪽에 형성되기 때문에, 이러한 메모리는 진정한 모놀리식 3차원 메모리 어레이가 아니다.
일부 실시예에서, 도 1a 및 도 2a에 도시된 바와 같이, 모놀리식 3차원 NAND 스트링(150)은 기판(100)의 주 표면(100a)에 실질적으로 수직으로 연장되는 적어도 하나의 단부 부분을 가지는 반도체 채널(1)을 포함한다. 예를 들어, 도 1a 및 도 2a에 도시된 바와 같이, 반도체 채널(1)은 기둥 형상(pillar shape)을 가질 수 있고, 기둥 형상의 반도체 채널 전체는 기판(100)의 주 표면에 실질적으로 수직으로 연장된다. 이 실시예들에서, 도 1a 및 도 2a에 도시된 바와 같이, 디바이스의 소스 전극/드레인 전극은 반도체 채널(1) 아래쪽에 제공된 하부 전극(102a) 및 반도체 채널(1) 위쪽에 형성된 상부 전극(102b)을 포함할 수 있다.
대안적으로, 도 3 및 도 4에 도시된 바와 같이, 반도체 채널(1)은 U자 형상의 파이프 형상을 가질 수 있다. U자 형상의 파이프 형상 반도체 채널의 2 개의 날개 부분(wing portion)들(1a 및 1b)은 기판(100)의 주 표면(100a)에 실질적으로 수직으로 연장될 수 있고, 2 개의 날개 부분들(1a, 1b)을 연결하는 U자 형상의 파이프 형상 반도체 채널(1)의 연결 부분(1c)은 기판(100)의 주 표면(100a)에 실질적으로 평행하게 연장된다. 이 실시예들에서, 소스 전극 또는 드레인 전극 중 하나(102a)는 위쪽으로부터 반도체 채널의 제1 날개 부분과 접촉하고, 소스 전극 또는 드레인 전극 중 다른 하나(102b)는 위쪽으로부터 반도체 채널(1)의 제2 날개 부분과 접촉한다. 아래쪽으로부터 반도체 채널(1)의 연결 부분에의 보디 콘택을 제공하기 위해 임의적인 보디 콘택 전극(도시되지 않음)이 기판(100)에 배치될 수 있다. NAND 스트링의 선택 트랜지스터 또는 액세스 트랜지스터가 명확함을 위해 도 1 내지 도 4에 도시되어 있지 않다.
대안의 실시예에서, 반도체 채널(1)은 J자 형상의 파이프 형상(도시되지 않음)을 가질 수 있다. J자 형상의 파이프 형상 반도체 채널의 날개 부분은 기판의 주 표면에 실질적으로 수직으로 연장될 수 있고, J자 형상의 파이프 형상 반도체 채널의 제2 부분은 기판의 주 표면에 실질적으로 평행하게 연장된다. 이 실시예들에서, 소스 전극 또는 드레인 전극 중 하나는 위쪽으로부터 반도체 채널의 날개 부분과 접촉하고, 소스 전극 또는 드레인 전극 중 다른 하나는 위쪽으로부터 또는 아래쪽으로부터 반도체 채널의 제2 부분과 접촉한다.
일부 실시예에서, 도 2a, 도 2b 및 도 4에 도시된 바와 같이, 반도체 채널(1)은 채워지는 피처(filled feature)일 수 있다. 일부 다른 실시예에서, 도 1a, 도 1b 및 도 3에 도시된 바와 같이, 반도체 채널(1)은 속이 비어 있을 수 있으며, 예를 들어, 절연성 충전 재료(2)로 채워진 속이 비어 있는 원통일 수 있다. 이 실시예들에서, 절연성 충전 재료(2)는 반도체 채널(1)에 의해 둘러싸인 속이 비어 있는 부분을 채우기 위해 형성될 수 있다.
기판(100)은 단결정 실리콘(monocrystalline silicon), 실리콘-게르마늄 또는 실리콘-게르마늄-탄소와 같은 IV-IV 화합물, III-V 화합물, II-VI 화합물, 이러한 기판 위쪽의 에피택셜 층, 또는, 실리콘 산화물, 유리, 플라스틱, 금속 또는 세라믹 기판과 같은, 임의의 다른 반전도성 재료(semiconducting material) 또는 비반전도성 재료(non-semiconducting material)와 같은, 기술 분야에 공지된 임의의 반전도성 기판(semiconducting substrate)일 수 있다. 기판(100)은, 메모리 디바이스에 대한 구동기 회로와 같은, 그 위에 제조된 집적 회로를 포함할 수 있다.
임의의 적당한 반도체 재료, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 또는, III-V, II-VI와 같은, 다른 화합물 반도체 재료, 또는 전도성 또는 반전도성(semiconductive) 산화물, 기타 재료가 반도체 채널(1)에 대해 사용될 수 있다. 반도체 재료는 비정질, 다결정(polycrystalline) 또는 단결정(single crystal)일 수 있다. 반도체 채널 재료는 임의의 적당한 퇴적 방법에 의해 형성될 수 있다. 예를 들어, 일 실시예에서, 반도체 채널 재료는 LPCVD(low pressure chemical vapor deposition)에 의해 퇴적될 수 있다. 일부 다른 실시예에서, 반도체 채널 재료는 초기에 퇴적된 비정질 반도체 재료를 재결정화하는 것에 의해 형성된 다결정 반도체 재료(recrystallized polycrystalline semiconductor material)일 수 있다.
절연성 충전 재료(2)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 다른 하이-k(high-k) 절연성 재료와 같은, 임의의 전기 절연성 재료를 포함할 수 있다.
도 1a, 도 1b, 도 2a, 도 2b, 도 3 및 도 4에 도시된 바와 같이, 모놀리식 3차원 NAND 스트링은 복수의 층간 절연 층들(19)과 번갈아 있는 복수의 제어 게이트 전극들(3)을 추가로 포함한다. 제어 게이트 전극들(3)은 기판(100)의 주 표면(100a)에 실질적으로 평행하게 연장되는 스트립 형상(strip shape)을 가지는 부분을 포함할 수 있다. 복수의 제어 게이트 전극들(3)은 적어도 제1 디바이스 레벨(예컨대, 디바이스 레벨 A)에 위치된 제1 제어 게이트 전극(3a) 및 기판(100)의 주 표면(100a) 위쪽이되 디바이스 레벨 A 아래쪽에 위치된 제2 디바이스 레벨(예컨대, 디바이스 레벨 B)에 위치된 제2 제어 게이트 전극(3b)을 포함한다. 제어 게이트 재료는, 도핑된 폴리실리콘, 텅스텐, 구리, 알루미늄, 탄탈륨, 티타늄, 코발트, 티타늄 질화물, 또는 이들의 합금과 같은, 본 기술 분야에 공지된 임의의 하나 이상의 적당한 전도성 또는 반도체 제어 게이트 재료를 포함할 수 있다. 예를 들어, 일부 실시예에서, 용이한 처리를 가능하게 하기 위해서는 폴리실리콘이 바람직하다.
모놀리식 3차원 NAND 스트링은 차단 유전체(7)와 채널(1) 사이에 위치된 전하 저장 층(9)을 포함한다. 전하 저장 층(9)은 연속적일 수 있고, 실질적으로 균일한 두께를 가질 수 있다. 예를 들어, 실질적으로 균일한 두께를 가지는 전하 저장 층(9)은 층간 절연 층들(19)에 인접한 층간 영역들과 디바이스 레벨들 사이에서, 0부터 10%까지, 1부터 10%까지, 또는 1부터 5%까지와 같은, 10% 이하의 주 표면(100a)에 평행한 수평 방향에서의 두께 변동을 가질 수 있다. 도 1a, 도 2a, 도 3, 및 도 4에 도시된 바와 같이, 전하 저장 층(9)은 적어도 디바이스 레벨 A에 위치된 제1 전하 저장 세그먼트(9a), 디바이스 레벨 B에 위치된 제2 전하 저장 세그먼트(9b), 및 디바이스 레벨 A와 디바이스 레벨 B 사이의 층간 절연 층(19b)에 인접하여 위치된 제3 전하 저장 세그먼트(9c)를 포함한다.
전하 저장 층은 제1 전하 저장 세그먼트(9a) 및 제3 전하 저장 세그먼트(9c) 중 적어도 하나를 따라 곡면 프로파일을 갖는다. 일부 실시예에서, 전하 저장 층(9)은 제1 전하 저장 세그먼트(9a)를 따라 제1 곡면 프로파일을 갖고 제3 전하 저장 세그먼트(9c)를 따라 상이한 제2 곡면 프로파일을 가진다. 제2 전하 저장 세그먼트(9b)는 제1 전하 저장 세그먼트(9a)와 동일한 곡면 프로파일을 가질 수 있다. 일 실시예에서, 도 3 및 도 4에 도시된 바와 같이, 제1 전하 저장 세그먼트(9a)는 제1 제어 게이트 전극(3a)의 방향으로 볼록하고, 제3 전하 저장 세그먼트(9c)는 층간 절연 층(19b)의 방향으로 오목하다.
차단 유전체(7)는 제어 게이트(들)(3)에 인접하여 위치되고, 제어 게이트(3)(도시되지 않음)를 둘러쌀 수 있다. 차단 유전체(7)는 연속적일 수 있고, 실질적으로 균일한 두께를 가질 수 있다. 예를 들어, 실질적으로 균일한 두께를 가지는 유전체(7)는 층간 절연 층들(19)에 인접한 층간 영역들과 디바이스 레벨들 사이에서, 0부터 10%까지, 1부터 10%까지, 또는 1부터 5%까지와 같은, 10% 이하의 주 표면(100a)에 평행한 수평 방향에서의 두께 변동을 가질 수 있다. 차단 유전체(7)는 복수의 제어 게이트 전극들(3)의 각자의 제어 게이트 전극과 접촉하게 위치된 복수의 차단 유전체 세그먼트들을 포함한다, 예를 들어, 도 3 및 도 4에 도시된 바와 같이, 디바이스 레벨 A에 위치된 제1 유전체 세그먼트(7a) 및 디바이스 레벨 B에 위치된 제2 유전체 세그먼트(7b)는, 각각, 제어 전극(3a) 및 제어 전극(3b)과 접촉한다.
차단 유전체(7)는 차단 유전체(7)가 전하 저장 층(9)과 접촉하는 적어도 하나의 세그먼트를 따라 전하 저장 층(9)에 상보적인 곡면 프로파일을 가질 수 있다. 환언하면, 전하 저장 층(9)의 특정의 세그먼트가 볼록하면, 차단 유전체(7)의 인접한 세그먼트도 볼록하고, 그리고 반대의 경우도 마찬가지이다.
모놀리식 3차원 NAND 스트링의 터널 유전체(11)는 전하 저장 층(9)과 반도체 채널(1) 사이에 위치된다. 터널 유전체(11)는 연속적일 수 있고, 실질적으로 균일한 두께를 가질 수 있다. 예를 들어, 실질적으로 균일한 두께를 가지는 터널 유전체(11)는 층간 절연 층들(19)에 인접한 층간 영역들과 디바이스 레벨들 사이에서, 0부터 10%까지, 1부터 10%까지, 또는 1부터 5%까지와 같은, 10% 이하의 주 표면(100a)에 평행한 수평 방향에서의 두께 변동을 가질 수 있다. 터널 유전체(11))는 터널 유전체(11)가 전하 저장 층(9)과 접촉하는 적어도 하나의 세그먼트를 따라 전하 저장 층(9)에 상보적인 곡면 프로파일을 가질 수 있다. 환언하면, 전하 저장 층(9)의 특정의 세그먼트가 볼록하면, 터널 유전체(11)의 인접한 세그먼트도 볼록하고, 그리고 반대의 경우도 마찬가지이다.
차단 유전체(7) 및 터널 유전체(11)는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속 산화물(예컨대, Al2O3 또는 HfO2), 또는 다른 하이-k 절연성 재료들과 같은, 임의의 하나 이상의 동일하거나 상이한 전기 절연성 재료들로부터 독립적으로 선택될 수 있다. 차단 유전체(7) 및/또는 터널 유전체(11)는 터널 유전체(11)에 대한 다수의 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물의 층들(예컨대, ONO 층들), 또는 차단 유전체(7)에 대한 실리콘 산화물 및 금속 산화물을 포함할 수 있다.
전하 저장 층(9)은 전도성(예컨대, 티타늄, 백금, 루테늄, 티타늄 질화물, 하프늄 질화물, 지르코늄 질화물과 같은 금속 또는 금속 합금, 또는 티타늄 실리사이드, 니켈 실리사이드, 코발트 실리사이드와 같은 금속 실리사이드, 또는 이들의 조합) 또는 반도체(예컨대, 폴리실리콘) 부유 게이트, 전도성 나노입자, 또는 전하 저장 유전체(예컨대, 실리콘 질화물 또는 다른 유전체)를 포함할 수 있다. 바람직하게는, 전하 저장 층(9)은 주 표면(100a)에 실질적으로 수직으로 채널(1)을 따라 연속적으로 연장되는 연속적인 전하 저장 유전체이다. 일부 실시예에서, 전하 저장 층(9)은 앞서 기술된 불연속적인 부유 게이트들 또는 불연속적인 전하 저장 유전체 피처들을 포함하고, 그 각각은 각자의 차단 유전체(7)에 인접한 질화물 피처를 포함하며, 여기서 실리콘 산화물 차단 유전체(7), 질화물 피처(9) 및 실리콘 산화물 터널 유전체(11)는 NAND 스트링의 불연속적인 산화물-질화물-산화물 전하 저장 구조물을 형성한다.
일부 실시예에서, 반도체 채널(1)은 반도체 채널(1)이 터널 유전체(11)와 접촉하는 적어도 하나의 세그먼트를 따라 터널 유전체(11)에 상보적인 곡면 프로파일을 가진다. 환언하면, 터널 유전체(11)의 특정의 세그먼트와 전하 저장 층(9)의 인접한 세그먼트가 볼록하면, 반도체 채널(1)의 인접한 세그먼트도 볼록하고, 그리고 반대의 경우도 마찬가지이다.
다양한 실시예에서, 도 1a, 도 2a, 도 3, 및 도 4에 도시된 바와 같이, 기판(100)의 주 표면(100a)에 수직인 NAND 스트링의 세그먼트는 물결 모양의 프로파일을 가진다. 물결 모양의 프로파일은 상보적인 복수의 번갈아 있는 볼록 세그먼트/오목 세그먼트를 갖는 하나 이상의 층들을 가지는 것으로 정의되고, 여기서 각각의 세그먼트는 영이 아닌 곡률 반경을 갖는다. 바람직하게는, 파상도(waviness)의 진폭은 2 개의 이웃하는 게이트 사이의 수직 간격(vertical separation)의 15% 이상이다. 차단 유전체(7), 전하 저장 층(9), 및 터널 유전체(11) 각각은 실질적으로 균일한 두께를 가질 수 있다. 도 2a, 도 2b 및 도 4에 도시된 바와 같이, 반도체 채널(1)이 충전되는 피처이면, 도 2a 및 도 2b의 반도체 채널(1), 또는 도 4의 반도체 채널(1)의 2 개의 날개 부분(1a 및 1b)은 기판(100)의 주 표면(100a)에 수직인 방향에서 가변 두께를 가지는 준원통형 보디이다. 도 1a, 도 1b 및 도 3에 도시된 일부 다른 실시예에서, 반도체 채널(1)이 속이 비어 있고 절연성 충전 재료(2)로 채워지는 경우, 도 1a 및 도 1b의 반도체 채널(1) 또는 도 3의 반도체 채널의 2 개의 날개 부분(1a 및 1b)은 실질적으로 균일한 두께를 갖는 물결 모양의 프로파일을 가지며, 절연성 충전 재료(2)는 기판(100)의 주 표면(100a)에 수직인 방향에서 가변 두께를 가지는 준원통형 보디이다.
전하 저장 층(9)의 물결 모양의 프로파일로 인해, 전하 저장 층의 비슷한 편평한 세그먼트보다 제어 게이트들(3a, 3b)을 따라 제1 및 제2 곡면 전하 저장 세그먼트(9a, 9b)의 (주 표면(100a)에 실질적으로 수직인 방향에서) 보다 긴 프로파일이 얻어진다. 이러한 보다 긴 곡면 전하 저장 세그먼트(9a, 9b)는 포획된 전자들에 대한 보다 긴 확산 경로(diffusion path)를 제공하고, 따라서 인접한 셀들로의 누설을 감소시킨다. 전하 저장 층(9)의 물결 모양의 프로파일은 또한 (전하 저장 세그먼트(9a, 9b)를 따라) 프로그램된 셀에 대한 전기장을 강화시키고, (전하 저장 세그먼트(9c)를 따라) 층간 절연 층들에 인접한 스페이싱 영역(spacing region)에서 전기장을 감소시킨다. 그 결과, 셀들 사이의 간섭이 감소된다.
도 5a 내지 도 5i는 본 발명의 제1 실시예에 따른, NAND 스트링을 제조하는 방법을 나타낸다.
도 5a를 참조하면, 임의적인 에칭 스톱 층(202a)이 기판(100)의 주 표면(100a) 위쪽에 형성된다. 에칭 스톱 층(202a)은, 예를 들어, 폴리실리콘 층일 수 있다. 일부 실시예에서, 에칭 스톱 층(202a)은 전도성 또는 강하게 도핑된 반도체(예컨대, 적어도 1018 cm3의 농도로 n-형 또는 p-형 도핑됨) 재료를 포함하고, 에칭 스톱 층(202a)은 전극(102a)을 형성한다. 다른 실시예에서, 에칭 스톱 층(202a)은 희생 재료를 포함하고, 그의 적어도 일부분이 전극(102a)을 형성하기 위한 공간을 제공하기 위해 제거된다. 일부 실시예에서, 에칭 스톱 층(202a)은 절연성 또는 반도체 재료이고, 완성된 디바이스(150)에 남아 있다. 또 다른 실시예에서, 에칭 스톱 층(202a)이 생략된다.
도 5b에 도시된 바와 같이, 번갈아 있는 제1 층들(19)(19a, 19b 등)과 제2 층들(122)(122a, 122b 등)의 스택(120)이 에칭 스톱 층(202a) 위쪽에 또는, 에칭 스톱 층(202a)이 생략되는 경우, 기판(100)의 주 표면(100a) 위쪽에 형성된다. 제1 층들(19) 및 제2 층들(122)은, 스퍼터링, CVD, MBE 등과 같은, 임의의 적당한 퇴적 방법에 의해 기판 위쪽에 퇴적될 수 있다. 제1 층들(19)은 절연성 재료, 예를 들어, 실리콘 산화물을 포함할 수 있다. 일 실시예에서, 제2 층들(122)은 전도성 또는 반전도성 재료를 포함할 수 있고, 제2 층들(122)은 복수의 제어 게이트 전극들(3)을 형성한다. 다른 실시예에서, 제2 층들(122)은 희생 층이고, 진성 폴리실리콘(intrinsic polysilicon) 또는 절연성 재료(예컨대, 실리콘 질화물, 실리콘 산화물 등)와 같은, 희생 재료를 포함할 수 있다. 이 실시예들에서, 제2 층들(122)이 제거되고, 복수의 제어 게이트 전극들이 대체 공정에 의해 제2 층들 대신에 형성된다.
도 5c에 도시된 바와 같이, 제1 층들(19) 및 제2 층들(122)의 퇴적에 이어서, 스택(120)에 적어도 하나의 개구부(84)를 형성하기 위해 스택(120)을 에칭하는 것이 뒤따른다. NAND 스트링들의 수직 채널들 또는 채널 부분들이 차후에 형성되게 될 위치들에 개구부들(84)의 어레이가 형성될 수 있다. 에칭 공정은 제1 층들(19)에 제1 곡면 프로파일(84c)을 그리고 제2 층들(122)에 제2 곡면 프로파일(84a, 84b)을 형성한다. 도 5c에 도시된 바와 같이, 제1 곡면 프로파일(84c)은 제2 곡면 프로파일(84a, 84b)과 상이하다. 일부 실시예에서, 제1 곡면 프로파일(84c)은 개구부(84)의 방향으로 볼록하고(즉, 제1 층들(19)의 곡면 측면들이 개구부(84) 내로 돌출함), 제2 곡면 프로파일(84a, 84b)은 개구부(84)의 방향으로 오목하다(즉, 개구부(84)에서의 제2 층들(122)의 곡면 측면들이 제2 층들(122) 내로 안쪽으로 굽어 있음).
일부 실시예에서, 스택의 에칭은 제1 곡면 프로파일(84c) 및 제2 곡면 프로파일(84a, 84b)이 얻어지게 하는 건식 에칭 공정을 포함한다. 예를 들어, 건식 에칭 공정이 개구부(84)의 곡면 프로파일이 얻어지게 하는 파라미터들(예컨대, 압력, 온도, 화학 에칭제(chemical etchant) 등)의 임의의 조합으로 수행될 수 있다. 일 실시예에서, 스택의 에칭은 제1 비등방성 에칭 공정 및 그에 뒤이은 제2 선택적 에칭 공정을 포함한다. 예를 들어, 제1 건식 에칭 공정은 반응성 이온 에칭(reactive ion etch)일 수 있고, 제2 선택적 에칭 공정은 제1 곡면 프로파일(84c) 및 제2 곡면 프로파일(84a, 84b)을 형성하기 위해 제1 층들(19)에 비해 제2 층들(122)을 선택적으로 리세스(recess)시키는 선택적 등방성 습식 또는 건식 에칭이다. 다른 실시예에서, 스택의 에칭은 단일의 단계에서 수행된다.
차단 유전체가 개구부(84)의 측면들을 코팅하고, 그 결과 도 5d에 도시된 바와 같은 구조물이 얻어지도록, 차단 유전체(7)(IPD(inter-poly dielectric)라고도 알려져 있음)가 이어서 개구부(84)에 형성된다. 차단 유전체(7)는 컨포멀(conformal) ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition)에 의해 퇴적되는 실리콘 산화물 층을 포함할 수 있다. 하프늄 산화물 또는 알루미늄 산화물과 같은, 다른 하이-k 유전체 재료들이 사용될 수 있거나, 다층 유전체들(예컨대, ONO)이 그 대신에 또는 실리콘 산화물에 부가하여 사용될 수 있다. 임의로, 절연 캡핑 층(insulating capping layer)(예컨대, 실리콘 질화물)이 차단 유전체(7) 이전에 개구부들 내에 퇴적될 수 있고 다층 차단 유전체의 후방 부분(back portion)을 포함할 수 있다. 차단 유전체(7)는 제1 층들(19) 상에 제1 곡면 차단 세그먼트(7c)를 그리고 제2 층들(122) 상에 제2 곡면 차단 세그먼트들(7a, 7b)을 형성하기 위해 개구부(84)의 곡률을 따른다. 일부 실시예에서, 차단 유전체(7)는 실질적으로 균일한 두께를 가지며, 제1 곡면 차단 세그먼트(7c)는 개구부(84)의 방향으로 볼록하고, 제2 곡면 차단 세그먼트들(7a, 7b)은 개구부(84)의 방향으로 오목하다.
전하 저장 층(9)이 개구부들(84)에서 차단 유전체 재료(7) 위쪽에 형성되고, 그 결과 도 5e에 도시된 구조물이 얻어진다. 앞서 설명된 바와 같이, 일부 실시예에서, 전하 저장 층(9)은 전하 저장 유전체 재료(예컨대, 실리콘 질화물)를 포함할 수 있다. 대안적으로, 전하 저장 층(9)은 전도성 또는 반도체 부유 게이트 재료(예컨대, 금속, TiN과 같은 금속 합금, 금속 실리사이드, 또는 강하게 도핑된 폴리실리콘 부유 게이트 재료)를 포함할 수 있다. ALD 또는 CVD와 같은, 임의의 원하는 방법들이 전하 저장 층(9)을 형성하는 데 사용될 수 있다. 전하 저장 층(9)은 제1 층들(19) 위쪽에 제1 곡면 전하 저장 세그먼트(9c)를 그리고 제2 층들(122) 위쪽에 제2 곡면 전하 저장 세그먼트들(9a, 9b)을 형성하기 위해 차단 유전체(7)의 곡률을 따른다. 일부 실시예에서, 전하 저장 층(9)은 실질적으로 균일한 두께를 가지며, 제1 곡면 전하 저장 세그먼트(9c)는 개구부(84)의 방향으로 볼록하고, 제2 곡면 전하 저장 세그먼트들(9a, 9b)은 개구부(84)의 방향으로 오목하다. 환언하면, 제1 전하 저장 세그먼트(9c)는 제1 층들(19)의 방향으로 오목하고, 제2 전하 저장 세그먼트들(9a, 9b)은 제2 층들(122)의 방향으로 볼록하다.
도 5f에 도시된 바와 같이, 터널 유전체(11)가 개구부(84)에서 전하 저장 층(9) 위쪽에 퇴적된다. 이것은, 예를 들어, CVD(chemical vapor deposition) 공정 또는 ALD(atomic layer deposition) 공정에 의해 터널 유전체 재료(11)를 퇴적하는 것에 의해 달성될 수 있다. 터널 유전체(11)는 제1 층들(19) 위쪽에 제1 곡면 터널 세그먼트(11c)를 그리고 제2 층들(122) 위쪽에 제2 곡면 터널 세그먼트들(11a, 11b)을 형성하기 위해 전하 저장 층(9)의 곡률을 따른다. 일부 실시예에서, 터널 유전체(11)는 실질적으로 균일한 두께를 가지며, 제1 곡면 터널 세그먼트(11c)는 개구부(84)의 방향으로 볼록하고, 제2 곡면 터널 세그먼트들(11a, 11b)은 개구부(84)의 방향으로 오목하다. 다양한 실시예에서, 전하 저장 층(9) 및 터널 유전체(11)는 실질적으로 개구부(84)의 길이를 따라 물결 모양의 프로파일을 가진다.
도 5g에 예시된 바와 같이, 개구부(84)에, 약하게 도핑된 또는 진성 폴리실리콘과 같은, 반도체 재료를 포함하는 반도체 채널(1)을 퇴적하는 것에 의해, 채널(1)이 형성될 수 있다. 앞서 논의된 바와 같이, 도 2a, 도 2b, 및 도 4에 예시된 디바이스를 형성하기 위해 개구부(84) 전체가 채워질 수 있다. 다양한 실시예에서, 반도체 채널(1)은 위에서 볼 때 원형 단면을 가지며, 반도체 채널(1)은 반도체 채널 재료로 개구부(84)를 완전히 채운다. 대안적으로, 반도체 채널(1)이 먼저 개구부(84)에 퇴적될 수 있고, 이어서 도 1a, 도 1b, 및 도 3에 예시된 디바이스를 형성하기 위해 절연성 충전재(insulating fill)(2)의 퇴적이 뒤따른다. 다양한 실시예에서, 반도체 채널(1)은 위에서 볼 때 원형 단면을 가지며, 반도체 채널 재료가 개구부(84)를 완전히 채우지는 않도록, 반도체 채널 재료가 개구부(84)의 측벽 위쪽에는 형성되지만 개구부(84)의 중앙 부분에는 형성되지 않는다. 개구부(84)를 완전히 채우기 위해 절연성 충전재(2)가 개구부(84)의 중앙 부분에 형성된다. 원하는 경우, 도 3 및 도 4에 예시된 바와 같이, 채널(1)이 U자 형상일 수 있다.
반도체 채널(1)은 제1 층들(19) 위쪽에 제1 곡면 채널 세그먼트(1c)를 그리고 제2 층들(122) 위쪽에 제2 곡면 채널 세그먼트들(1a, 1b)을 형성하기 위해 터널 유전체(11)의 곡률을 따른다. 일부 실시예에서, 반도체 채널(1)은 실질적으로 균일한 두께를 가지며, 제1 곡면 채널 세그먼트(1c)는 개구부(84)의 방향으로 볼록하고, 제2 곡면 채널 세그먼트들(1a, 1b)은 개구부(84)의 방향으로 오목하다.
도 5h에 도시된 바와 같이, 반도체 채널(1)에서의 개구부를 채우기 위해 절연성 충전재(2)가 퇴적된다. 절연성 충전재(2)는 기판(100)의 주 표면(100a)에 수직인 방향에서 가변 두께를 가지는 준원통형 보디를 형성하기 위해 반도체 채널(1)의 곡률을 따른다.
도 5i는 반도체 채널(1)의 각자의 단부 부분들과 전기적으로 접촉하게 형성된 복수의 제어 게이트 전극들(3)과 소스 및 드레인 전극들(102a, 102b)을 포함하는 완성된 NAND 스트링(150)을 나타낸다. 다양한 실시예에서, 제1 전극(102b)은 반도체 채널(1)의 상부 단부와 전기적으로 접촉하게 형성되고, 제2 전극(102a)은 반도체 채널(1)의 하부 단부와 전기적으로 접촉하게 형성된다. 일 실시예에서, 에칭 스톱 층(202a)이 노출되도록 스택에 배면 개구부(184)(예컨대, 슬릿 트렌치 또는 소스 전극 개구부)를 형성하기 위해 스택(120)을 에칭하는 것에 의해 복수의 제어 게이트 전극들(3)이 형성된다. 제1 층들(19) 사이에 복수의 리세스(recess)들을 형성하기 위해 에칭 스톱 층(202a) 및 제2 층들(122)이 배면 개구부(184)를 통해 스택(120)으로부터 제거되고, 복수의 전기 전도성(예컨대, 텅스텐과 같은 금속 및/또는 TiN과 같은 금속 질화물) 제어 게이트들(3) 및 소스 전극(102a)이 배면 개구부(184)를 통해 복수의 리세스들에 형성된다. 다양한 실시예에서, 복수의 제어 게이트들(3) 각각은 전하 저장 층(9)에 상보적인 프로파일을 가진다. 다른 실시예에서, 소스 전극(102a)은 배면 개구부(184)에서 반도체 채널(1)의 하부 단부와 전기적으로 접촉하고, 드레인 전극(102b)은 반도체 채널(1)의 상부 단부와 전기적으로 접촉한다.
이상에서 특정의 바람직한 실시예들을 언급하고 있지만, 본 발명이 그렇게 제한되지 않는다는 것을 잘 알 것이다. 본 기술 분야의 통상의 기술자라면 개시된 실시예들에 대해 다양한 수정들이 행해질 수 있다는 것과 이러한 수정들이 본 발명의 범주 내에 있는 것으로 의도되어 있다는 것을 알 것이다. 본원에서 언급되는 간행물, 특허 출원 및 특허 모두는 참고로 그 전체가 본원에 포함된다.

Claims (39)

  1. 모놀리식 3차원 NAND 스트링으로서,
    반도체 채널 - 상기 반도체 채널의 적어도 하나의 단부 부분은 기판의 주 표면에 실질적으로 수직으로 연장됨 -;
    상기 기판의 상기 주 표면에 실질적으로 평행하게 연장되는 복수의 제어 게이트 전극들 - 상기 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극 및 상기 기판의 상기 주 표면 위쪽이되 상기 제1 디바이스 레벨 아래쪽에 위치된 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함함 -;
    상기 제1 제어 게이트 전극과 상기 제2 제어 게이트 전극 사이에 위치된 층간 절연 층(interlevel insulating layer);
    상기 복수의 제어 게이트 전극들 및 상기 층간 절연 층과 접촉하게 위치된 차단 유전체 층(blocking dielectric layer);
    상기 차단 유전체 층과 적어도 부분적으로 접촉하게 위치된 전하 저장 층 - 상기 전하 저장 층은 적어도, 상기 제1 디바이스 레벨에 위치된 제1 전하 저장 세그먼트, 상기 제2 디바이스 레벨에 위치된 제2 전하 저장 세그먼트, 및 상기 제1 디바이스 레벨과 상기 제2 디바이스 레벨 사이의 상기 층간 절연 층에 인접하여 위치된 제3 전하 저장 세그먼트를 포함함 -; 및
    상기 전하 저장 층과 상기 반도체 채널 사이에 위치된 터널 유전체를 포함하고;
    상기 전하 저장 층은 상기 제1 전하 저장 세그먼트 및 상기 제3 전하 저장 세그먼트 중 적어도 하나를 따라 곡면 프로파일을 갖는, 모놀리식 3차원 NAND 스트링.
  2. 제1항에 있어서, 상기 전하 저장 층은 상기 제1 전하 저장 세그먼트를 따라 제1 곡면 프로파일을 갖고 상기 제3 전하 저장 세그먼트를 따라 제2 곡면 프로파일을 가지며, 상기 제2 곡면 프로파일은 상기 제1 곡면 프로파일과 상이한, 모놀리식 3차원 NAND 스트링.
  3. 제2항에 있어서, 상기 제1 곡면 프로파일은 상기 제1 제어 게이트 전극의 방향으로 볼록하고 상기 제2 곡면 프로파일은 상기 층간 절연 층의 방향으로 오목한, 모놀리식 3차원 NAND 스트링.
  4. 제1항에 있어서, 상기 전하 저장 층은 연속적인, 모놀리식 3차원 NAND 스트링.
  5. 제2항에 있어서, 상기 전하 저장 층은 실질적으로 균일한 두께를 가지는, 모놀리식 3차원 NAND 스트링.
  6. 제1항에 있어서, 상기 차단 유전체 층은 상기 전하 저장 층과 접촉하는 적어도 하나의 세그먼트를 따라 상보적 곡면 프로파일을 가지는, 모놀리식 3차원 NAND 스트링.
  7. 제6항에 있어서, 상기 차단 유전체 층은 실질적으로 균일한 두께를 가지는, 모놀리식 3차원 NAND 스트링.
  8. 제6항에 있어서, 상기 차단 유전체 층과 접촉하는 상기 복수의 제어 게이트 전극들의 각각의 제어 게이트 전극은 상보적 곡면 프로파일을 가지는, 모놀리식 3차원 NAND 스트링.
  9. 제1항에 있어서, 상기 터널 유전체는 상기 전하 저장 층과 접촉하는 적어도 하나의 세그먼트를 따라 상보적 곡면 프로파일을 가지는, 모놀리식 3차원 NAND 스트링.
  10. 제9항에 있어서, 상기 터널 유전체는 실질적으로 균일한 두께를 가지는, 모놀리식 3차원 NAND 스트링.
  11. 제9항에 있어서, 상기 반도체 채널은 상기 터널 유전체와 접촉하는 적어도 하나의 세그먼트를 따라 상보적 곡면 프로파일을 가지는, 모놀리식 3차원 NAND 스트링.
  12. 제11항에 있어서, 상기 반도체 채널과 접촉하는 절연 코어 충전 층(insulating core fill layer)을 추가로 포함하는, 모놀리식 3차원 NAND 스트링.
  13. 제12항에 있어서,
    상기 반도체 채널은 실질적으로 균일한 두께를 갖는 벽들을 가지는 속이 비어 있는 준원통형 보디(hollow quasi-cylindrical body)이고,
    상기 절연 코어 충전 층은 상기 속이 비어 있는 준원통형 보디 내부에 위치되고 상기 기판의 상기 주 표면에 수직인 방향으로 가변 두께를 가지는, 모놀리식 3차원 NAND 스트링.
  14. 제1항에 있어서, 상기 전하 저장 층은 물결 모양의 프로파일을 가지는, 모놀리식 3차원 NAND 스트링.
  15. 제14항에 있어서, 상기 차단 유전체, 상기 터널 유전체, 및 상기 반도체 채널 각각은 상기 전하 저장 층에 상보적인 물결 모양의 프로파일을 가지는, 모놀리식 3차원 NAND 스트링.
  16. 제1항에 있어서,
    상기 전하 저장 층은 실리콘 질화물을 포함하고;
    상기 터널 유전체는 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 산화물과 실리콘 질화물의 조합을 포함하며;
    상기 차단 유전체 층은 실리콘 산화물을 포함하는, 모놀리식 3차원 NAND 스트링.
  17. 제1항에 있어서,
    상기 반도체 채널은 기둥 형상을 갖고 상기 기판의 상기 주 표면에 실질적으로 수직으로 연장되며;
    위쪽으로부터 상기 기둥 형상의 반도체 채널과 접촉하는 소스 전극 또는 드레인 전극 중 하나, 및 아래쪽으로부터 상기 기둥 형상의 반도체 채널과 접촉하는 소스 전극 또는 드레인 전극 중 다른 하나를 추가로 포함하는, 모놀리식 3차원 NAND 스트링.
  18. 제1항에 있어서,
    상기 반도체 채널은 U자 형상의 파이프 형상을 가지며,
    상기 U자 형상의 파이프 형상 반도체 채널의 2 개의 날개 부분(wing portion)들은 상기 기판의 상기 주 표면에 실질적으로 수직으로 연장되고 상기 2 개의 날개 부분들을 연결하는 상기 U자 형상의 파이프 형상 반도체 채널의 연결 부분은 상기 기판의 상기 주 표면에 실질적으로 평행하게 연장되며;
    추가로,
    위쪽으로부터 상기 반도체 채널의 제1 날개 부분과 접촉하는 소스 전극 또는 드레인 전극 중 하나; 및
    위쪽으로부터 상기 반도체 채널의 제2 날개 부분과 접촉하는 소스 전극 또는 드레인 전극 중 다른 하나를 포함하는, 모놀리식 3차원 NAND 스트링.
  19. 제1항에 있어서,
    상기 반도체 채널은 J자 형상의 파이프 형상을 가지며,
    상기 J자 형상의 파이프 형상 반도체 채널의 날개 부분은 상기 기판의 상기 주 표면에 실질적으로 수직으로 연장되고 상기 날개 부분에 연결되는 상기 J자 형상의 파이프 형상 반도체 채널의 연결 부분은 상기 기판의 상기 주 표면에 실질적으로 평행하게 연장되며;
    추가로,
    위쪽으로부터 상기 반도체 채널의 제1 날개 부분과 접촉하는 소스 전극 또는 드레인 전극 중 하나; 및
    위쪽으로부터 상기 반도체 채널의 상기 연결 부분과 접촉하는 소스 전극 또는 드레인 전극 중 다른 하나를 포함하는, 모놀리식 3차원 NAND 스트링.
  20. 모놀리식 3차원 NAND 메모리 디바이스로서,
    실리콘 기판;
    상기 실리콘 기판 위쪽에 배치된 복수의 디바이스 레벨들을 가지는 모놀리식 3차원 NAND 스트링들의 어레이; 및
    상기 실리콘 기판에 또는 그 위쪽에 위치된, 상기 어레이와 연관된 구동기 회로들을 포함하고;
    각각의 모놀리식 3차원 NAND 스트링은
    반도체 채널 - 상기 반도체 채널의 적어도 하나의 단부 부분은 상기 기판의 주 표면에 실질적으로 수직으로 연장됨 -;
    상기 기판의 상기 주 표면에 실질적으로 평행하게 연장되는 복수의 제어 게이트 전극들을 포함하고, 상기 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극 및 상기 기판의 상기 주 표면 위쪽이되 상기 제1 디바이스 레벨 아래쪽에 위치된 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함함 -;
    상기 제1 제어 게이트 전극과 상기 제2 제어 게이트 전극 사이에 위치된 층간 절연 층;
    상기 복수의 제어 게이트 전극들 및 상기 층간 절연 층과 접촉하게 위치된 차단 유전체 층;
    상기 차단 유전체 층과 적어도 부분적으로 접촉하게 위치된 전하 저장 층 - 상기 전하 저장 층은 적어도, 상기 제1 디바이스 레벨에 위치된 제1 전하 저장 세그먼트, 상기 제2 디바이스 레벨에 위치된 제2 전하 저장 세그먼트, 및 상기 제1 디바이스 레벨과 상기 제2 디바이스 레벨 사이의 상기 층간 절연 층에 인접하여 위치된 제3 전하 저장 세그먼트를 포함함 -; 및
    상기 전하 저장 층과 상기 반도체 채널 사이에 위치된 터널 유전체를 포함하고;
    상기 전하 저장 층은 상기 제1 전하 저장 세그먼트 및 상기 제3 전하 저장 세그먼트 중 적어도 하나를 따라 곡면 프로파일을 갖는, 모놀리식 3차원 NAND 메모리 디바이스.
  21. 모놀리식 3차원 NAND 스트링을 제조하는 방법으로서,
    번갈아 있는 제1 층들과 제2 층들의 스택을 형성하는 단계 - 상기 제1 층들은 절연성 재료를 포함함 -;
    적어도 하나의 개구부에서 상기 제1 층들에 제1 곡면 프로파일을 형성하도록 그리고 상기 적어도 하나의 개구부에서 상기 제2 층들에 제2 곡면 프로파일을 형성하도록 상기 스택에 상기 적어도 하나의 개구부를 형성하기 위해 상기 스택을 에칭하는 단계 - 상기 제2 곡면 프로파일은 상기 제1 곡면 프로파일과 상이함 -;
    상기 적어도 하나의 개구부에 전하 저장 층을 형성하는 단계;
    상기 적어도 하나의 개구부에서 상기 전하 저장 층 위쪽에 터널 유전체를 형성하는 단계; 및
    상기 적어도 하나의 개구부에서 상기 터널 유전체 위쪽에 반도체 채널을 형성하는 단계를 포함하는, 방법.
  22. 제21항에 있어서,
    상기 반도체 채널은 위에서 볼 때 원형 단면을 가지며;
    상기 적어도 하나의 개구부에 상기 반도체 채널을 형성하는 단계는, 반도체 채널 재료가 상기 적어도 하나의 개구부를 완전히 채우지는 않도록, 상기 반도체 채널 재료를 상기 적어도 하나의 개구부의 상기 측벽 위쪽에는 형성하지만 상기 적어도 하나의 개구부의 중앙 부분에는 형성하지 않으며, 상기 적어도 하나의 개구부를 완전히 채우기 위해 절연성 충전재가 상기 적어도 하나의 개구부의 상기 중앙 부분에 형성되는, 방법.
  23. 제21항에 있어서,
    상기 반도체 채널은 위에서 볼 때 원형 단면을 가지며;
    상기 적어도 하나의 개구부에 상기 반도체 채널을 형성하는 단계는 상기 적어도 하나의 개구부를 반도체 채널 재료로 완전히 채우는, 방법.
  24. 제21항에 있어서, 제1 전극을 상기 반도체 채널의 상부 단부와 전기적으로 접촉하게 형성하는 단계 및 제2 전극을 상기 반도체 채널의 하부 단부와 전기적으로 접촉하게 형성하는 단계를 추가로 포함하는, 방법.
  25. 제21항에 있어서, 상기 적어도 하나의 개구부에 차단 유전체 층을 형성하는 단계를 추가로 포함하는, 방법.
  26. 제21항에 있어서, 상기 전하 저장 층 및 상기 터널 유전체는 실질적으로 상기 적어도 하나의 개구부의 길이를 따라 물결 모양의 프로파일을 가지는, 방법.
  27. 제26항에 있어서, 상기 반도체 채널은 실질적으로 상기 적어도 하나의 개구부의 길이를 따라 물결 모양의 프로파일을 가지는, 방법.
  28. 제21항에 있어서, 상기 전하 저장 층은 두께가 실질적으로 균일한, 방법.
  29. 제21항에 있어서, 상기 스택의 상기 에칭은 상기 제1 곡면 프로파일 및 상기 제2 곡면 프로파일이 얻어지게 하는 압력 및 화학 에칭제 함유량 중 적어도 하나를 가지는 건식 에칭 공정을 포함하는, 방법.
  30. 제21항에 있어서, 상기 스택의 상기 에칭은 제1 건식 에칭 공정 및 그에 뒤이은 제2 선택적 에칭 공정을 포함하는, 방법.
  31. 제30항에 있어서, 상기 제1 건식 에칭 공정은 반응성 이온 에칭(reactive ion etch)이고, 상기 제2 선택적 에칭 공정은 상기 제1 곡면 프로파일 및 상기 제2 곡면 프로파일을 형성하기 위해 상기 제1 층들에 비해 상기 제2 층들을 선택적으로 리세스(recess)시키는 선택적 등방성 습식 에칭인, 방법.
  32. 제21항에 있어서, 상기 제2 층들은 희생 재료를 포함하는, 방법.
  33. 제21항에 있어서,
    상기 제1 층들은 실리콘 산화물을 포함하고;
    상기 제2 층들은 실리콘 질화물을 포함하며;
    상기 전하 저장 층은 실리콘 질화물을 포함하는, 방법.
  34. 제21항에 있어서, 번갈아 있는 층들의 상기 스택이 에칭 스톱 층 위쪽에 형성되도록 상기 에칭 스톱 층을 형성하는 단계를 추가로 포함하는, 방법.
  35. 제34항에 있어서,
    상기 스택에 적어도 하나의 제1 소스 전극 개구부를 형성하여 상기 에칭 스톱 층을 노출시키기 위해 상기 스택을 에칭하는 단계;
    상기 스택에서의 상기 제1 층들 사이에 복수의 리세스(recess)들을 형성하기 위해 상기 제2 층들을 상기 스택으로부터 제거하는 단계; 및
    상기 제1 소스 전극 개구부를 통해 상기 복수의 리세스들에 복수의 제어 게이트 전극들을 형성하는 단계를 추가로 포함하는, 방법.
  36. 제35항에 있어서, 상기 복수의 제어 게이트 전극들 각각은 상기 전하 저장 층에 상보적인 프로파일을 가지는, 방법.
  37. 제35항에 있어서,
    소스 전극을 상기 적어도 하나의 제1 소스 전극 개구부에 상기 반도체 채널의 하부 단부와 전기적으로 접촉하게 형성하는 단계; 및
    드레인 전극을 상기 반도체 채널의 상부 단부와 전기적으로 접촉하게 형성하는 단계를 추가로 포함하는, 방법.
  38. 제21항에 있어서, 상기 제1 곡면 프로파일은 상기 적어도 하나의 개구부의 방향으로 볼록하고 상기 제2 곡면 프로파일은 상기 적어도 하나의 개구부의 방향으로 오목한, 방법.
  39. 제21항에 있어서,
    상기 반도체 채널 위쪽에 절연 코어 충전 층(insulating core fill layer)을 형성하는 단계를 추가로 포함하고,
    상기 반도체 채널은 실질적으로 균일한 두께를 갖는 벽들을 가지는 속이 비어 있는 준원통형 보디이고,
    상기 절연 코어 충전 층은 상기 속이 비어 있는 준원통형 보디 내부에 위치되고 상기 기판의 상기 주 표면에 수직인 방향으로 가변 두께를 가지는, 방법.
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