KR102609516B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102609516B1
KR102609516B1 KR1020160055405A KR20160055405A KR102609516B1 KR 102609516 B1 KR102609516 B1 KR 102609516B1 KR 1020160055405 A KR1020160055405 A KR 1020160055405A KR 20160055405 A KR20160055405 A KR 20160055405A KR 102609516 B1 KR102609516 B1 KR 102609516B1
Authority
KR
South Korea
Prior art keywords
substrate
layer
channel layer
channel
gate dielectric
Prior art date
Application number
KR1020160055405A
Other languages
English (en)
Other versions
KR20170126057A (ko
Inventor
이병일
신경준
은동석
김지혜
이현국
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160055405A priority Critical patent/KR102609516B1/ko
Priority to US15/390,977 priority patent/US9773806B1/en
Priority to CN201810189489.XA priority patent/CN108447868B/zh
Priority to CN201710307715.5A priority patent/CN107393927B/zh
Priority to US15/688,011 priority patent/US10211220B2/en
Publication of KR20170126057A publication Critical patent/KR20170126057A/ko
Application granted granted Critical
Publication of KR102609516B1 publication Critical patent/KR102609516B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들, 상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널층, 및 상기 게이트 전극들과 상기 채널층 사이에서 상기 채널층 외측에 배치되는 게이트 유전층을 포함한다. 상기 채널층은 상기 기판의 상면에 수직하게 연장되는 제1 영역 및 상기 제1 영역의 하부에서 상기 제1 영역과 연결되며 상기 기판의 상면에 대해 경사진 면을 갖는 제2 영역을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 있다. 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 채널층의 하부에서의 끊김 현상을 개선하고, 채널층의 두께를 감소하여 메모리 셀 스트링을 이루는 트랜지스터들의 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들, 상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널층 및 상기 게이트 전극들과 상기 채널층 사이에서 상기 채널층 외측에 배치되는 게이트 유전층 을 포함하고, 상기 채널층은 상기 기판의 상면에 수직하게 연장되는 제1 영역 및 상기 제1 영역의 하부에서 상기 제1 영역과 연결되며 상기 기판의 상면에 대해 경사진 면을 갖는 제2 영역을 포함할 수 있다.
일 예로, 상기 제2 영역은 상기 게이트 유전층의 하면과 상기 채널층 사이의 경계면으로 정의되는 제1 면 및 상기 제1 면과 다른 방향으로 경사진 제2 면을 포함할 수 있다.
일 예로, 상기 제2 면이 상기 기판의 상면과 이루는 각은 다이아몬드 결정 구조의 (100) 결정면과 (111) 결정면이 이루는 각과 동일할 수 있다.
일 예로, 상기 제2 영역은 상기 제1 면과 상기 제2 면을 연결하는 제3 면을 더 가지고, 상기 제1 면과 상기 제3 면 및 상기 제2 면과 상기 제3 면은 상기 게이트 유전층의 하부에서 서로 교차할 수 있다.
일 예로, 상기 기판은 상기 채널층의 상기 제2 영역과 접촉하는 리세스 영역을 포함할 수 있다.
일 예로, 상기 게이트 유전층의 바닥면은 상기 기판의 상면보다 낮을 수 있다.
일 예로, 상기 기판과 상기 채널층 사이에 배치되며, 상기 채널층과 상기 기판에 접촉하는 에피택셜층을 더 포함할 수 있다.
일 예로, 상기 에피택셜층은 상기 채널층의 상기 제2 영역을 수용하는 리세스 영역을 포함할 수 있다.
일 예로, 상기 에피택셜층은 상기 기판의 상면으로부터 연장되는 제1 면, 및 상기 기판의 상면에 대해 경사진 제2 면을 가질 수 있다.
일 예로, 상기 기판은 상기 에피택셜층의 상기 제2 면에 접촉하는 리세스 영역을 포함할 수 있다.
일 예로, 상기 에피택셜층의 상기 제2 면이 상기 기판의 상면과 이루는 각은 다이아몬드 결정 구조의 (100) 결정면과 (111) 결정면이 이루는 각과 동일할 수 있다.
일 예로, 상기 게이트 유전층은 상기 채널층 상에 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 교대로 적층되는 도전층들 및 층간 절연층들, 상기 도전층들 및 상기 층간 절연층들을 관통하여 상기 기판에 수직하게 연장되는 채널층, 및 상기 게이트 전극들과 상기 채널층 사이에 배치되는 게이트 유전층을 포함하고, 상기 채널층의 적어도 일부 영역은, 상기 기판을 향하는 방향으로 폭이 좁아지는 복수의 경사면을 포함할 수 있다.
일 예로, 상기 채널층의 상기 적어도 일부 영역은, 상기 기판 내에 배치될 수 있다.
일 예로, 상기 채널층과 상기 기판 사이에 배치되는 에피택셜층을 더 포함하며, 상기 복수의 경사면은 상기 에피택셜층과 접촉할 수 있다.
본 발명의 일 실시예에 의하면, 채널층의 하부에서의 끊김 현상을 개선하고, 채널층의 두께를 감소하여 메모리 셀 스트링을 이루는 트랜지스터들의 특성이 향상된 반도체 장치를 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 채널층을 설명하기 위한 단면도들로서 도 3의 'A' 영역에 대응되는 영역이 도시된다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 3의 'B' 영역에 대응되는 영역이 도시된다.
도 7 내지 도 18은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 19는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 에피택셜층을 설명하기 위한 단면도들로서 도 19의 'C' 영역에 대응되는 영역이 도시된다.
도 22 내지 도 26은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 27은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 사시도이다.
도 28 내지 도 29는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 30은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 사시도이다.
도 31은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 32는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 33은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
본 발명의 실시예들에 대한 설명에서, 결정학적(crystallographic) 면 또는 방향을 기술하는 표시법(notation)으로 세 개의 정수 세트로 표시되는 밀러 지수(Miller index)를 사용한다. 결정축에 대한 상대적인 대칭성이 동일한 복수의 면들 및 방향들을 결정학적인 관점에서 등가(equivalent)이며, 주어진 밀러 지수를 갖는 어떤 면 및 방향은 단지 단위 셀(unit cell)의 위치 및 기원(orientation)을 선택하는 방식에 의해서 격자 내에서 이동될 수 있다. 이러한 등가의 면들 및 방향들은 하나의 패밀리로 표시될 수 있으며, 예를 들어, {100} 결정면은 세 개의 등가 면인, (100) 결정면, (010) 결정면 및 (001) 결정면을 포함한다. 따라서, 하나의 면으로만 표현된 경우라도, 하나의 패밀리 내의 등가의 면들에 대하여 동일한 설명이 적용될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 행들과 열들을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은 복수의 메모리 블록들로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 비트 라인들(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작될 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스(address) 정보를 수신하고, 수신한 어드레스 정보를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 2는 수직 구조의 반도체 장치(100A)에 포함되는 메모리 셀 어레이의 3차원 구조를 나타낸 등가회로도이다. 도 2를 참조하면, 본 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 트랜지스터들(MC1~MCn), 메모리 셀 트랜지스터들(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 트랜지스터들(MC1~MCn)은 메모리 셀 트랜지스터들(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 트랜지스터(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 트랜지스터들(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 트랜지스터들(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다. 도 4는 본 발명의 일 실시예에 따른 채널층을 설명하기 위한 단면도들로서 도 3의 'A' 영역에 대응되는 영역이 도시된다.
도 3 및 도 4를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101)의 상면에 수직한 방향으로 연장되는 채널홀들(CH), 채널홀들(CH) 내부에 배치되는 채널층들(150), 채널홀들(CH)의 측벽을 따라 적층된 층간 절연층들(120) 및 게이트 전극들(130)을 포함할 수 있다. 또한, 반도체 장치(100)는 채널층들(150)과 기판(101) 사이에 배치되는 에피택셜층들(140), 채널층들(150)과 게이트 전극들(130)의 사이에 배치되는 게이트 유전층들(160), 게이트 전극들(130) 사이의 기판(101) 내에 배치되는 불순물 영역(105), 불순물 영역(105) 상에 배치되는 도전층(107) 및 채널층들(150)의 상단에 배치되는 도전 패드들(190)을 더 포함할 수 있다.
반도체 장치(100)에서, 하나의 채널층(150)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있다. 반도체 장치(100)은 x 방향과 y 방향으로 열과 행을 이루며 배열된 복수의 메모리 셀 스트링들을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기판(101) 상에 교대로 적층되는 게이트 전극들(131-138: 130) 및 층간 절연층들(121-129: 120)이 배치될 수 있다.
게이트 전극들(131-138: 130)이 채널층(150) 각각의 측면을 따라 기판(101)으로부터 z 방향으로 이격되어 배치될 수 있다. 도 2를 함께 참조하면, 게이트 전극들(130) 각각은 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극(130)은 연장되어 워드 라인들(WL1~ WLn)을 형성할 수 있다.
도 3에서는 예시적으로 메모리 셀 트랜지스터들(MC1~MCn)의 게이트 전극들(132-136)은 5개가 배열된 것으로 도시되어 있으나, 이에 한정되지 않는다. 반도체 장치(100)의 용량에 따라서 메모리 셀 트랜지스터들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 예컨대, 메모리 셀 트랜지스터들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수는 30개 이상일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극(131)은 y 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 접지 선택 트랜지스터(GST)의 기능을 위하여, 게이트 전극(131) 하부의 기판(101) 내에도 소정의 불순물이 도핑될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 y 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다. 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131)과 인접한 게이트 전극(132)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 확산 방지층(diffusion barrier)(170)이 게이트 전극들(130)은 둘러싸도록 배치될 수 있으며, 확산 방지층(170)은 예컨대, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다.
층간 절연층들(121-129: 120)이 게이트 전극들(130)의 사이에 배열될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
게이트 유전층들(160)이 게이트 전극들(130)과 채널층들(150)의 사이에 배치될 수 있다. 게이트 유전층(160)의 하단부는 "L"자 형태의 단면을 가질 수 있다. 게이트 유전층(160)은 채널층(150)로부터 순차적으로 적층된 터널링층(162), 전하 저장층(164), 및 블록킹층(166)을 포함할 수 있다. 본 실시예의 게이트 유전층(160)은 터널링층(162), 전하 저장층(164) 및 블록킹층(166)이 모두 채널층(150)을 따라 수직하게 연장되도록 배치될 수 있다. 게이트 유전층(160)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
터널링층(162)은 F-N 방식으로 전하(예를 들어, 전자)를 전하 저장층(164)으로 터널링시킬 수 있다. 터널링층(162)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(164)은 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함하는 절연층을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 예를 들어, 전하 저장층(164)은 실리콘 질화물을 포함하는 전하 트랩층일 수 있다.
블록킹층(166)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
채널층들(150)은 게이트 전극들(130) 및 층간 절연층들(120)을 관통하여 기판(101)의 상면에 실질적으로 수직한 방향(z 방향)으로 연장될 수 있다. 또한, 채널층(150)은 채널홀(CH)의 종횡비가 증가됨에 따라 기판(101)에 가까울수록 폭이 좁아지는 형태일 수 있다. 채널층들(150)은 x 방향과 y 방향으로 서로 이격되어 배치될 수 있다. 다만, 채널층들(150)의 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 적어도 한 방향에서 지그재그(zig-zag)의 형태로 배치될 수도 있다. 또한, 도전층(107)을 사이에 두고 인접하는 채널층들(150)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 본 발명은 이에 한정되지 않는다.
채널층(150)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다.
각각의 채널층(150)은 파이프 형상(pipe-shaped) 또는 마카로니 형상(macaroni-shaped)을 가지며 기판(101)의 상면에 수직하게 연장되는 수직부(150a)과 상기 수직부의 하부에 연결되는 접합부(150b)을 포함할 수 있다. 채널층(150)의 내부는 제1 절연층(182)에 의해 채워질 수 있다.
접합부(150b)는 게이트 유전층(160)의 하단부 아래로 연장되는 제1 면(PL1), 제1 면(PL1)과 다른 방향으로 기판(101)의 상면에 대해 특정의 각도(α)로 경사진 제2 면(PL2)을 가질 수 있다. 접합부(150b)는 여러 개의 제2 면들(PL2)을 가지며, 제2 면들(PL2)은 서로 만나서 기판을 향하는 아래 방향으로 뾰족한 형상을 이룰 수 있다. 다시 말해, 제2 면들(PL2)은 기판을 향하는 아래 방향으로 폭이 좁아지며 서로 만날 수 있다.
접합부(150b)의 제1 면(PL1)과 제2 면(PL2)은 게이트 유전층(160)의 하단부 아래에서 만나고, 제1 면(PL1)은 접합부(150b)와 게이트 유전층(160)의 바닥면의 일부가 접하는 경계면이고, 게이트 유전층(160)의 바닥면과 동일한 평면을 이룰 수 있다.
예를 들어, 기판(101)이 (100) 실리콘 기판인 경우, 접합부(150b)의 제2 면(PL2)이 기판(101)의 상면과 이루는 각(α)은 다이아몬드 결정 구조의 (100) 결정면과 (111) 결정면이 이루는 각과 실질적으로 동일할 수 있다.
에피택셜층(140)은 채널층(150)과 기판(101) 사이에 배치되며, 채널층(150)과 기판(101)에 접촉할 수 있다. 채널층(150)은 에피택셜층(140)을 통해 기판(101)과 전기적으로 연결될 수 있다. 에피택셜층(140)은 기판(101)의 리세스 영역(R1) 상에 배치될 수 있다. 에피택셜층(140)은 리세스 영역(R1)을 채우고 기판(101)의 상면보다 높이 연장될 수 있다. 예를 들어, 에피택셜층(140)의 상면의 높이는 최하부의 게이트 전극(131)의 상면보다 높을 수 있으며, 게이트 전극(132)의 하부면보다 낮을 수 있다. 에피택셜층(140)의 상면은 중심부가 볼록한 경사진 면을 가질 수 있다.
에피택셜층(140)의 상부는 채널층(150)의 접합부(150b)와 접촉하는 리세스 영역(R2)을 포함할 수 있다. 접합부(150b)의 제2 면(PL2)는 에피택셜층(140)과 채널층(150)이 접촉하는 경계면일 수 있다. 제조 공정 상, 접합부(150b)의 형상은 에피택셜층(140)의 상부에 형성되는 리세스 영역(R2)의 형상에 의해 결정될 수 있다.
에피택셜층(140)에 의해 채널(150)의 종횡비가 증가하여도 채널층(150)이 기판(101)과 안정적으로 전기적으로 연결될 수 있으며, 접지 선택 트랜지스터들(GST)의 특성이 균일해질 수 있다. 에피택셜층(140)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성된 반도체 물질층일 수 있다. 에피택셜층(140)은 불순물이 도핑되거나 또는 도핑되지 않은 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다.
에피택셜층(140)과 게이트 전극(131)의 사이에는 에피 절연층(169)이 배치될 수 있다. 에피 절연층(169)은 접지 선택 트랜지스터(GST)의 게이트 절연층으로 기능할 수 있다. 에피 절연층(169)은 에피택셜층(140)의 일부를 산화시켜 형성된 산화물일 수 있다. 예를 들어, 에피 절연층(169)은 실리콘 산화물(SiO2)일 수 있다.
상기 메모리 셀 스트링의 상단에서, 도전 패드(190)가 제1 절연층(182)의 상면을 덮고 채널층(150)과 전기적으로 연결되도록 배치될 수 있다. 도전 패드(190)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 도전 패드(190)는 스트링 선택 트랜지스터(SST)(도 2 참조)의 드레인 영역으로 작용할 수 있다. 도전 패드(190)는 콘택 플러그를 통해 비트 라인과 전기적으로 연결될 수 있다.
상기 메모리 셀 스트링의 하단에서, x 방향으로 배열된 불순물 영역(105)이 배치될 수 있다. 불순물 영역(105)은 기판(101)의 상면에 인접하여 y 방향으로 연장되면서 x 방향으로 소정 단위로 이격되어 배열될 수 있다. 예를 들어, 불순물 영역(105)은 x 방향으로 채널층(150) 2개마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다. 불순물 영역(105)는 접지 선택 트랜지스터들(GST)(도 2 참조)의 소스 영역으로 작용할 수 있다.
불순물 영역(105) 상에는 도전층(107)이 불순물 영역(105)을 따라 y 방향으로 연장되도록 배치될 수 있다. 도전층(107)은 도전성 물질을 포함할 수 있다. 예를 들어, 도전층(107)은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다. 도전층(107)은 제2 절연층(184)에 의해 게이트 전극들(130)과 전기적으로 분리될 수 있다.
도 5는 본 발명의 일 실시예에 따른 채널층을 설명하기 위한 단면도로서 도 3의 'A' 영역에 대응되는 영역이 도시된다. 도 5는 도 4에 도시된 채널층의 접합부의 형상이 변형된 구조이다.
도 5를 참조하면, 각각의 채널층(150')은 파이프 형상(pipe-shaped) 또는 마카로니 형상(macaroni-shaped)을 가지며 기판(101)에 수직하게 연장되는 수직부(150a)와 수직부(150a)의 하부에 연결되는 접합부(150b')을 포함할 수 있다. 채널층(150')의 내부는 제1 절연층(182)에 의해 채워질 수 있다.
접합부(150b')는 게이트 유전층(160)의 하단부 아래로 연장되는 제1 면(PL1), 기판(101)의 상면에 대해 특정의 각도(α)로 경사진 제2 면(PL2)을 가질 수 있다. 접합부(150b')는 제1 면(PL1)과 제2 면(PL2)를 연결하는 제3 면(PL3)을 더 포함할 수 있다.
접합부(150b')는 여러 개의 제2 면들(PL2)을 가지며, 제2 면들(PL2)은 서로 만나서 기판을 향하는 아래 방향으로 뾰족한 형상을 이룰 수 있다.
접합부(150b')의 제1 면(PL1)과 제2 면(PL2)은 게이트 유전층(160)의 아래에서 만나고, 제2 면(PL2)과 제3 면(PL3)도 게이트 유전층(160)의 아래에서 만날 수 있다.
제1 면(PL1)은 접합부(150b')가 게이트 유전층(160)의 바닥면의 일부와 접하는 경계면이고, 게이트 유전층(160)의 바닥면과 동일한 평면을 이룰 수 있다.
예를 들어, 기판(101)이 (100) 실리콘 기판인 경우, 접합부(150b')의 제2 면(PL2)이 기판(101)의 상면과 이루는 각(α)은 다이아몬드 결정 구조의 (100) 결정면과 (111) 결정면이 이루는 각과 실질적으로 동일할 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 3의 'B' 영역에 대응되는 영역이 도시된다.
도 6a를 참조하면, 메모리 셀 스트링들의 게이트 전극(133), 확산 방지층(170), 게이트 유전층(160a), 채널층(150) 및 제1 절연층(182)이 도시된다. 게이트 유전층(160a)은 채널층(150)으로부터 순차적으로 적층된 터널링층(162), 전하 저장층(164), 및 블록킹층(166a1, 166a2)이 적층된 구조를 가질 수 있다. 게이트 유전층(160)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
게이트 유전층(160a)은 도 4 및 도 5의 실시예와 달리, 블록킹층(166a1, 166a2)이 두 개의 층을 포함하며, 제1 블록킹층(166a1)은 채널층(150)과 같이 수직으로 연장되고, 제2 블록킹층(166a2)은 게이트 전극층(133) 및 확산 방지층(170)을 둘러싸도록 배치될 수 있다. 예를 들어, 제2 블록킹층(166a2)은 제1 블록킹층(166a1)보다 고유전율을 가지는 물질을 포함할 수 있다.
도 6b를 참조하면, 메모리 셀 스트링들의 게이트 전극(133), 확산 방지층(170), 게이트 유전층(160b), 채널층(150) 및 제1 절연층(182)이 도시된다. 게이트 유전층(160b)은 채널층(150)으로부터 순차적으로 적층된 터널링층(162b), 전하 저장층(164b), 및 블록킹층(166b)이 적층된 구조를 가질 수 있다. 본 실시예의 게이트 유전층(160b)은 도 4 및 도 5의 실시예에서와 달리, 터널링층(162b), 전하 저장층(164b), 및 블록킹층(166b)이 모두 게이트 전극층(133) 및 확산 방지층(170)을 둘러싸도록 배치될 수 있다.
도 7 내지 도 18은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 7 내지 도 18에서는, 도 3의 사시도에서 x-z 단면에 대응되는 영역이 도시될 수 있다.
도 7을 참조하면, 기판(101) 상에 희생층들(111-118: 110) 및 층간 절연층들(120)이 교대로 적층될 수 있다. 층간 절연층들(120)과 희생층들(110)은 도시된 것과 같이 층간 절연층(121)을 시작으로 기판(101) 상에 서로 교대로 적층될 수 있다.
희생층들(110)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 희생층들(110)은, 희생층들(110)을 식각하는 공정 중에 층간 절연층들(160)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 예를 들면, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다.
도시된 바와 같이, 일 실시예에서 층간 절연층들(120)의 두께는 서로 동일하지 않을 수 있다. 층간 절연층들(120) 중 최하부의 층간 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(129)은 상대적으로 두껍게 형성될 수 있다. 또한, 층간 절연층들(122, 127)은 층간 절연층들(123-126)보다 상대적으로 두껍게 형성될 수 있다. 하지만, 층간 절연층들(120) 및 희생층들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(120) 및 희생층들(110)을 구성하는 막들의 개수 역시 다양하게 변경될 수 있다.
도 8을 참조하면, 희생층들(110) 및 층간 절연층들(120)을 관통하는 채널홀들(CH)을 형성할 수 있다.
채널홀들(CH)은 z 방향으로 기판(101)까지 연장되어, 기판(101) 내에 리세스 영역(R)이 형성될 수 있다. 채널홀들(CH)은 희생층들(110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있다. 채널홀들(CH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 예를 들어, 채널홀들(CH)의 폭은 기판(101)의 상면에 가까울수록 감소될 수 있다.
도 9를 참조하면, 채널홀들(CH) 하부의 리세스 영역(R1) 상에 에피택셜층(140)을 형성할 수 있다.
에피택셜층(140)은 리세스 영역(R1) 내의 기판(101)을 시드(seed)로 이용하여 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 수행하여 형성될 수 있다. 에피택셜층(140)은 단일층으로 이루어지거나, 성장조건이나 조성이 다른 복수의 층으로 이루어질 수 있다.
에피택셜층(140)은 불순물로 도핑될 수도 있다. 상기 불순물은 기판(101) 내의 불순물과 동일한 도전형의 불순물이거나 반대의 도전형의 불순물일 수 있다.
에피택셜층(140)의 상면은 기판(101)에 인접한 희생층(111)의 상면보다 높게 형성될 수 있다. 그리고, 에피택셜층(140)의 상면은 기판(101)에서 멀어지는 방향으로 볼록하게 형성될 수 있다. 다만, 성장 조건 등에 따라, 에피택셜층(140)의 상면은 평평하게 형성될 수도 있다.
도 10을 참조하면, 채널홀들(CH) 내에 게이트 유전층(160) 및 희생 반도체막(151)을 형성할 수 있다.
게이트 유전층(160)은 채널홀들(CH)의 측벽, 에피택셜층(140)의 상면, 및 층간 절연층(129)의 상면에 균일한 두께를 가지도록 형성될 수 있다.
게이트 유전층(160)은 순차로 형성된 블록킹층, 전하 저장층, 및 터널링층을 포함할 수 있다.
희생 반도체막(151)은 게이트 유전층(160) 상에 균일한 두께를 가지도록 형성될 수 있다. 희생 반도체막(151)은 다결정 실리콘, 비정질 실리콘과 같은 반도체 물질로 이루어질 수 있다. 예를 들어, 희생 반도체막(151)은 다결정 실리콘일 수 있다.
게이트 유전층(160) 및 희생 반도체막(151)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 형성될 수 있다.
도 11을 참조하면, 후속 공정에서 채널층(150)과 에피택셜층(140)이 직접 접촉되도록 하기 위해, 채널홀들(CH) 내에서 게이트 유전층(160)의 일부가 제거될 수 있다.
희생 반도체막(151)을 이방성 식각하여 게이트 유전층(160)의 측벽에 형성되는 희생 스페이서층(151s)를 형성할 수 있다. 희생 스페이서층(151s)는 채널홀(CH) 하부에서 에피택셜층(140)의 상면 상에 형성된 게이트 유전층(160)의 일부를 노출시킬 수 있다.
이어서, 희생 스페이서층(151s)을 식각 마스크로 이용하여 노출된 게이트 유전층(160)을 이방성 식각하여 선택적으로 제거할 수 있다. 한편, 이방성 식각하는 동안에, 희생 스페이서층(151s)의 아래에 위치한 게이트 유전층(160)은 식각되지 않을 수 있다. 따라서, 채널홀(CH)의 측벽에서 게이트 유전층(160)은 "L"자 형태의 단면을 가질 수 있다.
게이트 유전층(160)을 식각할 때, 에피택셜층(140)도 함께 일부 식각될 수 있다.
도 12를 참조하면, 희생 스페이서층(151s)이 제거되고, 에피택셜층(140)의 상부에 리세스 영역(R2)가 형성될 수 있다.
희생 스페이서층(151s)은 이방성 습식 식각 공정에 의해 제거될 수 있다. 희생 스페이서층(151s)와 에피택셜층(140)은 서로 동일한 물질로 이루어질 수 있다. 이러한 경우, 희생 스페이서층(151s)를 이방성 식각하는 동안에, 에피택셜층(140)의 상부도 함께 식각되어 리세스 영역(R2)이 형성될 수 있다. 예를 들어, 스페이서층(151s)와 에피택셜층(140)이 모두 실리콘(Si)으로 이루어진 경우, 상기 이방성 습식 식각 공정은 NH4OH, NaOH, 또는 KOH을 포함하는 염기성 용액을 이용하여 수행될 수 있다. 상기 이방성 습식 식각 공정에 의해, 리세스 영역(R2)은 게이트 유전층(160) 아래로 확장될 수 있으며, 기판(101)의 상면에 대해 특정한 각도의 기울기를 가지는 경사면들로 이루어질 수 있다. 이로 인해, 도 12와 같이 리세스 영역(R2)은 "V"자 형태의 단면을 가질 수 있다. 상기 경사면들은 다이아몬드 결정 구조의 (111) 결정면에 해당할 수 있다. 기판(101)이 (100) 실리콘 웨이퍼인 경우, 상기 경사면들이 기판(101)의 상면과 이루는 각도는 다이아몬드 결정 구조의 (100) 결정면과 (111) 결정면이 이루는 각도와 동일할 수 있다.
도 13을 참조하면, 채널홀들(CH) 내에 채널층(150)이 형성될 수 있다.
채널층(150)은 게이트 유전층(160) 상에 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 채널층(150)은 다결정질 실리콘, 비정질 실리콘과 같은 반도체 물질로 이루어질 수 있다.
채널층(150)은 에피택셜층(140)의 리세스 영역(R2)를 매립하도록 형성될 수 있다.
채널층(150)이 다결정질 실리콘으로 이루어진 경우, 채널층(150)의 끊어짐을 방지하기 위해, 채널층(150)은 최종 두께보다 두껍게 형성된 다음, 트리밍(trimming) 공정을 통해 원하는 최종 두께로 조절될 수 있다. 상기 트리밍 공정은 SC1 용액과 같은 용액을 이용하여 정밀하게 수행될 수 있다. SC1 용액은 탈이온수(deionized water), NH4OH 및 H2O2가 5: 1: 1 비율로 혼합된 용액을 의미한다.
도 14를 참조하면, 먼저 채널홀들(CH)을 매립하는 제1 절연층(182) 및 제1 절연층(182) 상의 도전 패드(190)를 형성할 수 있다. 제1 절연층(182)은 절연 물질일 수 있다. 도전 패드(190)은 도핑된 반도체 물질일 수 있다.
다음으로, 희생층들(110) 및 층간 절연층들(120)의 적층물을 소정 간격으로 분리하는 제1 개구부(OP1)를 형성할 수 있다. 제1 개구부(OP1)의 형성 전에, 최상부의 층간 절연층(129) 및 도전 패드(190) 상에 추가로 절연층(145)을 형성할 수 있다. 절연층(145)는 후속의 공정 동안 도전 패드(160) 및 채널층(150) 등의 손상을 방지할 수 있다. 제1 개구부(OP1)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(110) 및 층간 절연층들(120)을 이방성 식각함으로써 형성될 수 있다. 제1 개구부(OP1)는 y 방향(도 3 참조)으로 연장되는 트랜치 형태로 형성될 수 있다. 제1 개구부(OP1)는 채널층들(150)의 사이에서 기판(101)을 노출시킬 수 있다.
도 15를 참조하면, 제1 개구부(OP1)를 통해 노출된 희생층들(110)이 식각 공정에 의해 제거될 수 있으며, 그에 따라 층간 절연층들(120) 사이에 정의되는 복수의 측면 개구부들(LP)이 형성될 수 있다. 측면 개구부들(LP)을 통해 게이트 유전층(160) 및 제2 에피택셜층(144)의 일부 측벽들이 노출될 수 있다.
도 16을 참조하면, 측면 개구부들(LP)을 통해 노출된 에피택셜층(140) 상에 에피 절연층(169)을 형성할 수 있다.
에피 절연층(169)은 예를 들어, 산화(oxidation) 공정에 의해 형성될 수 있으며, 이 경우, 에피 절연층(169)은 에피택셜층(140)의 일부가 산화되어 형성된 산화막일 수 있다. 에피 절연층(169)의 두께 및 형상은 도시된 것에 한정되지 않는다.
본 단계에서 산화 공정을 수행하는 경우, 측면 개구부들(LP)을 통해 노출된 게이트 유전층(160)도 일부가 산화되어 도 15의 식각 공정 중에 받은 손상들이 큐어링(curing)될 수 있다.
도 17을 참조하면, 확산 방지층(170) 및 게이트 전극(130)를 측면 개구부들(LP) 내에 형성할 수 있다.
먼저, 확산 방지층(170)이 제1 개구부(OP1) 및 측면 개구부들(LP)에 의해 노출되는 게이트 유전층(160), 에피 절연층(169), 층간 절연층(120) 및 기판(101)을 덮도록 형성될 수 있다. 다음으로, 게이트 전극(130)이 측면 개구부들(LP)을 매립하도록 형성될 수 있다. 확산 방지층(170)은 도전성 물질이면서 게이트 전극(130)과 다른 물질층임을 고려하여 서로 구별되게 도시하였으나, 기능상으로 확산 방지층(170)을 게이트 전극(130)의 일부로 볼 수도 있을 것이다. 또한, 일 실시예에서, 확산 방지층(170)을 생략하는 것도 가능하다. 게이트 전극(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 확산 방지층(170)은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
다음으로, 측면 개구부들(LP) 내에만 확산 방지층(170) 및 게이트 전극(130)이 배치되도록, 제1 개구부(OP1) 내에 형성된 확산 방지층(170) 및 게이트 전극(130)을 이루는 물질을 추가적인 공정을 통하여 제거하여 제2 개구부(OP2)를 형성할 수 있다. 제2 개구부(OP2)는 y 방향(도 3 참조)을 따라 연장되는 트랜치 형상일 수 있다.
도 18을 참조하면, 제2 개구부(OP2) 내의 기판(101)에 불순물 영역(105)을 형성하고, 불순물 영역(105) 상에 도전층(107) 및 제2 절연층(184)을 형성할 수 있다.
먼저, 제2 개구부(OP2)에 의해 노출된 기판(101) 내에 불순물을 주입함으로써 불순물 영역(105)이 형성될 수 있다. 다음으로, 제2 개구부(OP2)의 측벽에 제2 절연층(184)을 형성하고, 도전층(107)을 형성할 수 있다.
일 실시예에서, 불순물 영역(105)은 제2 절연층(184)을 형성한 후 형성될 수도 있다. 불순물 영역(105)은 불순물 농도가 서로 다른 영역을 포함하도록 구성될 수도 있다.
다음으로, 도면으로 도시하지는 않았으나, 도전 패드(190)에 연결되는 콘택 플러그가 더 배치되고, 상기 콘택 플러그에 접속되는 비트 라인이 형성될 수 있다. 상기 비트 라인은 x 방향으로 배열된 도전 패드들(190)을 연결하며 연장될 수 있다.
도 19는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다. 도 20은 본 발명의 일 실시예에 따른 채널층을 설명하기 위한 단면도들로서 도 19의 'C' 영역에 대응되는 영역이 도시된다.
도 19 및 도 20를 참조하면, 반도체 장치(100A)는, 기판(101), 기판(101) 상면에 수직한 방향으로 배치된 복수의 채널층들(152) 및 채널층들(152)의 외측벽을 따라 적층된 복수의 층간 절연층(120) 및 복수의 게이트 전극(130)을 포함할 수 있다. 또한, 반도체 장치(100A)는 채널층(152)과 게이트 전극(130)의 사이에 배치되는 게이트 유전층(160'), 도전층(107) 및 채널(150) 상부의 도전 패드(190)를 더 포함할 수 있다.
반도체 장치(100A)는 도 3 및 도 4를 참조하여 설명한 반도체 장치(100)와 달리, 채널층(152)과 기판(101) 사이에 에피택셜층이 배치되지 않은 구조를 가진다. 이에 따라, 변경되는 부분만 아래에서 설명한다.
게이트 유전층들(160')이 게이트 전극들(130)과 채널층들(152)의 사이에 배치될 수 있다. 게이트 유전층(160)의 하단부는 "L"자 형태의 단면을 가질 수 있다. 게이트 유전층(160')은 채널층(152)로부터 순차적으로 적층된 터널링층(162'), 전하 저장층(164'), 및 블록킹층(166')을 포함할 수 있다. 본 실시예의 게이트 유전층(160')은 터널링층(162'), 전하 저장층(164') 및 블록킹층(166')이 모두 채널층(152)을 따라 수직하게 연장되도록 배치될 수 있다.
본 실시예에서, 게이트 유전층들(160')은 기판(101)의 상면보다 아래까지 연장되어, 게이트 유전층들(160')의 바닥면은 기판(101)의 상면보다 낮은 위치에 형성될 수 있다.
각각의 채널층(152)은 파이프 형상(pipe-shaped) 또는 마카로니 형상(macaroni-shaped)을 가지며 기판(101)의 상면에 수직하게 연장되는 수직부(152a)과 상기 수직부의 하부에 연결되는 접합부(152b)을 포함할 수 있다. 채널층(152)의 내부는 제1 절연층(182)에 의해 채워질 수 있다.
채널층(152)의 접합부(152b)는 기판(101) 내에 배치될 수 있다. 접합부(152b)는 게이트 유전층(160')의 하단부 아래로 연장되는 제1 면(PL1), 기판(101)의 상면과 평행한 I-I 면에 대해 특정의 각도(α1)로 경사진 제2 면(PL2)을 가질 수 있다. 접합부(152b)는 여러 개의 제2 면들(PL2)을 가지며, 제2 면들(PL2)은 서로 만나서 기판을 향하는 아래 방향으로 뾰족한 형상을 이룰 수 있다.
접합부(152b)의 제1 면(PL1)과 제2 면(PL2)은 게이트 유전층(160)의 하단부 아래에서 만나고, 제1 면(PL1)은 접합부(152b)가 게이트 유전층(160)의 바닥면의 일부와 접하는 경계면이고, 게이트 유전층(160)의 바닥면과 동일한 평면을 이룰 수 있다.
예를 들어, 기판(101)이 (100) 실리콘 기판인 경우, 접합부(152b)의 제2 면(PL2)이 기판(101)의 상면과 평행한 I-I 면에 대해 이루는 각(α1)은 다이아몬드 결정 구조의 (100) 결정면과 (111) 결정면이 이루는 각과 실질적으로 동일할 수 있다.
기판(101)은 채널층(152)의 접합부(152b)와 접촉하는 리세스 영역(R3)을 포함할 수 있다. 접합부(152b)는 기판(101)의 리세스 영역(R3)에 수용될 수 있다.
접합부(152b)의 제2 면(PL2)는 기판(101)과 채널층(150)이 접촉하는 경계면일 수 있다. 제조 공정 상, 접합부(152b)의 형상은 기판(101)에 형성되는 리세스 영역(R3)의 형상에 의해 결정될 수 있다.
도 21은 본 발명의 일 실시예에 따른 채널층을 설명하기 위한 단면도로서 도 19의 'C' 영역에 대응되는 영역이 도시된다. 도 21은 도 20에 도시된 채널층의 접합부의 형상이 변형된 구조이다.
도 21을 참조하면, 각각의 채널층(152')은 파이프 형상(pipe-shaped) 또는 마카로니 형상(macaroni-shaped)을 가지며 기판(101)에 수직하게 연장되는 수직부(152a)과 상기 수직부의 하부에 연결되는 접합부(152b')을 포함할 수 있다. 채널층(152)의 내부는 제1 절연층(182)에 의해 채워질 수 있다.
접합부(152b')는 게이트 유전층(160)의 하단부 아래로 연장되는 제1 면(PL1), 기판(101)의 상면에 대해 특정의 각도(α)로 경사진 제2 면(PL2)을 가질 수 있다. 접합부(152b')는 제1 면(PL1)과 제2 면(PL2)를 연결하는 제3 면(PL3)을 더 포함할 수 있다.
접합부(152b')는 여러 개의 제2 면들(PL2)을 가지며, 제2 면들(PL2)은 서로 만나서 기판을 향하는 아래 방향으로 뾰족한 형상을 이룰 수 있다.
접합부(152b')의 제1 면(PL1)과 제2 면(PL2)은 게이트 유전층(160)의 아래에서 만나고, 제2 면(PL2)과 제3 면(PL3)도 게이트 유전층(160)의 아래에서 만날 수 있다.
제1 면(PL1)은 접합부(152b')가 게이트 유전층(160)의 바닥면의 일부와 접하는 경계면이고, 게이트 유전층(160)의 바닥면과 동일한 평면을 이룰 수 있다.
예를 들어, 기판(101)이 (100) 실리콘 기판인 경우, 접합부(152b')의 제2 면(PL2)이 기판(101)의 상면과 평행한 I-I 면에 대해 이루는 각(α1)은 다이아몬드 결정 구조의 (100) 결정면과 (111) 결정면이 이루는 각과 실질적으로 동일할 수 있다.
도 22 내지 도 26은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 이하에서는, 도 7 내지 도 18을 참조하여 상술한 실시예와 다른 부분을 중심으로 설명한다.
도 22를 참조하면, 기판(101) 상에 희생층들(111-118: 110) 및 층간 절연층들(120)이 교대로 적층될 수 있다. 희생층들(111-118: 110) 및 층간 절연층들(120)을 관통하는 홀 형태의 채널홀들(CH)을 형성할 수 있다.
채널홀들(CH)은 z 방향으로 기판(101)까지 연장되어, 기판(101) 내에 리세스 영역이 형성될 수 있다.
도 23를 참조하면, 채널홀들(CH) 내에 게이트 유전층(160) 및 희생 반도체층(151)을 형성할 수 있다.
게이트 유전층(160)은 채널홀들(CH)의 측벽, 채널홀들(CH) 내에 노출된 기판(101)의 상면, 및 층간 절연층(129)의 상면에 균일한 두께를 가지도록 형성될 수 있다. 게이트 유전층(160)의 바닥면은 기판(101)의 상면보다 낮게 위치할 수 있다.
희생 반도체막(151)은 게이트 유전층(160) 상에 균일한 두께를 가지도록 형성될 수 있다. 희생 반도체막(151)은 다결정 실리콘, 비정질 실리콘과 같은 반도체 물질로 이루어질 수 있다.
도 24를 참조하면, 후속 공정에서 채널층(152)과 기판(101)이 직접 접촉되도록 하기 위해, 채널홀들(CH) 내에서 게이트 유전층(160)의 일부가 제거될 수 있다.
희생 반도체막(151)을 이방성 식각하여 게이트 유전층(160)의 측벽에 형성되는 희생 스페이서층(151s)를 형성한 다음, 희생 스페이서층(151s)을 식각 마스크로 이용하여 노출된 게이트 유전층(160)을 이방성 식각하여 선택적으로 제거할 수 있다. 채널홀(CH)의 측벽에서 게이트 유전층(160)은 "L"자 형태의 단면을 가질 수 있다.
도 25를 참조하면, 희생 스페이서층(151s)이 제거되고, 기판(101)의 상부에 리세스 영역(R3)가 형성될 수 있다.
희생 스페이서층(151s)은 이방성 습식 식각 공정에 의해 제거될 수 있다. 희생 스페이서층(151s)와 기판(101)은 서로 동일한 물질로 이루어질 수 있다. 이러한 경우, 희생 스페이서층(151s)를 이방성 식각하는 동안에, 기판(101)의 상부도 함께 식각되어 리세스 영역(R3)이 형성될 수 있다. 예를 들어, 희생 스페이서층(151s)와 기판(101)이 모두 실리콘(Si)으로 이루어진 경우, 상기 이방성 습식 식각 공정은 NH4OH, NaOH, 또는 KOH을 포함하는 염기성 용액을 이용하여 수행될 수 있다. 상기 이방성 습식 식각 공정에 의해, 리세스 영역(R3)은 게이트 유전층(160) 아래로 확장될 수 있으며, 기판(101)의 상면에 대해 특정한 각도의 기울기를 가지는 경사면들로 이루어질 수 있다. 이로 인해, 도 25와 같이 리세스 영역(R3)은 "V"자 형태의 단면을 가질 수 있다. 상기 경사면들은 다이아몬드 결정 구조의 (111) 결정면에 해당할 수 있다. 기판(101)이 (100) 실리콘 웨이퍼인 경우, 상기 경사면들이 기판(101)의 상면과 이루는 각도는 다이아몬드 결정 구조의 (100) 결정면과 (111) 면이 이루는 각도와 동일할 수 있다.
도 26을 참조하면, 채널홀들(CH) 내에 채널층(152)이 형성될 수 있다.
채널층(152)은 다결정질 실리콘, 비정질 실리콘과 같은 반도체 물질로 이루어질 수 있다.
채널층(152)은 기판(101)의 리세스 영역(R3)를 매립하도록 형성될 수 있다. 채널층(152)이 다결정질 실리콘으로 이루어진 경우, 채널층(152)의 끊어짐을 방지하기 위해, 채널층(152)은 최종 두께보다 두껍게 형성된 다음, 트리밍(trimming) 공정을 통해 원하는 최종 두께로 조절될 수 있다. 상기 트리밍 공정은 SC1 용액과 같은 용액을 이용하여 정밀하게 수행될 수 있다. SC1 용액은 탈이온수(deionized water), NH4OH 및 H2O2가 5: 1: 1 비율로 혼합된 용액을 의미한다.
이후, 도 14 내지 도 18을 참조하여 설명한 공정들을 수행하여 반도체 장치(100A)가 제조될 수 있다.
도 27은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 27을 참조하면, 반도체 장치(100C)는, 기판(101), 기판(101) 상면에 수직한 방향으로 배치된 복수의 채널층들(150) 및 채널층들(150)의 외측벽을 따라 적층된 복수의 층간 절연층(120) 및 복수의 게이트 전극(130)을 포함할 수 있다. 또한, 반도체 장치(100C)는 채널층들(150)과 기판(101) 사이에 배치되는 에피택셜층들(140'), 채널층(150)과 게이트 전극(130)의 사이에 배치되는 게이트 유전층(160), 도전층(107) 및 채널층(150) 상부의 도전 패드(190)를 더 포함할 수 있다.
반도체 장치(100C)는 도 3 및 도 4를 참조하여 설명한 반도체 장치(100)와 비교하여, 채널층(152)과 기판(101) 사이에 에피택셜층(140')의 형상이 상이한 구조를 가진다. 이에 따라, 변경되는 부분만 아래에서 설명한다.
각각의 채널층(150)은 파이프 형상(pipe-shaped) 또는 마카로니 형상(macaroni-shaped)을 가지며 기판(101)의 상면에 수직하게 연장되는 수직부(150a)과 상기 수직부의 하부에 연결되는 접합부(150b)을 포함할 수 있다.
접합부(150b)의 제1 면(PL1)과 제2 면(PL2)은 게이트 유전층(160)의 아래에서 만나고, 제1 면(PL1)은 접합부(152b)가 게이트 유전층(160)의 바닥면의 일부와 접하는 경계면이고, 게이트 유전층(160)의 바닥면과 동일한 평면을 이룰 수 있다.
에피택셜층(140')은 채널층(150)과 기판(101) 사이에 배치되며, 채널층(150)과 기판(101)에 접촉할 수 있다. 채널층(150)은 에피택셜층(140')을 통해 기판(101)과 전기적으로 연결될 수 있다. 에피택셜층(140')은 기판(101)의 리세스 영역(R4) 상에 배치될 수 있다. 에피택셜층(140')은 리세스 영역(R4)을 채우고 기판(101)의 상면보다 높이 연장될 수 있다. 예를 들어, 에피택셜층(140')의 상면의 높이는 최하부의 게이트 전극(131)의 상면보다 높을 수 있으며, 게이트 전극(132)의 하부면보다 낮을 수 있다.
에피택셜층(140')은 채널층(150)의 접합부(150b)와 접촉하는 리세스 영역(R2)을 포함할 수 있다. 에피택셜층(140')은 기판(101)의 상면으로부터 연장되는 제1 면(PE1)과 기판(101)의 상면에 대해 경사진 제2 면(PE2)를 가질 수 있다.
에피택셜층(140')의 제2 면(PE2)이 기판(101)의 상면에 대해 이루는 각은 다이아몬드 결정 구조의 (100) 결정면과 (111) 결정면이 이루는 각과 실질적으로 동일할 수 있다. 에피택셜층(140')의 제2 면(PE2)은 기판(101)과 에피택셜층(140')이 접촉하는 경계면이다.
도 28 내지 도 29는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 이하에서는, 도 7 내지 도 18을 참조하여 상술한 실시예와 다른 부분을 중심으로 설명한다.
도 28을 참조하면, 기판(101) 상에 희생층들(111-118: 110) 및 층간 절연층들(120)이 교대로 적층될 수 있다. 희생층들(111-118: 110) 및 층간 절연층들(120)을 관통하여 기판(101)까지 연장되는 채널홀들(CH)을 형성할 수 있다.
희생층들(111-118: 110) 및 층간 절연층들(120)을 이방성 식각하여 채널홀들(CH)을 먼저 형성한 다음, 채널홀들 (CH)내에 노출된 기판(101)을 이방성 습식 식각 공정에 의해 추가적으로 제거할 수 있다. 기판(101)이 실리콘 단결정인 경우, 상기 이방성 습식 식각 공정은 NH4OH, NaOH, 또는 KOH을 포함하는 염기성 용액을 이용하여 수행될 수 있다.
상기 이방성 습식 식각 공정이 완료된 후, 채널홀들(CH)은 z 방향으로 기판(101)까지 연장되어, 기판(101) 내에 리세스 영역(R4)이 형성될 수 있다. 기판(101)이 실리콘 단결정인 경우, 리세스 영역(R4)의 경사면들은 (111) 결정면일 수 있다.
도 29를 참조하면, 채널홀들(CH) 하부의 리세스 영역(R4) 상에 에피택셜층(140')을 형성할 수 있다.
에피택셜층(140')은 리세스 영역(R4) 내의 기판(101)을 시드(seed)로 이용하여 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 수행하여 형성될 수 있다. 에피택셜층(140')은 단일층으로 이루어지거나, 성장조건이나 조성이 다른 복수의 층으로 이루어질 수 있다.
에피택셜층(140')은 불순물로 도핑될 수도 있다. 상기 불순물은 기판(101) 내의 불순물과 동일한 도전형의 불순물이거나 반대의 도전형의 불순물일 수 있다.
에피택셜층(140')의 상면은 기판(101)에 인접한 희생층(111)의 상면보다 높게 형성될 수 있다. 그리고, 에피택셜층(140')의 상면은 기판(101)에서 멀어지는 방향으로 볼록하게 형성될 수 있다. 다만, 성장 조건 등에 따라, 에피택셜층(140')의 상면은 평평하게 형성될 수도 있다.
이후, 도 10 내지 도 18을 참조하여 설명한 공정들을 수행하여 반도체 장치(100C)가 제조될 수 있다.
도 30은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 사시도이다.
도 30을 참조하면, 반도체 장치(100D)는 셀 영역(CELL) 및 주변 회로(peripheral circuit) 영역(PERI)을 포함할 수 있다.
셀 영역(CELL)은 도 1의 메모리 셀 어레이(20)가 배치되는 영역에 해당할 수 있으며, 주변 회로 영역(PERI)은 도 1의 메모리 셀 어레이(20)의 구동 회로(30)가 배치되는 영역에 해당할 수 있다. 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 일 실시예에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
셀 영역(CELL)은, 기판(101'), 기판(101')의 상면에 수직한 방향으로 배치된 복수의 채널층들(150) 및 채널층들(150)의 외측벽을 따라 적층된 복수의 층간 절연층(120) 및 복수의 게이트 전극들(130)을 포함할 수 있다. 또한, 셀 영역(CELL)은 채널층(150)의 하부에서 기판(101') 상에 배치된 에피택셜층(140), 채널층(150)과 게이트 전극(130)의 사이에 배치되는 게이트 유전층(160), 불순물 영역(105) 상에 배치되는 도전층(107) 및 채널층(150) 상부의 도전 패드(190)를 더 포함할 수 있다.
본 실시예에서, 셀 영역(CELL)은 도 3의 실시예와 동일한 구조를 갖는 것으로 도시되었으나, 이에 한정되지 않는다. 셀 영역(CELL)은 상술한 것과 같은 본 발명의 다양한 실시예에 따른 셀 영역(CELL) 포함할 수 있다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(230), 콘택 플러그들(250) 및 배선 라인들(260)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 소자분리층(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 도핑 영역(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기저 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자(230)는 다양한 형태의 전계 효과 트랜지스터를 포함할 수 있다. 각각의 회로 소자(230)는 회로 게이트 절연층(232), 스페이서층(234) 및 회로 게이트 전극(235)을 포함할 수 있다. 회로 게이트 전극(235)의 양 측에서 기저 기판(201) 내에는 도핑 영역(205)이 배치되어, 회로 소자(230)의 소스 영역 또는 드레인 영역으로 작용할 수 있다.
복수의 주변 영역 절연층들(244, 246, 248)이 기저 기판(201) 상에서 회로 소자(230) 상에 배치될 수 있다. 주변 영역 절연층(244)은 복수의 회로 소자(230) 사이의 공간을 효율적으로 채우기 위해 HDP(High Density Plasma) 산화막을 포함할 수 있다.
콘택 플러그들(250)은 주변 영역 절연층(244)을 관통하여 도핑 영역(205)에 연결될 수 있다. 콘택 플러그들(250)에 의해 회로 소자(230)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(235)에도 콘택 플러그들(250)가 연결될 수 있다. 배선 라인들(260)은 콘택 플러그들(250)과 연결될 수 있으며, 일 실시예에서, 복수의 층으로 배치될 수 있다.
주변 회로 영역(PERI)이 먼저 제조된 후에, 셀 영역(CELL)의 기판(101')이 그 상부에 형성되어 셀 영역(CELL)이 제조될 수 있다. 기판(101')은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다. 기판(101')은 다결정 실리콘으로 형성되거나, 비정질 실리콘으로 형성된 후 결정화될 수도 있다.
셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 y 방향에서의 일단은 회로 소자(230)와 전기적으로 연결될 수 있다.
본 실시예의 반도체 장치(100D)는 셀 영역(CELL) 및 주변 회로 영역(PERI)이 상하로 배치되므로 소형화된 장치의 구현이 가능하다.
도 31은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 31을 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 31에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 32는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 32를 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
도 33은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
도 33을 참조하면, 전자 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 전자 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 전자 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 전자 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
인터페이스(3400)는 전자 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 불순물 영역
107: 도전층 110: 희생층
120: 층간 절연층 130: 게이트 전극
140: 에피택셜층 150: 채널층
160: 게이트 유전층 162: 터널링층
164: 전하 저장층 166: 블록킹층
169: 에피 절연층 170: 확산 방지층
182: 제1 절연층 184: 제2 절연층
190: 도전 패드

Claims (20)

  1. 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들;
    상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널층; 및
    상기 게이트 전극들과 상기 채널층 사이에서 상기 채널층 외측에 배치되는 게이트 유전층; 을 포함하고,
    상기 채널층은 상기 기판의 상면에 수직하게 연장되는 제1 영역 및 상기 제1 영역의 하부에서 상기 제1 영역과 연결되며 상기 기판의 상면에 대해 경사진 면을 갖는 제2 영역을 포함하고,
    상기 채널층의 상기 제2 영역은 상기 게이트 유전층의 아래로 연장되고,
    상기 제2 영역은 상기 게이트 유전층의 하면과 상기 채널층 사이의 경계면으로 정의되는 제1 면 및 상기 제1 면과 다른 방향으로 경사진 제2 면을 포함하는 반도체 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제2 면이 상기 기판의 상면과 이루는 각은 다이아몬드 결정 구조의 (100) 결정면과 (111) 결정면이 이루는 각과 동일한 반도체 장치.
  4. 제1 항에 있어서,
    상기 제2 영역은 상기 제1 면과 상기 제2 면을 연결하는 제3 면을 더 가지고, 상기 제1 면과 상기 제3 면 및 상기 제2 면과 상기 제3 면은 상기 게이트 유전층의 하부에서 서로 교차하는 반도체 장치.
  5. 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들;
    상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널층; 및
    상기 게이트 전극들과 상기 채널층 사이에서 상기 채널층 외측에 배치되는 게이트 유전층; 을 포함하고,
    상기 채널층은 상기 기판의 상면에 수직하게 연장되는 제1 영역 및 상기 제1 영역의 하부에서 상기 제1 영역과 연결되며 상기 기판의 상면에 대해 경사진 면을 갖는 제2 영역을 포함하고,
    상기 채널층의 상기 제2 영역은 상기 게이트 유전층의 아래로 연장되고,
    상기 기판은 상기 채널층의 상기 제2 영역과 접촉하는 리세스 영역을 포함하는 반도체 장치.
  6. 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들;
    상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널층; 및
    상기 게이트 전극들과 상기 채널층 사이에서 상기 채널층 외측에 배치되는 게이트 유전층; 을 포함하고,
    상기 채널층은 상기 기판의 상면에 수직하게 연장되는 제1 영역 및 상기 제1 영역의 하부에서 상기 제1 영역과 연결되며 상기 기판의 상면에 대해 경사진 면을 갖는 제2 영역을 포함하고,
    상기 채널층의 상기 제2 영역은 상기 게이트 유전층의 아래로 연장되고,
    상기 기판과 상기 채널층 사이에 배치되며, 상기 채널층과 상기 기판에 접촉하는 에피택셜층을 더 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 에피택셜층은 상기 채널층의 상기 제2 영역과 접촉하는 리세스 영역을 포함하는 반도체 장치.
  8. 제6 항에 있어서,
    상기 에피택셜층은 상기 기판의 상면으로부터 연장되는 제1 면, 및 상기 기판의 상면에 대해 경사진 제2 면을 가지는 반도체 장치.
  9. 제8 항에 있어서,
    상기 기판은 상기 에피택셜층의 상기 제2 면에 접촉하는 리세스 영역을 포함하는 반도체 장치.
  10. 기판 상에 교대로 적층되는 도전층들 및 층간 절연층들;
    상기 도전층들 및 상기 층간 절연층들을 관통하여 상기 기판에 수직하게 연장되는 채널층; 및
    상기 도전층들과 상기 채널층 사이에 배치되는 게이트 유전층; 을 포함하고,
    상기 채널층의 적어도 일부 영역은, 상기 기판을 향하는 방향으로 폭이 좁아지는 복수의 경사면을 포함하고,
    상기 복수의 경사면 사이의 상기 채널층은 상기 게이트 유전층의 하면과 접촉하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 채널층의 상기 적어도 일부 영역은, 상기 기판 내에 배치되는 반도체 장치.
  12. 기판 상에 교대로 적층되는 도전층들 및 층간 절연층들;
    상기 도전층들 및 상기 층간 절연층들을 관통하여 상기 기판에 수직하게 연장되는 채널층; 및
    상기 도전층들과 상기 채널층 사이에 배치되는 게이트 유전층; 을 포함하고,
    상기 채널층의 적어도 일부 영역은, 상기 기판을 향하는 방향으로 폭이 좁아지는 복수의 경사면을 포함하고,
    상기 채널층과 상기 기판 사이에 배치되는 에피택셜층;을 더 포함하며,
    상기 복수의 경사면은 상기 에피택셜층과 접촉되는 반도체 장치.
  13. 기판 상에 적층되는 게이트 전극들;
    상기 게이트 전극들의 적어도 일부를 관통하는 채널층; 및
    상기 게이트 전극들과 상기 채널층의 사이에 배치되며, 하부 부분에서 개구부를 포함하는 게이트 유전층; 을 포함하고,
    상기 채널층은 상기 게이트 유전층의 아래에 배치되는 하부 부분 및 상기 하부 부분 상의 상부 부분을 포함하고, 상기 게이트 유전층의 하면과 인접한 상기 하부 부분의 적어도 일부는 상기 개구부의 직경보다 큰 폭을 갖고,
    상기 하부 부분의 일부는 상기 개구부의 직경보다 작은 폭을 갖는 반도체 장치.
  14. 제13 항에 있어서,
    상기 채널층의 상기 하부 부분은, 상기 기판을 향하는 방향으로 폭이 좁아지는 반도체 장치.
  15. 기판 상에 적층되는 게이트 전극들;
    상기 게이트 전극들의 적어도 일부를 관통하는 채널층; 및
    상기 게이트 전극들과 상기 채널층 사이에 배치되는 게이트 유전층을 포함하고,
    상기 기판의 상면으로부터 상기 채널층의 바닥까지 높이는, 상기 기판의 상면으로부터 상기 게이트 전극들 중 최하위 게이트 전극의 하면까지 높이보다 크고, 상기 기판의 상면으로부터 상기 최하위 게이트 전극의 상면까지 높이보다 작고,
    상기 채널층은 상기 게이트 유전층의 하면과 접촉하는 반도체 장치.
  16. 기판 상에 적층되는 게이트 전극들;
    상기 게이트 전극들의 적어도 일부를 관통하는 채널층; 및
    상기 게이트 전극들과 상기 채널층 사이에 배치되고, 하부 부분에서 개구부를 포함하는 게이트 유전층을 포함하고,
    상기 기판의 상면으로부터 상기 채널층의 바닥까지 높이는, 상기 기판의 상면으로부터 상기 게이트 전극들 중 최하위 게이트 전극의 하면까지 높이보다 크고, 상기 기판의 상면으로부터 상기 최하위 게이트 전극의 상면까지 높이보다 작고,

    상기 채널층은 상기 게이트 유전층의 아래에 배치되는 하부 부분 및 상기 하부 부분 상의 상부 부분을 포함하고, 상기 하부 부분의 적어도 일부는 상기 개구부의 직경보다 큰 폭을 갖는 반도체 장치.
  17. 기판 상에 적층되는 게이트 전극들;
    상기 게이트 전극들의 적어도 일부를 관통하는 채널홀 내에 배치되는 채널층; 및
    상기 게이트 전극들과 상기 채널층의 사이에 배치되는 게이트 유전층; 을 포함하고,
    상기 채널층은 상기 게이트 유전층의 바닥면의 적어도 일부와 접촉하고,
    상기 채널층은 상기 채널홀의 센터에서 최하부 지점을 갖고,
    상기 채널층은 상기 기판의 상면에 대하여 경사진 복수의 면들을 포함하고, 상기 기판을 향하여 뾰족한 형상을 갖는 반도체 장치.
  18. 삭제
  19. 기판 상에 적층되는 게이트 전극들;
    상기 게이트 전극들의 적어도 일부를 관통하는 채널홀 내에 배치되는 채널층; 및
    상기 게이트 전극들과 상기 채널층의 사이에 배치되는 게이트 유전층; 을 포함하고,
    상기 채널층은 상기 게이트 유전층의 바닥면의 적어도 일부와 접촉하고,
    상기 채널층은 상기 채널홀의 센터에서 최하부 지점을 갖고,
    상기 게이트 유전층은 하부 부분에서 개구부를 포함하고,
    상기 채널층은 상기 게이트 유전층의 아래에 배치되는 하부 부분 및 상기 하부 부분 상의 상부 부분을 포함하고, 상기 하부 부분은 상기 개구부의 직경보다 큰 폭을 갖고,
    상기 기판과 상기 채널층의 사이에 배치되는 에피택셜층을 더 포함하고,
    상기 에피택셜층은 상기 채널층의 하부 부분과 접촉하는 리세스 영역을 포함하는 반도체 장치.
  20. 기판 상에 층간 절연층들 및 희생층들을 교대로 적층하는 단계;
    상기 층간 절연층들 및 상기 희생층들을 관통하고, 상기 기판에 제1 리세스 영역을 형성하는 채널홀들을 형성하는 단계;
    상기 기판의 상기 리세스 영역 상에 에피택셜층을 형성하는 단계;
    상기 채널홀들의 측벽 및 상기 에피택셜층의 상면을 덮는 게이트 유전층을 형성하는 단계;
    상기 게이트 유전층 상에 희생 스페이서층을 형성하는 단계;
    상기 희생 스페이서층을 이용하여 상기 에피택셜층의 상면의 상기 게이트 유전층을 일부 제거하는 단계;
    이방성 습식 식각 공정을 이용하여 상기 희생 스페이서층을 제거하고, 상기 게이트 유전층의 하부로 확장되는 제2 리세스 영역을 상기 에피택셜층의 상부에 형성하는 단계; 및
    상기 제2 리세스 영역을 매립하도록 상기 게이트 유전층 상에 채널층을 형성하는 단계; 를 포함하는 반도체 장치의 제조 방법.
KR1020160055405A 2016-05-04 2016-05-04 반도체 장치 KR102609516B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020160055405A KR102609516B1 (ko) 2016-05-04 2016-05-04 반도체 장치
US15/390,977 US9773806B1 (en) 2016-05-04 2016-12-27 Semiconductor device
CN201810189489.XA CN108447868B (zh) 2016-05-04 2017-05-04 半导体器件
CN201710307715.5A CN107393927B (zh) 2016-05-04 2017-05-04 半导体器件
US15/688,011 US10211220B2 (en) 2016-05-04 2017-08-28 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160055405A KR102609516B1 (ko) 2016-05-04 2016-05-04 반도체 장치

Publications (2)

Publication Number Publication Date
KR20170126057A KR20170126057A (ko) 2017-11-16
KR102609516B1 true KR102609516B1 (ko) 2023-12-05

Family

ID=59886786

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160055405A KR102609516B1 (ko) 2016-05-04 2016-05-04 반도체 장치

Country Status (3)

Country Link
US (2) US9773806B1 (ko)
KR (1) KR102609516B1 (ko)
CN (2) CN108447868B (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923492B2 (en) 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
KR102533146B1 (ko) 2017-12-08 2023-05-18 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102699603B1 (ko) 2018-04-20 2024-08-29 삼성전자주식회사 반도체 메모리 소자
KR102695385B1 (ko) * 2018-05-21 2024-08-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 이의 제조 방법
KR102664266B1 (ko) * 2018-07-18 2024-05-14 삼성전자주식회사 3차원 반도체 메모리 소자
CN108847413B (zh) * 2018-08-31 2024-07-19 长江存储科技有限责任公司 3d存储器件
KR102638794B1 (ko) * 2018-10-11 2024-02-20 에스케이하이닉스 주식회사 강유전 물질을 포함하는 반도체 장치 및 그 제조 방법
CN109449162B (zh) * 2018-10-16 2021-02-12 长江存储科技有限责任公司 3d存储器件的制造方法及3d存储器件
CN110047840B (zh) * 2019-03-29 2020-08-14 长江存储科技有限责任公司 3d nand闪存及制备方法
KR20200131050A (ko) 2019-05-13 2020-11-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102689479B1 (ko) * 2019-08-01 2024-07-26 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP7417387B2 (ja) * 2019-09-05 2024-01-18 キオクシア株式会社 半導体装置の製造方法
US12120881B2 (en) 2019-09-09 2024-10-15 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
KR20210030533A (ko) 2019-09-09 2021-03-18 삼성전자주식회사 3차원 반도체 장치
CN115132735A (zh) * 2019-10-10 2022-09-30 长江存储科技有限责任公司 半导体结构及其制造方法
CN112670296B (zh) * 2020-12-24 2023-10-27 长江存储科技有限责任公司 三维存储器结构及其制备方法
US20210212205A1 (en) * 2021-03-25 2021-07-08 Intel Corporation Technologies for power tunnels on circuit boards
KR20220134961A (ko) * 2021-03-29 2022-10-06 삼성전자주식회사 질화 스페이서를 포함하는 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120199897A1 (en) 2011-02-07 2012-08-09 Sung-Il Chang Three-dimensional semiconductor devices
US20160042968A1 (en) 2014-08-05 2016-02-11 Applied Materials, Inc. Integrated oxide and si etch for 3d cell channel mobility improvements

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6833079B1 (en) 2000-02-17 2004-12-21 Applied Materials Inc. Method of etching a shaped cavity
KR100733228B1 (ko) 2006-01-23 2007-06-27 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR20080001766A (ko) 2006-06-30 2008-01-04 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
US20100314678A1 (en) * 2009-06-12 2010-12-16 Se-Yun Lim Non-volatile memory device and method for fabricating the same
US9054130B2 (en) 2009-08-27 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bottle-neck recess in a semiconductor device
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101763420B1 (ko) 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
US8829589B2 (en) 2010-09-17 2014-09-09 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
KR20130044711A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130057670A (ko) 2011-11-24 2013-06-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US9136348B2 (en) 2012-03-12 2015-09-15 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
KR20130116607A (ko) 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20130116604A (ko) * 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20130130480A (ko) 2012-05-22 2013-12-02 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 형성 방법
KR20130141876A (ko) * 2012-06-18 2013-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102003526B1 (ko) * 2012-07-31 2019-07-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US9076879B2 (en) 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
WO2014089795A1 (zh) * 2012-12-13 2014-06-19 中国科学院微电子研究所 一种垂直沟道型三维半导体存储器件及其制备方法
KR102007274B1 (ko) 2013-01-15 2019-08-05 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9293586B2 (en) 2013-07-17 2016-03-22 Globalfoundries Inc. Epitaxial block layer for a fin field effect transistor device
KR102078852B1 (ko) * 2013-08-29 2020-02-18 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102091729B1 (ko) 2013-10-10 2020-03-20 삼성전자 주식회사 3차원 반도체 메모리 소자의 제조 방법 및 그 방법에 의해 제조된 3차원 반도체 메모리 소자
KR102101841B1 (ko) 2013-10-28 2020-04-17 삼성전자 주식회사 수직형 비휘발성 메모리 소자
KR20150061395A (ko) 2013-11-27 2015-06-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102128465B1 (ko) * 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20150085735A (ko) * 2014-01-16 2015-07-24 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102193685B1 (ko) * 2014-05-02 2020-12-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US9412843B2 (en) 2014-05-23 2016-08-09 International Business Machines Corporation Method for embedded diamond-shaped stress element
US9553146B2 (en) * 2014-06-05 2017-01-24 Sandisk Technologies Llc Three dimensional NAND device having a wavy charge storage layer
KR102323571B1 (ko) * 2014-07-01 2021-11-09 삼성전자주식회사 반도체 장치 및 그 제조방법
KR102150251B1 (ko) * 2014-09-05 2020-09-02 삼성전자주식회사 반도체 장치
CN106716638B (zh) * 2014-09-26 2021-01-29 三星电子株式会社 半导体存储器件及其制造方法
KR102248419B1 (ko) * 2014-09-29 2021-05-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102247914B1 (ko) * 2014-10-24 2021-05-06 삼성전자주식회사 반도체 장치 및 그 제조방법
KR102400184B1 (ko) * 2015-03-17 2022-05-20 삼성전자주식회사 3차원 반도체 메모리 장치 및 이의 제조 방법
KR102472561B1 (ko) * 2015-10-01 2022-12-01 삼성전자주식회사 반도체 메모리 소자
US9711531B2 (en) * 2015-10-08 2017-07-18 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120199897A1 (en) 2011-02-07 2012-08-09 Sung-Il Chang Three-dimensional semiconductor devices
KR101825534B1 (ko) 2011-02-07 2018-02-06 삼성전자주식회사 3차원 반도체 장치
US20160042968A1 (en) 2014-08-05 2016-02-11 Applied Materials, Inc. Integrated oxide and si etch for 3d cell channel mobility improvements

Also Published As

Publication number Publication date
CN108447868A (zh) 2018-08-24
CN108447868B (zh) 2022-07-01
CN107393927A (zh) 2017-11-24
US10211220B2 (en) 2019-02-19
US9773806B1 (en) 2017-09-26
CN107393927B (zh) 2021-09-28
KR20170126057A (ko) 2017-11-16
US20170358597A1 (en) 2017-12-14

Similar Documents

Publication Publication Date Title
KR102609516B1 (ko) 반도체 장치
CN107017264B (zh) 存储器件
KR102307059B1 (ko) 반도체 장치
KR102188501B1 (ko) 반도체 장치
CN106601746B (zh) 半导体器件及其制造方法
US9653472B2 (en) Semiconductor device, method of fabricating the semiconductor device, and method of forming epitaxial layer
KR102282139B1 (ko) 반도체 장치
KR102150253B1 (ko) 반도체 장치
US10204919B2 (en) Vertical memory device
US9666592B2 (en) Memory devices and methods of fabricating the same
KR102039708B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR101916222B1 (ko) 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR102150251B1 (ko) 반도체 장치
US20170033119A1 (en) Vertical Non-Volatile Semiconductor Devices
KR102263315B1 (ko) 반도체 장치 및 반도체 장치의 제조방법
KR20160000512A (ko) 메모리 장치
KR102452829B1 (ko) 반도체 장치
KR102238257B1 (ko) 반도체 소자의 제조 방법
KR102378821B1 (ko) 반도체 장치
KR102427646B1 (ko) 반도체 장치 및 그 제조 방법
KR102427647B1 (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant