KR20210030533A - 3차원 반도체 장치 - Google Patents
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Abstract
제 1 실리콘 기판에 적층되는 복수의 게이트 전극층을 갖는 적층 구조체, 상기 적층 구조체를 관통하여, 상기 기판의 상부면에 수직하는 방향으로 연장되는 복수의 채널 영역, 상기 적층 구조체 상에 배치되는 제 1 층간 절연층, 및 상기 층간 절연층 상에 배치되는 주변 회로 구조체를 포함하는 3차원 반도체 장치를 제공하되, 상기 주변 회로 구조체는 제 2 실리콘 기판의 제 1 면 상에 배치되고, 상기 복수의 채널 영역 및 상기 복수의 게이트 전극층 중 적어도 일부와 전기적으로 연결되는 복수의 주변 회로 소자를 포함하고, 상기 제 1 실리콘 기판은 그의 상부면에 평행한 제 1 결정면을 갖고, 상기 제 2 실리콘 기판은 상기 제 1 면에 평행한 제 2 결정면을 갖고, 상기 제 1 기판의 상기 상부면 상에 노출되는 상기 제 1 결정면의 원자들의 배열 방향과 상기 제 2 기판의 상기 제 1 면 상에 노출되는 상기 제 2 결정면의 원자들의 배열 방향은 서로 교차할 수 있다.
Description
본 발명은 3차원 반도체 장치에 관한 것으로, 상세하게는 고직접화된 3차원 반도체 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 3차원 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 3차원 반도체 장치는 제 1 기판에 적층되는 복수의 게이트 전극층을 갖는 적층 구조체, 상기 적층 구조체를 관통하여, 상기 기판의 상부면에 수직하는 방향으로 연장되는 복수의 채널 영역, 상기 적층 구조체 상에 배치되는 제 1 층간 절연층, 및 상기 층간 절연층 상에 배치되는 주변 회로 구조체를 포함할 수 있다. 상기 주변 회로 구조체는 제 2 기판의 제 1 면 상에 배치되고, 상기 복수의 채널 영역 및 상기 복수의 게이트 전극층 중 적어도 일부와 전기적으로 연결되는 복수의 주변 회로 소자를 포함할 수 있다. 상기 제 1 기판은 그의 상부면에 평행한 제 1 결정면을 가질 수 있다. 상기 제 2 기판은 상기 제 1 면에 평행한 제 2 결정면을 가질 수 있다. 상기 제 1 기판의 상기 상부면 상에 노출되는 상기 제 1 결정면의 원자들의 배열 방향과 상기 제 2 기판의 상기 제 1 면 상에 노출되는 상기 제 2 결정면의 원자들의 배열 방향은 서로 교차할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 3차원 반도체 장치는 상호 적층되는 셀 구조체, 및 주변 회로 구조체를 포함할 수 있다. 상기 셀 구조체는 제 1 기판의 상부면 상에 적층되는 복수의 게이트 전극층, 상기 게이트 전극층들을 수직으로 관통하는 채널 영역, 및 상기 복수의 게이트 전극층 상에서 상기 채널 영역에 연결되는 비트 라인을 포함할 수 있다. 상기 주변 회로 구조체는 제 2 기판의 상부면 상에 형성되는 적어도 하나의 트랜지스터, 및 상기 트랜지스터 상에 배치되는 배선층을 포함할 수 있다. 상기 비트 라인은 제 1 방향으로 연장될 수 있다. 상기 제 1 기판의 <100>결정 방향과 상기 제 2 기판의 <100>결정 방향은 서로 다른 방향을 향할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 3차원 반도체 장치는 제 1 기판에 적층되는 복수의 게이트 전극층을 갖는 적층 구조체, 상기 적층 구조체를 관통하여, 상기 기판의 상부면에 수직하는 방향으로 연장되는 복수의 채널 영역, 상기 적층 구조체 상에 배치되는 제 1 층간 절연층, 상기 제 1 층간 절연층을 관통하여 상기 복수의 채널 영역 및 상기 복수의 게이트 전극층 중 적어도 일부와 전기적으로 연결되는 제 1 배선층, 및 상기 층간 절연층 상에 배치되는 주변 회로 구조체를 포함할 수 있다. 상기 주변 회로 구조체는 제 2 기판의 상부면 상에 형성되는 적어도 하나의 트랜지스터, 상기 트랜지스터 상에 배치되는 배선층, 및
상기 제 2 기판의 일면 상에서 상기 적어도 하나의 트랜지스터를 덮는 제 2 층간 절연층을 포함할 수 있다. 상기 제 1 실리콘 기판은 그의 상부면에 평행한 제 1 결정면을 갖고, 상기 제 2 실리콘 기판은 그의 상부면에 평행한 제 2 결정면을 갖되, 상기 제 1 결정면의 <100>결정 방향과 상기 제 2 결정면의 <100>결정 방향은 서로 교차할 수 있다. 상기 제 1 배선층이 연장되는 방향에 수직한 방향을 따라, 상기 적어도 하나의 트랜지스터의 소스 및 드레인이 상호 이격될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 장치는 제 1 기판이 3차원 반도체 장치의 제조 또는 사용 중 발생할 수 있는 휘어짐(warpage)에 강할 수 있다. 제 1 기판은 그에 수직한 방향으로의 변형에 저항이 클 수 있으며, 휘어짐(warpage)에 강할 수 있다. 또한, 3차원 반도체 장치는 주변 회로 구조체의 트랜지스터가 3차원 반도체 장치의 제조 또는 사용 중 발생할 수 있는 스트레스(stress)에 강할 수 있다. 제 2 기판은 그의 일면에 형성된 트랜지스터는 외부 스트레스에 강할 수 있다. 이에 따라, 3차원 반도체 장치의 구조적 안정성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치들이 집적된 기판을 나타내는 도면이다.
도 2a 및 도 2b는 제 1 기판 및 제 2 기판을 설명하기 위한 도면들이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 장치의 개략적인 사시도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이를 나타내는 회로도이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 3차원 반도체 장치 의 개략적인 평면도들로서, 도 1의 A 부분을 확대한 도면들이다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 장치의 평면도이다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도로써, 도 6의 A-A'선을 따라 자른 단면이다.
도 8 및 도 9는 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도들이다.
도 10 내지 도 17은 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 2a 및 도 2b는 제 1 기판 및 제 2 기판을 설명하기 위한 도면들이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 장치의 개략적인 사시도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이를 나타내는 회로도이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 3차원 반도체 장치 의 개략적인 평면도들로서, 도 1의 A 부분을 확대한 도면들이다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 장치의 평면도이다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도로써, 도 6의 A-A'선을 따라 자른 단면이다.
도 8 및 도 9는 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도들이다.
도 10 내지 도 17은 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 3차원 반도체 장치를 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치들이 집적된 기판을 나타내는 도면으로, 제 1 기판(1) 상에 제 2 기판(2)이 적층된 것을 도시하였다. 도 2a 및 도 2b는 제 1 기판 및 제 2 기판을 설명하기 위한 도면들로, 각각 제 1 기판(1)과 제 2 기판(2)의 원자 결정을 나타내는 도면들이다. 도 2a 및 도 2b에서 제 1 기판(1) 및 제 2 기판(2)의 표면 상에 나타나는 원자들의 결정 구조를 개략적으로 나타내었으며, 설명의 편의를 위하여 일부 원자들의 위치를 표시하였다.
도 1을 참조하면, 제 1 기판(1) 및 제 2 기판(2)은 반도체 웨이퍼와 같은 반도체 기판일 수 있다. 제 1 기판(1) 및 제 2 기판(2)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 제 1 기판(1) 및 제 2 기판(2)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 제 1 기판(1) 및 제 2 기판(2)은 단결정의 결정 구조를 가질 수 있다.
제 1 기판(1) 및 제 2 기판(2)은 실질적으로 동일/유사할 수 있다. 제 1 기판(10) 및 제 2 기판(2)은 반도체 칩들이 각각 형성되는 칩 영역들(10) 및 칩 영역들(10) 사이의 스크라이브 라인(scribe line) 영역(20)을 포함한다. 칩 영역들(10)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 각각의 칩 영역들(10)은 스크라이브 라인 영역(20)에 의해 둘러싸일 수 있다. 즉, 제 1 방향(D1)으로 인접하는 칩 영역들(10) 사이와 제 2 방향(D2)으로 인접하는 칩 영역들(10) 사이에 스크라이브 라인 영역(20)이 배치될 수 있다. 이때, 제 1 기판(1) 및 제 2 기판(2)의 제 1 방향(D1)의 일단에 노치(NT, notch)가 배치될 수 있다. 제 1 기판(1) 및 제 2 기판(2)은 제 3 방향(D3)으로 적층되되, 제 1 기판(1) 및 제 2 기판(2)은 각각의 노치(NT)를 기준으로 정렬될 수 있다. 이에 따라, 제 1 기판(1)의 칩 영역들(10) 및 스크라이브 라인 영역(20)과 제 2 기판(2)의 칩 영역들(10) 및 스크라이브 라인 영역(20)은 서로 정렬되어, 평면적으로 오버랩될 수 있다.
상호 적층된 제 1 기판(1) 및 제 2 기판(2)은 평면적 관점에서 서로 다른 원자 배열을 가질 수 있다. 도 2a 및 도 2b를 참조하여, 제 1 기판(1)의 상부면으로 노출되는 원자들(AT1) 배열 방향은 제 2 기판(2)의 하부면으로 노출되는 원자들(AT2)의 배열 방향과 다를 수 있다. 여기서, 원자들의 배열이라 함은 어느 하나의 결정면 상에서 서로 가장 인접한 원자들이 나열되는 방향을 의미한다. 제 1 기판(1)의 상부면 및 제 2 기판(2)의 하부면 각각은 상기한 칩 영역들(10)에서 칩들이 형성되는 면일 수 있다. 상세하게는, 제 1 기판(1)의 상부면 및 제 2 기판(2)의 하부면은 실리콘(Si)의 결정 구조의 {100}결정면일 수 있다. 이에 따라, 제 1 기판(1)의 상부면 및 제 2 기판(2)의 하부면에서 실리콘(Si) 원자는 격자 형태로 배열될 수 있다. 도 2a에 도시된 바와 같이, 제 1 기판(1)의 상부면에서 실리콘(Si) 원자들(AT1)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 여기서, 실리콘(Si) 원자들(AT1)이 배열되는 방향은 실리콘(Si) 결정 구조의 <110>결정 방향에 해당할 수 있으며, 제 1 기판(1)의 노치(NT1)는 제 1 기판(1)의 실리콘(Si) 결정 구조의 <110>결정 방향일 수 있다. 도 2b에 도시된 바와 같이, 제 2 기판(2)의 하부면에서 실리콘(Si) 원자들(AT2)은 제 4 방향(D4) 및 제 5 방향(D5)을 따라 배열될 수 있다. 여기서, 실리콘(Si) 원자들(AT2)이 배열되는 방향은 실리콘(Si) 결정 구조의 <110>결정 방향에 해당할 수 있으며, 제 2 기판(1)의 노치(NT2)는 제 2 기판(2)의 실리콘(Si) 결정 구조의 <100>결정 방향일 수 있다. 제 4 방향(D4) 및 제 5 방향(D5)은 제 1 방향(D1) 및 제 2 방향(D2)과 교차할 수 있으며, 일 예로 제 4 방향(D4) 및 제 5 방향(D5)과 제 1 방향(D1) 및 제 2 방향(D2)의 사이각들은 45°일 수 있다. 즉, 제 1 기판(1)과 제 2 기판(2)이 그들의 노치들(NT1, NT2)을 기준으로 정렬될 시, 제 1 기판(1)의 상부면 상에 노출되는 원자들(AT1)의 배열 방향과 제 2 기판(2)의 하부면 상에 노출되는 원자들(AT2)의 배열 방향은 편면적 관점에서 서로 교차할 수 있다.
실시예들에 따르면, 제 1 기판(1) 및 제 2 기판(2)의 칩 영역들(10) 각각에 3차원적으로 배열된 메모리 셀들을 포함하는 3차원 반도체 장치가 형성될 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 장치의 개략적인 사시도이다.
도 3을 참조하면, 3차원 반도체 장치는 주변 회로 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 셀 어레이 구조체(CS) 상에 주변 회로 구조체(PS)가 적층될 수 있다. 즉, 셀 어레이 구조체(CS)와 주변 회로 구조체(PS)가 평면적 관점에서, 오버랩될 수 있다. 제 1 기판(1) 상에 집적된 셀 어레이 구조체(CS)와 제 2 기판(2) 상에 집적된 주변 회로 구조체(PS)는 서로 적층될 수 있으며, 이때 셀 어레이 구조체(CS)와 주변 회로 구조체(PS)가 서로 접할 수 있다.
셀 어레이 구조체(CS)는 3차원적으로 배열된 복수의 메모리 셀들을 포함하는 셀 어레이를 포함한다. 실시예들에서, 셀 어레이는 제 1 기판(1) 상에 집적될 수 있다.
셀 어레이 구조체(CS)는 하나 또는 복수 개의 매트들(mat)을 포함하고, 매트들 각각은 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들 (BLK0~BLKn) 각각은 3차원적으로 배열된 메모리 셀들을 포함할 수 있다. 예를 들면, 메모리 블록들(BLK0~BLKn) 각각은 제 1 기판(1) 상에 제 3 방향(D3)을 따라 적층된 구조물들을 포함할 수 있다.
주변 회로 구조체(PS)는 셀 어레이를 제어하는 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등을 포함할 수 있다. 주변 회로 구조체(PS)를 구성하는 주변 회로들은 제 2 기판(2)의 일면 상에 집적될 수 있다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이를 나타내는 회로도이다.
도 4를 참조하면, 실시예들에 따른 3차원 반도체 장치는 3차원 NAND 플래시 메모리 장치일 수 있다. 3차원 NAND 플래시 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL1-BL3) 및 공통 소스 라인(CSL)과 비트 라인들(BL1-BL3) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 셀 스트링들(CSTR)은 제 1 및 제 2 방향들(D1, D2)에 대해 수직하는 제 3 방향(D3)을 따라 연장될 수 있다.
비트 라인들(BL1-BL3)은 2차원적으로 배열되고, 그 각각에 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의의 비트 라인들(BL1-BL3)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL1-BL3)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다.
공통 소스 라인(CSL)과 비트 라인들(BL1-BL3) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL1-SSL3)은 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 3차원 반도체 장치 의 개략적인 평면도들로서, 도 1의 A 부분을 확대한 도면들이다.
도 1, 도 5a, 및 도 5b를 참조하면, 셀 어레이 구조체(CS)를 포함하는 제 1 기판(1)의 칩 영역들(10) 각각 상에 주변 회로 구조체(PS)를 포함하는 제 2 기판(20)의 칩 영역들(10)이 배치될 수 있다.
각각의 칩 영역들(10)에서, 제 2 기판(2)의 일면 상에 주변 회로 구조체(PS)를 구성하는 로우 및 칼럼 디코더들(ROW DEC, COL DEC), 페이지 버퍼(PBR), 및 제어 회로들(CTRL)이 배치될 수 있다. 여기서, 칩 영역들(10)은 스크라이브 라인 영역(20)에 의해 둘러싸이며, 스크라이브 라인 영역(20)은 3차원 반도체 장치의 제조 공정 중 쏘잉(sawing) 공정이 수행되어 칩 영역들(10)에 형성된 3차원 반도체 장치들을 싱귤레이션(Singulation)하기 위한 구성요소일 수 있다.
도 5a를 참조하면, 각 칩 영역(10)에서, 셀 어레이 구조체를 구성하는 하나의 매트(MT) 또는 하나의 블록이 배치될 수 있다. 실시예들에서, 매트(MT)는 제 1 기판(도 3의 1 참조) 상에 제공될 수 있다. 하나의 매트(MT)는 주변 회로 구조체(도 3의 PS 참조) 일부와 중첩되도록 배치될 수 있다. 일 예로, 로우 디코더들(ROW DEC) 및 페이지 버퍼들(PBR)은, 평면적 관점에서, 매트(MT) 둘레에 배치될 수 있다. 컬럼 디코더들(COL DEC) 및 제어 회로(CTRL)는 매트(MT)와 중첩될 수 있다. 실시예들에 따르면, 매트(MT) 위에서 주변 회로 구조체(도 3의 PS 참조)를 구성하는 주변 회로들은 자유롭게 배치될 수 있다.
도 5b를 참조하면, 각 칩 영역(10)에서, 셀 어레이 구조체(도 3의 CS 참조)를 구성하는 복수 개의 매트들(MT) 또는 복수 개의 블록들이 배치될 수 있다. 복수 개의 매트들(MT)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 실시예들에서, 복수 개의 매트들(MT)은 제 1 기판(도 3의 1 참조) 상에 제공될 수 있다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 장치의 평면도이다. 도 7은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도로써, 도 6의 A-A'선을 따라 자른 단면이다.
도 6 및 도 7을 참조하면, 제 1 기판(1)이 제공될 수 있다. 제 1 기판(1)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si) 기판, 실리콘-게르마늄(Si-Ge) 기판, 게르마늄(Ge) 기판, 또는 단결정 실리콘(single crystal Si) 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 일 예로, 제 1 기판(1)은 실리콘 기판일 수 있다. 또한, 제 1 기판(1)은 제 1 도전형(예를 들어, p형)의 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 또한, 제 1 기판(1)은 단결정의 결정 구조를 가질 수 있다. 제 1 기판(1)의 상부면은 실리콘(Si)의 결정 구조의 {100}결정면일 수 있다. 이때, 제 1 기판(1)의 상기 실리콘(Si)의 결정 구조의 <110>결정 방향은, 도 2a를 참조하여 설명한 바와 같이, 제 1 방향(D1) 또는 제 2 방향(D2)과 평행할 수 있다. 이에 따라, 제 1 기판(1)은 3차원 반도체 장치의 제조 또는 사용 중 발생할 수 있는 휘어짐(warpage)에 강할 수 있다. 일 예로, 실리콘(Si)은 면심입방(FCC) 격자를 포함하는 다이아몬드 결정 구조를 가질 수 있으며, {100}결정면에 수직한 방향으로의 변형에 대한 저항이 클 수 있다. 즉, 제 1 기판(1)은 그에 수직한 제 3 방향(D3)으로의 변형에 저항이 클 수 있으며, 휘어짐(warpage)에 강할 수 있고, 3차원 반도체 장치의 구조적 안정성이 향상될 수 있다.
실시예들에서, 제 1 기판(1)은 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR) 둘레에 배치된 연결 영역(CNR)을 포함할 수 있다.
실시예들에 따르면, 셀 어레이 구조체(CS)가 제 1 기판(1) 상에 제공되며, 적층 구조체들(ST), 수직 구조체들(VS), 및 연결 배선 구조체들(CPLG, CL, WPLG, PCL)을 포함한다.
적층 구조체들(ST)은 제 1 기판(1) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 적층 구조체들(ST) 각각은 제 1 기판(1) 상에 수직적으로 적층된 전극들(EL)과 이들 사이에 개재된 절연막들(ILD)을 포함한다. 적층 구조체들(ST)에서 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 일 예로, 절연막들(ILD) 중 일부는 다른 절연막들(ILD)보다 두껍게 형성될 수도 있다. 이러한 절연막들(ILD)은 실리콘 산화물(SiO)을 포함할 수 있다. 전극들(EL)은 도전 물질을 포함할 수 있으며, 예를 들어, 도전막은 반도체막, 금속 실리사이드막, 금속막, 금속 질화막, 또는 이들의 조합을 포함하는 다층막 중 적어도 하나를 포함할 수 있다.
적층 구조체들(ST)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있으며, 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 적층 구조체들(ST)의 전극들(EL)은 제 1 기판(1)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있다. 적층 구조체들(ST)은 연결 영역(CNR)에서 다양한 형태의 계단 구조를 가질 수 있다.
실시예들에서, 3차원 반도체 장치는 3차원 낸드 플래시 메모리 장치일 수 있으며, 제 1 기판(1) 상에 도 4에 도시된 셀 스트링들(도 4의 CSTR)이 집적될 수 있다. 이러한 경우, 적층 구조체들(ST)에서, 최하층 및 최상층의 전극들(EL)은 선택 트랜지스터들(도 4의 SST, GST)의 게이트 전극들로 이용될 수 있다. 예를 들면, 최상층의 전극(EL)은 비트 라인(BL)과 수직 구조체들(VS) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(도 4의 SST)의 게이트 전극으로 사용되고, 최하층의 전극(EL)은 공통 소스 라인(도 4의 CSL)과 수직 구조체들(VS) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터(도 4의 GST)의 게이트 전극으로 사용될 수 있다. 그리고, 최상층 및 최하층의 전극들(EL) 사이의 전극들(EL)은 메모리 셀들의 제어 게이트 전극들 및 이들을 연결하는 워드 라인들(도 4의 WL0-WL3)로 사용될 수 있다.
수직 구조체들(VS)은 셀 어레이 영역(CAR)에서 적층 구조체들(ST)을 관통하여 제 1 기판(1)과 접촉할 수 있다. 수직 구조체들(VS)은 제 1 기판(1)과 전기적으로 연결될 수 있다. 수직 구조체들(VS)은, 평면적 관점에서, 일 방향을 따라 배열되거나, 지그재그 형태로 배열될 수 있다. 나아가, 연결 영역(CNR)에서 수직 구조체들(VS)과 실질적으로 동일한 구조를 갖는 더미 수직 구조체들(미도시)이 제공될 수도 있다.
수직 구조체들(VS)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 수직 구조체들(VS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 반도체 물질을 포함하는 수직 구조체들(VS)은 도 4를 참조하여 설명된 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들로써 사용될 수 있다. 수직 구조체들(VS)의 바닥면들은 제 1 기판(1)의 상부면과 하부면 사이에 위치할 수 있다. 수직 구조체들(VS)의 상단에는 비트 라인 콘택 플러그(BPLG)와 접속되는 콘택 패드가 위치할 수 있다.
수직 구조체들(VS) 각각은 제 1 기판(1)과 접촉하는 반도체 패턴(SP)과 수직 절연 패턴(VP)을 포함할 수 있다. 반도체 패턴(SP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 반도체 패턴(SP)의 하단은 닫힌(closed) 형상일 수 있으며, 반도체 패턴(SP)의 내부는 매립 절연 패턴(VI)에 의해 채워질 수 있다. 반도체 패턴(SP)은 제 1 기판(1)의 상부면과 접촉될 수 있다. 반도체 패턴(SP)은 언도프트(undoped) 상태이거나, 제 1 기판(1)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 반도체 패턴(SP)은 다결정 상태 또는 단결정 상태일 수 있다.
수직 절연 패턴(VP)이 적층 구조체(ST)와 수직 구조체들(VS) 사이에 배치될 수 있다. 수직 절연 패턴(VP)은 제 3 방향(D3)으로 연장되며 수직 구조체(VS)의 측벽을 둘러쌀 수 있다. 즉, 수직 절연 패턴(VP)은 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다.
수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막의 일부일 수 있다. 예를 들어, 수직 절연 패턴(VP)은 NAND 플래시 메모리 장치의 데이터 저장막(DS)으로서, 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다. 예를 들어, 전하 저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막은 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘-풍부 질화물(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막은 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블록킹 절연막은 알루미늄 산화물(Al2O3) 및 하프늄 산화물(Hf2O) 등과 같은 고유전 물질일 수 있다. 이와 달리, 수직 절연막은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
수평 절연 패턴(HP)이 전극들(EL)의 일측벽들과 수직 절연 패턴(VP) 사이에 제공될 수 있다. 수평 절연 패턴(HP)은 전극들(EL)의 일측벽들 상에서 전극들(EL)의 상부면들 및 하부면들로 연장될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 장치의 데이터 저장막(DS)의 일부로서 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 이와 달리, 수평 절연 패턴(HP)은 블록킹 절연막을 포함할 수 있다.
공통 소스 영역들(CSR)이 서로 인접하는 적층 구조체들(ST) 사이에서 제 1 기판(1) 내에 각각 배치될 수 있다. 공통 소스 영역들(CSR)은 적층 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 공통 소스 영역들(CSR)은 제 1 기판(1) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
공통 소스 플러그(CSP)가 공통 소스 영역(CSR)에 접속될 수 있다. 공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에 측벽 절연 스페이서(SSP)가 개재될 수 있다. 3차원 NAND 플래시 메모리 장치의 읽기 또는 프로그램 동작 시 공통 소스 플러그(CSP) 통해 공통 소스 영역(CSR)에 접지 전압이 인가될 수 있다.
제 1 매립 절연막(150)이 계단식 구조를 갖는 전극들(EL)의 단부들을 덮으며 제 1 기판(1) 상에 배치될 수 있다. 제 1 층간 절연막(151)이 수직 구조체들(VS)의 상부면들을 덮을 수 있으며, 제 2 층간 절연막(153)이 제 1 층간 절연막(151) 상에서 공통 소스 플러그(CSP)의 상부면을 덮을 수 있다.
비트 라인들(BL)이 제 2 층간 절연막(153) 상에 배치되며, 적층 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장될 수 있다. 즉, 비트 라인들(BL)의 연장 방향은 제 1 기판(1)의 상기 실리콘(Si)의 결정 구조의 <100>결정 방향과 평행할 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그(BPLG)를 통해 수직 구조체(VS)와 전기적으로 연결될 수 있다.
계단식 구조를 갖는 적층 구조체들(ST)의 끝단들에 셀 어레이 구조체(CS)와 주변 회로 구조체(PS)를 전기적으로 연결하기 위한 연결 배선 구조체가 배치될 수 있다. 연결 배선 구조체는 제 1 매립 절연막(150) 및 제 1 및 제 2 층간 절연막들(151, 153) 및 제 1 매립 절연막(150)을 관통하여 전극들(EL)의 끝단들에 각각 접속되는 셀 콘택 플러그들(CPLG)과, 제 2 층간 절연막(153) 상에서 셀 콘택 플러그들(CPLG)에 각각 접속되는 연결 라인들(CL)을 포함한다. 또한, 연결 배선 구조체는 제 1 기판(1) 내의 웰 픽업 영역들(PUR)에 접속되는 웰 콘택 플러그들(WPLG) 및 웰 콘택 플러그들(WPLG)과 연결되는 주변 연결 라인들(PCL)을 포함할 수 있다.
웰 픽업 영역들(PUR)은 제 1 기판(1) 내에서 적층 구조체들(ST) 각각의 양 끝단들에 인접하게 배치될 수 있다. 웰 픽업 영역들(PUR)은 제 1 기판(1)과 동일한 도전형을 가질 수 있으며, 웰 픽업 영역들(PUR)에서 불순물 농도는 제 1 기판(1) 내의 불순물 농도보다 높을 수 있다. 예를 들면, 웰 픽업 영역들(PUR)은 고농도의 p형의 불순물(예를 들면, 보론(B))을 포함할 수 있다. 실시예들에 따르면, 3차원 NAND 플래시 메모리 장치의 소거 동작 시 연결 콘택 플러그(PPLG) 및 웰 콘택 플러그(WPLG)를 통해 웰 픽업 영역들(PUR)에 소거 전압이 인가될 수 있다.
제 3 층간 절연막(155)이 제 2 층간 절연막(153) 상에서 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)을 둘러쌀 수 있다. 비트 라인들(BL)의 상부면들, 연결 라인들(CL)의 상부면들 및 주변 연결 라인들(PCL)의 상부면들은 제 3 층간 절연막(155)에 의해 노출될 수 있다. 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)은 셀 어레이 배선층(160)을 구성할 수 있다.
상기와 같이 제 1 기판(1) 상에 셀 어레이 구조체(CS)가 배치될 수 있다.
본 발명의 실시예들에 따르면, 제 1 기판(1)의 상기 실리콘(Si)의 결정 구조의 <110>결정 방향은 제 1 방향(D1) 또는 제 2 방향(D2)과 평행할 수 있다. 이에 따라, 제 1 기판(1)은 3차원 반도체 장치의 제조 또는 사용 중 발생할 수 있는 휘어짐(warpage)에 강할 수 있다. 상세하게는, 제 1 기판(1)에 형성되는 셀 어레이 구조체(CS)는 구의 구성 요소들(일 예로, 적층 구조체(ST) 또는 비트 라인(BL) 등)이 제 1 방향(D1) 및 제 2 방향(D2)으로 배열되거나 또는 연장될 수 있다. 이에 따라, 셀 어레이 구조체(CS)의 휘어짐은 제 1 방향(D1) 또는 제 2 방향(D2)으로 발생될 수 있다. 제 1 기판(1)의 상기 실리콘(Si)의 결정 구조의 <110>결정 방향이 제 1 방향(D1) 또는 제 2 방향(D2)과 평행할 경우의 휘어짐의 정도는 제 1 기판(1)의 상기 실리콘(Si)의 결정 구조의 <100>결정 방향이 제 1 방향(D1) 또는 제 2 방향(D2)과 평행한 경우의 휘어짐의 정도의 약 70%일 수 있다. 여기서 휘어짐의 정도라 함은 휘어짐이 발생했을 시 제 1 기판(1)의 중심부의 높이와 제 1 기판(1)의 최최각의 높이의 차이로 나타낼 수 있다.
도 6 및 도 7을 다시 참조하여, 셀 어레이 구조체(CS) 상에 주변 회로 구조체(PS)가 배치될 수 있다.
제 2 기판(2)이 제공될 수 있다. 제 2 기판(2)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 일 예로, 제 2 기판(2)은 제 1 도전형(예를 들어, p형)을 갖는 실리콘 기판일 수 있으며, 웰 영역들을 포함할 수 있다. 제 2 기판(2)의 상부면은 실리콘(Si)의 결정 구조의 {100}결정면일 수 있다. 이때, 제 2 기판(2)의 상기 실리콘(Si)의 결정 구조의 <100>결정 방향은, 도 2b를 참조하여 설명한 바와 같이, 제 1 방향(D1) 또는 제 2 방향(D2)과 평행할 수 있다. 평면적 관점에서, 제 2 기판(2)의 실리콘(Si)의 결정 구조의 {100}결정면은 제 1 기판(1)의 실리콘(Si)의 결정 구조의 {100}결정면에 대해 회전된 배치를 가질 수 있다. 예를 들어, 제 1 기판(1)의 실리콘(Si)의 <100>결정 방향과 제 2 기판(2)의 실리콘(Si)의 <100>결정 방향은 서로 교차하되, 45°의 사이각을 가질 수 있다. 제 1 기판(1)의 상부면과 제 2 기판(2)의 상부면이 동일하게 실리콘(Si)의 결정 구조의 {100}결정면이기 때문에, 제 1 기판(1)의 실리콘(Si)의 <110>결정 방향과 제 2 기판(2)의 실리콘(Si)의 <100>결정 방향은 평행할 수 있으며, 이는 제 1 방향(D1) 또는 제 2 방향(D2)과 동일할 수 있다.
주변 회로 구조체(PS)는 제 2 기판(2)의 전면 상에 집적되는 주변 회로들 및 주변 회로들을 덮은 제 2 매립 절연막(250)을 포함할 수 있다.
주변 회로들은 앞서 설명한 바와 같이, 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있으며, 제 2 기판(2)의 일면 상에 집적된 NMOS 및 PMOS 트랜지스터들, 저전압 및 고전압 트랜지스터들, 및 저항 등을 포함할 수 있다.
보다 상세하게, 제 2 기판(2) 내에 형성된 소자 분리막(211)에 의해 활성 영역들이 정의될 수 있다. 활성 영역의 제 2 기판(2) 상에 주변 게이트 전극들(223)이 게이트 절연막을 개재하여 배치될 수 있다. 주변 게이트 전극들(223) 양측의 제 2 기판(2) 내에 소스/드레인 영역들(221)이 제공될 수 있다. 이때, 소스/드레인 영역들(221)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 상호 이격될 수 있다. 즉, 소스/드레인 영역들(221)의 이격 방향은 제 2 기판(2)의 상기 실리콘(Si)의 결정 구조의 <100>결정 방향과 평행할 수 있다. 이에 따라, 소스/드레인 영역들(221) 및 주변 게이트 전극들(223)이 구성하는 트랜지스터는 3차원 반도체 장치의 제조 또는 사용 중 발생할 수 있는 스트레스(stress)에 강할 수 있다. 일 예로, 실리콘(Si)은 면심입방(FCC) 격자를 포함하는 다이아몬드 결정 구조를 가질 수 있으며, 실리콘 원자들간의 간격이 조밀한 <110>결정 방향에 대한 경도가 높을 수 있다. 즉, 제 2 기판(2)은 그의 일면에 형성된 트랜지스터는 외부 스트레스에 강할 수 있으며, 3차원 반도체 장치의 구조적 안정성이 향상될 수 있다.
더하여, 소스/드레인 영역들(221)의 이격 방향이 제 2 기판(2)의 상기 실리콘(Si)의 결정 구조의 <100>결정 방향과 평행할 경우, 제 2 기판(2)에 형성된 트랜지스터들의 전기적 특성이 향상될 수 있다. 예를 들어, 실리콘(Si)의 결정 구조는 <110>결정 방향에 비해 <100>결정 방향으로의 전기적 모빌리티(mobility)가 더 클 수 있다. 이에 따라, 트랜지스터 내에서 전기적 흐름이 제 2 기판(2)의 실리콘(Si)의 결정 구조의 <100>결정 방향을 향할 경우, 상기 트랜지스터 내에서의(일 예로, 채널 내에서의) 전기적 흐름이 향상될 수 있다. 즉, 소스/드레인 영역들(221)의 이격 방향이 상기 실리콘(Si)의 결정 구조의 <100>결정 방향과 평행하도록 배치되는 트랜지스터의 전기적 특성이 향상될 수 있다.
주변 회로 배선층(230)이 제 2 기판(2) 상의 주변 회로들과 연결될 수 있다. 주변 회로 배선층(230)은 주변 회로 배선들(233) 및 주변 회로 콘택 플러그들(231)을 포함할 수 있다. 주변 회로 배선들(233)은 주변 회로 콘택 플러그들(231)을 통해 주변 회로들과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에 주변 회로 플러그들(231) 및 주변 회로 배선들(233)이 접속될 수 있다.
제 2 매립 절연막(250)은 주변 게이트 전극들(223), 주변 회로 플러그들(231), 및 주변 회로 배선들(233)을 덮을 수 있다. 제 2 매립 절연막(250)은 주변 회로 배선층(230)의 일부, 일 예로, 주변 회로 배선들(233)의 일부(235, 이하 노출 배선들로 지칭한다.)를 노출시킬 수 있다. 제 2 매립 절연막(250)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 제 2 매립 절연막(250)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 및/또는 저유전 물질을 포함할 수 있다.
셀 어레이 구조체(CS)와 주변 회로 구조체(PS)는 직접적으로 접할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 셀 어레이 구조체(CS)의 셀 어레이 배선층(160)과 주변 회로 구조체(PS)의 주변 회로 배선층(230)이 서로 접할 수 있다. 예를 들어, 제 3 층간 절연막(155)과 제 2 매립 절연막(250)이 서로 접할 수 있으며, 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)의 적어도 일부는 노출 배선들(235)과 연결될 수 있다. 이때, 셀 어레이 배선층(160)과 주변 회로 배선층(230)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 본 명세서에서, 하이브리드 본딩이란 동종 물질을 포함하는 두 구성물이 그들의 계면에서 융합하는 본딩을 의미한다. 예를 들어, 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)의 각각과 노출 배선들(235)은 연속적인 구성을 가질 수 있고, 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)의 각각과 노출 배선들(235) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 예를 들어, 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)의 각각과 노출 배선들(235)은 동일한 물질로 구성되어, 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)의 각각과 노출 배선들(235) 사이에 계면이 없을 수 있다. 즉, 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)의 각각과 노출 배선들(235)은 하나의 구성 요소로 제공될 수 있다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도이다. 이하의 실시예들에서, 도 6 및 도 7의 실시예들에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 6 및 도 7의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 8을 참조하여, 셀 어레이 구조체(CS) 상에 주변 회로 구조체(PS)가 배치될 수 있다.
셀 어레이 구조체(CS)와 주변 회로 구조체(PS)는 직접적으로 접할 수 있다. 예를 들어, 셀 어레이 구조체(CS)의 제 3 층간 절연막(155)과 주변 회로 구조체(PS)의 제 2 기판(2)이 서로 접할 수 있다. 일 예에 따르면, 제 2 기판(2)은 증착 방법을 이용하여 제 3 층간 절연막(155) 상에 증착된 다결정 또는 단결정 실리콘막일 수 있다. 이때, 셀 어레이 배선층(160)과 주변 회로 배선층(230)의 전기적 연결을 위하여, 주변 회로 배선층은 제 2 매립 절연막(250) 및 제 2 기판(2)을 관통하는 주변 회로 비아(237)를 더 포함할 수 있다. 주변 회로 비아(237)는 주변 회로 배선들(233)과 주변 연결 라인들(PCL)을 연결할 수 있다. 이와는 다르게, 주변 회로 비아(237)는 주변 회로 배선들(233)과 비트 라인들(BL) 또는 연결 라인들(CL)을 연결할 수 있다.
제 1 기판(1)의 상부면은 실리콘(Si)의 결정 구조의 {100}결정면일 수 있다. 제 1 기판(1)의 상기 실리콘(Si)의 결정 구조의 <110>결정 방향은 제 1 방향(D1) 또는 제 2 방향(D2)과 평행할 수 있다. 이에 따라, 제 1 기판(1)은 3차원 반도체 장치의 제조 또는 사용 중 발생할 수 있는 휘어짐(warpage)에 강할 수 있다.
또한, 제 2 기판(2)의 상부면은 실리콘(Si)의 결정 구조의 {100}결정면일 수 있다. 제 2 기판(2)의 상기 실리콘(Si)의 결정 구조의 <100>결정 방향은 제 1 방향(D1) 또는 제 2 방향(D2)과 평행할 수 있다. 평면적 관점에서, 제 1 기판(1)의 실리콘(Si)의 <100>결정 방향과 제 2 기판(2)의 실리콘(Si)의 <100>결정 방향은 서로 교차하되, 45°의 사이각을 가질 수 있다. 이때, 소스/드레인 영역들(221)의 이격 방향은 제 2 기판(2)의 상기 실리콘(Si)의 결정 구조의 <100>결정 방향과 평행할 수 있다. 이에 따라, 소스/드레인 영역들(221) 및 주변 게이트 전극들(223)이 구성하는 트랜지스터는 3차원 반도체 장치의 제조 또는 사용 중 발생할 수 있는 스트레스(stress)에 강할 수 있다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도이다.
도 9를 참조하여, 주변 회로 구조체(PS) 상에 셀 어레이 구조체(CS)가 배치될 수 있다.
셀 어레이 구조체(CS)와 주변 회로 구조체(PS)는 직접적으로 접할 수 있다. 예를 들어, 주변 회로 구조체(PS)의 제 2 매립 절연막(250)과 셀 어레이 구조체(CS)의 제 1 기판(1)이 서로 접할 수 있다. 일 예에 따르면, 제 1 기판(1)은 증착 방법을 이용하여 제 2 매립 절연막(250) 상에 증착된 다결정 또는 단결정 실리콘막일 수 있다. 이때, 셀 어레이 배선층(160)과 주변 회로 배선층(230)의 전기적 연결을 위하여, 셀 어레이 구조체(CS)의 연결 배선 구조체는 매립 절연막들(150, 250)을 관통하여 주변 회로 배선들(233)에 접속되는 연결 콘택 플러그들(PPLG), 웰 콘택 플러그들(WPLG)과 연결 콘택 플러그들(PPLG)을 연결하는 주변 연결 라인들(PCL)을 포함할 수 있다.
제 1 기판(1)의 상부면과 제 2 기판(2)의 상부면은 실리콘(Si)의 결정 구조의 {100}결정면일 수 있고, 제 1 기판(1)의 상기 실리콘(Si)의 결정 구조의 <110>결정 방향은 제 1 방향(D1) 또는 제 2 방향(D2)과 평행하고, 제 2 기판(2)의 상기 실리콘(Si)의 결정 구조의 <100>결정 방향은 제 1 방향(D1) 또는 제 2 방향(D2)과 평행할 수 있다. 이때, 소스/드레인 영역들(221)의 이격 방향은 제 2 기판(2)의 상기 실리콘(Si)의 결정 구조의 <100>결정 방향과 평행할 수 있다.
도 10 내지 도 17은 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 단면도들로, 도 10 내지 도 14는 셀 어레이 구조체를 형성하는 공정을 나타내고, 도 15 및 도 16은 주변 회로 구조체를 형성하는 공정을 나타낸다.
도 6 및 도 10을 참조하여, 도 1을 참조하여 설명한 바와 같이, 칩 영역들 및 스크라이브 라인 영역을 포함하는 제 1 기판(1)을 주비한다. 예를 들어, 제 1 기판(1)은 제 1 도전형(예를 들어, P형)의 반도체 기판일 수 있다. 제 1 기판(1)은 단결정 실리콘(single crystal Si) 기판일 수 있다. 제 1 기판(1)의 상부면은 실리콘(Si)의 결정 구조의 {100}결정면일 수 있다. 이때, 제 1 기판(1)의 상기 실리콘(Si)의 결정 구조의 <110>결정 방향은 제 1 방향(D1) 또는 제 2 방향(D2)과 평행할 수 있다. 실리콘(Si)은 면심입방(FCC) 격자를 포함하는 다이아몬드 결정 구조를 가질 수 있으며, 결정면에 수직한 방향으로의 변형에 대한 저항이 클 수 있다. 즉, 제 1 기판(1)은 그에 수직한 제 3 방향(D3)으로의 변형에 저항이 클 수 있으며, 이에 따라, 제 1 기판(1)은 3차원 반도체 장치의 제조 중 발생할 수 있는 휘어짐(warpage)에 강할 수 있다.
제 1 기판(1) 상에 박막 구조체가 형성될 수 있다. 상기 박막 구조체는 제 1 기판(1)의 전면을 덮도록 형성될 수 있다. 상기 박막 구조체는 번갈아 반복적으로 적층된 희생막들(SL) 및 절연막들(ILD)을 포함할 수 있다. 상기 박막 구조체에서 희생막들(SL)은 동일한 두께를 가질 수 있다. 희생막들(SL) 및 절연막들(ILD)은 열적 화학기상 증착(Thermal CVD) 공정, 플라즈마 인핸스드 화학기상 증착(Plasma enhanced CVD) 공정, 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다. 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 희생막들(SL) 및 절연막들(ILD)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다. 일 예로, 희생막들(SL) 및 절연막들(ILD)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 예를 들어, 예를 들어, 희생막들(SL)은 실리콘 질화물(SiN)로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화물(SiO)로 형성될 수 있다.
이후, 상기 박막 구조체에 대한 패터닝 공정을 수행하여, 제 1 기판(1) 상에 몰드 구조체(110)를 형성할 수 있다. 몰드 구조체(110)는 상기 박막 구조체에 대한 트리밍(trimming) 공정을 수행하여 형성될 수 있다. 여기서, 트리밍 공정은 박막 구조체 상에 마스크 패턴(미도시)을 형성하는 공정, 박막 구조체의 일 부분을 시각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정, 및 박막 구조체의 일 부분을 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정을 번갈아 반복하는 것을 포함할 수 있다. 트리밍 공정을 수행함에 따라 몰드 구조체(110)는 제 1 기판(1) 가장자리 부분에서 계단식 구조를 가질 수 있다.
몰드 구조체(110)가 형성된 제 1 기판(1) 상에 제 1 매립 절연막(150)이 형성될 수 있다. 제 1 매립 절연막(150)은 몰드 구조체(110)를 덮도록 두꺼운 절연막을 증착한 후, 절연막에 대한 평탄화 공정을 수행하여 형성될 수 있다. 제 1 매립 절연막(150)은 희생막들(SL)에 대한 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
도 6 및 도 11을 참조하여, 몰드 구조체(110)의 일부분들을 노출시키는 오프닝들을 갖는 하드 마스크막(MP)이 형성될 수 있다. 하드 마스크막(MP)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 폴리 실리콘과 같은 실리콘 함유 물질, 비정질 카본막(ACL; Amorphous Carbon Layer) 또는 SOH막(Spin-On Hardmask) 등과 같은 탄소 함유 물질, 텅스텐과 같은 금속 물질 또는 유기 물질을 포함할 수 있다. 하드 마스크막(MP)은 제 1 기판(1)의 전면을 덮도록 형성될 수 있다.
하드 마스크막(MP)의 오프닝들에 노출된 몰드 구조체(110)의 일부분들을 이방성 식각함으로써, 몰드 구조체(110)에 제 1 기판(1)을 노출시키는 수직 홀들(VH)이 형성될 수 있다. 수직 홀들(VH)은 평면적 관점에서, 일 방향을 따라 배열되거나, 지그재그 형태로 배열될 수 있다. 여기서, 몰드 구조체(110)에 대한 이방성 식각 공정은 예를 들어, 플라즈마 식각(plasma etching), 반응성 이온 식각(RIE, Reactive Ion Etching), 고주파 유도 플라즈마 반응성 이온 식각(inductively coupled plasma reactive ion etching, ICP-RIE), 또는 이온빔 식각(IBE, Ion Beam Etching) 공정일 수 있다.
도 6 및 도 12를 참조하여, 수직 홀들(도 11의 VH 참조) 내에 수직 구조체들(VS)이 형성될 수 있다. 수직 구조체들(VS)은, 앞서 설명한 것처럼, 반도체 물질 또는 도전성 물질을 포함할 수 있다.
수직 구조체들(VS)을 형성하는 것은, 제 1 기판(1)을 노출시키며 개구부들의 측벽들을 덮는 반도체 스페이서를 형성하는 것, 및 제 1 기판(1)과 연결되는 반도체 몸체부를 형성하는 것을 포함할 수 있다. 수직 구조체들(VS)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 수직 구조체들(VS)은 제 1 기판(1)과 연결될 수 있다. 나아가, 수직 구조체(VS)의 상단에 도전 패드를 가질 수 있다. 도전 패드는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
실시예들에 따르면, 수직 홀들 내에 수직 구조체들(VS)을 형성하기 전에, 수직 홀들 내에 도 7을 참조하여 설명된 수직 절연 패턴(VP)이 형성될 수 있다. 수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 수직 절연 패턴(VP)은 데이터 저장막의 일부일 수 있다.
계속해서, 수직 구조체들(VS)을 형성한 후, 몰드 구조체들의 희생막들을 전극들로 대체하는 공정들을 수행함으로써, 제 1 기판(1) 상에 수직적으로 적층된 전극들(EL)을 포함하는 적층 구조체들(ST)이 형성될 수 있다. 이에 대해 도 12 및 도 13을 참조하여 상세히 설명하도록 한다.
도 6 및 도 12를 다시 참조하여, 수직 구조체들(VS)의 상부면들을 덮는 제 1 층간 절연막(151)이 제 1 매립 절연막(150) 상에 형성될 수 있다. 제 1 층간 절연막(151)을 형성한 후, 몰드 구조체(도 14의 110 참조)를 관통하여 제 1 기판(1)을 노출시키는 전극 분리 영역들(ESR)이 형성될 수 있다. 전극 분리 영역들(ESR)은 몰드 구조체(110)를 이방성 식각하여 형성될 수 있으며, 몰드 구조체(110)의 측벽들을 노출시킬 수 있다.
전극 분리 영역들(ESR)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있다. 전극 분리 영역들(ESR) 중 일부는 다른 전극 분리 영역들(ESR)에 비해 제 1 방향(D1)으로 길이가 짧을 수도 있다. 전극 분리 영역들(ESR)을 형성함에 따라 제 2 방향으로(D2) 서로 이격된 복수 개의 서브 몰드 구조체들이 형성될 수 있다.
이어서, 전극 분리 영역들(ESR)에 노출된 희생막들(SL)을 제거하여 게이트 영역들(GR)을 형성할 수 있다. 게이트 영역들(GR)은 절연막들(ILD), 수직 구조체들(VS), 및 제 1 기판(1)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방적으로 식각하여 형성될 수 있다. 여기서, 희생막들(SL)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 희생막들(SL)이 실리콘 질화물(SiN)이고, 절연막들(ILD)이 실리콘 산화물(SiO)인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 등방성 식각 공정이 수행될 수 있다. 게이트 영역들(GR)을 형성 시, 셀 및 더미 수직 구조체들(VS, DVS)은 게이트 영역들(GR)을 정의하는 절연막들(ILD)이 무너지는 것을 방지할 수 있다.
게이트 영역들(GR)은 수직적으로 인접하는 절연막들(ILD) 사이에 제공되는 빈 공간으로서, 수직 구조체들(VS)의 측벽 일부분들을 노출시킬 수 있다. 또한, 게이트 영역들(GR)은 제 1 매립 절연막(150)의 측벽들을 노출시킬 수 있다.
도 6 및 도 13을 참조하여, 게이트 영역들(GR) 내에 수평 절연 패턴들(HP) 및 전극들(EL)을 형성함으로써, 제 1 기판(1) 상에 적층 구조체(ST)가 형성될 수 있다.
상세하게, 수평 절연 패턴들(HP) 및 전극들(EL)은 게이트 영역들(GR)이 형성된 몰드 구조체(도 11의 110 참조) 상에 차례로 수평 절연막, 배리어 금속막(예를 들어, TiN, TaN 또는 WN) 및 금속막(예를 들어, W)을 차례로 증착하고, 트렌치 내벽에 증착된 배리어 금속막 및 금속막을 이방성 식각함으로써 형성될 수 있다. 여기서, 수평 절연 패턴(HP)은 NAND 플래시 메모리 트랜지스터의 데이터 저장막의 일부로서, 실리콘 산화물(SiO) 및/또는 고유전 물질을 포함할 수 있다.
전극들(EL)을 형성한 후에, 전극 분리 영역들(ESR)에 노출된 제 1 기판(1) 내에 공통 소스 영역들(CSR)이 형성될 수 있으며, 전극 분리 영역들(ESR)은 절연 물질로 채워질 수 있다. 공통 소스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다. 또한, 절연 물질로 채워진 전극 분리 영역들(ESR) 내에 공통 소스 영역(CSR)과 접속되는 공통 소스 플러그(CSP)가 형성될 수 있다.
도 6 및 도 14를 참조하여, 제 1 층간 절연막(151) 상에 제 2 층간 절연막(153)이 형성될 수 있다. 이어서, 제 2 층간 절연막(153), 제 1 층간 절연막(151), 및 제 1 매립 절연막(150)에 대한 패터닝 공정을 수행하여 콘택 홀들이 형성될 수 있다. 상세하게는, 셀 콘택 홀들이 연결 영역(CNR)에서 전극들(EL)의 단부들을 각각 노출시킬 수 있다. 연결 콘택 홀들이 적층 구조체(ST)와 이격되어 제 1 기판(1)을 노출시킬 수 있다. 비트 라인 콘택 홀들이 셀 어레이 영역(CAR)에서 수직 구조체들(VS)을 노출시킬 수 있다.
이어서, 상기 콘택 홀들 내에 도전 물질을 매립함으로써, 도 7을 참조하여 설명된 비트 라인 콘택 플러그들(BPLG), 셀 콘택 플러그들(CPLG) 및 웰 콘택 플러그들(WPLG)이 형성될 수 있다. 이후, 제 2 층간 절연막(153) 상에 앞서 설명된 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)을 포함하는 셀 어레이 배선층(160)이 형성될 수 있다.
제 2 층간 절연막(153) 상에 제 3 층간 절연막(155)이 형성될 수 있다. 제 3 층간 절연막(155)은 비트 라인들(BL)의 상부면들, 연결 라인들(CL)의 상부면들 및 주변 연결 라인들(PCL)의 상부면들을 노출시킬 수 있다. 상기와 같이 셀 어레이 구조체(CS)가 형성될 수 있다.
도 6 및 도 15를 참조하여, 도 1을 참조하여 설명한 바와 같이, 칩 영역들 및 스크라이브 라인 영역을 포함하는 제 2 기판(2)을 준비한다. 예를 들어, 제 2 기판(2)은 제 1 도전형(예를 들면, P형)의 반도체 기판일 수 있다. 제 2 기판(2)의 상부면은 실리콘(Si)의 결정 구조의 {100}결정면일 수 있다. 이때, 제 2 기판(2)의 상기 실리콘(Si)의 결정 구조의 <100>결정 방향은 제 1 방향(D1) 또는 제 2 방향(D2)과 평행할 수 있다.
각각의 칩 영역들의 제 2 기판(2) 상에 주변 회로들(PTR)이 형성될 수 있다. 주변 회로(PTR)는 예를 들어, 고전압 및 저전압 트랜지스터를 포함할 수 있다. 주변 회로들(PTR)을 형성하는 것은, 제 2 기판(2) 상에 차례로 주변 회로 게이트 절연막 및 주변 회로 게이트 전극(223)을 형성하고, 주변 회로 게이트 전극(223)의 양측의 제 2 기판(2)에 불순물을 주입하여 소스/드레인 영역들(221)을 형성하는 것을 포함할 수 있다. 이때, 소스/드레인 영역들(221)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 상호 이격될 수 있다. 소스/드레인 영역들(221)의 이격 방향은 제 2 기판(2)의 상기 실리콘(Si)의 결정 구조의 <100>결정 방향과 평행할 수 있다. 실리콘(Si)은 면심입방(FCC) 격자를 포함하는 다이아몬드 결정 구조를 가질 수 있으며, 실리콘 원자들간의 간격이 조밀한 <110>결정 방향에서 실리콘(Si)의 강도가 높을 수 있다. 이에 따라, 소스/드레인 영역들(221) 및 주변 게이트 전극들(223)이 구성하는 트랜지스터는 3차원 반도체 장치의 제조 또는 사용 중 발생할 수 있는 스트레스(stress)에 강할 수 있다.
주변 회로 게이트 스페이서가 주변 회로 게이트 전극(223)의 측벽에 형성될 수 있다.
도 6 및 도 16을 참조하여, 주변 회로들(PTR)과 연결되는 주변 회로 배선층(230)의 배선 구조체들, 즉 주변 회로 콘택 플러그들(231) 및 주변 회로 배선들(233, 235)이 형성될 수 있다. 다시 말해, 각 칩 영역의 제 2 기판(2) 상에 로우 및 컬럼 디코더들, 페이지 버퍼들, 및 제어 회로들이 형성될 수 있다.
주변 회로들(PTR) 및 주변 배선 구조체를 형성한 후, 제 2 기판(2)의 전면을 덮는 제 2 매립 절연막(250)이 형성될 수 있다. 이때, 주변 회로 배선들(233)의 노출 배선들(235)은 제 2 매립 절연막(250)의 상부면 상으로 노출될 수 있다. 제 2 매립 절연막(250)은 평탄화된 상부면을 가질 수 있다. 제 2 매립 절연막(250)은 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있으며, 예를 들어, 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 및/또는 저유전 물질을 포함할 수 있다. 상기와 같이 주변 회로 구조체(PS)가 형성될 수 있다.
도 6 및 도 17을 참조하여, 셀 어레이 구조체(CS)와 주변 회로 구조체(PS)가 접합될 수 있다. 상세하게는, 제 1 기판(1) 상에 제 2 기판을 위치시킬 수 있다. 제 2 기판(2)은 주변 회로 구조체(PS)가 셀 어레이 구조체(CS)와 마주하도록 배치될 수 있다. 이때, 주변 회로 구조체(PS)의 주변 회로 배선층(230)과 셀 어레이 구조체(CS)의 셀 어레이 배선층(160)이 정렬될 수 있다. 예를 들어, 주변 회로 구조체(PS)의 노출 배선들(235)과 셀 어레이 구조체(CS)의 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)이 정렬될 수 있다.
제 1 기판(1) 및 제 2 기판(2)은, 도 1을 참조하여 설명한, 각각의 노치(NT)를 기준으로 정렬될 수 있다. 여기서, 제 1 기판(1)과 제 2 기판(2)의 결정 방향이 서로 다른 방향을 향할 수 있다. 상세하게는, 제 1 기판(1)의 상기 실리콘(Si)의 결정 구조의 <110>결정 방향은 제 1 방향(D1) 또는 제 2 방향(D2)과 평행하고, 제 2 기판(2)의 상기 실리콘(Si)의 결정 구조의 <100>결정 방향은 제 1 방향(D1) 또는 제 2 방향(D2)과 평행할 수 있다. 즉, 평면적 관점에서, 제 2 기판(2)의 실리콘(Si)의 결정 구조의 {100}결정면은 제 1 기판(1)의 실리콘(Si)의 결정 구조의 {100}결정면과 뒤틀릴 수 있다. 예를 들어, 제 1 기판(1)의 실리콘(Si)의 <100>결정 방향과 제 2 기판(2)의 실리콘(Si)의 <100>결정 방향은 서로 교차하되, 45°의 사이각을 가질 수 있다. 제 1 기판(1)의 상부면과 제 2 기판(2)의 상부면이 동일하게 실리콘(Si)의 결정 구조의 {100}결정면이기 때문에, 제 1 기판(1)의 실리콘(Si)의 <110>결정 방향과 제 2 기판(2)의 실리콘(Si)의 <100>결정 방향은 평행할 수 있으며, 이는 제 1 방향(D1) 또는 제 2 방향(D2)과 동일할 수 있다.
도 6 및 도 7을 참조하여, 셀 어레이 구조체(CS) 상에 주변 회로 구조체(PS)가 접촉될 수 있다. 예를 들어, 주변 회로 구조체(PS)의 노출 배선들(235)과 셀 어레이 구조체(CS)의 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)과 접할 수 있다. 주변 회로 구조체(PS)의 제 2 매립 절연막(250)과 셀 어레이 구조체(CS)의 제 3 층간 절연막(155)이 접할 수 있다.
주변 회로 구조체(PS)의 주변 회로 배선층(230)과 셀 어레이 구조체(CS)의 셀 어레이 배선층(160)이 접합될 수 있다. 예를 들어, 주변 회로 구조체(PS)의 노출 배선들(235)은 각각 셀 어레이 구조체(CS)의 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)과 결합하여 일체를 형성할 수 있다. 주변 회로 구조체(PS)의 노출 배선들(235)과 셀 어레이 구조체(CS)의 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)의 결합은 자연적으로 진행될 수 있다. 상세하게는, 주변 회로 배선층(230)과 셀 어레이 배선층(160)은 동일한 물질(일 예로, 구리(Cu))로 구성될 수 있으며, 서로 접촉된 주변 회로 배선층(230)과 셀 어레이 배선층(160)의 계면에서 표면 활성화(surface activation)에 의한 구리(Cu)-구리(Cu) 금속간 하이브리드 본딩(hybrid bonding) 프로세스(일 예로, 구리(Cu)-구리(Cu) 하이브리드 본딩)에 의해, 주변 회로 배선층(230)과 셀 어레이 배선층(160)이 결합될 수 있다.
이후, 컷팅 또는 쏘잉 머신(sawing machine)을 이용하여, 제 1 기판(1) 및 제 2 기판(2)은 스크라이브 라인 영역을 따라 절단될 수 있으며, 이에 따라, 제 1 기판(1) 및 제 2 기판(2) 상에 형성된 3차원 반도체 장치들은 복수 개의 반도체 칩들로 분리될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 제 1 기판
2: 제 2 기판
150, 250: 매립 절연막 151, 153, 155: 층간 절연막
160, 230: 배선층
CS: 셀 어레이 구조체 PS: 주변 회로 구조체
ST: 적층 구조체 VS: 수직 구조체
EL: 전극 ILD: 절연막
150, 250: 매립 절연막 151, 153, 155: 층간 절연막
160, 230: 배선층
CS: 셀 어레이 구조체 PS: 주변 회로 구조체
ST: 적층 구조체 VS: 수직 구조체
EL: 전극 ILD: 절연막
Claims (20)
- 제 1 기판에 적층되는 복수의 게이트 전극층을 갖는 적층 구조체;
상기 적층 구조체를 관통하여, 상기 기판의 상부면에 수직하는 방향으로 연장되는 복수의 채널 영역;
상기 적층 구조체 상에 배치되는 제 1 층간 절연층; 및
상기 층간 절연층 상에 배치되는 주변 회로 구조체를 포함하되,
상기 주변 회로 구조체는 제 2 기판의 제 1 면 상에 배치되고, 상기 복수의 채널 영역 및 상기 복수의 게이트 전극층 중 적어도 일부와 전기적으로 연결되는 복수의 주변 회로 소자를 포함하고,
상기 제 1 기판은 그의 상부면에 평행한 제 1 결정면을 갖고,
상기 제 2 기판은 상기 제 1 면에 평행한 제 2 결정면을 갖고,
상기 제 1 기판의 상기 상부면 상에 노출되는 상기 제 1 결정면의 원자들의 배열 방향과 상기 제 2 기판의 상기 제 1 면 상에 노출되는 상기 제 2 결정면의 원자들의 배열 방향은 서로 교차하는 3차원 반도체 장치.
- 제 1 항에 있어서,
상기 제 1 기판의 상기 제 1 결정면 및 상기 제 2 기판의 상기 제 2 결정면은 실리콘(Si)의 {100}결정면인 3차원 반도체 장치. - 제 2 항에 있어서,
상기 제 1 기판의 실리콘(Si)의 <110>결정 방향과 상기 제 2 기판의 실리콘(Si)의 <100>결정 방향은 평행한 3차원 반도체 장치. - 제 2 항에 있어서,
상기 제 1 기판의 실리콘(Si)의 <100>결정 방향과 상기 제 2 기판의 실리콘(Si)의 <100>결정 방향은 45°의 사이각을 갖는 3차원 반도체 장치. - 제 1 항에 있어서,
상기 적층 구조체 상에 배치되는 제 1 층간 절연층; 및
상기 제 2 기판의 제 1 면 상에서 상기 복수의 주변 회로 소자를 덮는 제 2 층간 절연층을 더 포함하되,
상기 제 1 층간 절연층과 상기 제 2 층간 절연층은 서로 접하는 3차원 반도체 장치. - 제 5 항에 있어서,
상기 제 1 층간 절연층을 관통하여 상기 복수의 채널 영역 및 상기 복수의 게이트 전극층 중 적어도 일부와 전기적으로 연결되는 제 1 배선층; 및
상기 제 2 층간 절연층을 관통하여 상기 복수의 주변 회로 소자 중 적어도 일부와 전기적으로 연결되는 제 2 배선층을 더 포함하는 3차원 반도체 장치. - 제 6 항에 있어서,
상기 제 1 층간 절연층과 상기 제 2 층간 절연층의 계면 상에서, 상기 제 1 배선층 및 상기 제 2 배선층은 서로 접하는 3차원 반도체 장치. - 제 6 항에 있어서,
상기 제 1 배선층은 상기 복수의 채널 영역과 연결되고, 상기 제 1 기판의 실리콘(Si)의 <110>결정 방향으로 연장되는 복수의 비트 라인들 또는 복수의 워드 라인들을 포함하는 3차원 반도체 장치. - 제 1 항에 있어서,
상기 제 2 기판의 상기 제 1 면과 대향하는 제 2 면은 상기 제 1 층간 절연층과 접하는 3차원 반도체 장치. - 제 1 항에 있어서,
상기 주변 회로 소자 중 어느 하나는 트랜지스터를 포함하고,
상기 트랜지스터의 소스 및 드레인은 상기 제 2 기판의 실리콘(Si)의 <100>결정 방향으로 이격되는 3차원 반도체 장치.
- 상호 적층되는 셀 구조체, 및 주변 회로 구조체를 포함하되,
상기 셀 구조체는:
제 1 기판의 상부면 상에 적층되는 복수의 게이트 전극층;
상기 게이트 전극층들을 수직으로 관통하는 채널 영역; 및
상기 복수의 게이트 전극층 상에서 상기 채널 영역에 연결되는 비트 라인을 포함하고,
상기 주변 회로 구조체는:
제 2 기판의 상부면 상에 형성되는 적어도 하나의 트랜지스터; 및
상기 트랜지스터 상에 배치되는 배선층을 포함하고,
상기 비트 라인은 제 1 방향으로 연장되고,
상기 제 1 기판의 <100>결정 방향과 상기 제 2 기판의 <100>결정 방향은 서로 교차는 3차원 반도체 장치.
- 제 11 항에 있어서,
상기 제 1 기판의 상기 상부면은 상기 제 1 기판의 결정 구조의 {100}결정면이고,
상기 제 2 기판의 상기 상부면은 상기 제 2 기판의 결정 구조의 {100}결정면이되,
상기 제 1 기판의 결정 구조의 <110>결정 방향과 상기 제 2 기판의 결정 구조의 <100>결정 방향은 평행한 3차원 반도체 장치. - 제 12 항에 있어서,
상기 제 1 기판의 결정 구조의 <110>결정 방향과 상기 제 2 기판의 결정 구조의 <100>결정 방향은 상기 제 1 방향과 동일한 3차원 반도체 장치. - 제 11 항에 있어서,
상기 주변 회로 구조체는 상기 셀 구조체 상에 배치되고,
상기 비트 라인의 적어도 일부는 상기 배선층과 전기적으로 연결되는 3차원 반도체 장치. - 제 14 항에 있어서,
상기 주변 회로 구조체는 상기 배선층이 상기 셀 구조체를 향하도록 배치되되,
상기 배선층과 상기 비트 라인의 상기 적어도 일부는 직접적으로 접하는 3차원 반도체 장치. - 제 14 항에 있어서,
상기 주변 회로 구조체는 상기 제 2 기판이 상기 셀 구조체를 향하도록 배치되되,
상기 주변 회로 구조체는 상기 제 2 기판을 관통하여 상기 배선층과 상기 비트 라인의 상기 적어도 일부를 연결하는 비아를 더 포함하는 3차원 반도체 장치. - 제 11 항에 있어서,
상기 셀 구조체는 상기 주변 회로 구조체 상에 배치되고,
상기 셀 구조체는 상기 제 1 기판을 관통하여 상기 비트 라인과 상기 배선층의 상기 적어도 일부를 연결하는 콘택 플러그를 더 포함하는 3차원 반도체 장치.
- 제 1 기판에 적층되는 복수의 게이트 전극층을 갖는 적층 구조체;
상기 적층 구조체를 관통하여, 상기 기판의 상부면에 수직하는 방향으로 연장되는 복수의 채널 영역;
상기 적층 구조체 상에 배치되는 제 1 층간 절연층;
상기 제 1 층간 절연층을 관통하여 상기 복수의 채널 영역 및 상기 복수의 게이트 전극층 중 적어도 일부와 전기적으로 연결되는 제 1 배선층; 및
상기 층간 절연층 상에 배치되는 주변 회로 구조체를 포함하되,
상기 주변 회로 구조체는:
제 2 기판의 상부면 상에 형성되는 적어도 하나의 트랜지스터;
상기 트랜지스터 상에 배치되는 배선층; 및
상기 제 2 기판의 일면 상에서 상기 적어도 하나의 트랜지스터를 덮는 제 2 층간 절연층을 포함하고,
상기 제 1 실리콘 기판은 그의 상부면에 평행한 제 1 결정면을 갖고, 상기 제 2 실리콘 기판은 그의 상부면에 평행한 제 2 결정면을 갖되, 상기 제 1 결정면의 <100>결정 방향과 상기 제 2 결정면의 <100>결정 방향은 서로 교차하고,
상기 제 1 배선층이 연장되는 방향에 수직한 방향을 따라, 상기 적어도 하나의 트랜지스터의 소스 및 드레인이 상호 이격되는 3차원 반도체 장치.
- 제 18 항에 있어서,
상기 제 1 기판 및 상기 제 2 기판은 다이아몬드 결정 구조를 갖고,
상기 제 1 기판의 상기 제 1 결정면 및 상기 제 2 기판의 상기 제 2 결정면은 {100}결정면인 3차원 반도체 장치. - 제 18 항에 있어서,
상기 제 1 결정면의 <100>결정 방향과 상기 제 2 결정면의 <100>결정 방향은 45°의 사이각을 갖는 3차원 반도체 장치.
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