CN112466876A - 三维半导体装置 - Google Patents

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Abstract

公开了一种三维半导体装置，所述三维半导体装置包括穿透堆叠结构并沿与第一基底的顶表面垂直的方向延伸的沟道区、位于堆叠结构上的第一层间介电层以及位于第一层间介电层上的外围电路结构。外围电路结构包括位于第二基底的第一表面上的外围电路元件。外围电路元件电连接到沟道区和栅电极中的至少一个栅电极。第一基底具有与其顶表面平行的第一晶面。第二基底具有与其第一表面平行的第二晶面。第一晶面的原子的布置方向与第二晶面的原子的布置方向交叉。

Description

三维半导体装置
本申请要求于2019年9月9日在韩国知识产权局提交的第10-2019-0111467号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及三维半导体装置，更具体地，涉及高度集成的三维半导体装置。
背景技术
半导体装置已经高度集成以满足客户对高性能和低制造成本的需求。因为半导体装置的集成度是决定产品价格的重要因素，所以越来越需要高集成度。传统的二维半导体装置或平面半导体装置的集成度主要由单位存储器单元所占据的面积决定，使得集成度受到用于形成精细图案的技术的水平很大影响。然而，提高图案精细度所需的工艺设备的成本会对提高二维半导体装置或平面半导体装置的集成度设定实际限制。因此，已经提出了具有三维布置的存储器单元的三维半导体装置。
发明内容
本发明构思的一些示例实施例提供了具有增大的结构稳定性的三维半导体装置。
本发明构思的目的不限于以上提到的目的，本领域技术人员将通过下面的描述清楚地理解以上没有提到的其他目的。
根据本发明构思的一些示例实施例，一种三维半导体装置可以包括：堆叠结构，包括堆叠在第一基底上的多个栅电极；多个沟道区，穿透堆叠结构并沿与第一基底的顶表面垂直的方向延伸；第一层间介电层，位于堆叠结构上；以及外围电路结构，位于第一层间介电层上。外围电路结构可以包括位于第二基底的第一表面上的多个外围电路元件。外围电路元件可以电连接到多个沟道区和多个栅电极中的至少一个栅电极。第一基底可以具有与第一基底的顶表面平行的第一晶面。第二基底可以具有与第二基底的第一表面平行的第二晶面。第一晶面的暴露在第一基底的顶表面上的原子的布置方向可以与第二晶面的暴露在第二基底的第一表面上的原子的布置方向交叉。
根据本发明构思的一些示例实施例，一种三维半导体装置可以包括彼此堆叠的单元结构和外围电路结构。单元结构可以包括：多个栅电极，堆叠在第一基底的顶表面上；沟道区，竖直穿透多个栅电极；以及位线，位于多个栅电极上并连接到沟道区。外围电路结构可以包括：至少一个晶体管，位于第二基底的顶表面上；以及连接层，位于至少一个晶体管上。位线可以沿第一方向延伸。第一基底的<100>晶向可以与第二基底的<100>晶向交叉。
根据本发明构思的一些示例实施例，一种三维半导体装置可以包括：堆叠结构，包括堆叠在第一基底上的多个栅电极；多个沟道区，穿透堆叠结构并沿与第一基底的顶表面垂直的方向延伸；第一层间介电层，位于堆叠结构上；第一连接层，穿透第一层间介电层以与多个沟道区电连接且与多个栅电极中的至少一个栅电极电连接；以及外围电路结构，位于第一层间介电层上。外围电路结构可以包括：至少一个晶体管，位于第二基底的顶表面上；第二连接层，位于至少一个晶体管上；以及第二层间介电层，位于第二基底的顶表面上。第二层间介电层可以覆盖至少一个晶体管。第一基底可以具有与第一基底的顶表面平行的第一晶面。第二基底可以具有与第二基底的顶表面平行的第二晶面。第一晶面的<100>晶向可以与第二晶面的<100>晶向交叉。至少一个晶体管的源极和漏极可以沿着与第一连接层的延伸方向垂直的方向彼此间隔开。
附图说明
图1示出了示出根据本发明构思的一些示例实施例的具有集成的三维半导体装置的基底的平面图。
图2A和图2B示出了分别示出第一基底和第二基底的平面图。
图3示出了示出根据本发明构思的一些示例实施例的三维半导体装置的简化透视图。
图4示出了示出根据本发明构思的一些示例实施例的三维半导体装置的单元阵列的电路图。
图5A和图5B示出了图1中描绘的部分A的简化放大平面图，简化放大平面图示出了根据本发明构思的一些示例实施例的三维半导体装置。
图6示出了示出根据本发明构思的一些示例实施例的三维半导体装置的平面图。
图7示出了沿着图6的线A-A'截取的剖视图，剖视图示出了根据本发明构思的一些示例实施例的三维半导体装置。
图8和图9示出了示出根据本发明构思的一些示例实施例的三维半导体装置的剖视图。
图10至图17示出了示出根据本发明构思的一些示例实施例的制造三维半导体装置的方法的剖视图。
具体实施方式
下面现在将参照附图描述根据本发明构思的三维半导体装置。在附图中，同样的附图标记始终表示同样的元件。
图1示出了其上集成有根据本发明构思的一些示例实施例的三维半导体装置的基底。在图1中，第二基底2堆叠在第一基底1上。图2A示出了第一基底1的原子晶体，图2B示出了第二基底2的原子晶体。在图2A和图2B中，示意性地示出了出现在第一基底1和第二基底2的表面上的原子晶体，并且为了便于描述，描绘了一些原子的位置。图2A示出了第一基底1的顶表面，图2B示出了第二基底2的底表面。
参照图1，第一基底1和第二基底2可以是半导体基底(诸如，以半导体晶片为例)。第一基底1和第二基底2中的每个可以是体硅基底、绝缘体上硅(SOI)基底、锗基底、绝缘体上锗(GOI)基底、硅锗基底或通过执行选择性外延生长(SEG)获得的薄外延层的基底。第一基底1和第二基底2可以包括例如硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)或它们的混合物。第一基底1和第二基底2可以具有单晶结构。
第一基底1和第二基底2可以彼此基本相同或相似。第一基底1和第二基底2中的每个可以包括其上形成有半导体芯片的芯片区域10以及在芯片区域10之间的划线区域20。芯片区域10可以沿着彼此垂直交叉的第一方向D1和第二方向D2二维地布置。划线区域20可以围绕芯片区域10中的每个。例如，划线区域20可以设置在沿第一方向D1彼此相邻的芯片区域10之间以及沿第二方向D2彼此相邻的芯片区域10之间。第一基底1和第二基底2可以在它们的一端处具有它们各自的凹口NT1和NT2(统称为凹口NT)。第一基底1和第二基底2可以沿与第一方向D1和第二方向D2垂直的第三方向D3堆叠，并且它们的凹口NT1和NT2可以用于将第一基底1和第二基底2彼此对准。因此，当在平面图中观看时，第一基底1的芯片区域10和划线区域20可以与第二基底2的芯片区域10和划线区域20对准并叠置。
当在平面图中观看时，彼此堆叠的第一基底1和第二基底2可以具有不同的原子布置。参照图2A和图2B，暴露在第一基底1的顶表面上的原子AT1的布置方向可以与暴露在第二基底2的底表面上的原子AT2的布置方向不同。在本描述中，短语“原子的布置方向”表示在一个晶面上彼此最相邻的原子沿着其布置的方向。第一基底1的顶表面和第二基底2的底表面中的每个可以是芯片形成在芯片区域10上的面。例如，第一基底1的顶表面和第二基底2的底表面可以是硅晶体结构的{100}晶面。因此，硅原子可以以矩阵形状布置在第一基底1的顶表面上和第二基底2的底表面上。如图2A中所示，在第一基底1的顶表面上，硅原子AT1可以沿着第一方向D1和第二方向D2布置。在本描述中，硅原子AT1的布置方向可以与硅晶体结构的<110>晶向对应，并且凹口NT1可以沿第一基底1的硅晶体结构的<110>晶向被定位。如图2B中所示，在第二基底2的底表面上，硅原子AT2可以沿着第四方向D4和第五方向D5布置，其中，第四方向D4和第五方向D5彼此垂直。在本描述中，硅原子AT2的布置方向可以与硅晶体结构的<110>晶向对应，并且凹口NT2可以沿第二基底2的硅晶体结构的<100>晶向被定位。第四方向D4和第五方向D5可以与第一方向D1和第二方向D2交叉，例如，可以在第四方向D4与第一方向D1之间以及在第五方向D5与第二方向D2之间形成45°的角度。例如，在平面图中，当凹口NT1和NT2用于使第一基底1和第二基底2彼此对准时，暴露在第一基底1的顶表面上的原子AT1的布置方向可以与暴露在第二基底2的底表面上的原子AT2的布置方向交叉。
根据一些实施例，第一基底1和第二基底2的每个芯片区域10可以在其上设置有包括三维布置的存储器单元的三维半导体装置。
图3示出了示出根据本发明构思的一些示例实施例的三维半导体装置的简化透视图。
参照图3，三维半导体装置可以包括外围电路结构PS和单元阵列结构CS(或称为单元结构)，并且外围电路结构PS可以堆叠在单元阵列结构CS上。例如，当在平面图中观看时，单元阵列结构CS和外围电路结构PS可以彼此叠置。集成在第二基底2上的外围电路结构PS可以堆叠在集成在第一基底1上的单元阵列结构CS上，在这种情况下，单元阵列结构CS和外围电路结构PS可以彼此接触。
单元阵列结构CS可以包括具有多个三维布置的存储器单元的单元阵列。在一些实施例中，单元阵列可以集成在第一基底1上。
单元阵列结构CS可以包括一个或更多个存储器阵列片(mat，memory arraytile)，并且存储器阵列片中的每个可以包括多个存储器块BLK1至BLKn，其中，每个存储器块是数据擦除单位(例如，可以在单个擦除操作中擦除的存储器的最小单位)。存储器块BLK1至BLKn中的每个可以包括三维布置的存储器单元。例如，存储器块BLK1至BLKn中的每个可以包括在第一基底1上沿着第三方向D3堆叠的结构。
外围电路结构PS可以包括行解码器、列解码器、页缓冲器和控制单元阵列的控制电路。第二基底2可以在其上设置有构成外围电路结构PS的集成外围电路。
图4示出了示出根据本发明构思的一些示例实施例的三维半导体装置的单元阵列的电路图。
参照图4，根据一些实施例的三维半导体装置可以是三维NAND闪速存储器装置。三维NAND闪速存储器装置的单元阵列可以包括共源线CSL、多条位线BL1至BL3以及在共源线CSL与位线BL1至BL3之间的多个单元串CSTR。单元串CSTR可以沿着与第一方向D1和第二方向D2垂直的第三方向D3延伸。
位线BL1至BL3可以二维地布置，并且多个单元串CSTR可以并联连接到位线BL1至BL3中的每条。单元串CSTR可以公共地连接到共源线CSL。例如，多个单元串CSTR可以设置在多条位线BL1至BL3与一条共源线CSL之间。共源线CSL可以设置为二维布置的多条。在该构造中，共源线CSL可以供应有同一电压或者可以被彼此独立地电控制。
单元串CSTR中的每个可以包括结合到共源线CSL的地选择晶体管GST、结合到位线BL1至BL3中的一条的串选择晶体管SST以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可以串联连接。共源线CSL可以公共地连接到地选择晶体管GST的源极。
在共源线CSL与位线BL1至BL3之间的地选择线GSL、多条字线WL0至WL3和多条串选择线SSL1至SSL3可以分别用作地选择晶体管GST、存储器单元晶体管MCT和串选择晶体管SST的栅电极。存储器单元晶体管MCT中的每个可以包括数据存储元件。
图5A和图5B示出了图1中描绘的部分A的简化放大平面图，简化放大平面图示出了根据本发明构思的一些示例实施例的三维半导体装置。
参照图1、图5A和图5B，第二基底2的包括外围电路结构(见图3的外围电路结构PS)的芯片区域10可以对应地设置在第一基底1的包括单元阵列结构(见图3的单元阵列结构CS)的芯片区域10上。
第二基底2的每个芯片区域10可以在其上设置有外围电路结构PS，外围电路结构PS包括行解码器ROW DEC、列解码器COL DEC、页缓冲器PBR和控制电路CTRL。芯片区域10可以被划线区域20包围，并且当在制造三维半导体装置的步骤中执行锯切工艺时，划线区域20可以用于三维半导体装置的切单。
参照图5A，在芯片区域10中的每个上，可以设置一个存储器阵列片MT或一个块以构成单元阵列结构(见图3的单元阵列结构CS)。在一些实施例中，存储器阵列片MT可以设置在第一基底(见图3的第一基底1)上。一个存储器阵列片MT可以设置为与外围电路结构(见图3的外围电路结构PS)的一部分叠置。例如，当在平面图中观看时，行解码器ROW DEC和页缓冲器PBR可以设置在存储器阵列片MT周围并可以不与存储器阵列片MT叠置。列解码器COLDEC和控制电路CTRL可以与存储器阵列片MT叠置。例如，当在平面图中观看时，列解码器COLDEC和控制电路CTRL可以在存储器阵列片MT的周界内并可以与存储器阵列片MT完全叠置。根据一些实施例，构成外围电路结构(见图3的外围电路结构PS)的外围电路可以自由地或任意地设置在存储器阵列片MT上。
参照图5B，芯片区域10中的每个可以在其上设置有构成单元阵列结构(见图3的单元阵列结构CS)的多个存储器阵列片MT或多个块。多个存储器阵列片MT可以沿着第一方向D1和第二方向D2布置。在一些实施例中，多个存储器阵列片MT可以设置在第一基底(见图3的第一基底1)上。
图6示出了示出根据本发明构思的一些示例实施例的三维半导体装置的平面图。图7示出了沿着图6的线A-A'截取的剖视图，剖视图示出了根据本发明构思的一些示例实施例的三维半导体装置。
参照图6和图7，可以提供第一基底1。第一基底1可以包括半导体材料，并且例如可以是硅(Si)基底、硅锗(SiGe)基底、锗(Ge)基底或生长在单晶硅(Si)基底上的单晶外延层。例如，第一基底1可以是硅基底。第一基底1可以包括掺杂有第一导电型杂质的半导体或没有掺杂杂质的本征半导体。第一基底1可以具有单晶结构。第一基底1的顶表面1a可以是硅晶体结构的{100}晶面。在一些实施例中，第一基底1的顶表面1a可以是有效表面。在这种情况下，如参照图2A所讨论的，第一基底1的硅晶体结构的<110>晶向可以与第一方向D1或第二方向D2平行。因此，第一基底1可以对在三维半导体装置的使用中或在三维半导体装置的制造期间可能会发生的翘曲具有高抵抗性。例如，硅(Si)可以具有包括面心立方(FCC)晶格的金刚石晶体结构，并且可以沿与{100}晶面正交的方向具有高的抗形变性。在这个意义上，第一基底1可以高度抵抗沿与第一基底1垂直的第三方向D3的形变并且足够鲁棒以抵抗翘曲，这可以导致三维半导体装置的结构稳定性的增大。
在一些实施例中，第一基底1可以包括单元阵列区域CAR和在单元阵列区域CAR周围的连接区域CNR。
根据一些实施例，单元阵列结构CS可以设置在第一基底1上，并且可以包括堆叠结构ST、竖直结构VS以及连接线结构CPLG、CL、WPLG和PCL。
在第一基底1上，堆叠结构ST可以沿第一方向D1平行地纵向延伸，并且可以沿第二方向D2彼此间隔开地布置。堆叠结构ST中的每个可以包括竖直地堆叠在第一基底1上的电极EL和置于电极EL之间的介电层ILD。堆叠结构ST的介电层ILD可以具有它们的可以根据三维半导体装置的特性而改变的厚度。例如，介电层ILD中的一个或更多个介电层ILD可以形成为比介电层ILD中的其他介电层ILD厚。介电层ILD可以包括氧化硅(SiO)。电极EL可以包括包含例如半导体层、金属硅化物层、金属层、金属氮化物层或它们的组合的导电材料。
堆叠结构ST可以沿着第一方向D1从单元阵列区域CAR朝向连接区域CNR纵向延伸，并且可以在连接区域CNR上具有阶梯式结构。堆叠结构ST的电极EL可以沿第一方向D1具有它们的随着距第一基底1的距离增大而减小的长度。堆叠结构ST可以在连接区域CNR上具有各种形状的阶梯式结构。
在一些实施例中，三维半导体装置可以是三维NAND闪速存储器装置，并且单元串(见图4的单元串CSTR)可以集成在第一基底1上。在这种情况下，堆叠结构ST可以被构造为使得最上面的电极EL和最下面的电极EL可以被用作选择晶体管(见图4的串选择晶体管SST和地选择晶体管GST)的栅电极。例如，最上面的电极EL可以用作控制位线BL与竖直结构VS之间的电连接的串选择晶体管(见图4的串选择晶体管SST)的栅电极，最下面的电极EL可以用作控制共源线(见图4的共源线CSL)与竖直结构VS之间的电连接的地选择晶体管(见图4的地选择晶体管GST)的栅电极。最上面的电极EL和最下面的电极EL之间的其他电极EL可以用作存储器单元的控制栅电极并且用作连接控制栅电极的字线(见图4的字线WL0至WL3)。
在单元阵列区域CAR上，竖直结构VS可以穿透堆叠结构ST以与第一基底1接触。竖直结构VS可以电连接到第一基底1。当在平面图中观看时，竖直结构VS可以以直线方式或z字形方式(例如，以线性图案或偏移图案)布置。在连接区域CNR上，可以设置虚设竖直结构(未示出)，该虚设竖直结构具有与竖直结构VS的结构基本相同的结构。
竖直结构VS可以包括半导体材料(诸如，硅(Si)、锗(Ge)或它们的混合物)。附加地或可选择地，竖直结构VS可以包括掺杂杂质的半导体或未掺杂的本征半导体。包括半导体材料的竖直结构VS可以用作参照图4讨论的选择晶体管SST和GST以及存储器单元晶体管MCT的沟道，因此可以被称为沟道区。竖直结构VS可以具有它们的在第一基底1的顶表面和底表面之间的底表面。竖直结构VS可以各自在其上端上设置有结合到位线接触插塞BPLG的接触垫。
竖直结构VS中的每个可以包括与第一基底1接触的竖直介电图案VP和半导体图案SP。半导体图案SP可以具有中空管形状或通心粉形状。半导体图案SP可以在其底端处具有封闭形状，掩埋介电图案VI可以填充半导体图案SP的内部。半导体图案SP可以接触第一基底1的顶表面1a。半导体图案SP可以未掺杂或掺杂有其导电类型与第一基底1的导电类型相同的杂质。半导体图案SP可以是多晶的或单晶的。
竖直介电图案VP可以设置在堆叠结构ST与半导体图案SP之间。竖直介电图案VP可以沿第三方向D3延伸并围绕竖直结构VS的侧壁。例如，竖直介电图案VP可以具有其顶端和底端开口的通心粉形状或管形状。竖直介电图案VP可以接触第一基底1的顶表面1a。
竖直介电图案VP可以由单个薄层或多个薄层形成。在本发明构思的一些实施例中，竖直介电图案VP可以是数据存储层的一部分。例如，竖直介电图案VP可以包括隧道介电层、电荷存储层和阻挡介电层，这些层构成NAND闪速存储器装置的数据存储层。例如，电荷存储层可以是捕获介电层、浮栅电极或包括导电纳米点的介电层。例如，电荷存储层可以包括氮化硅(SiN)、氮氧化硅(SiON)、富硅氮化物、纳米晶体硅和层叠捕获层中的一种或更多种。隧道介电层可以包括其带隙比电荷存储层的带隙大的材料中的一种，阻挡介电层可以包括高k介电材料，诸如氧化铝(Al2O3)层和氧化铪(Hf2O)层。可选择地，竖直介电图案VP可以包括用于相变存储器装置或用于可变电阻存储器装置的薄层。
水平介电图案HP可以设置在竖直介电图案VP与电极EL的侧壁之间。水平介电图案HP可以从电极EL的侧壁延伸到电极EL的顶表面和底表面上。水平介电图案HP可以包括作为NAND闪速存储器装置的数据存储层的部分的电荷存储层和阻挡介电层。可选择地，水平介电图案HP可以包括阻挡介电层。
共源区CSR可以在相邻的堆叠结构ST之间设置在第一基底1中。共源区CSR可以与堆叠结构ST平行地沿第一方向D1纵向延伸。共源区CSR可以通过用具有第二导电类型的杂质对第一基底1进行掺杂来形成。共源区CSR可以包括例如N型杂质(例如，砷(As)或磷(P))。
共源插塞CSP可以结合到共源区CSR。侧壁介电间隔件SSP可以置于共源插塞CSP与堆叠结构ST之间。在三维NAND闪速存储器装置的读取模式或编程模式下，地电压可以通过共源插塞CSP施加到共源区CSR。
第一掩埋介电层150可以设置在第一基底1上，覆盖电极EL的阶梯式端部。第一层间介电层151可以覆盖竖直结构VS的顶表面，并且可以在其上设置有覆盖共源插塞CSP的顶表面的第二层间介电层153。第一层间介电层151可以接触第一掩埋介电层150的顶表面和竖直结构VS的顶表面，并且第二层间介电层153可以接触第一层间介电层151的顶表面和共源插塞CSP的顶表面。
位线BL可以设置在第二层间介电层153上，并且可以沿第二方向D2纵向延伸，以由此跨越堆叠结构ST。例如，位线BL的延伸方向可以与第一基底1的硅晶体结构的<100>晶向平行。位线BL中的每条可以通过对应的位线接触插塞BPLG电连接到竖直结构VS。
堆叠结构ST的阶梯式端部可以在其上设置有将单元阵列结构CS电连接到外围电路结构PS的连接线结构。连接线结构可以包括穿透第一层间介电层151和第二层间介电层153以及第一掩埋介电层150以与电极EL的对应的端部连接的单元接触插塞CPLG，并且还包括设置在第二层间介电层153上以与对应的单元接触插塞CPLG电连接的连接线CL。考虑到连接线CL连接到电极EL，连接线CL也可以被称为字线。此外，连接线结构可以包括结合到第一基底1中的阱拾取区PUR的阱接触插塞WPLG，并且还包括连接到阱接触插塞WPLG的外围连接线PCL。
第一基底1可以在其中具有设置为与堆叠结构ST中的每个的相对端部相邻的阱拾取区PUR。阱拾取区PUR可以具有与第一基底1的导电类型相同的导电类型和比第一基底1的杂质浓度大的杂质浓度。例如，阱拾取区PUR可以包括重掺杂的P型杂质(例如，硼(B))。根据一些实施例，在三维NAND闪速存储器装置的擦除操作中，擦除电压可以通过外围连接线PCL和阱接触插塞WPLG施加到阱拾取区PUR。
第二层间介电层153可以在其上设置有围绕位线BL、连接线CL和外围连接线PCL的第三层间介电层155。第三层间介电层155可以暴露位线BL的顶表面、连接线CL的顶表面和外围连接线PCL的顶表面。位线BL、连接线CL和外围连接线PCL可以构成单元阵列连接层160。
通过上述工艺，可以在第一基底1上设置单元阵列结构CS。
根据本发明构思的一些实施例，第一基底1的硅晶体结构的<110>晶向可以与第一方向D1或第二方向D2平行。因此，第一基底1可以对在三维半导体装置的使用中或在制造三维半导体装置期间可能会发生的翘曲具有高抵抗性。例如，形成在第一基底1上的单元阵列结构CS可以被构造为使得其组件(例如，堆叠结构ST或位线BL)可以沿第一方向D1和第二方向D2布置或可以沿第一方向D1和第二方向D2延伸。因此，单元阵列结构CS会遭受沿第一方向D1或第二方向D2的翘曲。当第一基底1的硅晶体结构的<110>晶向与第一方向D1或第二方向D2平行时的翘曲程度可以是当第一基底1的硅晶体结构的<100>晶向与第一方向D1或第二方向D2平行时的翘曲程度的约70％。在本描述中，短语“翘曲程度”可以表述为在存在翘曲的情况下第一基底1的中心和最外面的边缘之间的高度差。
返回参照图6和图7，外围电路结构PS可以设置在单元阵列结构CS上。
可以提供第二基底2。第二基底2可以是硅基底、硅锗基底、锗基底或生长在单晶硅基底上的单晶外延层。例如，第二基底2可以是具有第一导电类型(例如，P型)的硅基底并可以包括阱区。第二基底2的顶表面2a可以是硅晶体结构的{100}晶面。在一些实施例中，第二基底2的顶表面2a可以是有效表面。在这种情况下，如参照图2B所讨论的，第二基底2的硅晶体结构的<100>晶向可以与第一方向D1或第二方向D2平行。当在平面图中观看时，第二基底2的硅晶体结构的{100}晶面可以相对于第一基底1的硅晶体结构的{100}晶面被定位。例如，第一基底1的硅的<100>晶向和第二基底2的硅的<100>晶向可以彼此交叉，并且可以在其间具有45°的角度。因为第一基底1的顶表面1a和第二基底2的顶表面2a是硅晶体结构的同一{100}晶面，所以第一基底1的硅的<110>晶向可以与第二基底2的硅的<100>晶向平行，并且沿第一方向D1和第二方向D2中的一个方向的这种构造可以与沿第一方向D1和第二方向D2中的另一方向的构造相同。
外围电路结构PS可以包括集成在第二基底2的整个表面上的外围电路，并且还包括覆盖外围电路的第二掩埋介电层250。第二掩埋介电层250也可以被称为层间介电层。
如上所述，外围电路可以是行解码器和列解码器、页缓冲器和控制电路，并且可以包括多个外围电路元件，例如，集成在第二基底2的一个表面(例如，顶表面2a)上的NMOS晶体管和PMOS晶体管、低压晶体管和高压晶体管以及电阻器。
例如，第二基底2可以在其中设置有限定有源区域的器件隔离层211。外围栅电极223可以设置在第二基底2的有源区域上，并且栅极介电层可以置于外围栅电极223与第二基底2之间。源/漏区221可以在外围栅电极223中的每个的相对侧上设置在第二基底2中。源/漏区221可以沿第一方向D1或第二方向D2彼此间隔开。在该构造中，源/漏区221之间的间隔方向可以与第二基底2的硅晶体结构的<100>晶向平行。因此，源/漏区221和外围栅电极223可以构成高度抵抗在三维半导体装置的使用中或在三维半导体装置的制造期间可能会产生的应力的晶体管。例如，硅(Si)可以具有包括面心立方(FCC)晶格的金刚石晶体结构，并且可以沿硅原子沿着其密集地布置的<110>晶向具有高刚度。在该构造中，形成在第二基底2的一个表面(例如，顶表面2a)上的晶体管可以高度抵抗外部应力，因此三维半导体装置可以增大结构稳定性。
此外，当源/漏区221之间的间隔方向与第二基底2的硅晶体结构的<100>晶向平行时，可以能够增大形成在第二基底2上的晶体管的电特性。例如，硅晶体结构可以具有沿<100>晶向比沿<110>晶向大的电迁移率。因此，当晶体管中的电流动被定向为沿第二基底2的硅晶体结构的<100>晶向时，晶体管(例如，沟道)可以具有电流动的改善。在这个意义上，可以能够提高晶体管的电特性，其中，源/漏区221之间的间隔方向与硅晶体结构的<100>晶向平行。
外围电路连接层230可以连接到第二基底2上的外围电路。外围电路连接层230可以包括外围电路线233和外围电路接触插塞231。外围电路线233可以通过外围电路接触插塞231电连接到外围电路。例如，外围电路接触插塞231和外围电路线233可以结合到NMOS晶体管和PMOS晶体管。
第二掩埋介电层250可以覆盖外围栅电极223、外围电路接触插塞231和外围电路线233。第二掩埋介电层250可以暴露外围电路连接层230的一部分，例如，外围电路线233中的外围电路线233(称为暴露线)。第二掩埋介电层250可以包括多个堆叠的介电层。例如，第二掩埋介电层250可以包括氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)和低k介电材料中的一种或更多种。
单元阵列结构CS和外围电路结构PS可以彼此直接接触。例如，如图7中所示，单元阵列结构CS的单元阵列连接层160可以与外围电路结构PS的外围电路连接层230接触。例如，第三层间介电层155可以与第二掩埋介电层250接触，并且暴露线235可以连接到位线BL、连接线CL以及外围连接线PCL中的一个或更多个。在这种情况下，单元阵列连接层160和外围电路连接层230可以构成金属间混合结合。在本描述中，术语“混合结合”表示相同种类的两个组件在它们之间的界面处融合。例如，暴露线235可以具有与位线BL、连接线CL和外围连接线PCL连续的构造，因此在暴露线235与对应的位线BL、连接线CL和外围连接线PCL中的每者之间没有可以视觉识别的边界。例如，暴露线235可以由与位线BL、连接线CL和外围连接线PCL的材料相同的材料形成，因此在暴露线235与对应的位线BL、连接线CL和外围连接线PCL中的每者之间可以不存在界面。因此，暴露线235与对应的位线BL、连接线CL和外围连接线PCL中的每者可以形成为单个整体。
图8示出了示出根据本发明构思的一些示例实施例的三维半导体装置的剖视图。在下面的实施例中，与参照图6和图7讨论的组件相同的组件被对其分配相同的附图标记，为了便于描述，将省略或缩短对其的重复解释。下面将着重于图6和图7的实施例与以下描述的其他实施例之间的差异。
参照图8，外围电路结构PS可以设置在单元阵列结构CS上。
单元阵列结构CS和外围电路结构PS可以彼此直接接触。例如，单元阵列结构CS的第三层间介电层155可以与外围电路结构PS的第二基底2接触。在一些实施例中，第二基底2可以是通过第三层间介电层155上的沉积而沉积的多晶硅层或单晶硅层。为了将单元阵列连接层160电连接到外围电路连接层230，外围电路连接层230还可以包括穿透第二掩埋介电层250和第二基底2的外围电路过孔237。外围电路过孔237可以将外围电路线233连接到外围连接线PCL。可选择地，外围电路过孔237可以将外围电路线233连接到位线BL或连接线CL。
第一基底1的顶表面1a可以是硅晶体结构的{100}晶面。第一基底1的硅晶体结构的<110>晶向可以与第一方向D1或第二方向D2平行。因此，第一基底1可以对能够在三维半导体装置的使用中或在三维半导体装置的制造期间发生的翘曲具有高抵抗性。
此外，第二基底2的顶表面2a可以是硅晶体结构的{100}晶面。第二基底2的硅晶体结构的<100>晶向可以与第一方向D1或第二方向D2平行。当在平面图中观看时，第一基底1的硅的<100>晶向和第二基底2的硅的<100>晶向可以彼此交叉并可以在它们之间具有45°的角度。在这种情况下，源/漏区221之间的间隔方向可以与第二基底2的硅晶体结构的<100>晶向平行。因此，源/漏区221和外围栅电极223可以构成高度抵抗在三维半导体装置的使用中或在三维半导体装置的制造期间可能会产生的应力的晶体管。
图9示出了示出根据本发明构思的一些示例实施例的三维半导体装置的剖视图。
参照图9，单元阵列结构CS可以设置在外围电路结构PS上。
单元阵列结构CS和外围电路结构PS可以彼此直接接触。例如，外围电路结构PS的第二掩埋介电层250可以与单元阵列结构CS的第一基底1接触。在一些实施例中，第一基底1可以是通过第二掩埋介电层250上的沉积而沉积的多晶硅层或单晶硅层。为了将单元阵列连接层160电连接到外围电路连接层230，单元阵列结构CS的连接线结构可以包括穿透掩埋介电层150和第一基底1以与外围电路线233连接的连接接触插塞PPLG，并且还可以包括将阱接触插塞WPLG连接到连接接触插塞PPLG的外围连接线PCL。
第一基底1的顶表面1a和第二基底2的顶表面2a均可以是硅晶体结构的{100}晶面，第一基底1的硅晶体结构的<110>晶向可以与第一方向D1或第二方向D2平行，第二基底2的硅晶体结构的<100>晶向可以与第一方向D1或第二方向D2平行。在这种情况下，源/漏区221之间的间隔方向可以与第二基底2的硅晶体结构的<100>晶向平行。
图10至图17示出了示出根据本发明构思的一些示例实施例的制造三维半导体装置的方法的剖视图。图10至图14示出了单元阵列结构的形成，图15和图16示出了外围电路结构的形成。
参照图6和图10，如参照图1所讨论的，可以制备包括芯片区域和划线区域的第一基底1。例如，第一基底1可以是具有第一导电类型(例如，P型)的半导体基底。第一基底1可以是单晶硅基底。第一基底1的顶表面1a可以是硅晶体结构的{100}晶面。第一基底1的硅晶体结构的<110>晶向可以与第一方向D1或第二方向D2平行。硅(Si)可以具有包括面心立方(FCC)晶格的金刚石晶体结构，并且可以高度抵抗沿与晶面正交的方向的形变。在这个意义上，第一基底1可以高度抵抗沿与第一基底1垂直的第三方向D3的形变，因此可以足够坚固以抵抗在三维半导体装置的制造期间可能会发生的翘曲。
可以在第一基底1上形成薄层结构。可以将薄层结构形成为覆盖第一基底1的整个表面。薄层结构可以包括交替且重复地堆叠的牺牲层SL和介电层ILD。薄层结构的牺牲层SL可以具有相同的厚度。可以通过使用热化学气相沉积(CVD)、等离子体增强CVD或原子层沉积(ALD)来形成牺牲层SL和介电层ILD。可以由可以利用对介电层ILD的蚀刻选择性进行蚀刻的材料形成牺牲层SL。例如，牺牲层SL和介电层ILD可以具有对用于湿蚀刻的化学溶液的高蚀刻选择性和对用于干蚀刻的蚀刻气体的低蚀刻选择性。例如，牺牲层SL和介电层ILD可以由具有彼此不同的蚀刻选择性的介电材料形成。例如，牺牲层SL可以由氮化硅(SiN)形成，介电层ILD可以由氧化硅(SiO)形成。
随后，薄层结构可以经历图案化工艺，以在第一基底1上形成模制结构110。可以通过对薄层结构执行修整工艺来形成模制结构110。修整工艺可以包括：在薄层结构上形成掩模图案(未示出)；蚀刻薄层结构的一部分；减小掩模图案的水平面积；以及交替且重复地执行蚀刻步骤和减小步骤。修整工艺可以使模制结构110在第一基底1的边缘上具有阶梯式结构。
可以在其上形成有模制结构110的第一基底1上形成第一掩埋介电层150。可以通过沉积厚介电层以覆盖模制结构110并然后对介电层执行平坦化工艺来形成第一掩埋介电层150。第一掩埋介电层150可以由对牺牲层SL具有蚀刻选择性的介电材料形成。
参照图6和图11，可以形成硬掩模层MP以具有暴露模制结构110的部分的开口。硬掩模层MP可以包括诸如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)或多晶硅的含硅材料；诸如非晶碳层(ACL)或旋涂硬掩模(SOH)层的含碳材料；诸如钨的金属材料；或者有机材料。可以将硬掩模层MP形成为覆盖第一基底1的整个表面。
可以对模制结构110的暴露于硬掩模层MP的开口的部分执行各向异性蚀刻工艺，以在模制结构110上形成暴露第一基底1的多个竖直孔VH。当在平面图中观看时，竖直孔VH可以沿着一个方向布置或以z字形方式排列。对模制结构110的各向异性蚀刻工艺可以是等离子体蚀刻工艺、反应离子蚀刻(RIE)工艺、射频感应耦合等离子体反应离子蚀刻(ICP-RIE)工艺或离子束蚀刻(IBE)工艺。
参照图6和图12，可以在竖直孔(见图11的竖直孔VH)中形成竖直结构VS。如上所述，竖直结构VS可以包括半导体材料或导电材料。
竖直结构VS的形成可以包括形成半导体间隔件以暴露第一基底1并覆盖竖直孔VH的侧壁以及然后形成连接到第一基底1的半导体主体。竖直结构VS可以包括硅(Si)、锗(Ge)或它们的混合物，并且可以是掺杂杂质的半导体或未掺杂杂质的本征半导体。竖直结构VS可以连接到第一基底1。竖直结构VS可以在其顶端上具有导电垫。导电垫可以是杂质掺杂区域或者可以由导电材料形成。
根据一些实施例，在竖直结构VS形成在竖直孔VH中之前，如参照图7所讨论的，可以在竖直孔VH中形成竖直介电图案VP。竖直介电图案VP可以由单个薄层或多个薄层形成。竖直介电图案VP可以是数据存储层的一部分。
在形成竖直结构VS之后，导电层可以替代模制结构110的牺牲层SL，使得可以将堆叠结构ST形成为包括竖直堆叠在第一基底1上的电极EL。将参照图12和图13详细地对此描述。
再次参照图6和图12，可以在第一掩埋介电层150上形成覆盖竖直结构VS的顶表面的第一层间介电层151。在形成第一层间介电层151之后，可以将电极分离区ESR形成为穿透模制结构(见图11的模制结构110)并暴露第一基底1。可以通过各向异性地蚀刻模制结构110来形成电极分离区ESR，并且电极分离区ESR可以暴露模制结构110的侧壁。
电极分离区ESR可以沿着第一方向D1从单元阵列区域(见图6的单元阵列区域CAR)朝向连接区域(见图6的连接区域CNR)延伸。电极分离区ESR中的至少一个电极分离区ESR可以在第一方向D1上具有比电极分离区ESR中的其他电极分离区ESR的长度小的长度。电极分离区ESR的形成可以形成沿第二方向D2彼此间隔开的多个子模制结构。
可以将暴露于电极分离区ESR的牺牲层SL去除以形成栅极区GR。当使用对介电层ILD、竖直结构VS和第一基底1具有蚀刻选择性的蚀刻配方各向同性地蚀刻牺牲层SL时，可以形成栅极区GR。各向同性蚀刻工艺可以完全去除牺牲层SL。例如，当牺牲层SL包括氮化硅(SiN)并且介电层ILD包括氧化硅(SiO)时，可以使用包括磷酸的蚀刻剂来执行各向同性蚀刻工艺。当形成栅极区GR时，竖直结构VS可以防止限定栅极区GR的介电层ILD的塌陷。
栅极区GR可以是彼此竖直相邻的介电层ILD之间的空的空间，并且可以部分地暴露竖直结构VS的侧壁。栅极区GR还可以暴露第一掩埋介电层150的侧壁。
参照图6和图13，可以在栅极区GR中形成水平介电图案HP和电极EL，使得可以在第一基底1上形成堆叠结构ST。
例如，可以通过在其中形成有栅极区GR的模制结构110上顺序地沉积水平介电层、阻挡金属层(例如，TiN、TaN或WN)和金属层(例如，W)，然后各向异性地蚀刻沉积在电极分离区ESR的内壁上的水平介电层和金属层来形成水平介电图案HP和电极EL。水平介电图案HP可以包括氧化硅(SiO)和高k介电材料中的一种或更多种，其用作NAND闪速存储器装置的数据存储层的一部分。
在形成电极EL之后，可以在暴露于电极分离区ESR的第一基底1中形成共源区CSR，并且可以用介电材料填充电极分离区ESR。共源区CSR可以包括例如N型杂质(例如，砷(As)或磷(P))。可以在电极分离区ESR的侧壁上形成延伸到共源区CSR的顶表面的侧壁介电间隔件SSP。可以在电极分离区ESR中形成共源插塞CSP以与共源区CSR接触。可以在侧壁介电间隔件SSP之间形成共源插塞CSP。
参照图6和图14，可以在第一层间介电层151上形成第二层间介电层153。此后，第二层间介电层153、第一层间介电层151和第一掩埋介电层150可以经历图案化工艺以形成接触孔。例如，可以形成单元接触孔以暴露电极EL在连接区域CNR上的对应的端部。连接接触孔可以与堆叠结构ST间隔开，同时暴露第一基底1。位线接触孔可以暴露单元阵列区域CAR上的竖直结构VS。
可以用导电材料填充接触孔以形成位线接触插塞BPLG、单元接触插塞CPLG和阱接触插塞WPLG，如参照图7所讨论的。此后，在第二层间介电层153上，可以将单元阵列连接层160形成为包括位线BL、连接线CL和外围连接线PCL。
可以在第二层间介电层153上形成第三层间介电层155。第三层间介电层155可以暴露位线BL的顶表面、连接线CL的顶表面和外围连接线PCL的顶表面。通过上述工艺，可以形成单元阵列结构CS。
参照图6和图15，如参照图1所讨论的，可以制备包括芯片区域和划线区域的第二基底2。例如，第二基底2可以是具有第一导电类型(例如，P型)的半导体基底。第二基底2的顶表面2a可以是硅晶体结构的{100}晶面。第二基底2的硅晶体结构的<100>晶向可以与第一方向D1或第二方向D2平行。
可以在第二基底2的顶表面2a上形成限定有源区域的器件隔离层211。可以在第二基底2的芯片区域中的每个上形成外围电路PTR。外围电路PTR可以包括例如高压晶体管和低压晶体管。外围电路PTR的形成可以包括在第二基底2上顺序地形成外围栅极介电层和外围栅电极223并且然后通过在外围栅电极223的相对侧上将杂质注入到第二基底2中来形成源/漏区221。源/漏区221可以在第一方向D1或第二方向D2上彼此间隔开。源/漏区221之间的间隔方向可以与第二基底2的硅的<100>晶向平行。硅(Si)可以具有包括面心立方(FCC)晶格的金刚石晶体结构，并且可以沿硅原子沿着其密集布置的<110>晶向具有高刚度。因此，源/漏区221和外围栅电极223可以构成高度抵抗在三维半导体装置的使用中或在三维半导体装置的制造期间可能会产生的应力的晶体管。
可以在外围栅电极223的侧壁上形成外围栅极间隔件222。
参照图6和图16，可以将外围电路连接层230的外围连接结构形成为具有与外围电路PTR的连接。例如，可以将外围电路接触插塞231以及外围电路线233(包括暴露线235)形成为外围连接结构。具体地，可以在第二基底2的每个芯片区域上形成行解码器和列解码器、页缓冲器以及控制电路。
在形成外围电路PTR和外围连接结构之后，可以将第二掩埋介电层250形成为覆盖第二基底2的整个表面。外围电路线233的暴露线235可以暴露在第二掩埋介电层250的顶表面上。第二掩埋介电层250可以具有平坦化的顶表面。第二掩埋介电层250可以包括单个介电层或多个堆叠的介电层，包括例如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)或低k介电材料。通过上述工艺，可以形成外围电路结构PS。
参照图6和图17，可以将单元阵列结构CS和外围电路结构PS彼此结合。例如，可以在第一基底1上放置第二基底2。可以将第二基底2设置为使外围电路结构PS面对单元阵列结构CS。在这种情况下，外围电路结构PS的外围电路连接层230可以与单元阵列结构CS的单元阵列连接层160对准。例如，外围电路结构PS的暴露线235可以与单元阵列结构CS的位线BL、连接线CL和外围连接线PCL对准。
在图1中讨论的凹口NT1和NT2可以用于将第一基底1和第二基底2彼此对准。第一基底1和第二基底2可以具有彼此不同的晶向。例如，第一基底1的硅晶体结构的<110>晶向可以与第一方向D1或第二方向D2平行，第二基底2的硅晶体结构的<100>晶向可以与第一方向D1或第二方向D2平行。当在平面图中观看时，第二基底2的硅晶体结构的{100}晶面可以与第一基底1的硅晶体结构的{100}晶面不一致。例如，第一基底1的硅的<100>晶向和第二基底2的硅的<100>晶向可以彼此交叉，并且可以在其间具有45°的角度。因为第一基底1的顶表面和第二基底2的顶表面是硅晶体结构的同一{100}晶面，所以第一基底1的硅的<110>晶向可以与第二基底2的硅的<100>晶向平行，并且沿第一方向D1和第二方向D2中的一个方向的这种构造可以与沿第一方向D1和第二方向D2中的另一方向的构造相同。
参照图6和图7，外围电路结构PS可以结合到单元阵列结构CS。例如，外围电路结构PS的暴露线235可以与单元阵列结构CS的位线BL、连接线CL和外围连接线PCL接触。外围电路结构PS的第二掩埋介电层250可以与单元阵列结构CS的第三层间介电层155接触。
外围电路结构PS的外围电路连接层230可以与单元阵列结构CS的单元阵列连接层160接触。例如，外围电路结构PS的暴露线235可以与单元阵列结构CS的位线BL、连接线CL和外围连接线PCL中的每者组合，使得暴露线235及其组合的位线BL、连接线CL和外围连接线PCL中的任何一者可以形成为单个元件。外围电路结构PS的暴露线235可以自动地与单元阵列结构CS的位线BL、连接线CL和外围连接线PCL组合。例如，外围电路连接层230和单元阵列连接层160可以包括相同的材料(例如，铜)，并且可以由于在彼此接触的外围电路连接层230和单元阵列连接层160之间的界面处的表面活化而通过金属间混合结合工艺(例如，Cu-Cu混合结合)彼此结合。
此后，可以利用切割机器或锯切机器来沿着划线区域切割第一基底1和第二基底2，因此可以将形成在第一基底1和第二基底2上的三维半导体装置分成多个半导体芯片。
根据本发明构思的一些实施例的三维半导体装置可以被构造为使得第一基底对能够在三维半导体装置的使用中或在三维半导体装置的制造期间发生的翘曲具有高抵抗性。第一基底可以高度抵抗沿与第一基底正交的方向的形变，并且足够鲁棒以抵抗翘曲。此外，三维半导体装置可以被构造为使得外围电路结构的晶体管高度抵抗能够在三维半导体装置的使用中或在三维半导体装置的制造期间产生的应力。形成在第二基底的一个表面上的晶体管可以足够坚固以抵抗外部应力。结果，三维半导体装置可以增大结构稳定性。
尽管已经结合附图中示出的本发明构思的一些示例实施例描述了本发明，但是本领域普通技术人员将理解的是，在不脱离本发明构思的精神和必要特征的情况下，可以在其中进行形式和细节上的变化。因此，以上公开的实施例应被认为是说明性的而非限制性的。

Claims (25)

1.一种三维半导体装置，所述三维半导体装置包括：
堆叠结构，包括堆叠在第一基底上的多个栅电极；
多个沟道区，穿透堆叠结构并沿与第一基底的顶表面垂直的方向延伸；
第一层间介电层，位于堆叠结构上；以及
外围电路结构，位于第一层间介电层上，
其中，外围电路结构包括位于第二基底的第一表面上的多个外围电路元件，所述多个外围电路元件电连接到所述多个沟道区和所述多个栅电极中的至少一个栅电极，
其中，第一基底具有与第一基底的顶表面平行的第一晶面，
其中，第二基底具有与第二基底的第一表面平行的第二晶面，并且
其中，第一晶面的暴露在第一基底的顶表面上的原子的布置方向与第二晶面的暴露在第二基底的第一表面上的原子的布置方向交叉。
2.根据权利要求1所述的三维半导体装置，其中，第一基底的第一晶面和第二基底的第二晶面是硅的{100}晶面。
3.根据权利要求2所述的三维半导体装置，其中，第一基底的硅的<110>晶向与第二基底的硅的<100>晶向平行。
4.根据权利要求2所述的三维半导体装置，其中，第一基底的硅的<100>晶向相对于第二基底的硅的<100>晶向具有45°的角度。
5.根据权利要求1所述的三维半导体装置，所述三维半导体装置还包括：
第二层间介电层，位于第二基底的第一表面上，第二层间介电层覆盖所述多个外围电路元件，
其中，第一层间介电层与第二层间介电层接触。
6.根据权利要求5所述的三维半导体装置，所述三维半导体装置还包括：
第一连接层，穿透第一层间介电层，并且与所述多个沟道区电连接且与所述多个栅电极中的至少一个栅电极电连接；以及
第二连接层，穿透第二层间介电层，并且与所述多个外围电路元件中的至少一个外围电路元件电连接。
7.根据权利要求6所述的三维半导体装置，其中，第一连接层和第二连接层在第一层间介电层与第二层间介电层之间的界面处彼此接触。
8.根据权利要求7所述的三维半导体装置，其中，在第一层间介电层与第二层间介电层之间的界面处，第一连接层和第二连接层构成由相同材料组成的单个整体。
9.根据权利要求6所述的三维半导体装置，其中，第一连接层包括多条位线或多条字线，位线或字线与所述多个沟道区连接并沿第一基底的硅的<110>晶向延伸。
10.根据权利要求1所述的三维半导体装置，其中，第二基底的第二表面与第一层间介电层接触，第二表面与第一表面背对。
11.根据权利要求10所述的三维半导体装置，所述三维半导体装置还包括：
第一连接层，位于所述多个沟道区和所述多个栅电极上，其中，第一连接层穿透第一层间介电层以与所述多个沟道区电连接且与所述多个栅电极中的至少一个栅电极电连接；以及
过孔，从第一连接层穿透第二基底连接到所述多个外围电路元件中的至少一个外围电路元件。
12.根据权利要求1所述的三维半导体装置，
其中，所述多个外围电路元件中的外围电路元件包括晶体管，并且
其中，晶体管的源极和漏极沿第二基底的硅的<100>晶向彼此间隔开。
13.一种三维半导体装置，所述三维半导体装置包括彼此堆叠的单元结构和外围电路结构，
其中，单元结构包括：多个栅电极，堆叠在第一基底的顶表面上；沟道区，竖直穿透所述多个栅电极；以及位线，位于所述多个栅电极上并连接到沟道区，
其中，外围电路结构包括：至少一个晶体管，位于第二基底的顶表面上；以及连接层，位于所述至少一个晶体管上，
其中，位线沿第一方向延伸，并且
其中，第一基底的<100>晶向与第二基底的<100>晶向交叉。
14.根据权利要求13所述的三维半导体装置，
其中，第一基底的顶表面是第一基底的晶体结构的{100}晶面，
其中，第二基底的顶表面是第二基底的晶体结构的{100}晶面，并且
其中，第一基底的晶体结构的<110>晶向与第二基底的晶体结构的<100>晶向平行。
15.根据权利要求14所述的三维半导体装置，
其中，第一基底的晶体结构的<110>晶向与第一方向相同，并且
其中，第二基底的晶体结构的<100>晶向与第一方向相同。
16.根据权利要求13所述的三维半导体装置，其中，第一基底和第二基底具有金刚石晶体结构。
17.根据权利要求16所述的三维半导体装置，其中，第一基底和第二基底包括硅或锗。
18.根据权利要求13所述的三维半导体装置，
其中，外围电路结构设置在单元结构上，并且
其中，位线与连接层电连接。
19.根据权利要求18所述的三维半导体装置，
其中，外围电路结构被设置为使得连接层面向单元结构，并且
其中，连接层和位线彼此直接接触。
20.根据权利要求18所述的三维半导体装置，
其中，外围电路结构被设置为使得第二基底面向单元结构，并且
其中，外围电路结构还包括穿透第二基底的过孔，过孔将连接层连接到位线。
21.根据权利要求13所述的三维半导体装置，
其中，单元结构设置在外围电路结构上，并且
其中，单元结构还包括穿透第一基底的接触插塞，接触插塞将位线连接到连接层。
22.一种三维半导体装置，所述三维半导体装置包括：
堆叠结构，包括堆叠在第一基底上的多个栅电极；
多个沟道区，穿透堆叠结构并沿与第一基底的顶表面垂直的方向延伸；
第一层间介电层，位于堆叠结构上；
第一连接层，穿透第一层间介电层以与所述多个沟道区电连接且与所述多个栅电极中的至少一个栅电极电连接；以及
外围电路结构，位于第一层间介电层上，
其中，外围电路结构包括：至少一个晶体管，位于第二基底的顶表面上；
第二连接层，位于所述至少一个晶体管上；以及第二层间介电层，位于第二基底的顶表面上，第二层间介电层覆盖所述至少一个晶体管，
其中，第一基底具有与第一基底的顶表面平行的第一晶面，
其中，第二基底具有与第二基底的顶表面平行的第二晶面，
其中，第一晶面的<100>晶向与第二晶面的<100>晶向交叉，并且
其中，所述至少一个晶体管的源极和漏极沿着与第一连接层的延伸方向垂直的方向彼此间隔开。
23.根据权利要求22所述的三维半导体装置，
其中，第一基底和第二基底具有金刚石晶体结构，并且
其中，第一基底的第一晶面和第二基底的第二晶面为{100}晶面。
24.根据权利要求22所述的三维半导体装置，其中，第一晶面的<100>晶向相对于第二晶面的<100>晶向具有45°的角度。
25.根据权利要求22所述的三维半导体装置，其中，第一连接层的延伸方向与第一晶面的<110>晶向平行且与第二晶面的<100>晶向平行。
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