CN104170091A - 叠置集成电路器件的晶体管的技术和构造 - Google Patents

叠置集成电路器件的晶体管的技术和构造 Download PDF

Info

Publication number
CN104170091A
CN104170091A CN201180075597.0A CN201180075597A CN104170091A CN 104170091 A CN104170091 A CN 104170091A CN 201180075597 A CN201180075597 A CN 201180075597A CN 104170091 A CN104170091 A CN 104170091A
Authority
CN
China
Prior art keywords
channel layer
separator
contact site
channel
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201180075597.0A
Other languages
English (en)
Other versions
CN104170091B (zh
Inventor
R·皮拉里塞泰
C·C·郭
H·W·田
G·杜威
W·拉赫马迪
V·H·勒
M·拉多萨夫列维奇
J·T·卡瓦列罗斯
N·慕克吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN104170091A publication Critical patent/CN104170091A/zh
Application granted granted Critical
Publication of CN104170091B publication Critical patent/CN104170091B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

本公开内容的实施例提供了用于叠置存储器器件的晶体管的技术和构造。在一个实施例中，装置包括半导体衬底、形成在半导体衬底上的多个鳍状结构，其中多个鳍状结构中的个体鳍状结构包括设置在半导体衬底上的第一隔离层、设置在第一隔离层上的第一沟道层、设置在第一沟道层上的第二隔离层和栅极端子，所述栅极端子与第一沟道层电容性耦合以控制流经第一晶体管的第一沟道层的电流的流动并与第二沟道层电容性耦合以控制流经第二晶体管的第二沟道层的电流的流动。可以描述和/或要求保护其它实施例。

Description

叠置集成电路器件的晶体管的技术和构造
技术领域
本公开内容的实施例总体上涉及集成电路领域，并且更具体地，涉及用于叠置诸如逻辑和/或存储器件之类的集成电路器件的晶体管的技术和构造。
背景技术
包括例如逻辑和/或存储器件的集成电路(IC)器件继续向更小尺寸发展。晶体管的尺寸和/或空间的缩小可以增加导致降低的VCC-min的性能参数的变化，该降低的VCC-min可以是IC器件能够可靠工作的最小电压。
附图说明
通过以下结合附图的详细描述，实施例将会被容易地理解。为了便于描述，相似的附图标记指代相似的结构元件。在附图中以例示的方式而非限制的方式例示了实施例。
图1示意性示出了根据一些实施例以管芯形式或晶圆形式的集成电路(IC)器件的顶视图。
图2示意性示出了根据一些实施例的IC器件的单位晶格布图的顶视图。
图3示意性示出了根据一些实施例的沿着IC器件的鳍状结构的截面侧视图。
图4示意性示出了根据一些实施例的沿着IC器件的鳍状结构的截面侧视图。
图5示意性示出了根据一些实施例的横跨IC器件的替代鳍状结构的截面侧视图。
图6是根据一些实施例的制造IC器件的叠置晶体管构造的方法的流程示意图。
图7-15示意性示出了各个制造操作之后的IC器件100。
图16示意性示出了根据本发明的一个实施方式的计算器件。
具体实施方式
本公开内容的实施例提供了用于叠置集成电路(IC)器件的晶体管的技术和构造。在一些实施例中，在不会降低性能的情况下(例如，不会降低到VCC-min，VCC-min可以是IC器件能够可靠工作的最小电压)，这里所述的技术和构造允许将IC器件的尺寸缩小为更小的尺寸。在下述说明中，将使用本领域技术人员通用的术语描述示例实施例的各方面而将意思的本质传达给本领域其它技术人员。然而，对于本领域技术人员来说，显然本发明可以仅实践该各方面中的一些。出于解释的目的，阐述的具体的数目、材料和构造的目的是提供对示例实施例的透彻理解。不过，对于本领域技术人员而言，显然没有特定细节也可以实践本发明。在其它情况下，省略或简化公知的特征以免让示例实施例难以理解。
在以下的具体描述中，参见附图，附图形成具体描述的一部分，其中相似的附图标记指代文中相似的部分，并且通过说明其中可以实践本发明的主题的实施例来示出。可以理解的是可以利用其它实施例并且可以做结构或逻辑的变化，而不会偏离本公开内容的范围。因此，下面的描述不存在限制的意思，并且由所附的权利要求及其等同物来限定实施例的范围。
将把各个操作依次描述为多个分立的操作，而这也是以有助于理解本发明的方式来描述的。然而，不应将描述的顺序视为暗指这些操作必定与顺序有关。
为了说明本公开内容，短语“A和/或B”意思是(A)、(B)或(A和B)。为了说明本公开内容，短语“A、B和/或C”意思是(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。
可以使用基于透视的描写进行描述，诸如顶部/底部、侧、上方/下方等。这样的描述仅用于促进讨论，而非旨在将这里所述实施例的应用限制于任何特定方向。
本描述可以使用短语“在实施例中”或“在实施例中”，每个都可以指一个或多个相同或不同的实施例。此外，如关于本公开内容的实施例而使用的术语“包含”、“包括”、“具有”等是同义的。
这里可以使用术语“与……耦合”及其衍生词。“耦合”可意指以下说明书中的一个或多个。“耦合”可意指两个或更多个元件直接物理或电接触。不过，“耦合”也可以意指两个或更多个元件彼此间接接触，但是彼此仍有配合或相互作用，并且可以意指一个或多个其它元件联接或连接于所谓要彼此联接的元件之间。
在各个实施例中，短语“形成、沉积或以其它方式配置于第二层的第一层”可意指形成、沉积或设置在第二层上方，并且第一层的至少一部分可以与第二层的至少一部分直接接触(例如，直接物理和/或电解出)或间接接触(例如，在第一层和第二层之间)具有一个或多个其它层。
如这里使用，术语“模块”可以指、属于或包括执行一个或多个软件或固件程序的专用集成电路(ASIC)、电子电路、处理器(共享、专用或群组)和/或存储器(共享、专用或群组)，组合逻辑电路，和/或提供所述功能的其它适合组件。
根据各个实施例，本公开内容描述了包括半导体衬底、形成于半导体衬底上的多个鳍状结构的装置，其中多个鳍状结构中的个体鳍状结构包括设置在半导体衬底上的第一隔离层、设置在第一隔离层上的第一沟道层、设置在第一沟道层上的第二隔离层以及设置在第二隔离层上的第二沟道层。装置可以进一步包括栅极端子，其与第一沟道层电容性耦合以控制流经第一晶体管的第一沟道层的电流的流动，并且其与第二沟道层电容性耦合以控制流经第二晶体管的第二沟道层的电流的流动。
在一些实施例中，个体鳍状结构进一步包括其中个体鳍状结构仅包括第一沟道层的单沟道区和其中个体鳍状结构包括第一沟道层和第二沟道层的第二沟道区。
在一些实施例中，装置可以进一步包括与单沟道区中第一沟道层电气耦合的第一接触部、与双沟道区中第二沟道层电气耦合的第二接触部、以及与双沟道区中的第一沟道层和第二沟道层电气耦合的共用接触部。在一些实施例中，栅极端子被设置在第一接触部和共用接触部之间以控制电流在第一接触部与共用接触部之间的流动，并且栅极端子被设置在第二接触部与共用接触部之间以控制电流在第二接触部和共用接触部之间的流动。
在一些实施例中，第一晶体管和第二晶体管共享共用接触部，并且第一晶体管和第二晶体管形成反相器。在一些实施例中，第一晶体管是集成电路器件的上拉晶体管或下拉晶体管，并且第二晶体管是集成电路器件的上拉晶体管或下拉晶体管。在一些实施例中，第一晶体管是下拉晶体管，并且第二晶体管是上拉晶体管。
在一些实施例中，集成电路器件是存储器器件。装置可以进一步包括字线栅极端子和位线接触部，字线栅极端子与单沟道区中的第一沟道层电容性耦合以控制电流流过第三晶体管的第一沟道层的流动，位线接触部与单沟道区中的第一沟道层电气耦合。
在一些实施例中，第三晶体管是与第一晶体管和第二晶体管共享共用接触部的存储器器件的传输门晶体管。在一些实施例中，存储器器件是静态随机存取存储器(SRAM)器件。
在一些实施例中，栅极端子和字线栅极端子被设置在层间电介质材料(ILD)的第一层中，并且第一接触部、第二接触部、共用接触部和位线接触部被设置在ILD材料的第二层中。IDL材料的第二层被设置在ILD材料的第一层和栅极端子之间。
在一些实施例中，栅极端子、第一接触部、第二接触部和第三接触包括铜(Cu)、金(Au)、钨(W)、钛(Ti)、钽(Ta)、铂(Pt)、镍(Ni)、钴(Co)、铑(Rh)、钌(Ru)、钯(Pd)、铪(Hf)、锆(Zr)或铝(Al)。
装置可以进一步包括设置在栅极端子和第一沟道层和第二沟道层的每一个之间的栅极电介质膜，栅极电介质膜包括氧化硅(SiO2)、氮氧化硅(SiOxNy)、氮化硅(SixNy)、氧化铝(Al2O3)、二氧化铪(HfO2)、铪铝氧化物(HfAlxOy)、铪硅氧化物(HfSixOy)、氧化锆(ZrO2)、锆硅氧化物(ZrSixOy)、氧化镧(La2O3)、氧化钇(Y2O3)、镧铝氧化物(LaAlxOy)、氧化钽(Ta2O5)、氧化钛(TiO2)、钡锶钽氧化物(BaScxTayOz)、或铌酸锌铅(PbZnxNbyOz)或其组合，此处，x、y、z代表各个元素的适当数量。
在一些实施例中，栅极端子被配置为至少在一平面尺寸上围绕第一沟道层的材料和第二沟道层的材料，第一接触部被配置为至少在一平面尺寸上围绕第一沟道层的材料，以及第二接触部被配置为至少在一平面尺寸上围绕第二沟道层的材料，且共用接触部被配置为在至少一个平面尺寸上围绕第一沟道层的材料和第二沟道层的材料。
在一些实施例中，第一沟道层和第二沟道层至少在一个尺寸上具有圆形轮廓。在一些实施例中，毗邻于半导体衬底的个体鳍状结构部分的宽度大于远离半导体衬底的个体鳍状结构部分的宽度。在一些实施例中，第一沟道层在垂直于个体鳍状结构的延长方向的方向上具有一宽度，第一沟道层的宽度大于第二沟道层的宽度，第二沟道层的宽度垂直于个体鳍状结构的延长方向。
在一些实施例中，栅极端子被配置在第二沟道层周围的三栅构造中且被配置在第一沟道层周围的双栅构造中，第一接触部被配置在第一沟道层周围的三栅构造中，第二接触部被配置在第二沟道层周围的三栅构造中，并且共用接触部被配置在第二沟道层周围的三栅构造中且被配置在第一沟道层周围的双栅构造中。
在一些实施例中，相对于栅极端子的轮廓，第一接触部、第二接触部和共用接触部具有更尖的轮廓。在一些实施例中，第一沟道层包括IV族、III-V族或II-VI族半导体材料，第二沟道层包括IV族、III-V族或II-VI族半导体材料，第一隔离层包括氧化硅(SiO2)和/或IV族、III-V族或II-VI族半导体材料，并且第二隔离层包括SiO2和/或IV族、III-V族或II-VI族半导体材料。
在一些实施例中，第一沟道层和第二沟道层包括纳米线材料。在一些实施例中，第一沟道层包括砷化镓(GaAs)，第二沟道层包括锗(Ge)，并且半导体衬底包括硅(Si)。在一些实施例中，第一沟道层包括N型材料；并且第二沟道层包括P型材料。在一些实施例中，第一沟道层具有大于第二沟道层的层厚度。
在一些实施例中，第一隔离层包括砷化铝(AlAs)和氧化硅(SiO2)，并且第二隔离层包括SiO2。在一些实施例中，第一沟道层与第一隔离层外延耦合，第二隔离层与第一沟道层外延耦合，并且第二沟道层与第二隔离层外延耦合。
在一些实施例中，缓冲层与半导体衬底外延耦合，其中第一隔离层与缓冲层外延耦合。在一些实施例中，第一隔离层、第一沟道层、第二隔离层和第二沟道层中的一个或多个由多个膜或层组成。
在一些实施例中，半导体衬底是晶圆的单切管芯的部分。在一些实施例中，多个鳍状结构中的个体鳍状结构和另一个个体鳍状结构横跨存储器器件的至少一个共用单位晶格而平行延伸并横跨存储器器件的多个单位晶格而延伸。
在一些实施例中，共用接触部和栅极端子是设置在存储器器件的至少一个共用单位晶格中的第一共用接触部和第一栅极端子。装置可以进一步包括设置在至少一个共用单位晶格中的第二栅极端子和第二共用接触部、设置在另一个个体鳍状结构上的第二栅极端子和第二共用接触部，其中第二栅极端子与第一共用接触部电气耦合，并且第二共用接触部与第一栅极端子电气耦合。
根据各个实施例，本公开内容描述了一方法，该方法包括：提供半导体衬底，在半导体衬底上沉积第一隔离层，在第一隔离层上沉积第一沟道层，在第一沟道层上沉积第二隔离层以及在第二隔离层上沉积第二沟道层以形成叠层，图案化该叠层以形成一个或多个鳍状结构，该一个或多个鳍状结构包括第一隔离层、第一沟道层、第二隔离层和第二沟道层，并且移除第二隔离层和第二沟道层的材料以在一个或多个鳍状结构的个体鳍状结构中形成单沟道区和双沟道区，单沟道区是仅包括第一沟道层的个体鳍状结构的一部分，并且双沟道区是包括第一沟道层和第二沟道层的个体鳍状结构的一部分。
在一些实施例中，在半导体衬底上沉积第一隔离层、在第一隔离层上形成第一沟道层、在第一沟道层上形成第二隔离层，并且在第二隔离层上形成第二沟道层是通过分子束外延(MBE)、原子层外延(ALE)、外延生长、化学束外延(CBE)、金属有机化学气相沉积(MOCVD)或其组合实现。
在一些实施例中，图案化叠层和移除第二隔离层的材料通过使用包括光刻和蚀刻工艺的图案化工艺来执行。
方法可以进一步包括形成栅极端子，栅极端子与第一沟道层电容性耦合以控制流经第一晶体管的第一沟道层的电流的流动，并且栅极端子与第二沟道层电容性耦合以控制流经第二晶体管的第二沟道层的电流的流动，栅极端子设置在第一接触部和共用接触部之间以控制在第一晶体管的第一接触部与共用接触部之间的电流的流动，并且栅极端子设置在第二接触部与共用接触部之间以控制在第二晶体管的第二接触部与共用接触部之间电流的流动。
在一些实施例中，形成栅极端子包括选择性移除双沟道区中第一隔离层和第二隔离层的材料，和沉积导电材料以填充第一沟道层和第二沟道层之间的区域。在一些实施例中，导电材料通过原子层沉积(ALD)沉积。
方法可以进一步包括形成第一接触部、第二接触部和共用接触部，其中，第一接触部与单沟道区中的第一沟道层电气耦合，第二接触部与双沟道区中的第二沟道层电气耦合，并且共用接触部与双沟道区中的第一沟道层和第二沟道层电气耦合。
在一些实施例中，通过使用对应于形成第一接触部、第二接触部和共用接触部的每一个的三个独立的图案化工艺来执行第一接触部、第二接触部和共用接触部的形成。
方法可以进一步包括沉积层间电介质(ILD)材料的第一层，其中栅极端子被设置在ILD材料的第一层中，并且在ILD材料的第一层上沉积ILD材料的第二层，其中第一接触部、第二接触部和共用接触部被形成在ILD材料的第二层中。在一些实施例中，形成栅极端子包括利用牺牲栅极材料的替代金属栅极工艺。在一些实施例中，形成第一接触部、第二接触部和共用接触部包括不使用牺牲接触部材料的图案化工艺，其中第一接触部、第二接触部和共用接触部具有相对于栅材料更尖的轮廓。
在一些实施例中，方法包括在移除第二隔离层和第二沟道层的材料之前，在双沟道区中使用不同的材料选择性替代沉积的第一和第二隔离层的材料。在一些实施例中，沉积的第一和第二隔离层的材料包括III-V族半导体材料，并且不同的材料包括氧化硅(SiO2)。
在一些实施例中，方法包括在半导体衬底上沉积缓冲膜，缓冲膜设置在半导体衬底和第一隔离层之间。在一些实施例中，提供半导体衬底包括提供晶圆。
根据各个实施例，本公开内容描述了包括母板、安装在母板上的通信芯片、以及安装在母板上的处理器或存储器器件的计算器件或系统，处理器或存储器器件包括半导体衬底、形成在半导体衬底上的多个鳍状结构，其中多个鳍状结构中的个体鳍状结构包括设置在半导体衬底上的第一隔离层、设置在第一隔离层上的第一沟道层、设置在第一沟道层上的第二隔离层和设置在第二隔离层上的第二沟道层；并且栅极端子与第一沟道层电容性耦合以控制流过第一晶体管的第一沟道层的电流的流动，并与第二沟道层电容性耦合以控制流过第二晶体管的第二沟道层的电流的流动。
在一些实施例中，个体鳍状结构进一步包括其中个体鳍状结构仅包括第一沟道层的单沟道区和其中个体鳍状结构包括第一沟道层和第二沟道层的第二沟道区。计算器件或系统可以进一步包括与单沟道区中的第一沟道层电气耦合的第一接触部、与双沟道区中的第二沟道层电气耦合的第二接触部、以及与双沟道区中的第一沟道层和第二沟道层电气耦合的共用接触部。在一些实施例中，计算器件或系统是手提电脑、上网本、笔记本电脑、超极本、智能手机、平板电脑、掌上电脑(PDA)、超便携PC、移动电话、台式计算机、服务器、打印机、扫描仪、显示屏、机顶盒、娱乐控制单元、数码相机、随身音乐播放器或数字视频录像机。其它实施例可以被描述和/或要求。
图1示意性示出根据一些实施例的管芯形式和晶圆形式的IC器件100的顶视图。在一些实施例中，IC器件100可以是形成在由半导体材料组成的晶圆10上的多个IC器件中的一个。晶圆10可以包括形成在晶圆10表面的一个或多个管芯(此后被称为“管芯101”)。管芯101的每一个可以是包括IC器件100的半导体产品的重复单元。在完成半导体产品的制造工艺之后，晶圆10可以经历单切工艺，其中管芯101的每一个都互相分开，以提供半导体产品的分立“芯片”。晶圆10可以包括多种尺寸。在一些实施例中，晶圆10具有从大约25.4mm至大约450mm的直径。在其它实施例中，晶圆10可以包括其它尺寸和/或其它形状。
根据各个实施例，IC器件100可以以晶圆10的形式(例如，未单切的)或管芯形式(例如，单切的)。在一些实施例中，IC器件100可以与管芯101的一管芯相对应或是管芯101的一管芯的部分。在图1中，以分解图的形式描述包括IC器件100的管芯101中的一个(晶圆中的阴影)。如图所示，IC器件100可以包括配置在单位晶格111的重复阵列中的一个或多个晶体管(例如，图3的晶体管130、132、134)。单位晶格111的晶体管可以包括例如以页面、扇形、块、线或其它构造布置的存储元件。
单位晶格111的一个或多个晶体管可存储IC器件100的信息或有助于访问例如将信息读入和/或写入存储器元件。根据各个实施例，一个或多个晶体管可以使用这里所述的一个或多个鳍状结构(此后被称为“鳍状结构105”)而形成为层叠的三维(3D)构造。如上所述，在一些实施例中，鳍状结构105可以横跨单位晶格111的行或列的多个单位晶格111而延伸。在一些实施例中，鳍状结构105的两个鳍状结构对于布置在行或列中的单位晶格111是共用的。鳍状结构105可以横跨多个单位晶格111而延伸。
IC器件100可以包括附加部件和/或元件。例如，在IC器件是存储器器件的情况下，IC器件100可以进一步包括选择/解码模块175以助于在存储器器件的存储元件上执行的访问事务(例如，读/写操作)。在一些实施例中，IC器件100可以包括组合在单个管芯上的存储器和/或逻辑器件。例如，存储器器件可以形成在相同的管芯101上，管芯101诸如是处理器(例如，图16的处理器1004)或配置为将信息存储在存储器器件或执行存储器器件的指令的其它逻辑。例如，在一些实施例中，IC器件100可以包括处理器和形成在相同管芯上的缓存。这里所述的叠置晶体管构造可以合并在逻辑或存储器或它们的组合中。
在一些实施例中，IC器件可以是诸如随机存取存储器(RAM)的易失性存储器器件。在一个实施例中，IC器件100可以是静态RAM(SRAM)器件。然而，在其它实施例中，本公开内容的主题并不限制在这点上，且这里所述的技术和构造可以在其它类型的存储器器件和/或得益于这里所述机理的集成电路(IC)器件中实施。例如，在一些实施例中，IC器件100可以是处理器或使用这里所述的反相器的其它模块。
图1的IC器件100的特定构造是可能落入本公开内容的范围的一个示例或其它构造。例如，选择/解码模块175可以位于或者可以完全不包括在涉及鳍状结构105的多个其它适合的结构中，和/或在其它实施例中鳍状结构105可以在其它方向上延伸。
图2示意性示出了根据一些实施例例的IC器件100的单位晶格布图211的顶视图。在一些实施例中，单位晶格布图211可以表示图1的单位晶格111的单个单位晶格的布图。单位晶格布图211可以在IC器件100的设计中重复多次。
根据各个实施例，单位晶格布图211包括形成在半导体衬底(例如，图3的半导体衬底102)上的鳍状结构105。鳍状结构105可以包括通过电绝缘隔离层互相隔离的导电沟道层。例如，每个鳍状结构105可以包括形成在第一沟道层108上的第一沟道层108和第二沟道层112。晶体管(例如，图3的第一晶体管130、第二晶体管132和第三晶体管134)可以使用第一沟道层108和第二沟道层112形成为叠置的三维(3D)构造。如这里进一步描述，第二沟道层接触部(此后被称为第二接触部“116”)、第一和第二沟道层接触部(此后被称为共用接触部“118”)、第一沟道层接触部(此后被称为第一接触部“120”)、第一和第二沟道栅极端子(此后被称为栅“122”)可以被耦合至第一沟道层108和/或第二沟道层112以规定IC器件100中的电流的路线。
在IC器件100是存储器器件的实施例中，IC器件100可以进一步包括如图所示耦合的字线栅极124和位线接触部126。如图所示，在一些实施例中，第一接触部120、第二接触部116、共用接触部118、位线接触部126、栅极122和字线栅极124中的每一个可以具有大于鳍状结构105的宽度W的宽度。在一些实施例中，接触部116、118、120、126和栅极122、124可以绕着鳍状结构115卷绕。
在一些实施例中，如图所示，鳍状结构105中的一个的栅极122可以与鳍状结构105毗邻的鳍状结构的共用接触部118交叉耦合(例如，电气耦合)，以提供单位晶格布图211的反相器闩以将信息存储在IC器件100中。从顶部看，共用接触部118可具有L型轮廓以助于这样的耦合，但是并不限于这一点，以及在其它实施例中可以包括用于耦合的其它适合形状。根据各个实施例，如图所示，鳍状结构105中的两个横跨单位晶格布图211平行延伸。在一些实施例中，两个鳍状结构可以横跨多个单位晶格(例如，图1的单位晶格111)延伸。因此，多个单位晶格的晶体管(例如，图3的130、132、134)可以被形成在鳍状结构105的相同鳍状结构上。在其它实施例中，单位晶格布图211可以比描述的包括更多或更少的鳍状结构105。
诸如层间介质(ILD)材料114的电绝缘材料可以被沉积或其它方式形成为IC器件100的隔离元件。在图2所描述的顶视图，可以覆盖鳍状结构105的部分的ILD材料114未被示出，以避免模糊下面的特征。尽管未示出，但是单位晶格布图211可以进一步包括附加导电结构以助于规定IC器件100中电流的路线。图3中提供了IC器件100沿着线AB的附加描述，并且图4中提供了IC器件沿着线CD的附加描述。
图3示意性示出了根据一些实施例的沿着IC器件100的鳍状结构的截面侧视图。例如，截面侧视图可以表示沿着图2的线AB的图。鳍状结构105中的每一个包括通过隔离层(例如，第一沟道层108、第二隔离层110和第二沟道层112)互相电绝缘的至少两个沟道层。在一些实施例中，鳍状结构105中的每一个可以进一步包括第一隔离层106、缓冲层104和/或半导体结构102的一部分。
根据各个实施例，IC器件100形成在半导体衬底102上(例如，图1的晶圆10)。半导体衬底102可以包括N型或P型(100)的偏向硅，半导体衬底102的晶向以常规方式(xyz)表示，其中x、y和z表示三维中互相垂直的各自的晶面。例如，半导体衬底102可包括具有对于(110)方向以大约2度至大约8度斜切(100)方向的材料。可以使用其它斜切方向或没有斜切方向的半导体衬底102。斜切方向可以消除反向晶界。半导体衬底102可以具有大约1Ω-cm至大约50kΩ-cm的高电阻率。
半导体衬底102可以是使用体态硅或绝缘体上形成硅的结构形成的结晶衬底。在其它实施方式中，半导体衬底102可以使用可以或可以不与硅结合的替代材料形成，其包括但是并不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。被列为III-V族或IV族材料的其它材料还可以用于形成衬底。虽然在此只描述可形成半导体衬底102的少数材料的实施例，但是可以用作半导体器件、可基于其制造的半导体器件的任意材料都落入本发明的精神和范围内。在其它实施例中，半导体衬底102可以包括其它材料。在一些实施例中，半导体衬底102是晶圆(例如，图1的晶圆10)的单切管芯(例如，图1的芯片101)的一部分。
在一些实施例中，一个或多个缓冲层(例如，此后被称为“缓冲层104”)可以形成在半导体衬底102上。例如，缓冲层104可以使用半导体材料的原子双层(atomic bi-layers)填充半导体衬底102的台阶(terrace)，例如一个或多个III-V族半导体材料和/或一个或多个II-VI族半导体材料或其组合。在一些实施例中，缓冲层104可以提供虚拟极性半导体衬底102。缓冲层104可以进一步用作防止位错的缓冲和/或控制半导体衬底102和其它层(例如，第一隔离层106)之间晶格失配(例如，应力松弛)。缓冲层104可以包括N型或P型材料系统。在实施例中，缓冲层104包括砷化镓(GaAs)。在实施例中，缓冲层104通过外延沉积工艺沉积。例如，外延沉积工艺可以包括分子束外延(MBE)、原子层外延(ALE)、外延生长、化学束外延(CBE)、金属有机化学气相沉积(MOCVD)或其组合。在其它实施例中可以使用其它适合的沉积方法。
叠层(例如，图7的叠层700)可以形成在半导体衬底102上以形成IC器件100的晶体管(例如，第一晶体管130、第二晶体管132和/或第三晶体管134)。例如，第一隔离层106可以设置在半导体衬底102上，第一沟道层108可以设置在第一隔离层106上，第二隔离层110可以设置在第一沟道层108上，并且第二沟道层112可以设置在第二隔离层110上。第一隔离层106、第一沟道层108、第二隔离层110和第二沟道层112可以通过外延沉积工艺形成。在一些实施例中，如图所述，层106、108、110和112直接接触(例如，外延耦合)。在未使用缓冲层104的实施例中，第一隔离层106可以与半导体衬底102直接接触。
第一沟道层108可以为第一晶体管130提供沟道，并且第二沟道层112可以为第二晶体管132提供沟道。在IC器件100是存储器器件的实施例中，第一沟道层108可以进一步为第三晶体管134提供沟道。使用虚线大概指示出第一晶体管130、第二晶体管132和第三晶体管134的位置。
第一晶体管130可以由第一接触部120、共用接触部118和设置在第一接触部120和共用接触部118之间的第一沟道层108的沟道区形成。栅极122耦合至第一晶体管130的第一沟道层108的沟道区以控制流经第一晶体管130的电流。
第二晶体管132可以由第二接触部116、共用接触部118和设置在第二接触部116和共用接触部118之间的第二沟道层112的沟道区形成。栅112耦合至第二晶体管132的第二沟道层112的沟道区以控制流经第二晶体管132的电流。
第三晶体管134可以由共用接触部118、位线接触部126和设置在共用接触部118和位线接触部126之间的第一沟道层108的沟道区形成。字线栅极124耦合至第三晶体管134的第一层108的沟道区以控制流经第三晶体管134的电流。
第一晶体管130和第二晶体管132可以一起形成IC器件120的反相器。共用接触部118可以是第一晶体管130和第二晶体管132的共享接触。在一些实施例中，第一晶体管130可以是IC器件100的下拉晶体管，并且第二晶体管132可以是IC器件的上拉晶体管。在其它实施例中，第一晶体管130可以是IC器件的上拉晶体管，并且第二晶体管132可以是IC器件的下拉晶体管。根据一些实施例，流经IC器件100的反相器(例如，第一晶体管130和第二晶体管132)的电流的路径可以由一系列箭头150表示。在其它实施例中，电流流动可以在与箭头150指示的方向相反的方向上。也就是说，根据各个实施例，接触部116、118、120可以作为源终端(例如，电子供给者)或漏终端(例如，电子接收者)。
第一沟道层108和第二沟道层112可以包括包括N型和/或P型材料系统的多种适合的材料。在一些实施例中，第一沟道层108和第二沟道层112由不同的材料系统组成。例如，在N型材料被用于第一沟道层108时，P型材料可以被用于第二沟道层112，或反之亦然。根据各个实施例，第一沟道层108和第二沟道层112的每一个可以具有从1纳米(nm)至500nm的厚度。在一些实施例中，使用N型材料的层(例如，第一沟道层108或第二沟道层112)可以比使用P型材料的层更厚(例如，层厚度)以在IC器件100中提供更大的电流。在其它实施例中，第一沟道层108和第二沟道层112可以具有其它厚度。
在一些实施例中，第二沟道层112包括P型材料，并且第一沟道层108包括N型材料。在这样的例子中，第二接触部116可以提供反相器的正电源电压(例如，Vdd或Vcc)，并且第一接触部120可以提供反相器的负电源电压(例如，Vss或GND)。在这样的实施例中，第一晶体管130可以是下拉晶体管，并且第二晶体管132可以是IC器件的下拉晶体管，并且电流可以通过第二沟道层112从第二接触部116流向共用接触部118，通过共用接触部118流向第一沟道层108，通过第一沟道层流向第一接触部120。在其它实施例中，第二沟道层112包括N型材料，并且第一沟道层108包括P型材料。第二接触部116可以提供负电源电压(例如，Vss或GND)，并且第一接触部120可以提供反相器的正电源电压(例如，Vdd或Vcc)，并且电流可以在与箭头150指示的方向相反的方向上流动。
在IC器件100是存储器器件的实施例中，如图所示，IC器件100可以进一步包括与第一和第二晶体管130、132共享共用接触部118的第三晶体管134。第三晶体管134可以用作传输门晶体管，以助于诸如存储器器件的读或写操作的访问事务。在一些实施例中，根据第一沟道层108所选的材料的类型，第三晶体管134可以是P型或N型器件。
在一些实施例中，第一和第二沟道层108、112可以包括诸如，例如IV族、III-V族或II-VI族半导体材料的半导体材料。第一和第二沟道层108、112的材料可以包括纳米线材料。第一和第二沟道层108、112的材料可以基于以下多种因素而选择：包括外延耦合层104、106、108、110、112的实施例的层104、106、108、110、112之间的晶格匹配，形成环绕式接触(例如，接触部116、118、120、126)和/或栅(例如，栅极122、124)的蚀刻选择性，以及沟道电导率。在一些实施例中，第一和/或第二沟道层108、112的材料可以包括镓(Ga)、砷(As)、铟(In)、锑(Sb)、锗(Ge)、硅(Si)等或其组合的材料系统。例如，第一和/或第二沟道层108、112可以包括锗(Ge)、硅锗(SiGe)、锑化铟(InSb)、锑化镓(GaSb)、锑化镓铟(InGaSb)、砷化镓(GaAs)、砷化镓铟(InGaAs)等或其组合。在一个实施例中，第一沟道层108用诸如砷化镓(GaAs)纳米材料的III-V族半导体材料形成，并且第二沟道层112用锗(Ge)纳米线材料形成。第一和/或沟道层108、112的材料可以具有比第一和/或第二隔离层106、110的材料小的带隙。在其它实施例中，可以使用其它适合的沟道材料。
第一隔离层106和第二隔离层110可以提供第一沟道层108和第二沟道层112的电绝缘阻挡层。根据各个实施例，第一和第二隔离层106、110包括涉及第一和第二沟道层108、112的材料的电绝缘材料。沉积以形成隔离层106、110的材料可以包括例如IV族、III-V族或II-VI族半导体材料和/或诸如氧化硅(SiO2)和其它电绝缘材料等。例如，在一些实施例中，第一和/或第二隔离层106、110的材料可以包括SiO2、铝(Al)、砷(As)、镓(Ga)、锑(Sb)、铟(In)和/或其组合。在Ge、SiGe或GaAs被用于沟道(例如，第一和/或第二沟道层108、112)的实施例中，砷化铝(AlAs)或铝镓砷(AlGaAd)可以被用于隔离(例如，第一和/或第二隔离层106、110)。在InSb、InGaSb或GaSb被用于沟道的实施例中，锑化铝铟(InAlSb)可以被用于隔离。在InGaAs被用于沟道的实施例中，砷化铝铟(InAlSb)可以被用于隔离。在其它实施例中可以使用其它或另外的材料。
隔离层106、110的材料可以基于与毗邻层的晶格匹配、电隔离性能和/或形成接触部116、118、120、126和/或栅极122、124的蚀刻工艺的蚀刻选择性而进行选择。例如，可以选择允许蚀刻隔离层106、110的材料而不蚀刻沟道层108、112的材料。例如，在一个实施例中，在GaAs和/或Ge纳米线材料被用于沟道层108、112时，AlAs被选择用于隔离层106、110。
根据各个实施例，使用晶格匹配材料初始地形成隔离层106、110以提供鳍状结构105中的外延叠层(例如，104、106、108、110、112)。使用晶格匹配材料的隔离层106、110的部分可以使用其它材料来取代，这些其它材料可以增加沟道层108、112之间的隔离或为可以用于移除隔离层106、110的材料的蚀刻工艺提供更大的蚀刻选择性。例如，IC器件100可以通过外延沉积由AlAs组成的第一隔离层106、GaAs组成的第一沟道层108、AlAs组成的第二隔离层110和Ge组成的第二沟道层112形成。鳍状结构105可以被形成为具有单沟道层区(例如，下线1C)，此后被称为“单沟道区”，其中鳍状结构105只包括第一沟道层108并且不包括第二沟道层112，并且双沟道层区(例如，图3中下线2C)，此后被称为“双沟道区”，其中鳍状结构105包括第一沟道层108和第二沟道层112。鳍状结构105可以横跨多个单位晶格(例如，单位晶格111)延伸，并且因此可以包括多个单沟道区和多个双沟道区(例如，在图2的每个单位晶格布图211内)。根据各个实施例，第二隔离层110和/或第一隔离层106的AlAs可以使用第二沟道层112(例如，线2C)下的鳍状结构105的双沟道区中的SiO2取代。在这样的实施例中，IC器件100的最终产品(例如，准备出货给客户)的鳍状结构105可以包括在线2C下双沟道区中的SiO2和在线1C下单沟道区中的AlAs组成的第一隔离层106。鳍状结构105可以进一步包括SiO2组成的第二隔离层110。主题不限于这一点，并且第一和/或第二隔离层106、110都可以由单个材料(例如，仅SiO2或仅诸如AlAs的III-IV族半导体)组成。
在一些实施例中，第一隔离层106和第二隔离层110都可以具有从1nm至100nm的厚度。在其它实施例中，第一隔离层106和/或第二隔离层110可以包括其它材料和/或其它厚度。
在一些实施例中，层104、106、108、110、112都可以由多个层或膜(未示出)组成。例如，隔离层106、108或沟道层108、112都可以具有沉积的第一材料层，其提供晶格匹配以使第一材料可以外延沉积在下层上；第二材料层，其提供比第一材料层更大的沟道/隔离性能；和/或第三材料层，其提供晶格匹配以使另一层的材料可以外延沉积在第三材料层上。在一些实施例中，层104、106、108、110、112的部件材料层因其它特性可以被选择，诸如例如蚀刻选择性。在其它实施例中，比所述的更多或更少的材料层可以被用在层104、106、108、110、112中的每一层中。
接触部116、118、120、126可以以直接电接触的方式与对应的第一和/或第二沟道层108、112耦合(例如在接触和沟道层的材料之间没有中间介电材料)。栅极122、124可以与第一和/或第二沟道层108、112电容性耦合(例如，介电材料被设置在栅和沟道层的材料之间以提供肖特基结)。
第一接触部120可以以直接电接触的方式与第一沟道层108耦合，而不与第二沟道层112电接触。第一接触部120可以被设置在下线1C下面的鳍状结构105只含有第一沟道层108的单沟道区中。第二接触部116可以以直接电接触的方式与第二沟道层112耦合，但是不与第一沟道层108电接触。共用接触部118可以以直接接触的方式与第二沟道层112和第一沟道层108耦合。第二接触部116和共用接触部118可以被设置在下线2C下面的鳍状结构105包括第一沟道层108和第二沟道层112的双沟道区中。位线接触部126可以以直接电接触的方式与第一沟道层108耦合，但是不与第二沟道层112电接触。如图所示，位线接触部126可以设置在下线1C下面的鳍状结构105只包括第一沟道层108的单沟道层中。
栅极122可以与第一沟道层108和第二沟道层112电气耦合(例如，电容性耦合)。在一些实施例中，栅极122可以被配置为控制第二晶体管132的第二接触部116和共用接触部118之间的第二沟道层112中的电流流动(例如，箭头150)。栅极122可以进一步配置为控制第一晶体管130的共用接触部118和第一接触部120之间的第一沟道层108中的电流流动。栅极122可以被设置在第一接触部120和共用接触部118之间和第二接触部116和共用接触部118之间。栅极122可以被设置在双沟道区中(例如，线2C之下的鳍状结构105包括第一沟道层108和第二沟道层112的区域)。为了清楚起见，虽然在图2中未示出，栅介电材料可以被设置在栅极122的材料和第一和第二沟道层108、112的材料之间，以提供栅极122和第一和第二沟道层108、112之间的电容性耦合。图4中描述了示例栅极电介质膜(例如，栅极电介质膜109)。
字线栅极124可以与第一沟道层108电气耦合(例如，电容性耦合)，但是不与第二沟道层112电气耦合。字线栅极124可以被设置在线1C下的鳍状结构105仅包括第一沟道层108的单沟道区中。在一些实施例中，字线栅极124被设置在共用接触部118和位线接触部126之间。位线栅124可以包括设置在字线栅极124的材料和第一沟道层108的材料之间的栅极电介质膜(图3中未示出)，以提供字线栅极124和第一沟道层108之间的电容性耦合。
第二接触部116、共用接触部118、第一接触部120、位线接触部126、栅极122和/或字线栅极124的材料可以包括任意合适的导电材料，包括例如金属。在一些实施例中，接触部116、118、120、126和/或栅极122、124(例如，电极材料)可以包括铜(Cu)、金(Au)、钨(W)、钛(Ti)、钽(Ta)、铂(Pt)、镍(Ni)、钴(Co)、铑(Rh)、钌(Ru)、钯(Pd)、铪(Hf)、锆(Zr)或铝(Al)或其组合。在一些实施例中，接触部116、118、120、126和/或栅极122、124可以包括金属氮化物，诸如例如氮化钛(TiN)、氮化钨(1WN)或氮化钽，或其组合。在一些实施例中，接触部116、118、120、126和/或栅极122、124可以包括金属硅化物，诸如例如硅化钛(TiSi)、硅化钨(WSi)、硅化钽(TaSi)、硅化钴(CoSi)、硅化铂(PtSi)、硅化镍(NiSi)，或其组合。在一些实施例中，接触部116、118、120、126和/或栅极122、124可以包括金属氮化硅，诸如例如氮化硅钛(TiSiN)、或氮化硅钽(TaSiN)，或其组合。在一些实施例中，接触部116、118、120、126和/或栅极122、124可以包括金属碳化物，诸如例如碳化钛(TiC)、碳化锆(ZrC)、碳化钽(TaC)，碳化铪(HfC)或碳化铝(AlC)或其组合。在一些实施例中，接触部116、118、120、126和/或栅极122、124可以包括金属碳氮化硅，诸如例如氮化碳钽(TaCN)、氮化碳钛(TiCN)，或其组合。在一些实施例中，接触部116、118、120、126和/或栅极122、124可以包括导电金属氧化物(例如，氧化钌)。根据晶体管是P型还是N型晶体管，材料可以进一步包括P型功函数或N型功函数材料。在一些实施例中，不同的材料的多个层可以被用于形成接触部116、118、120、126和/或栅极122、124。在其它实施例中，接触部116、118、120、126和/或栅极122、124可以包括其它适合的材料。
在一些实施例中，一对间隔物(未示出)可以包夹栅极122、124。间隔物可以由诸如氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅和氮氧化硅形成。用于处理间隔物的工艺是本领域中熟知的，并且通常包括沉积和蚀刻工艺步骤。
在一些实施例中，如图所示，接触部116、118、120、126可以具有锥形轮廓形状，该锥形轮廓形状顶部具有较宽尺寸并且底部具有较窄尺寸。接触部116、118、120、126顶部的较宽尺寸可以减小IC器件100的寄生外部电阻(Rext)，并且底部的较窄尺寸可以通过为晶体管130、132、134提供更多空间而便于将晶体管区域缩小至较小尺寸。接触部116、118、120、126的轮廓可以例如通过在图案化工艺形成的接触沟槽中提供斜侧壁的湿法/干法蚀刻图案化工艺而实现。
在一些实施例中，如图所示，栅极122、124相对于接触部116、118、120、126可以具有更矩形的轮廓。也就是说，在一些实施例中，接触部116、118、120、126可以具有比栅极122、124的轮廓更尖的轮廓。作为可以用于形成栅极122、124的图案化工艺的结果，栅极122、124的轮廓可以更矩形。例如，这里结合图14具体所述，取代金属栅极(RMG)工艺可以被用于形成栅极122、124，以使使用牺牲材料首先形成伪栅，牺牲材料随后被移除并且使用另一个栅材料取代。
在一些实施例中，栅极122、124可以被形成在第一ILD层160中，并且接触部116、118、120、126可以被形成在第二ILD层170中。例如，如图所示，在形成栅极122、124之后，ILD材料114的第二ILD层170可以被沉积在栅极122、124上方，并且接触部116、118、120可以被形成在ILD材料114的第二ILD层170中，以使接触部116、118、120、126的单个连续材料结构在栅极122、124的单个连续材料结构上方延伸。在其它实施例中，相对于栅极122、124的接触部116、118、120、126可以使用其它的构造。
可以沉积诸如电绝缘材料等，例如ILD材料114，以使IC器件100的导电结构相互电绝缘。多个ILD层(例如，第一ILD层160和第二ILD层170)可以沉积在晶体管130、132、134上。ILD层可以使用集成电路结构中常用的介电材料形成，诸如低k介电材料。可以使用的介电材料的示例包括但不限于氧化硅(SiO2)、碳掺杂氧化物(CDO)、氮化硅、诸如八氟环丁烷或聚四氟乙烯的有机聚合物、氟硅玻璃(FSG)，以及诸如倍半硅氧烷、硅氧烷或有机硅酸盐玻璃的有机硅酸盐。ILD层可以包括孔隙或其它空穴以进一步减少其介电常数。在其它实施例中，ILD材料114可以包括其它适合的材料。
在一些实施例中，如图3的截面侧视图所示，第二接触部116、共用接触部118和栅极122中每一个的部分可以被沉积在第二沟道层112的上方或下方。在一些实施例中，第一接触部120、共用接触部118、栅极122、字线栅极124和位线接触部126中的部分可以被沉积在第一沟道层108的上方或下方。
根据各个实施例，第二接触部116被配置为至少在一个平面尺寸中包围第二沟道层112的材料。第二接触部116的材料可以环绕第一沟道层108以完全包围第一晶体管130的沟道。类似地，第一接触部120、字线栅极124和位线接触部126可以被配置为至少在一个平面尺寸中包围第一沟道层108的材料。共用接触部118和栅极122可以被配置为至少在一个平面尺寸中包围第一沟道层108的材料和第二沟道层112的材料。在一些实施例中，平面尺寸可以垂直于其上形成IC器件100的半导体衬底102的平面(例如，页面中和页面外的在图2的截面线CD上的平面尺寸)。
图4示意性示出根据一些实施例的横跨IC器件100的鳍状结构的截面侧视图。例如，图4的截面侧视图可以表示沿着图2的线CD的示图。图4示出栅极122的材料如何定位为包围截面中的第一沟道层108和第二沟道层112的材料。参见图3和4，注意尽管图4只描述包围第一和第二沟道层108、112的栅极122的示例，这里所述的栅极122的相同或类似的构造可以被用于第二接触部116、共用接触部118、第一接触部120、字线栅极124和与第一和/或第二沟道层108、112连接的位线接触部126。根据各个实施例，被配置为完全包围第一和/或第二沟道层108、112的栅极122、124或接触部116、118、120、126可以分别被称作全部环绕式栅(AAG)或环绕式接触(AAC)。
在一些实施例中，栅极电介质膜109可以被形成在沟道层108、112上，以提供沟道层108、112和栅极122、124之间的电容性耦合。栅极电介质膜109可以被共形地沉积在沟道层108、112的材料上。栅极电介质膜109可以包括多种包括高k材料的适合的介电材料。在一些实施例中，栅极电介质膜109可以包括例如氧化硅(SiO2)、氮氧化硅(SiOxNy)、氮化硅(SixNy)、氧化铝(Al2O3)、氧化铪(HfO2)、氧化铝铪(HfAlxOy)、氧化硅铪(HfSixOy)、氧化锆(ZrO2)、氧化硅锆(ZrSixOy)、氧化镧(La2Os)、氧化钇(Y2O3)、氧化铝镧(LaAlxOy)、氧化钽(Ta2O5)、氧化钛(TiO2)、钡锶钛氧化物(BaSrTixOy)、氧化钛钡(BaTiOy)、氧化钛锶(SrTiOy)、铅钪钛氧化物(PbScxTayOz)或铌酸锌铅(PbZnxNbyOz)或其组合，其中x、y和z表示相应元素的适合数量。在一些实施例中，在使用高k材料时，可以在栅极电介质膜109上实施退火工艺以提高栅极电介质膜109的质量。在其它实施例中，其它材料可以用于栅极电介质膜109。
由于蚀刻工艺可以被用于移除隔离层106、110的材料，所以第一和/或第二沟道层108、112可以具有图4的截面侧视图中的圆形边缘(例如圆形轮廓)。在一些实施例中，蚀刻工艺可以选择性地移除隔离层106、110相对于沟道层108、112的材料的部分。更具选择性的蚀刻工艺可以形成更矩形的轮廓，并且较少选择性的蚀刻工艺可以形成沟道层108、112的更圆轮廓。
在一些实施例中，栅极122、124或接触部116、118、120、126可以配置为部分包围第一和/或第二沟道层108、112(例如，结合图5所述)。
图5示意性示出了根据一些实施例的沿着IC器件100的鳍状结构的截面侧视图。参见图3和5，如图所示，在一些实施例中，栅极122、124或接触部116、118、120、126可以配置为部分包围第一和/或第二沟道层108、112。例如，在一些实施例中，在形成栅极122、124或接触部116、118、120、126期间，隔离层106、110可以不选择性移除。可以沉积栅极电介质膜109，以使栅极电介质膜109的材料被设置在沟道层108、112的材料和栅极122、124或接触部116、118、120、126的材料之间。
在图5的截面侧视图中，第一和/或第二沟道层108、112可以具有比图4的第一和/或第二沟道层108、112的边缘更矩形的边缘，因为在图5中，在形成栅极122、124或接触部116、118、120、126期间，蚀刻工艺可以不用于移除隔离层106、110的材料。
如图所示，根据各个实施例，栅极122可以被布置在第二沟道层112周围的三栅构造中，并且被布置在第一沟道层108周围的双栅构造中。三栅构造包括耦合至沟道的三个表面的栅极122的材料，该三个表面每一个被配置为相对于三个表面的毗邻表面约成90度，其中三个表面的两个大致平行。由于蚀刻或其它制造工艺，三栅构造的三个表面可以在重合处具有圆形边缘。如图所示，栅极122可以被布置在第一沟道层108周围的双栅构造中。双栅构造包括耦合至沟道的两个表面的栅极122的材料，该两个表面大致互相平行。由于可以提供鳍状结构105的斜侧壁的蚀刻工艺，在一些情况下，两个表面可能不确切地平行。例如，在一些实施例中，鳍状结构105的顶区域(例如，远侧部)可以具有比鳍状结构105的底部区域(例如，毗邻部)更窄的尺寸(例如宽度)，底部区域比顶部区域更接近于半导体衬底102。因此，在一些实施例中，鳍状结构105中的第二沟道层112的宽度比鳍状结构105中的第一沟道层108的宽度窄。鳍状结构105的宽度可以是在垂直于鳍状结构105的伸长方向(例如，沿着图3的线AB的方向)的方向(例如，沿着线CD的方向)上延伸的尺寸。
基于所述的与栅极122连接的机理，字线栅极124和/或接触部116、118、120、126可以包括三栅或双栅构造。三接触或双接触构造可以提供如各自的三栅或双栅接触的类似构造，而不是取代栅的接触。例如，在一些实施例中，字线栅极124可以形成具有第一沟道层108的三栅构造。第一接触部120可以形成具有第一沟道层108的三接触构造。第二接触部116可以形成具有第二沟道层112的三接触构造。共用接触部118可以形成具有第二沟道层112的三接触构造和具有第一沟道层108的双接触构造。位线接触部126可以形成具有第一沟道层108的三接触构造。在其它实施例中可以使用其它栅或接触构造。
根据各个实施例，图3的晶体管130、132、134包括诸如双或二栅晶体管、三栅晶体管、和AAG或环绕栅晶体管的非平面晶体管，其中有些常被称作FinFET晶体管。在其它实施例中，可以使用适合的平面晶体管。
图6是根据一些实施例的制造IC设(例如图1-5的IC器件100)备的叠置晶体管构造的方法600的流程图。方法可以与图1-5相关的所述的技术和/或构造一致。图7-15示意性示出在结合图6的方法600所述的各个制造操作之后的IC器件100。在图7中，描述了方法在602和604的操作之后的IC器件100。参见图6-7，在602，方法600包括提供IC器件100的半导体衬底102。在一些实施例中，晶圆被提供用于制造集成电路(例如，图1-5的集成电路100)。
在604，方法600可以进一步包括在半导体衬底102上沉积缓冲层104、第一隔离层106、第一沟道层108、第二隔离层110和第二沟道层112以形成叠层700。在一些实施例中，缓冲层104可以沉积在半导体衬底102上。第一隔离层106可以沉积在缓冲层104上，或者如果未使用缓冲层104的话，第一隔离层106可以沉积在半导体衬底102上。第一沟道层108可以沉积在第一隔离层106上。第二隔离层110可以沉积在第一沟道层108上。第二沟道层112可以沉积在第二隔离层110上。在一些实施例中，在604层的沉积可以由外延沉积工艺执行以提供每个层都外延耦合在一起的叠层700。在一些实施例中，在执行外延沉积的器件的单个腔室中沉积在604沉积的层以覆盖半导体晶圆的表面(例如，图1的晶圆10)。
在图8中，示出了图7的IC器件100的顶视图。在604层沉积之后，第二沟道层112的材料和其下层的材料可以覆盖IC器件100的每个单位晶格布图211的整个区域。
在图9-10中，示出了在方法600的606的行为之后的IC器件100。图9示出类似于图7视角的IC器件100的顶视图。图10示出类似于图5视角的IC器件的截面侧视图。参见图6-7和9-10，在606，方法600可以进一步包括图案化叠层700以形成一个或多个鳍状结构105。鳍状结构105可以使用例如光刻和/或蚀刻工艺图案化。在一些实施例中，硬掩模(例如，氮化硅)可以被沉积在叠层700上方并使用鳍状结构105的设计图案化。蚀刻工艺可以移除硬掩膜图案之下的叠层700的材料，以形成鳍状结构105。在一些实施例，除了鳍状结构105的叠层700的材料，蚀刻工艺移除叠层700的所有材料。蚀刻工艺可以进一步移除半导体衬底102的一部分。例如，在一些实施例中，用以形成鳍状结构105的蚀刻工艺可以移除半导体衬底102的材料至达半导体衬底102中的1至10000埃的深度。
在图11中，示出了在方法600的608的行为之后的IC器件100。图11示出类似于图3的视角的IC器件100的截面侧视图。参见图6和11，在608，方法600可以进一步包括在鳍状结构105的指定的双沟道区(例如，线2C下面的部分)中选择性代替第一和/或第二隔离层106、110的材料。该指定的双沟道区可以是在IC器件100的最终产品中鳍状电极105具有至少两个叠置的沟道层的部分。第一和/或第二隔离层106、110的材料可以通过图案化工艺选择性代替。在一些实施例中，光刻胶和硬掩模材料被沉积并图案化以掩盖或保护指定的单沟道区中(例如，线1C下面的部分)第一和/或第二隔离层106、110的材料，以免受到选择性移除在IC器件100的指定的双沟道区中的第二和/或第二隔离层106、110的材料的蚀刻工艺的影响。指定的单沟道区是IC器件100的最终产品中具有一个沟道层的鳍状结构105的部分。
在指定的双沟道区中，在不显著或基本上移除第一和/或第二沟道层108、112的情况下，选择性蚀刻工艺可以被用于选择性移除第一和/或第二隔离层106、110的材料。在一些实施例中，在608选择性代替的材料是外延沉积以形成叠层(例如，图7的叠层700)的晶格匹配半导体材料(例如，AlAs)。第一和/或第二隔离层106、110的代替材料可以包括例如具有增强的电隔离性能或具有相对移除材料增强的蚀刻选择性的材料(例如，SiO2)。在一些实施例中，第一和/或第二隔离层106、110的移除材料可以通过沉积诸如例如层间电介质(ILD)材料114的隔离材料来代替。在一些实施例中，在608的行为可以在方法在610的行为之前执行。
在图12中，示出了沉积ILD材料114之后的IC器件100，沉积ILD材料114以取代IC器件100的指定的双沟道区(例如，在图11的线2C之下)中的第一和/或第二隔离层106、110的材料。如图所示，在一些实施例中，第一和/或第二隔离层106、110的材料可以包括与用于填充半导体衬底102上的沟槽隔离区的材料相同的ILD介电材料114。如图所示，沉积的ILD材料114可以被抛光以提供具有大致平坦表面的半导体衬底102。ILD材料114可以通过旋涂技术、保形沉积技术、原子层沉积(ALD)或任意其它适合的工艺沉积。在其它实施例中，在IC器件100的制造中可以完全不执行在608的行为。
在图13中，示出了在方法600的610的行为之后的IC器件100。图13示出了类似于图11的视角的IC器件100的截面侧视图。参见图6和13，在610，方法600可以进一步包括从IC器件100的指定单沟道区(例如，线1C之下)移除第二隔离层110和第二沟道层112的材料。在一些实施例中，移除第二隔离层110和第二沟道层112的材料以形成单沟道区和双沟道区。第二隔离层110和第二沟道层112的材料可以通过图案化工艺移除。在一些实施例中，沉积并图案化光刻胶或硬掩模材料以掩盖或保护双沟道区中(例如，线2C下面的部分)鳍状结构105的材料，以免受到在IC器件100的双沟道区中的第二隔离层110和第二沟道层112移除材料的蚀刻工艺的影响。
在图14中，示出了在方法600的612的行为之后的IC器件100。例如，图14中的IC器件100可以表示对应于形成栅(例如，图3的栅极122)的位置形成栅沟槽177的蚀刻工艺之后，但是在沉积导电材料以填充栅沟道177之前的IC器件。图14示出类似于图12的视角的IC器件100的截面侧视图。参见图6和14，在612，方法600可以进一步包括形成IC器件100的一个或多个栅(例如，图3的栅极122、124)。
栅极可以使用注入取代金属栅极(RMG)工艺的图案化工艺形成。例如，诸如多晶硅的伪栅材料(例如，牺牲材料)可以共同地沉积以覆盖鳍状结构105和鳍状结构105之间的区域。伪栅材料可以被图案化以形成一个或多个伪栅。诸如例如ILD材料114(例如，图3的第一ILD层160)的电绝缘材料可以被沉积为填充鳍状结构105的个体鳍状结构之间的区域。ILD材料114可以被抛光为与伪栅的顶面成一平面。在这点上，栅极122、124可以设置在沉积的ILD材料114中(例如，图3的第一ILD层160)。蚀刻工艺可以用于选择性移除伪栅的材料以暴露鳍状结构105要形成栅的部分。
在一些实施例中，栅极电介质膜109可以沉积在鳍状结构105的暴露部分(例如，至少第一和/或第二沟道层108、112)上，并且栅材料可以沉积在栅极电介质膜109上以形成具有如图5所示的三栅和/或双栅结构的栅极122。在其它实施例中，鳍状结构105的暴露部分可以进行基本上移除第一和/或第二隔离层106、110的材料的选择性蚀刻工艺，而不会显著移除第一和/或第二沟道层108、112的材料，如图14所示。图14描述了以使栅沟槽177(例如，空隙)包围要形成栅(例如，图4的栅极122)的第一和第二沟道层108、112的选择性蚀刻工艺之后的IC器件100。栅极电介质膜109可以沉积在第一和/或第二沟道层108、112的暴露表面，之后在栅极电介质膜109上沉积栅材料以形成具有如图4所示的AAG构造的栅极122。栅材料可以通过原子层沉积(ALD)或任意其它适合的沉积工艺沉积。沉积栅材料形成栅之后，IC器件100可以被抛光以提供具有ILD材料114的栅的顶部的平面。
在一些实施例中，图3的栅极122、124同时形成。在其它实施例中，图3的栅极122、124可分开形成。在其它实施例中，其它适合的技术可以用于形成栅。
在图15中，示出了在方法600的614的行为之后的IC器件100。例如，图15的IC器件100可以表示形成图3的各自的接触120、116、118、126的接触沟槽119、115、117、125的图案化行为之后、使用导电材料填充接触沟槽119、115、117、125之前的IC器件。图15示出类似于图11的视角的IC器件100的截面侧视图。参见图6和15，方法600可以进一步包括形成IC器件100的一个或多个接触(例如，图3的接触120、116、118、126)。
一个或多个接触可以形成在栅极122、124上的电绝缘层中。例如，ILD材料114可以沉积以覆盖栅极122的层(例如，图3的第二ILD层170)，且之前可沉积ILD材料114(例如，图3的第一ILD层160)。设置在栅极122、124上的ILD材料114可以被抛光为具有平坦表面，并且然后图案化为允许移除(例如，通过蚀刻)要形成接触的区域中的材料。在这一点上，接触可以形成在图3的第二IL)层170中。ILD材料114和/或隔离层106、110的材料可以通过形成接触沟槽119、115、117、125的蚀刻工艺移除。在隔离层106、110的材料和ILD材料114相同的实施例中，可以使用单个蚀刻工艺。在一些实施例中，接触沟槽119、115、117、125使用不利用牺牲材料的图案化工艺形成。因此，在一些实施例中，接触可以具有比栅的轮廓更尖的轮廓。
在一些实施例中，第一和/或第二沟道层108、112的沟道区可以在要形成接触的地方(例如，接触沟槽119、115、117、125中的暴露沟槽层108、112)掺杂。例如，N型器件的沟道区可以掺杂有N型掺杂物，并且P型器件的沟道区可以掺杂有P型掺杂物。在一些实施例中，对于N型沟道区，沟道层108、112的沟道区可以掺杂有硅(Si)、硫(S)、碲(Te)，或其组合。对于P型沟道区，沟道层108、112的沟道区可以掺杂有铍(Be)、碳(C)，或其组合。在一个实施例中，第一沟道层108的沟道区可以掺杂有包括N型掺杂物的深沟道注入物。在深沟道注入物之后，第二沟道层112的沟道区可以掺杂有包括P型掺杂物的浅注入。在其它实施例中，其它杂质或技术可以用于掺杂沟道层108、112的沟道区。
可以沉积导电材料以基本填充接触沟槽119、115、117、125。在一些实施例中，导电材料通过原子层沉积(ALD)沉积。在其它实施例中，可以使用其它沉积技术沉积导电材料以形成接触。
在一些实施例中，由于要蚀刻不同的材料和/或深度，因而蚀刻化学剂和/或蚀刻时间可能不同，所以接触的每一个都可以使用单独的图案化工艺独立地形成。在一些实施例中，由于接触沟槽119、125可能有类似的深度和/或材料，因此与接触沟槽119、125对应的接触可以同步形成。接触沟槽115和117都可以使用各自的图案化工艺单独形成。在一些实施例中，单个掩模操作可以用于形成接触沟槽119和接触沟槽115。在其它实施例中，接触沟槽115、117、119、125可以使用相同的图案化工艺同时形成。
本公开内容的实施例可以实施为使用任意适合的硬件和/或软件的系统，以按预期配置。图16示意性示出根据本发明的一个实施方式的计算器件1000。计算器件1000容纳注入母板1002的板件。母板1002可以包括多个部件，包括但不限于处理器1004和至少一个通信芯片1006。处理器1004物理地并电气耦合至母板1002。在一些实施方式中，至少一个通信芯片1006还物理地并电气耦合至母板1002。在进一步的实施方式中，通信芯片1006是处理器1004的一部分。
根据其应用，计算器件1000可以包括其它部件，其可以物理地并电气耦合至母板1002或可以不物理地并电气耦合至母板1002。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、加解密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)器件、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储器(诸如，硬盘驱动器、光盘(CD)、数字多功能光盘(DVD)等)。
通信芯片1006使得无线通信用于将数据传输进出计算器件1000。术语“无线”及其衍生词可以被用于描述通过非实体介质可用调变电磁辐射传达资料的电路、器件、系统、方法、技术、通信通道等。该术语并不意味着相关联器件不包含任何配线，尽管在一些实施例中可能不包含。通信芯片1006可以实施许多无线标准或协议中的任一个，包括但不限于Wi-Fi(IEEE802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进技术(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物，以及以后指定为3G、4G、5G的任意其它无线协议。计算器件1000可以包括多个通信芯片1006。例如，第一通信芯片可以专用于诸如Wi-Fi和蓝牙的较短路程的无线通信，并且第二通信芯片1006可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其它的长范围无线通信。
计算器件1000的处理器1004包括封装在处理器1004内的集成电路芯片。在本发明的一些实施方式中，处理器1004的集成电路芯片(例如，图1的管芯101)包括包括这里所述的晶体管(例如，图3的晶体管130、132、134)的一个或多个器件(例如，图1-5的IC器件100)。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换为可以存储在寄存器和/或存储器上的其它电子数据的任意器件或器件的部分。
通信芯片1006还可以包括封装在通信芯片1006内的集成电路芯片。根据本发明的另一个实施方式，通信芯片的集成电路芯片包括这里所述的晶体管(例如，图3的晶体管130、132、134)的一个或多个器件(例如，图1-5的IC器件100)。
在进一步的实施方式中，计算器件1000内容纳的另一个部件(例如，存储器器件或其它集成电路器件)可以包含包括一个或多个器件(例如，图1-5的IC器件100)的集成电路芯片，该一个或多个器件包括这里所述的晶体管(例如，图3的晶体管130、132、134)。
在各个实施例中，计算器件1000可以是手提电脑、上网本、笔记本电脑、超极本、智能手机、平板电脑、掌上电脑(PDA)、超便携PC、移动电话、台式计算机、服务器、打印机、扫描仪、显示屏、机顶盒、娱乐控制单元、数码相机、随身音乐播放器或数字视频录像机。在进一步的实施方式中，计算器件1000可以是处理数据的任意其它电子器件。
包括摘要中所述的本发明所示的实施方式的上面描述并不意在详尽或限制本发明所公开的确切形式。尽管这里描述的本发明的示例的特定实施方式仅仅是为了示意的目的，但是本领域技术人员应该了解在本发明的范围内仍有各种修改的可能。
鉴于以上具体描述，本发明可以做出许多修改。用于以下权利要求中的术语不应当被视为将本发明限制为说明书和权利要求中所公开的特定实施方式。相反，本发明的范围完全由根据解释权利要求的法律原则而建立的以下权利要求来确定。

Claims (49)

1.一种装置，包括：
半导体衬底；
形成在所述半导体衬底上的多个鳍状结构，其中，所述多个鳍状结构中的个体鳍状结构包括：
设置在所述半导体衬底上的第一隔离层，
设置在所述第一隔离层上的第一沟道层，
设置在所述第一沟道层上的第二隔离层，和
设置在所述第二隔离层上的第二沟道层；以及
栅极端子，所述栅极端子与所述第一沟道层电容性耦合以控制流经第一晶体管的所述第一沟道层的电流的流动，并且与所述第二沟道层电容性耦合以控制流经第二晶体管的所述第二沟道层的电流的流动。
2.根据权利要求1所述的装置，其中，所述个体鳍状结构进一步包括其中所述个体鳍状结构仅包括所述第一沟道层的单沟道区和其中所述个体鳍状结构包括所述第一沟道层和所述第二沟道层两者的第二沟道区。
3.根据权利要求2所述的装置，进一步包括：
与所述单沟道区中的所述第一沟道层电气耦合的第一接触部；
与所述双沟道区中的所述第二沟道层电气耦合的第二接触部；以及
与所述双沟道区中的所述第一沟道层和所述第二沟道层电气耦合的共用接触部。
4.根据权利要求3所述的装置，其中：
所述栅极端子被设置在所述第一接触部与所述共用接触部之间，以控制电流在所述第一接触部与所述共用接触部之间的流动；并且
所述栅极端子被设置在所述第二接触部与所述共用接触部之间，以控制电流在所述第二接触部与所述共用接触部之间的流动。
5.根据权利要求3所述的装置，其中：
所述第一晶体管和所述第二晶体管共享所述共用接触部；并且
所述第一晶体管和所述第二晶体管形成反相器。
6.根据权利要求5所述的装置，其中：
所述第一晶体管是集成电路器件的上拉晶体管或下拉晶体管；并且
所述第二晶体管是所述集成电路器件的上拉晶体管或下拉晶体管。
7.根据权利要求6所述的装置，其中：
所述第一晶体管是下拉晶体管；并且
所述第二晶体管是上拉晶体管。
8.根据权利要求7所述的装置，其中，所述集成电路器件是存储器器件，所述装置进一步包括：
字线栅极端子，所述字线栅极端子与所述单沟道区中的所述第一沟道层电容性耦合以控制流经第三晶体管的第一沟道层的电流的流动；以及
位线接触部，所述位线接触部与所述单沟道区中的所述第一沟道层电气耦合。
9.根据权利要求8所述的装置，其中，所述第三晶体管是与所述第一晶体管和所述第二晶体管共享所述共用接触部的所述存储器器件的传输门晶体管。
10.根据权利要求8所述的装置，其中，所述存储器器件是静态随机存取存储器(SRAM)器件。
11.根据权利要求8所述的装置，其中：
所述栅极端子和所述位线栅极端子被设置在层间电介质材料(ILD)的第一层中；并且
所述第一接触部、所述第二接触部、所述共用接触部和所述位线接触部被设置在ILD材料的第二层中，所述ILD材料的第二层设置在所述ILD材料的第一层和所述栅极端子上。
12.根据权利要求3所述的装置，其中，所述栅极端子、所述第一接触部、所述第二接触部和所述第三接触包括铜(Cu)、金(Au)、钨(W)、钛(Ti)、钽(Ta)、铂(Pt)、镍(Ni)、钴(Co)、铑(Rh)、钌(Ru)、钯(Pd)、铪(Hf)、锆(Zr)或铝(Al)中的至少之一。
13.根据权利要求3所述的装置，进一步包括：
设置在所述栅极端子与所述第一沟道层和所述第二沟道层中的每一个之间的栅极电介质膜，所述栅极电介质膜可以包括氧化硅(SiO2)、氮氧化硅(SiOxNy)、氮化硅(SixNy)、氧化铝(Al2O3)、氧化铪(HfO2)、氧化铝铪(HfAlxOy)、氧化硅铪(HfSixOy)、氧化锆(ZrO2)、氧化硅锆(ZrSixOy)、氧化镧(La2Os)、氧化钇(Y2O3)、氧化铝镧(LaAlxOy)、氧化钽(Ta2O5)、氧化钛(TiO2)、钡锶钛氧化物(BaSrTixOy)、氧化钛钡(BaTiOy)、氧化钛锶(SrTiOy)、铅钪钛氧化物(PbScxTayOz)或铌酸锌铅(PbZnxNbyOz)或者它们的组合中的至少之一，其中x、y和z表示相应元素的适合数量。
14.根据权利要求3所述的装置，其中：
所述栅极端子被配置为在至少在一个平面尺寸中包围所述第一沟道层的材料和所述第二沟道层的材料；
所述第一接触部被配置为在至少一个平面尺寸中包围所述第一沟道层的材料；
所述第二接触部被配置为在至少一个平面尺寸中包围所述第二沟道层的材料；以及
所述共用接触部被配置为在至少一个平面尺寸中包围所述第一沟道层的材料和所述第二沟道层的材料。
15.根据权利要求14所述的装置，其中，所述第一沟道层和所述第二沟道层在至少一个尺寸中具有圆形轮廓。
16.根据权利要求1所述的装置，其中，所述个体鳍状结构邻近于所述半导体衬底的部分的宽度大于所述个体鳍状结构远离于所述半导体衬底的部分的宽度。
17.根据权利要求16所述的装置，其中，所述第一沟道层具有在垂直于所述个体鳍状结构的延长方向的方向上的宽度，所述第一沟道层的宽度大于所述第二沟道层的宽度，所述第二沟道层的宽度垂直于所述个体鳍状结构的所述延长方向。
18.根据权利要求3所述的装置，其中：
所述栅极端子被配置在所述第二沟道层周围的三栅构造中且被配置在所述第一沟道层周围的双栅构造中；
所述第一接触部被配置在所述第一沟道层周围的三栅构造中；
所述第二接触部被配置在所述第二沟道层周围的三栅构造中；并且
所述共用接触部被配置在所述第二沟道层周围的三栅构造中并被配置在所述第一沟道层周围的双栅构造中。
19.根据权利要求3的装置，其中，所述第一接触部、所述第二接触部和所述共用接触部的轮廓相对于所述栅极端子的轮廓更尖。
20.根据权利要求1所述的装置，其中：
所述第一沟道层包括IV族、III-V族或II-VI族半导体材料；
所述第二沟道层包括IV族、III-V族或II-VI族半导体材料；
所述第一隔离层包括氧化硅(SiO2)和/或IV族、III-V族或II-VI族半导体材料；并且
所述第二隔离层包括SiO2和/或IV族、III-V族或II-VI族半导体材料。
21.根据权利要求20所述的装置，其中，所述第一沟道层和所述第二沟道层包括纳米线材料。
22.根据权利要求21所述的装置，其中：
所述第一沟道层包括砷化镓(GaAs)；
所述第二沟道层包括锗(Ge)；并且
所述半导体衬底包括硅(Si)。
23.根据权利要求22所述的装置，其中：
所述第一沟道层包括N型材料；并且
所述第二沟道层包括P型材料。
24.根据权利要求23所述的装置，其中，所述第一沟道层的层厚度大于所述第二沟道层的层厚度。
25.根据权利要求20所述的装置，其中：
所述第一隔离层包括砷化铝(AlAs)和SiO2；并且
所述第二隔离层包括SiO2。
26.根据权利要求1所述的装置，其中：
所述第一沟道层与所述第一隔离层外延耦合；
所述第二隔离层与所述第一沟道层外延耦合；并且
所述第二沟道层与所述第二隔离层外延耦合。
27.根据权利要求26所述的装置，进一步包括：
与所述半导体衬底外延耦合的缓冲层，其中，所述第一隔离层与所述缓冲层外延耦合。
28.根据权利要求1所述的装置，其中，所述第一隔离层、所述第一沟道层、所述第二隔离层和所述第二沟道层中的一个或多个由多个膜或层组成。
29.根据权利要求1所述的装置，其中，所述半导体衬底是晶圆的单切管芯的部分。
30.根据权利要求1所述的装置，其中，所述多个鳍状结构中的个体鳍状结构和另一个个体鳍状结构横跨存储器器件的至少一个共同单位晶格而平行延伸并横跨所述存储器器件的多个单位晶格而延伸。
31.根据权利要求30所述的装置，其中所述共用接触部和所述栅极端子是设置在所述存储器器件的所述至少一个共同单位晶格中的第一共用接触部和第一栅极端子，所述装置进一步包括：
设置在所述至少一个共用单位晶格中的第二栅极端子和第二共用接触部，所述第二栅极端子和所述第二共用接触部设置在所述另一个个体鳍状结构上，其中，所述第二栅极端子与所述第一共用接触部电气耦合，并且所述第二共用接触部与所述第一栅极端子电气耦合。
32.一种方法，包括：
提供半导体衬底；
在所述半导体衬底上沉积第一隔离层，在所述第一隔离层上沉积第一沟道层，在所述第一沟道层上沉积第二隔离层并在所述第二隔离层上沉积第二沟道层以形成叠层；
图案化所述叠层以形成一个或多个鳍状结构，所述一个或多个鳍状结构包括所述第一隔离层、所述第一沟道层、所述第二隔离层和所述第二沟道层；以及
移除所述第二隔离层和所述第二沟道层的材料以在所述一个或多个鳍状结构中的个体鳍状结构中形成单沟道区和双沟道区，所述单沟道区是所述个体鳍状结构的仅包括所述第一沟道层的部分，且所述双沟道区是所述个体鳍状结构的包括所述第一沟道层和所述第二沟道层的部分。
33.根据权利要求32所述的方法，其中，通过分子束外延(MBE)、原子层外延(ALE)、外延生长、化学束外延(CBE)、金属有机化学气相沉积(MOCVD)或它们的组合来执行在所述半导体衬底上沉积所述第一隔离层、在所述第一隔离层上沉积所述第一沟道层、在所述第一沟道层上沉积所述第二隔离层，以及在所述第二隔离层上沉积所述第二沟道层。
34.根据权利要求32所述的方法，其中，使用包括光刻和蚀刻工艺的图案化工艺来执行图案化所述叠层和移除所述第二隔离层的材料。
35.根据权利要求32所述的方法，进一步包括：
形成栅极端子，所述栅极端子与所述第一沟道层电容性耦合以控制流经第一晶体管的第一沟道层的电流的流动，并且所述栅极端子与所述第二沟道层电容性耦合以控制流经第二晶体管的第二沟道层的电流的流动，所述栅极端子设置在所述第一接触部与所述共用接触部之间以控制在所述第一晶体管的第一接触部与共用接触部之间的电流的流动，并且所述栅极端子设置在所述第二接触部与所述共用接触部之间以控制在所述第二晶体管的所述第二接触部与所述共用接触部之间电流的流动。
36.根据权利要求35所述的方法，其中，形成所述栅极端子包括：选择性移除所述双沟道区中的所述第一隔离层和所述第二隔离层的材料；以及
沉积导电材料以填充所述第一沟道层与所述第二沟道层之间的区域。
37.根据权利要求36所述的方法，其中，通过原子层沉积(ALD)来沉积所述导电材料。
38.根据权利要求35所述的方法，进一步包括：
形成第一接触部、第二接触部和共用接触部，其中，所述第一接触部与所述单沟道区中的第一沟道层电气耦合，所述第二接触部与所述双沟道区中的所述第二沟道层电气耦合，并且所述共用接触部与所述双沟道区中的所述第一沟道层和所述第二沟道层电气耦合。
39.根据权利要求38所述的方法，其中，使用对应于形成所述第一接触部、所述第二接触部和所述共用接触部中的每一个的三个独立的图案化工艺来执行第一接触部、第二接触部和共用接触部的形成。
40.根据权利要求38所述的方法，进一步包括：
沉积层间电介质(ILD)材料的第一层，其中，所述栅极端子设置在所述ILD材料的第一层中；以及
在所述ILD材料的第一层上沉积ILD材料的第二层，其中，所述第一接触部、第二接触部和所述共用接触部形成在所述ILD材料的第二层中。
41.根据权利要求38所述的方法，其中，形成所述栅极端子包括利用牺牲栅极材料的替代金属栅极工艺；并且
其中，形成所述第一接触部、所述第二接触部和所述共用接触部包括不使用牺牲接触部材料的图案化工艺，
其中，所述第一接触部、所述第二接触部和所述共用接触部的轮廓比所述栅极端子的轮廓更尖。
42.根据权利要求35所述的方法，进一步包括：
在移除所述第二隔离层和所述第二沟道层的材料之前，在所述双沟道区中使用不同的材料来选择性替代所沉积的第一隔离层和第二隔离层的材料。
43.根据权利要求42所述的方法，其中：
所沉积的第一隔离层和第二隔离层的材料包括III-V族半导体材料；并且
所述不同的材料包括氧化硅(SiO2)。
44.根据权利要求32所述的方法，进一步包括：
在所述半导体衬底上沉积缓冲膜，所述缓冲膜设置在所述半导体衬底与所述第一隔离层之间。
45.根据权利要求32所述的方法，其中，提供所述半导体衬底包括提供晶圆。
46.一种计算器件，包括：
母板；
安装在所述母板上的通信芯片；以及
安装在所述母板上的处理器或存储器器件，所述处理器或所述存储器器件包括：
半导体衬底；
形成在所述半导体衬底上的多个鳍状结构，其中，所述多个鳍状结构中的个体鳍状结构包括：
设置在所述半导体衬底上的第一隔离层；
设置在所述第一隔离层上的第一沟道层；
设置在所述第一沟道层上的第二隔离层；和
设置在所述第二隔离层上的第二沟道层；以及
栅极端子，所述栅极端子与所述第一沟道层电容性耦合以控制流经所述第一晶体管的第一沟道层的电流的流动，并且与所述第二沟道层电容性耦合以控制流经所述第二晶体管的第二沟道层的电流的流动。
47.根据权利要求46所述的计算器件，其中，所述个体鳍状结构进一步包括其中所述个体鳍状结构仅包括所述第一沟道层的单沟道区和其中所述个体鳍状结构包括所述第一沟道层和所述第二沟道层的第二沟道区。
48.根据权利要求47所述的计算器件，进一步包括：
与所述单沟道区中的所述第一沟道层电气耦合的第一接触部；
与所述双沟道区中的所述第二沟道层电气耦合的第二接触部；
与所述双沟道区中的所述第一沟道层和所述第二沟道层电气耦合的共用接触部。
49.根据权利要求46所述的计算器件，其中，所述计算器件是手提电脑、上网本、笔记本电脑、超极本、智能手机、平板电脑、掌上电脑(PDA)、超便携PC、移动电话、台式计算机、服务器、打印机、扫描仪、显示屏、机顶盒、娱乐控制单元、数码相机、随身音乐播放器或数字视频录像机。
CN201180075597.0A 2011-12-28 2011-12-28 叠置集成电路器件的晶体管的技术和构造 Active CN104170091B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2011/067663 WO2013101003A1 (en) 2011-12-28 2011-12-28 Techniques and configurations for stacking transistors of an integrated circuit device

Publications (2)

Publication Number Publication Date
CN104170091A true CN104170091A (zh) 2014-11-26
CN104170091B CN104170091B (zh) 2017-05-17

Family

ID=48698244

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180075597.0A Active CN104170091B (zh) 2011-12-28 2011-12-28 叠置集成电路器件的晶体管的技术和构造

Country Status (5)

Country Link
US (2) US9236476B2 (zh)
KR (2) KR101606305B1 (zh)
CN (1) CN104170091B (zh)
TW (2) TWI562335B (zh)
WO (1) WO2013101003A1 (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107799471A (zh) * 2016-09-05 2018-03-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
TWI622038B (zh) * 2015-12-31 2018-04-21 Ｌｇ顯示器股份有限公司 顯示裝置、閘極驅動電路及該顯示裝置的驅動方法
CN108292675A (zh) * 2015-12-26 2018-07-17 英特尔公司 用共享公共栅极的堆叠晶体管构建的动态逻辑
CN109791629A (zh) * 2016-11-03 2019-05-21 英特尔公司 量子点器件
CN111128274A (zh) * 2018-10-30 2020-05-08 台湾积体电路制造股份有限公司 存储器结构、静态随机存取存储器结构及系统单芯片装置
CN111542923A (zh) * 2017-12-04 2020-08-14 东京毅力科创株式会社 具有堆叠栅极的半导体器件及其制造方法
CN112466876A (zh) * 2019-09-09 2021-03-09 三星电子株式会社 三维半导体装置
WO2022269447A1 (en) * 2021-06-21 2022-12-29 International Business Machines Corporation Stacked fet with different channel materials
US12120881B2 (en) 2019-09-09 2024-10-15 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3805921B1 (en) 2011-04-01 2023-09-06 INTEL Corporation Vector friendly instruction format and execution thereof
US9240552B2 (en) * 2011-12-27 2016-01-19 Intel Corporation Carbon nanotube semiconductor devices and deterministic nanofabrication methods
US9098666B2 (en) 2012-11-28 2015-08-04 Qualcomm Incorporated Clock distribution network for 3D integrated circuit
US9064077B2 (en) 2012-11-28 2015-06-23 Qualcomm Incorporated 3D floorplanning using 2D and 3D blocks
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US9041448B2 (en) 2013-03-05 2015-05-26 Qualcomm Incorporated Flip-flops in a monolithic three-dimensional (3D) integrated circuit (IC) (3DIC) and related methods
US9177890B2 (en) 2013-03-07 2015-11-03 Qualcomm Incorporated Monolithic three dimensional integration of semiconductor integrated circuits
US9171608B2 (en) 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods
US8963251B2 (en) * 2013-06-12 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with strain technique
US9412818B2 (en) * 2013-12-09 2016-08-09 Qualcomm Incorporated System and method of manufacturing a fin field-effect transistor having multiple fin heights
US9236483B2 (en) 2014-02-12 2016-01-12 Qualcomm Incorporated FinFET with backgate, without punchthrough, and with reduced fin height variation
KR102178828B1 (ko) * 2014-02-21 2020-11-13 삼성전자 주식회사 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자
KR102218266B1 (ko) * 2014-06-23 2021-02-22 인텔 코포레이션 수직 트랜지스터 아키텍처를 형성하기 위한 기술
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
GB201418610D0 (en) * 2014-10-20 2014-12-03 Cambridge Entpr Ltd Transistor devices
US20160141360A1 (en) * 2014-11-19 2016-05-19 International Business Machines Corporation Iii-v semiconductor devices with selective oxidation
US9263260B1 (en) 2014-12-16 2016-02-16 International Business Machines Corporation Nanowire field effect transistor with inner and outer gates
DE112014002746B4 (de) 2014-12-20 2023-11-30 Intel Corporation Lötkontakte für buchsenbaugruppen und verfahren zur herstellung derselben
CN107924943B (zh) 2015-06-17 2021-04-13 英特尔公司 用于半导体器件的面积缩放的竖直集成方案和电路元件架构
US10790281B2 (en) * 2015-12-03 2020-09-29 Intel Corporation Stacked channel structures for MOSFETs
US10573715B2 (en) 2015-12-17 2020-02-25 Intel Corporation Backside isolation for integrated circuit
US11257929B2 (en) * 2015-12-18 2022-02-22 Intel Corporation Stacked transistors
CN106910716B (zh) * 2015-12-22 2021-10-15 Imec 非营利协会 Si基高迁移率CMOS装置的制造方法及所得装置
WO2017111872A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Dielectric metal oxide cap for channel containing germanium
US9515088B1 (en) * 2016-02-10 2016-12-06 Globalfoundries Inc. High density and modular CMOS logic based on 3D stacked, independent-gate, junctionless FinFETs
KR20180130097A (ko) * 2016-03-30 2018-12-06 인텔 코포레이션 트랜지스터 집적을 위한 나노와이어
US10074727B2 (en) 2016-09-29 2018-09-11 International Business Machines Corporation Low resistivity wrap-around contacts
WO2018182572A1 (en) * 2017-03-28 2018-10-04 Intel Corporation Integrated circuit contact structures
US10943830B2 (en) 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
US10453752B2 (en) * 2017-09-18 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a gate-all-around semiconductor device
US10283411B1 (en) 2018-01-02 2019-05-07 International Business Machines Corporation Stacked vertical transistor device for three-dimensional monolithic integration
US11075198B2 (en) * 2018-01-08 2021-07-27 Intel Corporation Stacked transistor architecture having diverse fin geometry
EP3581543B1 (en) 2018-06-15 2022-04-13 IMEC vzw A semiconductor memory device comprising stacked pull-up and pull-down transistors and a method for forming such a device
US20200212038A1 (en) * 2018-12-28 2020-07-02 Intel Corporation Self-aligned stacked ge/si cmos transistor structure
US11552104B2 (en) 2019-02-19 2023-01-10 Intel Corporation Stacked transistors with dielectric between channels of different device strata
US11676966B2 (en) * 2019-03-15 2023-06-13 Intel Corporation Stacked transistors having device strata with different channel widths
US20210118879A1 (en) * 2019-10-18 2021-04-22 Tokyo Electron Limited Method of making a charge trap tfet semiconductor device for advanced logic operations
US11488959B2 (en) 2020-12-29 2022-11-01 Nanya Technology Corporation Gate-all-around semiconductor device with dielectric-all-around capacitor and method for fabricating the same
US20230197800A1 (en) * 2021-12-20 2023-06-22 Intel Corporation Non-reactive epi contact for stacked transistors

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080308880A1 (en) * 2007-06-15 2008-12-18 Kabushiki Kaisha Toshiba Semiconductor device
US20100059807A1 (en) * 2008-09-05 2010-03-11 Samsung Electronics Co., Ltd. Semiconductor device having bar type active pattern
CN201725238U (zh) * 2010-01-06 2011-01-26 深圳市华信时代通讯设备有限公司 一种多功能车载手持电脑
CN102034871A (zh) * 2009-10-01 2011-04-27 台湾积体电路制造股份有限公司 鳍式场效应晶体管及其形成方法
US20110193157A1 (en) * 2010-02-08 2011-08-11 Micron Technology, Inc. Cross-hair cell based floating body device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7915713B2 (en) * 2008-07-30 2011-03-29 Qimonda Ag Field effect transistors with channels oriented to different crystal planes

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080308880A1 (en) * 2007-06-15 2008-12-18 Kabushiki Kaisha Toshiba Semiconductor device
US20100059807A1 (en) * 2008-09-05 2010-03-11 Samsung Electronics Co., Ltd. Semiconductor device having bar type active pattern
CN102034871A (zh) * 2009-10-01 2011-04-27 台湾积体电路制造股份有限公司 鳍式场效应晶体管及其形成方法
CN201725238U (zh) * 2010-01-06 2011-01-26 深圳市华信时代通讯设备有限公司 一种多功能车载手持电脑
US20110193157A1 (en) * 2010-02-08 2011-08-11 Micron Technology, Inc. Cross-hair cell based floating body device

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108292675A (zh) * 2015-12-26 2018-07-17 英特尔公司 用共享公共栅极的堆叠晶体管构建的动态逻辑
TWI622038B (zh) * 2015-12-31 2018-04-21 Ｌｇ顯示器股份有限公司 顯示裝置、閘極驅動電路及該顯示裝置的驅動方法
US10424256B2 (en) 2015-12-31 2019-09-24 Lg Display Co., Ltd. Display device, gate driving circuit, and driving method thereof
CN107799471B (zh) * 2016-09-05 2020-04-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN107799471A (zh) * 2016-09-05 2018-03-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN109791629B (zh) * 2016-11-03 2023-12-15 英特尔公司 量子点器件
CN109791629A (zh) * 2016-11-03 2019-05-21 英特尔公司 量子点器件
CN111542923A (zh) * 2017-12-04 2020-08-14 东京毅力科创株式会社 具有堆叠栅极的半导体器件及其制造方法
CN111128274A (zh) * 2018-10-30 2020-05-08 台湾积体电路制造股份有限公司 存储器结构、静态随机存取存储器结构及系统单芯片装置
CN111128274B (zh) * 2018-10-30 2022-01-25 台湾积体电路制造股份有限公司 存储器结构、静态随机存取存储器结构及系统单芯片装置
CN112466876A (zh) * 2019-09-09 2021-03-09 三星电子株式会社 三维半导体装置
CN112466876B (zh) * 2019-09-09 2024-09-24 三星电子株式会社 三维半导体装置
US12120881B2 (en) 2019-09-09 2024-10-15 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
WO2022269447A1 (en) * 2021-06-21 2022-12-29 International Business Machines Corporation Stacked fet with different channel materials

Also Published As

Publication number Publication date
KR101606305B1 (ko) 2016-03-24
KR20140090686A (ko) 2014-07-17
TWI562335B (en) 2016-12-11
TW201332110A (zh) 2013-08-01
TWI496292B (zh) 2015-08-11
KR101786453B1 (ko) 2017-10-18
TW201541612A (zh) 2015-11-01
US20140035041A1 (en) 2014-02-06
CN104170091B (zh) 2017-05-17
WO2013101003A1 (en) 2013-07-04
US20160064545A1 (en) 2016-03-03
KR20160036084A (ko) 2016-04-01
US9236476B2 (en) 2016-01-12
US9812574B2 (en) 2017-11-07

Similar Documents

Publication Publication Date Title
CN104170091A (zh) 叠置集成电路器件的晶体管的技术和构造
US11616060B2 (en) Techniques for forming gate structures for transistors arranged in a stacked configuration on a single fin structure
TWI789352B (zh) 積體電路及形成其之方法
US9812524B2 (en) Nanowire transistor devices and forming techniques
US11791380B2 (en) Single gated 3D nanowire inverter for high density thick gate SOC applications
KR101958530B1 (ko) 나노와이어 트랜지스터 디바이스 및 형성 기법
TWI489631B (zh) 用於降低奈米佈線電晶體中的寄生電阻之接觸技術及配置
CN110383476B (zh) 垂直1t-1c dram阵列
US10892261B2 (en) Metal resistor and self-aligned gate edge (SAGE) architecture having a metal resistor
US10411090B2 (en) Hybrid trigate and nanowire CMOS device architecture
US10361090B2 (en) Vertical channel transistors fabrication process by selective subtraction of a regular grid
CN107750396B (zh) 具有鳍间浮栅的半易失性嵌入式存储器装置和方法
US11515318B2 (en) 3D floating-gate multiple-input device
TW201937738A (zh) 使用模板之鰭塑形及由其所產生的積體電路結構
US12108595B2 (en) Integrated fuse in self-aligned gate endcap for FinFET architectures and methods of fabrication
WO2018125191A1 (en) Subfin liner for finfet devices

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant