CN111128274A - 存储器结构、静态随机存取存储器结构及系统单芯片装置 - Google Patents

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Abstract

本公开实施例提供一种存储器结构、一种静态随机存取存储器结构及系统单芯片(SOC)装置。根据本公开提供一种存储器结构，包括第一静态随机存取存储器(SRAM)巨集，包含复数第一栅极全环(GAA)晶体管，以及包括第二SRAM巨集，包含复数第二GAA晶体管。第一SRAM巨集的每个第一GAA晶体管包括复数第一通道区域，每个第一通道区域具有第一通道宽度W1及第一通道厚度T1。第二SRAM巨集的每个第二GAA晶体管包括复数第二通道区域，每个第二通道区域具有第二通道宽度W2及第二通道厚度T2。W2/T2大于W1/T1。

Description

存储器结构、静态随机存取存储器结构及系统单芯片装置
技术领域
本公开涉及一种存储器装置，特别涉及一种静态随机存取存储器(static randomaccess memory,SRAM)结构。
背景技术
半导体集成电路(integrated circuit,IC)工业已经历了指数性的成长。IC材料及设计在技术上的进步已催生了多个世代的IC，其中每个世代都有相较于前一世代更小且更复杂的电路。在IC的发展过程中，在几何尺寸(即使用制造工艺所能创建的最小组件或线段)减少的同时，功能密度(即每单位芯片面积的互连装置的数量)通常会增加。这种微缩过程通常以增加生产效率及降低相关成本的方式来提供益处。这些微缩亦增加了处理及制造IC的复杂度。
举例来说，随着IC技术朝更小的技术节点发展，多重栅极(multi-gate)装置被导入以通过增加栅极-通道耦接(gate-channel coupling)、降低关闭状态电流(off-statecurrent)、以及降低短通道效应(short-channel effects,SCEs)来改善栅极控制。多重栅极装置通常被视为所具有的栅极结构(或其一部分)被设置于通道区域的多于一个的侧壁上的装置。鳍式场效晶体管(Fin-like field effect transistor,FinFET)以及栅极全环(gate-all-around,GAA)晶体管两者皆被称作非平面晶体管(non-planar transistor)，且均为多重栅极装置的范例，它们在高性能及低漏电应用上已变为流型且备受期待的候选者。FinFET具有多于一个侧面被栅极所环绕的升高的通道(例如：栅极环绕自基板延伸的半导体材料「鳍片」的顶部及侧壁)。与平面晶体管相比，这种配置提供较好的通道控制且大幅地降低SCEs(具体来说，通过降低次临界漏电(sub-threshold leakage,即在“关闭”状态下FinFET的源极与漏极之间的耦接))。GAA晶体管所具有的栅极可(部分或完全地)延伸围绕通道区域，以在两侧或更多侧上提供对通道区域的存取(access)。GAA晶体管的通道区域可由纳米线(nanowire)、纳米片(nanosheet)、其他纳米结构、及/或其他合适的结构来形成。在一些实施例中，此通道区域包括垂直堆叠的复数纳米线(纳米线水平地延伸，进而提供水平方向的通道)。这些GAA晶体管可被称作垂直堆叠的水平GAA(VGAA)晶体管。
在高速通信、高密度存储、影像处理、以及系统单芯片(system-on-chip,SOC)产品上，静态随机存取存储器(SRAM)单元已变为广受欢迎的存储单元。尽管现存的SRAM单元通常已足以满足其被期待的目的，但它们并非在所有层面上都是完全令人满意的。
发明内容
本公开实施例提供一种存储器结构。上述存储器结构包括第一静态随机存取存储器(SRAM)巨集，包含复数第一栅极全环(GAA)晶体管，以及包括第二SRAM巨集，包含复数第二GAA晶体管。在此存储器结构中，第一SRAM巨集的每个第一GAA晶体管包括复数第一通道区域，每个第一通道区域具有第一通道宽度(W1)及第一通道厚度(T1)，而第二SRAM巨集的每个第二GAA晶体管包括复数第二通道区域，每个第二通道区域具有第二通道宽度(W2)及第二通道厚度(T2)。W2/T2大于W1/T1。
本公开实施例提供一种静态随机存取存储器(SRAM)结构。上述SRAM结构包括第一六晶体管(6T)静态随机存取存储器(SRAM)巨集，包括复数第一单元，每个第一单元具有复数N型第一类型栅极全环(GAA)晶体管以及复数P型第一类型GAA晶体管；以及第二6T SRAM巨集，包括复数第二单元，每个第二单元具有复数N型第二类型GAA晶体管以及复数P型第一类型GAA晶体管。每个N型第一类型GAA晶体管以及P型第一类型GAA晶体管包括复数第一通道区域，每个第一通道区域具有第一通道宽度(W1)及第一通道厚度(T1)。每个N型第二类型GAA晶体管包括复数第二通道区域，每个第二通道区域具有第二通道宽度(W2)及第二通道厚度(T2)。W2/T2大于W1/T1。
本公开实施例提供一种系统单芯片(SOC)装置。上述SOC装置包括：处理器；第一静态随机存取存储器(SRAM)巨集，包括复数第一六晶体管(6T)SRAM单元；第二SRAM巨集，包括复数第二6T SRAM单元；以及第三SRAM巨集，包括复数第三6T SRAM单元。第一、第二、第三巨集可被处理器存取。每个第一6T SRAM单元的所有的复数第一下拉(PD)节点及复数第一传输栅(PG)节点，皆为垂直堆叠的第一类型栅极全环(GAA)晶体管。每个第二6T SRAM单元的复数第二下拉(PD)节点及复数第二传输栅(PG)节点，为垂直堆叠的第二类型GAA晶体管。复数第三6T SRAM单元的复数第三下拉(PD)节点及复数第三传输栅(PG)节点，包括复数垂直堆叠的第一类型GAA晶体管以及复数垂直堆叠的第二类型GAA晶体管。每个垂直堆叠的第一类型GAA晶体管包括复数第一通道区域，每个第一通道区域具有第一通道宽度(W1)及第一通道厚度(T1)。每个垂直堆叠的第二类型GAA晶体管包括复数第二通道区域，每个第二通道区域具有第二通道宽度(W2)及第二通道厚度(T2)。W2/T2大于W1/T1。
附图说明
本公开的实施方式根据下列详细讨论及附图可得到更佳的理解。应注意的是，根据产业的标准作法，各种特征并未依比例绘制。事实上，各种特征的尺寸可任意增加或缩小，以使讨论清晰易懂。亦应注意的是，附图仅出示本公开的典型实施例，且因此不应被视为对范围的限制，因为本公开可均等并良好地应用于其他实施例。
图1显示范例性SRAM单元的电路图。
图2根据本公开一些实施例，显示第一类型的SRAM单元的布局。
图2A显示图2的布局沿着线段A-A’的截面图。
图2B显示图2的布局沿着线段B-B’的截面图。
图2C显示图2的布局沿着线段C-C’的截面图。
图3根据本公开一些实施例，显示第二类型的SRAM单元的布局。
图3A显示图3的布局沿着线段AA-AA’的截面图。
图4显示图2的第一类型的SRAM单元沿着金属层的布局。
图5显示图3的第二类型的SRAM单元沿着金属层的布局。
图6根据本公开实施例，显示嵌入式存储器结构的示意图。
图7根据本公开实施例，显示形成存储器结构的方法的流程图。
附图标记说明：
100～SRAM单元
102～第一传输栅节点
104～第二传输栅节点
106～第一上拉节点
108～第二上拉节点
110～第一下拉节点
112～第二下拉节点
114、116～存储节点
BL～位元线
BLB～互补位元线
WL～字元线
CVdd～正电源供应节点
CVss～电源供应电压
200～第一类型的SRAM单元
202～第一传输栅节点
204～第二传输栅节点
206～第一上拉节点
208～第二上拉节点
210～第一下拉节点
212～第二下拉节点
222、224、226、228～纳米线堆叠
A-A’、B-B’、C-C’～线段
W1～宽度
W3～宽度
X1～间距
Y1～间距
2001～N型井
2002、2004～P型井
201～基板
203～浅沟槽隔离区域
205～栅极末端介电质
230～栅极结构
231～栅极介电质
235～栅极结构
240～栅极接点
253、255～纳米线
T1～厚度
T3～厚度
233～栅极间隔物
250～源极/漏极区域
260～硅化层
270～源极/漏极接点
278～硬遮罩层
280～介电层
300～第二类型的SRAM单元
302～第一传输栅节点
304～第二传输栅节点
306～第一上拉节点
308～第二上拉节点
310～第一下拉节点
312～第二下拉节点
322～纳米片堆叠
324～纳米线堆叠
326～纳米线堆叠
328～纳米片堆叠
AA-AA’～线段
X2～间距
Y2～间距
3001～N型井
3002、3004～P型井
301～基板
303～浅沟槽隔离区域
305～栅极末端介电质
330～栅极结构
331～栅极介电质
335、340～栅极结构
353～纳米线
355～纳米片
W2～宽度
W4～宽度
T2～厚度
T4～厚度
412～位元线
414～CVdd线路
416～位元线
422～字元线WL
432、434～CVss线路
M1～第一金属层
M2～第二金属层
M3～第三金属层
W5～宽度
512～位元线
514～CVdd线路
516～位元线
522～字元线WL
532、534～CVss线路
W6～宽度
10～系统单芯片
20～处理器
600～嵌入式存储器结构
610～第一巨集
612～第一周边电路
620～第二巨集
622～第二周边电路
630～第三巨集
632～第三周边电路
700～方法
702-706～操作
具体实施方式
以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。
进一步来说，本公开可能会使用空间相对术语，例如“在…下方”、“下方”、“低于”、“在…上方”、“高于”及类似词汇，以便于叙述附图中一个元件或特征与其他元件或特征间的关系。除了附图所描绘的方位外，空间相对术语亦欲涵盖使用中或操作中的装置其不同方位。设备可能会被转向不同方位(旋转90度或其他方位)，而此处所使用的空间相对术语则可相应地进行解读。
再进一步来说，当一数字或一数字范围以“大约”、“大概”或类似的用语描述，该用语旨在涵盖包括所述数字在内的合理数字，例如所述数字的+/-10％或于本技术领域中技术人员所理解的其他数值。举例来说，术语“约5纳米”所涵盖的尺寸范围自4.5纳米至5.5纳米。
本公开涉及一种存储器装置，具体来说，涉及一种SRAM结构。根据本公开实施例的存储器装置或SRAM结构包括不同类型的VGAA晶体管(或简称为GAA晶体管)。在一个实施例中，存储器装置同时包括纳米线GAA晶体管及纳米片GAA晶体管。纳米线GAA晶体管具有较小的圆柱形通道区域，以为存储器装置提供低漏电(leakage)及低功耗(powerconsumption)，而纳米片GAA晶体管具有较宽的片状通道区域，以为存储器装置提供高速。以下公开将继续提供范例性的SRAM单元及SRAM巨集(macro)，以出示本公开的各种实施例。这些范例性SRAM单元及SRAM巨集包括纳米线或纳米片的垂直堆叠。然而，应理解的是，本公开不限于这些范例性SRAM单元及巨集，而是亦包括那些包括具有多于一个的纳米线或纳米片堆叠的GAA晶体管的SRAM单元及巨集。
图1显示根据本公开一些实施例的SRAM单元100的电路图。SRAM单元100包括六个晶体管(6T)，且一次允许单一读取/写入。在某些情况下，图1中的SRAM单元100亦可被称作单端(single-port)SRAM单元。应注意的是，即使本公开实施例与6T单端SRAM单元一同描述，但本公开并不限于此。本公开可被应用于由更多晶体管所组成的SRAM单元，例如7T、8T、9T或10T，且可为单端、双端、或是多端。SRAM单元100包括第一传输栅节点102(PG-1)以及第二传输栅节点104(PG-2)、第一上拉节点106(PU-1)以及第二上拉节点108(PU-2)、第一下拉节点110(PD-1)以及第二下拉节点112(PD-2)。在SRAM单元100中，每个传输栅节点、上拉节点及下拉节点可为晶体管，例如GAA晶体管。第一传输栅节点102及第二传输栅节点104的栅极电性耦接至字元线(word-line,WL)，字元线决定SRAM单元100是否被选择。在SRAM单元100中，存储器位元(例如：锁存器(latch)或触发器(flip-flop))由第一上拉节点106及第二上拉节点108、与第一下拉节点110及第二下拉节点112所形成，以存储一位元的数据。位元的互补数值(complementary value)存储于存储节点114及存储节点116中。存储的位元可经由位元线(Bit-line,BL)及互补位元线(Bit-Line Bar,BLB)写入SRAM单元100，或是自SRAM单元100读取。在这种布置中，BL及BLB可承载互补的位元线信号。SRAM单元100经由具有正电源供应电压的正电源供应节点CVdd供电，且亦连接至可为电性接地的电源供应电压CVss。
在图1的SRAM单元100中，第一上拉节点106及第二上拉节点108的源极连接至CVdd。第一下拉节点110及第二下拉节点112的源极连接到CVss。第一上拉节点106及第一下拉节点110的栅极，在存储节点114处连接到第二上拉节点108及第二下拉节点112的漏极。第二上拉节点108及第二下拉节点112的栅极，在存储节点116处连接至第一上拉节点106及第一下拉节点110的漏极。第一传输栅节点102的源极/漏极区域连接至位元线(BL)。第二传输栅节点104的源极/漏极区域连接至互补位元线(BLB)。图1所示的SRAM单元100能够以图2中的第一类型SRAM单元(亦如图2A至图2C所示)实施，以及以图3的第二类型SRAM单元(亦如图3A所示)实施。
现在参照图2，根据本公开一些实施例，图2显示第一类型的SRAM单元200的布局。与SRAM单元100相似，第一类型的SRAM单元200包括六个晶体管，用作第一传输栅节点202、第二传输栅节点204、第一上拉节点206、第二上拉节点208、第一下拉节点210、以及第二下拉节点212。在如图2所示的一些实施例中，第一类型的SRAM单元200被形成于N型井2001(或称N型区域2001、N井2001)上，其中N型井2001夹设于两个P型井2002与2004(或称P型区域2002与2004、P井2002与2004)之间。N型井2001、P型井2002及P型井2004被形成于基板或晶圆上。在一些实施例中，如图2所示，第一传输栅节点202、第一下拉节点210、第二下拉节点212、以及第二传输栅节点204可被形成于P型井2002及P型井2004中，且第一上拉节点206及第二上拉节点208被形成于N型井2001中。在这些实施例中，第一传输栅节点202、第一下拉节点210、第二下拉节点212、以及第二传输栅节点204为N型纳米线GAA晶体管，而第一上拉节点206及第二上拉节点208为P型纳米线GAA晶体管。
在未显示于图2的一些替代性实施例中，第一类型的SRAM单元200形成于夹在两个N井之间的P井上。在那些实施例中，第一与第二传输栅节点以及第一与第二下拉节点形成于N井中，且第一与第二上拉节点形成于两个N井之间的P井中。同样在那些实施例中，第一与第二传输栅节点以及第一与第二下拉节点为P型纳米线GAA晶体管，而第一与第二上拉节点为N型纳米线GAA晶体管。
在一些实施例中，第一类型的SRAM单元200包括四个纳米线堆叠222、224、226及228。纳米线堆叠222形成于P井2002上，并形成第一传输栅节点202及第一下拉节点210的通道区域。纳米线堆叠224及纳米线堆叠226形成于N井2001上，并分别形成第一上拉节点206及第二上拉节点208的通道区域。纳米线堆叠228形成于P井2004上，并形成第二下拉节点212及第二传输栅节点204的通道区域。在一些实施例中，每个纳米线堆叠222、224、226及228可包括至少两(2)条纳米线，例如三(3)、四(4)、五(5)条纳米线。
在一些情况下，可通过下列操作形成纳米线堆叠：沉积或外延生长(epitaxiallygrow)两种不同半导体材料的交替层、掘入(recess)交替层以形成鳍状结构、以及选择性地移除两种半导体材料中的一种所形成的薄层。举例来说，可在基板上形成外延生长的硅(Si)及锗(Ge)的交替层。接着，交替层可被掘入以形成鳍状结构，鳍状结构由交错的硅带(strip)及锗带的堆叠所组成。这些鳍状结构通过浅沟槽隔离(shallow trenchisolation,STI)特征而分隔。在形成SRAM单元中的晶体管的通道区域的工艺中，取决于晶体管的导电性形式(conductivity type)，鳍状结构的通道区域可能经历不同的蚀刻工艺以选择性地移除硅带或锗带，留下在源极/漏极区域之间延伸的硅纳米线或锗纳米线。在一些实施例中，纳米线可被掺杂，以外延生长期间原位(in-situ)掺杂的方式，或是以布植(implantation)的方式。
现在参照图2A，图2A显示图2的第一类型的SRAM单元200沿着线段A-A’的截面图。如图2A所示，第一传输栅节点202包括在基板201上的纳米线的垂直堆叠；第二上拉节点208包括在基板201上的纳米线的垂直堆叠；以及第二下拉节点212包括在基板201上的纳米线的垂直堆叠。每个这些纳米线的垂直堆叠可包括通过浅沟槽隔离(STI)区域203而与相邻的基本区域(base region)分隔的基本区域。第一传输栅节点202、第二上拉节点208、以及第二下拉节点212分隔的基本区域。第一传输栅节点202、第二上拉节点208、以及第二下拉节点212的每个纳米线，在通道区域中由栅极介电质231所围绕。栅极介电质231可包括一或多个介电层。线段A-A’穿过栅极结构230及栅极结构235，栅极结构230及栅极结构235形成于下列纳米线上并围绕下列纳米线：第一传输栅节点202的通道区域中的纳米线、第二上拉节点208的通道区域中的纳米线、以及第二下拉节点212的通道区域中的纳米线。此外，图2A中的截面图显示了栅极末端介电质205及栅极接点240的截面。栅极末端介电质205可被设置于栅极结构之间，或是可在栅极切割工艺后，设置于栅极结构的一端。在一些实施例中，第一传输栅节点202及第二下拉节点212的通道区域中，每条纳米线255可具有基本相同的尺寸，且具有沿着栅极方向(即沿着栅极结构230延伸的方向)的宽度W1以及具有厚度T1。尽管并未显示于图2A，但第二传输栅节点204及第一下拉节点210的通道区域中，每条纳米线可具有基本相同的尺寸，且具有宽度W1及厚度T1。第二上拉节点208的通道区域中的每条纳米线253，可具有沿着栅极方向的宽度W3及厚度T3。尽管并未显示于图2A，但第一上拉节点206的通道区域中，每条纳米线亦可具有相同的宽度W3及厚度T3。在一些实施例中，W1对T1的比例(W1/T1)介于约0.9与约2.0之间。在一些实施例中，W1对W3的比例(W1/W3)可为约1.0，例如介于约0.9与约1.1之间。在一些实施例中，T1与T3基本相同。在一些实施例中，为了避免在SRAM驱动逻辑中采用写入辅助特征，宽度W1比宽度W3宽约10％至约50％，其中宽度W1为第一传输栅节点202、第二传输栅节点204、第一下拉节点210及第二下拉节点212的通道区域的宽度，而宽度W3则为第一上拉节点206及第二上拉节点208的通道区域的宽度。也就是说，在那些实施例中，W1对W3的比例(W1/W3)可为介于约1.1与约1.5之间。
沿着穿过第一类型的SRAM单元200的第一下拉节点210、第一上拉节点206、以及第二传输栅节点204的线段的截面图，近似于沿着线段A-A’的截面图，且不于此处赘述。
现在参照图2B，图2B显示图2的第一类型的SRAM单元200的截面图。如图2B所示，线段B-B’穿过第一传输栅节点202及第一下拉节点210的源极/漏极区域250及通道区域255。栅极结构230可由栅极结构230的侧壁上的栅极间隔物233所保护及排列。此外，在图2B所示的一些实施例中，栅极结构230可由硬遮罩层278覆盖及保护。源极/漏极区域250可经由硅化层(silicide layer)260电性耦接至源极/漏极接点270。在一些实施例中，源极/漏极接点270及硬遮罩层278的顶部表面可被平坦化，举例来说，通过蚀刻、研磨(grinding)、或是化学机械研磨(chemical mechanical polishing,CMP)为之。介电层280可被形成于平坦化的源极/漏极接点270及硬遮罩层278上。
现在参照图2C，图2C显示图2的第一类型的SRAM单元200沿着线段C-C’的截面图。如图2C所示，线段C-C’穿过第二上拉节点208的源极/漏极区域250及通道区域253。栅极结构230可由栅极结构230的侧壁上的栅极间隔物233所保护及排列。此外，在图2C所示的一些实施例中，栅极结构230可由硬遮罩层278覆盖及保护。源极/漏极区域250可经由硅化层260电性耦接至源极/漏极接点270。在一些实施例中，源极/漏极接点270及硬遮罩层278的顶部表面可被平坦化，举例来说，通过蚀刻、研磨、或是CMP为之。介电层280可被形成于平坦化的源极/漏极接点270及硬遮罩层278上。
现在参照图3，根据本公开一些实施例，图3显示了第二类型的SRAM单元300的布局。与SRAM单元100相似，第二类型的SRAM单元300包括六个晶体管，用作第一传输栅节点302、第二传输栅节点304、第一上拉节点306、第二上拉节点308、第一下拉节点310、以及第二下拉节点312。在如图3所示的一些实施例中，第二类型的SRAM单元300被形成于N型井3001(或称N型区域3001、N井3001)上，其中N型井3001夹设于两个P型井3002与3004(或称P型区域3002与3004、P井3002与3004)之间。N型井3001、P型井3002及P型井3004被形成于基板或晶圆上。在一些实施例中，如图3所示，第一传输栅节点302、第一下拉节点310、第二下拉节点312、以及第二传输栅节点304可被形成于P型井3002及P型井3004中，且第一上拉节点306及第二上拉节点308被形成于N型井3001中。在这些实施例中，第一传输栅节点302、第一下拉节点310、第二下拉节点312、以及第二传输栅节点304为N型纳米片GAA晶体管，而第一上拉节点306及第二上拉节点308为P型纳米线GAA晶体管。
在未显示于图3的一些替代性实施例中，第二类型的SRAM单元300形成于夹在两个N井之间的P井上。在那些实施例中，第一与第二传输栅节点以及第一与第二下拉节点形成于N井中，且第一与第二上拉节点形成于两个N井之间的P井中。同样在那些实施例中，第一与第二传输栅节点以及第一与第二下拉节点为P型纳米片GAA晶体管，而第一与第二上拉节点为N型纳米线GAA晶体管。
在一些实施例中，第二类型的SRAM单元300包括两个纳米片堆叠322与328，以及两个纳米线堆叠324与326。纳米片堆叠322形成于P井3002上，并形成第一传输栅节点302及第一下拉节点310的通道区域。纳米线堆叠324及纳米线堆叠326形成于N井3001上，并分别形成第一上拉节点306及第二上拉节点308的通道区域。纳米片堆叠328形成于P井3004上，并形成第二下拉节点312及第二传输栅节点304的通道区域。在一些实施例中，每个纳米片堆叠322与328可包括至少两(2)个纳米片，例如三(3)、四(4)、五(5)个纳米片，而每个纳米线堆叠324与326可包括至少两(2)条纳米线，例如三(3)、四(4)、五(5)条纳米线。
在一些情况下，可通过下列操作形成纳米线堆叠及纳米片堆叠：沉积或外延生长两种不同半导体材料的交替层、掘入交替层以形成鳍状结构、以及选择性地移除两种半导体材料中的一种所形成的薄层。纳米片堆叠的鳍状结构宽于纳米线堆叠的鳍状结构。这些鳍状结构通过浅沟槽隔离(STI)特征而分隔。举例来说，可在基板上形成外延生长的硅(Si)及锗(Ge)的交替层。接着，交替层可被掘入以形成鳍状结构，其中鳍状结构由交错的硅带及锗带的堆叠所组成。在形成SRAM单元中的晶体管的通道区域的工艺中，取决于晶体管的导电性形式，鳍状结构的通道区域可能经历不同的蚀刻工艺以选择性地移除硅带或锗带，留下在源极/漏极区域之间延伸的硅纳米线/纳米片或锗纳米线/纳米片。在一些实施例中，纳米线/纳米片可被掺杂，以外延生长期间原位掺杂的方式，或是以布植的方式。
现在参照图3A，图3A显示图3的第二类型的SRAM单元300沿着线段AA-AA’的截面图。如图3A所示，第一传输栅节点302包括在基板301上的纳米片的垂直堆叠；第二上拉节点308包括在基板301上的纳米线的垂直堆叠；以及第二下拉节点312包括在基板301上的纳米片的垂直堆叠。每个这些纳米线/纳米片的垂直堆叠可包括通过浅沟槽隔离(STI)区域303而与相邻的基本区域分隔的基本区域。第一传输栅节点302与第二下拉节点312的每个纳米片，以及第二上拉节点308的每个纳米线，在通道区域中由栅极介电质331所围绕。栅极介电质331可包括一或多个介电层。线段AA-AA’穿过栅极结构330及栅极结构335，栅极结构330及栅极结构335形成于下列纳米线/纳米片上并围绕下列纳米线/纳米片：第一传输栅节点302的通道区域中的纳米片、第二上拉节点308的通道区域中的纳米线、以及第二下拉节点312的通道区域中的纳米片。此外，图3A中的截面图显示了栅极末端介电质305及栅极接点340的截面。栅极末端介电质305可被设置于栅极结构之间，或是可在栅极切割工艺后，设置于栅极结构的末端。在一些实施例中，第一传输栅节点302及第二下拉节点312的通道区域中，每条纳米片355可具有基本相同的尺寸，且具有沿着栅极方向(即沿着栅极结构330延伸的方向)的宽度W2以及具有厚度T2。尽管并未显示于图3A，但第二传输栅节点304及第一下拉节点310的通道区域中，每条纳米片可具有基本相同的尺寸，且具有宽度W2及厚度T2。第二上拉节点308的通道区域中的每条纳米线353，可具有沿着栅极方向的宽度W4及厚度T4。尽管并未显示于图3A，但第一上拉节点306的通道区域中，每条纳米线亦可具有相同的宽度W4及厚度T4。在一些实施例中，宽度W2对厚度T2的比例(W2/T2)介于约2.0与约10.0之间，而宽度W4对厚度T4的比例(W4/T4)介于约0.9与约2.0之间。在一些实施例中，厚度W2对厚度W4的比例(W2/W4)可为约1.2及约5.0，例如介于约1.4与约3.0之间。在一些实施例中，厚度T2与厚度T4基本相同。
沿着穿过第二类型的SRAM单元300的第一下拉节点310、第一上拉节点306、以及第二传输栅节点304的线段的截面图，近似于沿着线段AA-AA’的截面图，且不于此处赘述。
现在参照图4，图4显示形成于第一类型的SRAM单元200上的金属化或金属线层。如图4所示，位元线412被形成于第一传输栅节点202及第一下拉节点210上，而位元线416被形成于第二下拉节点212及第二传输栅节点204上。此外，CVdd线路414被形成于接点上，该等接点通往(to)第一上拉节点206及第二上拉节点208的源极/漏极区域。位元线412及位元线416与CVdd线路414皆于第一金属层M1中。CVss线路432被形成于接点上，该接点通往第一下拉节点210的源极/漏极区域。CVss线路434被形成于接点上，该接点通往第二下拉节点212的源极/漏极区域。两个CVss线路432及434位于第三金属层M3中。字元线WL 422电性耦接至第一传输栅节点202及第二传输栅节点204的栅极结构。字元线WL 422位于第二金属层M2中。在一些实施例中，位元线412及位元线416具有宽度W5。
现在参照图5，图5显示形成于第二类型的SRAM单元300上的金属化或金属线层。如图5所示，位元线512被形成于第一传输栅节点302及第一下拉节点310上，而位元线516被形成于第二下拉节点312及第二传输栅节点304上。此外，CVdd线路514被形成于接点上，该等接点通往第一上拉节点306及第二上拉节点308的源极/漏极区域。位元线512及位元线516与CVdd线路514皆于第一金属层M1中。CVss线路532被形成于接点上，该接点通往第一下拉节点310的源极/漏极区域。CVss线路534被形成于接点上，该接点通往第二下拉节点312的源极/漏极区域。两个CVss线路532及534位于第三金属层M3中。字元线WL 522电性耦接至第一传输栅节点302及第二传输栅节点304的栅极结构。字元线WL 522位于第二金属层M2中。在一些实施例中，位元线512及位元线516具有宽度W6。在一些实施例中，为了减少电阻并增加速度，位元线512及516会较宽。若将第一类型的SRAM单元200与第二类型的SRAM单元300进行比较，则W6大于W5。在一些实施例中，W6大于W5约20％至约30％。换句话说，在那些实施例中，W6是W5的约1.2倍至约1.3倍。
在一些情况下，可以将复数SRAM单元连接在一起，以形成SRAM巨集。举例来说，SRAM单元的32乘32(32×32)阵列可构成1k位元的SRAM巨集，而SRAM单元的256乘32(256×32)阵列可构成8k位元的SRAM巨集。对于现今的系统单芯片(SOC)应用，可将多个等级的存储器与处理器一同嵌入(embed)SOC芯片中，处理器例如中央处理单元(centralprocessing unit,CPU)或图形处理单元(graphics processing unit,GPU)。在一些情况下，嵌入式存储器与处理器一起被制造于一个基板或晶圆上。在一些实施例中，可以有三个等级(level)的存储器或高速缓冲存储器(cache)，第一级(L1)、第二级(L2)以及第三级(L3)，其中第一级(L1)在连接上更靠近处理器，而第三级(L3)在连接上离处理器较远。在这些实施例中，L1高速缓冲存储器需要高速，这通常代表L1高速缓冲存储器的速度与处理器的速度基本相同。L2高速缓冲存储器可慢于L1高速缓冲存储器。L3高速缓冲存储器可慢于L2高速缓冲存储器。根据本公开实施例，第二类型的SRAM单元300的高速，是下拉节点及传输栅节点中的纳米片GAA晶体管的结果，以及可选地，位元线较宽的宽度的结果。纳米片GAA晶体管以及较宽的位元线的使用，增加了第二类型的SRAM单元300的宽度，并增加了第二类型的SRAM单元300封装在巨集中的间距(pitch)。也就是说，以本公开的SRAM单元而言，速度可能以密度为代价。如果同时考虑三个等级的存储存储器的速度及密度，则第一级L1高速缓冲存储器可为由第二类型的SRAM单元300所形成的巨集，第三级L3高速缓冲存储器可为由第一类型的SRAM单元200所形成的巨集，而则第二级L2高速缓冲存储器可为同时由第一类型的SRAM单元200及第二类型的SRAM单元300所形成的巨集。
现在参照图2及图3。在一些实施例中，图2中的第一类型的SRAM单元200包括沿着X方向的第一X间距X1(间距X1)以及沿着Y方向的第一Y间距Y1(间距Y1)；而图3中的第二类型的SRAM单元300包括沿着X方向的第二X间距X2(间距X2)以及沿着Y方向的第二Y间距Y2(间距Y2)。在一些实施例中，间距Y1与间距Y2基本上相同，而间距X2比间距X1大至少5％。
在一些实施例中，写入辅助电路(write assist circuitry)可被包括于SRAM单元的周边电路(peripheral circuit)中，以改进写入容限(write margin,WM)或写入噪声容限(write noise margin,WNM)。在一些实施例中，写入辅助电路可通过具有负位元线(negative bit line)、上升Vss(raising Vss)、降低Vdd或加压字元线(WL)(boostingword line)来辅助SRAM单元的写入。在本公开的一些实施例中，写入辅助电路可被包括于第一类型的SRAM单元200的第一周边电路中，或包括于由第一类型的SRAM单元200所组成的巨集中。在这些实施例中，这种写入辅助电路并未包括于下列电路中或是自下列电路中省略：第二类型的SRAM单元300的第二周边电路、或是由第二类型的SRAM单元300所组成的巨集。这种省略通过下列原因而至少成为可能：通过第二类型的SRAM单元300较宽的纳米片通道，或第二类型的SRAM单元300的较宽的位元线，或是两者皆是。如上所述，第二类型的SRAM单元300中纳米片通道的宽度W2，是第一类型的SRAM单元200中纳米线通道的宽度W1的约1.2至约5.0倍，例如约1.4至约3.0倍。在一些情况下，除了包括具有较宽的通道的纳米片GAA晶体管之外，第二类型的SRAM单元300亦可具有宽度W6的位元线(例如：位元线512及516)，其中宽度W6大于第一类型的SRAM单元200的位元线(例如：位元线412及416)的宽度W5。如上结合图4及图5所述，W6/W5介于约1.2与约1.3之间。
图6为系统单芯片10或处理器20中的嵌入式存储器结构600的示意图。处理器20可为需要高速操作的CPU、GPU等。图6仅图示了嵌入式存储器结构600及处理器20，但系统单芯片10可包括其他组件，例如存储组件、另一个处理器，ASIC以及I/O控制器。嵌入式存储器结构600包括由第一类型的SRAM单元(例如：图2中的第一类型的SRAM单元200)所组成的第一巨集610，以及由第二类型的SRAM单元(例如：图3中的第二类型的SRAM单元300)所组成的第二巨集620。亦如图6所示，嵌入式存储器结构600可包括第三巨集630，第三巨集630同时包括第一类型的SRAM单元及第二类型的SRAM单元。第一巨集610、第二巨集620、以及第三巨集630被连接，且可被处理器20存取。在一些情况下，第一巨集610、第二巨集620、以及第三巨集630被嵌入于处理器20中。在一些实施例中，第一巨集610可作为L3高速缓冲存储器，第二巨集620可作为L1高速缓冲存储器，而第三巨集630可作为L2高速缓冲存储器。
仍旧参照图6，每个第一类型的SRAM单元200具有第一X间距X1及第一Y间距Y1，每个第二类型的SRAM单元300具有第二X间距X2及第二Y间距Y2。由于第二类型的SRAM单元300包括纳米片GAA晶体管，因此间距X2大于间距X1。在一些情况下，间距X2至少是间距X1的1.05倍。间距Y1与间距Y2基本相同。此外，因为第三巨集630包括第一类型的SRAM单元200及第二类型的SRAM单元300的组合，因此第三巨集630的一部分可由第一X间距X1作为特征，而第三巨集630的另一部分可由第二X间距X2作为特征。尽管图6所示的第三巨集630具有第一类型的SRAM单元200的行(column)以及第二类型的SRAM单元300的行，且两者紧紧相邻，但本公开不限于此。本公开完全设想了第一类型的SRAM单元200与第二类型的SRAM单元300在第三巨集630中的其他排列及配置。
在一些实施例中，嵌入式存储器结构600可包括周边电路。在图6所示的实施例中，嵌入式存储器结构600包括用于控制第一巨集610的第一周边电路612、用于控制第二巨集620的第二周边电路622、以及用于控制第三巨集630的第三周边电路632。在一些情况下，如上所述，第一周边电路612包括写入辅助电路，而第二周边电路622不包括任何写入辅助电路。第三周边电路632可包括写入辅助电路，因为第三周边电路632用于控制第三巨集630中的第一类型的SRAM单元200的读取/写入。
图7为出示形成嵌入式存储器结构的方法700的流程图，嵌入式存储器结构包括由第一类型的SRAM单元200及第二类型的SRAM单元300所形成的巨集。存储器结构可被嵌入SOC芯片、CPU、或是GPU。方法700仅为范例，且并非旨于将本公开限制为超出权利要求所明确记载的内容。附加的操作可被提供于方法700之前、之中、或之后，且在方法700的附加实施例中，一些所述操作可被取代、消除、或移动。下文将结合图1、2、2A、2B、2C、3、3C、4、5、以及6以描述方法700的操作。
在方法700的操作702中，第一巨集被形成，第一巨集包括复数第一六晶体管(6T)SRAM单元，每个第一6T SRAM单元具有纳米线GAA晶体管所形成的上拉节点、下拉节点、以及传输栅节点。第一巨集的形成(或至少其一部分的形成)，与处理器(例如：CPU或GPU)的形成同时执行。在操作704中，第二巨集被形成，第二巨集包括复数第二6T SRAM单元，每个第二6T SRAM单元具有纳米片GAA晶体管所形成的下拉节点以及传输栅节点，且具有纳米线GAA晶体管所形成的上拉节点。第二巨集的形成(或至少其一部分的形成)，与处理器的形成同时执行。在第一类型的SRAM单元200及第二类型的SRAM单元300皆形成于N井上且N井夹设于两个P井之间的实施例中，第一类型的SRAM单元及第二类型的SRAM单元的下拉节点与传输栅节点为N型GAA晶体管。在操作706中，进一步的操作被执行，以完成存储器结构的制造。这些进一步的操作可包括形成通往SRAM单元200及300中的GAA晶体管的源极/漏极区域的接点开口与通孔、形成通往SRAM单元200及300中的栅极结构的接点开口与通孔、形成金属线层及金属间(intermetallic)介电层，诸如此类。这些进一步的操作亦可包括形成用于第一类型的SRAM单元200的第一周边电路，以及用于第二类型的SRAM单元300的第二周边电路。
基于以上讨论可以看出，本公开提供了优于传统SRAM单元及SRAM巨集的优点。然而，应理解的是，其他实施例亦可提供额外的优点，且并非所有的优点皆须公开于本文中，且并非所有实施例都需要特定的优点。本公开提出了一种嵌入式存储器结构，整合了第一类型的SRAM单元及第二类型的SRAM单元，其中第一类型的SRAM单元包括作为下拉、传输栅、以及上拉节点的纳米线GAA晶体管，而第二类型的SRAM单元包括作为下拉及传输栅节点的纳米片GAA晶体管。此外，第二类型的SRAM单元可具有较宽的位元线，使得写入辅助电路不再被需要。第二类型的SRAM单元适用于L1高速缓冲存储器等高速应用，而第一类型的SRAM单元适用于L3高速缓冲存储器等速度非关键(non-speed critical)、低漏电及高密度应用。两种类型的SRAM单元的整合为设计提供了弹性，以实现在不同环境及操作条件下的最佳化。
本公开的公开提供存储器结构及系统单芯片装置的实施例。在一个实施例中，提供一种存储器结构。上述存储器结构包括第一静态随机存取存储器(SRAM)巨集，包含复数第一栅极全环(GAA)晶体管，以及包括第二SRAM巨集，包含复数第二GAA晶体管。在此存储器结构中，第一SRAM巨集的每个第一GAA晶体管包括复数第一通道区域，每个第一通道区域具有第一通道宽度(W1)及第一通道厚度(T1)，而第二SRAM巨集的每个第二GAA晶体管包括复数第二通道区域，每个第二通道区域具有第二通道宽度(W2)及第二通道厚度(T2)。W2/T2大于W1/T1。在一些情况下，第一GAA晶体管为纳米线GAA晶体管，而第二GAA晶体管为纳米片GAA晶体管。
在一些实施例中，W1/T1介于约0.9至约2之间。在一些实施例中，W2/T2介于约2至约10之间。在一些实施例中，W2/W1介于约1.2至约5.0之间。在一些实施例中，第一SRAM巨集由复数第一SRAM单元所形成，而上述第二SRAM巨集由复数第二SRAM单元所形成。每个第二SRAM单元所具有的宽度大于每个第一SRAM单元的宽度。在一些情况下，复数第一SRAM单元包括第一单元间距，而复数第二SRAM单元包括大于第一单元间距的第二单元间距。在一些实施例中，第一SRAM巨集的复数第一位元线层具有第一位元线宽度，而第二SRAM巨集的复数第二位元线层具有第二位元线宽度，其中第二位元线宽度大于第一位元线宽度。在一些情况下，第二位元线宽度是第一位元线宽度的至少1.2倍。
在另一个实施例中，本公开提供一种静态随机存取存储器(SRAM)结构。上述SRAM结构包括第一六晶体管(6T)静态随机存取存储器(SRAM)巨集，包括复数第一单元，每个第一单元具有复数N型第一类型栅极全环(GAA)晶体管以及复数P型第一类型GAA晶体管；以及第二6T SRAM巨集，包括复数第二单元，每个第二单元具有复数N型第二类型GAA晶体管以及复数P型第一类型GAA晶体管。每个N型第一类型GAA晶体管以及P型第一类型GAA晶体管包括复数第一通道区域，每个第一通道区域具有第一通道宽度(W1)及第一通道厚度(T1)。每个N型第二类型GAA晶体管包括复数第二通道区域，每个第二通道区域具有第二通道宽度(W2)及第二通道厚度(T2)。W2/T2大于W1/T1。在一些实施例中，第一类型GAA晶体管为纳米线GAA晶体管，而第二类型GAA晶体管为纳米片GAA晶体管。
在一些实施例中，第一6T SRAM巨集的每个第一单元包括：第一传输栅节点，包括复数N型第一类型GAA晶体管中的一者；第一下拉节点，包括复数N型第一类型GAA晶体管中的另一者；以及第一上拉节点，包括复数P型第一类型GAA晶体管中的一者。在这些实施例中，第二6T SRAM巨集的每个第二单元包括：第二传输栅节点，包括复数N型第二类型GAA晶体管中的一者；第二下拉节点，包括复数N型第二类型GAA晶体管中的另一者；以及第二上拉节点，包括复数P型第一类型GAA晶体管中的一者。在一些实施例中，W1/T1介于约0.9至约2之间。在一些情况下，W2/T2介于约2至约10之间。在一些实施例中，W2/W1介于约1.4至约3.0之间。在一些实施例中，第一6T SRAM巨集由复数第一SRAM单元所形成，而上述第二6T SRAM巨集由复数第二SRAM单元所形成，其中每个第二SRAM单元所具有的宽度大于每个第一SRAM单元的宽度。在一些实施例中，第一SRAM单元包括第一单元间距，而第二SRAM单元包括第二单元间距，其中第二单元间距大于第一单元间距。在一些实施例中，第一6T SRAM巨集的复数第一位元线层具有第一位元线宽度，而第二6T SRAM巨集的复数第二位元线层具有第二位元线宽度，其中第二位元线宽度大于第一位元线宽度。在一些实施例中，第二位元线宽度是第一位元线宽度的至少1.2倍。
在进一步的实施例中，本公开提供一种系统单芯片(SOC)装置，上述SOC装置包括处理器；第一静态随机存取存储器(SRAM)巨集，包括复数第一六晶体管(6T)SRAM单元；第二SRAM巨集，包括复数第二6T SRAM单元；以及第三SRAM巨集，包括复数第三6T SRAM单元。第一、第二、第三巨集可被处理器存取。每个第一6T SRAM单元的所有的复数第一下拉(PD)节点及复数第一传输栅(PG)节点，皆为垂直堆叠的第一类型栅极全环(GAA)晶体管。每个第二6T SRAM单元的复数第二下拉(PD)节点及复数第二传输栅(PG)节点，为垂直堆叠的第二类型GAA晶体管。复数第三6T SRAM单元的复数第三下拉(PD)节点及复数第三传输栅(PG)节点，包括复数垂直堆叠的第一类型GAA晶体管以及复数垂直堆叠的第二类型GAA晶体管。每个垂直堆叠的第一类型GAA晶体管包括复数第一通道区域，每个第一通道区域具有第一通道宽度(W1)及第一通道厚度(T1)。每个垂直堆叠的第二类型GAA晶体管包括复数第二通道区域，每个第二通道区域具有第二通道宽度(W2)及第二通道厚度(T2)。W2/T2大于W1/T1。在一些实施例中，复数第一类型GAA晶体管为纳米线GAA晶体管，而复数第二类型GAA晶体管为纳米片GAA晶体管。在一些实施例中，W1/T1介于约0.9至约2.0之间。在一些实施例中，W2/T2介于约2至约10.0之间。
前述内文概述多项实施例或范例的特征，如此可使于本技术领域中技术人员更佳地了解本公开。本技术领域中技术人员应当理解他们可轻易地以本公开为基础设计或修改其他工艺及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中技术人员亦需理解，这些等效结构并未脱离本公开的构思及范围，且在不脱离本公开的构思及范围的情况下，可对本公开进行各种改变、置换以及变更。举例来说，通过对位元线导线及字元线导线实施不同的厚度，本领域技术人员可达到不同电阻的导线。然而，其他用以改变金属导线的电阻的技术亦可被利用。

Claims (10)

1.一种存储器结构，包括：
一第一静态随机存取存储器巨集，包括复数第一栅极全环晶体管；以及
一第二静态随机存取存储器巨集，包括复数第二栅极全环晶体管；
其中上述第一静态随机存取存储器巨集的每个上述第一栅极全环晶体管包括复数第一通道区域，每个上述第一通道区域具有一第一通道宽度W1及一第一通道厚度T1；
其中上述第二静态随机存取存储器巨集的每个上述第二栅极全环晶体管包括复数第二通道区域，每个上述第二通道区域具有一第二通道宽度W2及一第二通道厚度T2；
其中W2/T2大于W1/T1。
2.如权利要求1所述的存储器结构，其中W1/T1介于约0.9至约2之间。
3.如权利要求1所述的存储器结构，其中上述第一静态随机存取存储器巨集由复数第一静态随机存取存储器单元所组成，而上述第二静态随机存取存储器巨集由复数第二静态随机存取存储器单元所组成，其中每个上述第二静态随机存取存储器单元所具有的宽度大于每个上述第一静态随机存取存储器单元的宽度。
4.如权利要求1所述的存储器结构，其中上述第一静态随机存取存储器巨集的复数第一位元线层具有一第一位元线宽度，而上述第二静态随机存取存储器巨集的复数第二位元线层具有一第二位元线宽度，其中上述第二位元线宽度大于上述第一位元线宽度。
5.一种静态随机存取存储器结构，包括：
一第一六晶体管静态随机存取存储器巨集，包括复数第一单元，每个上述第一单元具有复数N型第一类型栅极全环晶体管以及复数P型第一类型栅极全环晶体管；以及
一第二六晶体管静态随机存取存储器巨集，包括复数第二单元，每个上述第二单元具有复数N型第二类型栅极全环晶体管以及上述P型第一类型栅极全环晶体管；
其中每个上述N型第一类型栅极全环晶体管以及上述P型第一类型栅极全环晶体管包括复数第一通道区域，每个上述第一通道区域具有一第一通道宽度W1及一第一通道厚度T1；
其中每个上述N型第二类型栅极全环晶体管包括复数第二通道区域，每个上述第二通道区域具有一第二通道宽度W2及一第二通道厚度T2；
其中W2/T2大于W1/T1。
6.如权利要求5所述的静态随机存取存储器结构，其中上述第一六晶体管静态随机存取存储器巨集的每个上述第一单元包括：
一第一传输栅节点，包括上述N型第一类型栅极全环晶体管中的一者；
一第一下拉节点，包括上述N型第一类型栅极全环晶体管中的另一者；以及
一第一上拉节点，包括上述P型第一类型栅极全环晶体管中的一者；
其中上述第二六晶体管静态随机存取存储器巨集的每个上述第二单元包括：
一第二传输栅节点，包括上述N型第二类型栅极全环晶体管中的一者；
一第二下拉节点，包括上述N型第二类型栅极全环晶体管中的另一者；以及
一第二上拉节点，包括上述P型第一类型栅极全环晶体管中的一者。
7.如权利要求5所述的静态随机存取存储器结构，其中上述第一六晶体管静态随机存取存储器巨集由复数第一静态随机存取存储器单元所形成，而上述第二六晶体管静态随机存取存储器巨集由复数第二静态随机存取存储器单元所形成，其中每个上述第二静态随机存取存储器单元所具有的宽度大于每个上述第一静态随机存取存储器单元的宽度。
8.如权利要求7所述的静态随机存取存储器结构，其中上述第一静态随机存取存储器单元包括一第一单元间距，而上述第二静态随机存取存储器单元包括一第二单元间距，其中上述第二单元间距大于上述第一单元间距。
9.如权利要求5所述的静态随机存取存储器结构，其中上述第一六晶体管静态随机存取存储器巨集的复数第一位元线层具有一第一位元线宽度，而上述第二六晶体管静态随机存取存储器巨集的复数第二位元线层具有一第二位元线宽度，其中上述第二位元线宽度大于上述第一位元线宽度。
10.一种系统单芯片装置，包括：
一处理器；
一第一静态随机存取存储器巨集，包括复数第一六晶体管静态随机存取存储器单元；
一第二静态随机存取存储器巨集，包括复数第二六晶体管静态随机存取存储器单元；以及
一第三静态随机存取存储器巨集，包括复数第三六晶体管静态随机存取存储器单元；
其中上述第一、第二、第三静态随机存取存储器巨集可被上述处理器所存取；
其中每个上述第一六晶体管静态随机存取存储器单元的所有的复数第一下拉节点及复数第一传输栅节点，皆为垂直堆叠的第一类型栅极全环晶体管；
其中每个上述第二六晶体管静态随机存取存储器单元的复数第二下拉节点及复数第二传输栅节点，为垂直堆叠的第二类型栅极全环晶体管；
其中上述第三六晶体管静态随机存取存储器单元的复数第三下拉节点及复数第三传输栅节点，包括上述垂直堆叠的第一类型栅极全环晶体管以及上述垂直堆叠的第二类型栅极全环晶体管；
其中每个上述垂直堆叠的第一类型栅极全环晶体管包括复数第一通道区域，每个上述第一通道区域具有一第一通道宽度W1及一第一通道厚度T1；
其中每个上述垂直堆叠的第二类型栅极全环晶体管包括复数第二通道区域，每个上述第二通道区域具有一第二通道宽度W2及一第二通道厚度T2；
其中W2/T2大于W1/T1。
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