TWI722623B - 記憶體結構、靜態隨機存取記憶體結構及系統單晶片裝置 - Google Patents

記憶體結構、靜態隨機存取記憶體結構及系統單晶片裝置 Download PDF

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Abstract

本揭露實施例提供一種記憶體結構及系統單晶片(SOC)裝置。根據本揭露提供一種記憶體結構，包括第一靜態隨機存取記憶體(SRAM)巨集，包含複數第一閘極全環(GAA)電晶體，以及包括第二SRAM巨集，包含複數第二GAA電晶體。第一SRAM巨集之每個第一GAA電晶體包括複數第一通道區域，每個第一通道區域具有第一通道寬度(W1)及第一通道厚度(T1)。第二SRAM巨集之每個第二GAA電晶體包括複數第二通道區域，每個第二通道區域具有第二通道寬度(W2)及第二通道厚度(T2)。W2/T2大於W1/T1。

Description

記憶體結構、靜態隨機存取記憶體結構及系統單晶片裝置
本揭露係有關於一種記憶體裝置，特別係有關於一種靜態隨機存取記憶體(static random access memory, SRAM)結構。
半導體積體電路(integrated circuit, IC)工業已經歷了指數性的成長。IC材料及設計在技術上的進步已催生了多個世代的IC，其中每個世代都有相較於前一世代更小且更複雜的電路。在IC的發展過程中，在幾何尺寸(即使用製造製程所能創建之最小組件或線段)減少的同時，功能密度(即每單位晶片面積之互連裝置的數量)通常會增加。這種微縮過程通常以增加生產效率及降低相關成本的方式來提供益處。此等微縮亦增加了處理及製造IC的複雜度。
舉例來說，隨著IC技術朝更小的技術節點發展，多重閘極(multi-gate)裝置被導入以藉由增加閘極-通道耦接(gate-channel coupling)、降低關閉狀態電流(off-state current)、以及降低短通道效應(short-channel effects, SCEs)來改善閘極控制。多重閘極裝置通常被視為所具有之閘極結構(或其一部分)被設置於通道區域之多於一個的側壁上的裝置。鰭式場效電晶體(Fin-like field effect transistor, FinFET)以及閘極全環(gate-all-around, GAA)電晶體兩者皆被稱作非平面電晶體(non-planar transistor)，且均為多重閘極裝置之範例，它們在高性能及低漏電應用上已變為流型且備受期待的候選者。FinFET具有多於一個側面被閘極所環繞之升高的通道(例如：閘極環繞自基板延伸之半導體材料「鰭片」的頂部及側壁)。與平面電晶體相比，這種配置提供較好的通道控制且大幅地降低SCEs(具體來說，藉由降低次臨界漏電(sub-threshold leakage, 即在「關閉」狀態下FinFET之源極與汲極之間的耦接))。GAA電晶體所具有之閘極可(部分或完全地)延伸圍繞通道區域，以在兩側或更多側上提供對通道區域的存取(access)。GAA電晶體之通道區域可由奈米線(nanowire)、奈米片(nanosheet)、其他奈米結構、及/或其他合適之結構來形成。在一些實施例中，此通道區域包括垂直堆疊的複數奈米線(奈米線水平地延伸，進而提供水平方向的通道)。此等GAA電晶體可被稱作垂直堆疊之水平GAA(VGAA)電晶體。
在高速通訊、高密度儲存、影像處理、以及系統單晶片(system-on-chip, SOC)產品上，靜態隨機存取記憶體(SRAM)單元已變為廣受歡迎的儲存單元。儘管現存之SRAM單元通常已足以滿足其被期待的目的，但它們並非在所有層面上都是完全令人滿意的。
本揭露實施例提供一種記憶體結構。上述記憶體結構包括第一靜態隨機存取記憶體(SRAM)巨集，包含複數第一閘極全環(GAA)電晶體，以及包括第二SRAM巨集，包含複數第二GAA電晶體。在此記憶體結構中，第一SRAM巨集之每個第一GAA電晶體包括複數第一通道區域，每個第一通道區域具有第一通道寬度(W1)及第一通道厚度(T1)，而第二SRAM巨集之每個第二GAA電晶體包括複數第二通道區域，每個第二通道區域具有第二通道寬度(W2)及第二通道厚度(T2)。W2/T2大於W1/T1。
本揭露實施例提供一種靜態隨機存取記憶體(SRAM)結構。上述SRAM結構包括第一六電晶體(6T)靜態隨機存取記憶體(SRAM)巨集，包括複數第一單元，每個第一單元具有複數N型第一類型閘極全環(GAA)電晶體以及複數P型第一類型GAA電晶體；以及第二6T SRAM巨集，包括複數第二單元，每個第二單元具有複數N型第二類型GAA電晶體以及複數P型第一類型GAA電晶體。每個N型第一類型GAA電晶體以及P型第一類型GAA電晶體包括複數第一通道區域，每個第一通道區域具有第一通道寬度(W1)及第一通道厚度(T1)。每個N型第二類型GAA電晶體包括複數第二通道區域，每個第二通道區域具有第二通道寬度(W2)及第二通道厚度(T2)。W2/T2大於W1/T1。
本揭露實施例提供一種系統單晶片(SOC)裝置。上述SOC裝置包括：處理器；第一靜態隨機存取記憶體(SRAM)巨集，包括複數第一六電晶體(6T)SRAM單元；第二SRAM巨集，包括複數第二6T SRAM單元；以及第三SRAM巨集，包括複數第三6T SRAM單元。第一、第二、第三巨集可被處理器存取。每個第一6T SRAM單元之所有的複數第一下拉(PD)節點及複數第一傳輸閘(PG)節點，皆為垂直堆疊之第一類型閘極全環(GAA)電晶體。每個第二6T SRAM單元之複數第二下拉(PD)節點及複數第二傳輸閘(PG)節點，為垂直堆疊之第二類型GAA電晶體。複數第三6T SRAM單元之複數第三下拉(PD)節點及複數第三傳輸閘(PG)節點，包括複數垂直堆疊之第一類型GAA電晶體以及複數垂直堆疊之第二類型GAA電晶體。每個垂直堆疊之第一類型GAA電晶體包括複數第一通道區域，每個第一通道區域具有第一通道寬度(W1)及第一通道厚度(T1)。每個垂直堆疊之第二類型GAA電晶體包括複數第二通道區域，每個第二通道區域具有第二通道寬度(W2)及第二通道厚度(T2)。W2/T2大於W1/T1。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。
進一步來說，本揭露可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。
再進一步來說，當一數字或一數字範圍以「大約」、「大概」或類似之用語描述，該用語旨在涵蓋包括所述數字在內之合理數字，例如所述數字之+/-10％或於本技術領域中具有通常知識者所理解之其他數值。舉例來說，術語「約5奈米」所涵蓋的尺寸範圍自4.5奈米至5.5奈米。
本揭露係有關於一種記憶體裝置，具體來說，係有關於一種SRAM結構。根據本揭露實施例之記憶體裝置或SRAM結構包括不同類型之VGAA電晶體(或簡稱為GAA電晶體)。在一個實施例中，記憶體裝置同時包括奈米線GAA電晶體及奈米片GAA電晶體。奈米線GAA電晶體具有較小的圓柱形通道區域，以為記憶體裝置提供低漏電(leakage)及低功耗(power consumption)，而奈米片GAA電晶體具有較寬的片狀通道區域，以為記憶體裝置提供高速。以下揭露將繼續提供範例性之SRAM單元及SRAM巨集(macro)，以出示本揭露的各種實施例。這些範例性SRAM單元及SRAM巨集包括奈米線或奈米片的垂直堆疊。然而，應理解的是，本揭露不限於此等範例性SRAM單元及巨集，而是亦包括那些包括具有多於一個之奈米線或奈米片堆疊之GAA電晶體的SRAM單元及巨集。
第1圖顯示根據本揭露一些實施例之SRAM單元100的電路圖。SRAM單元100包括六個電晶體(6T)，且一次允許單一讀取/寫入。在某些情況下，第1圖中的SRAM單元100亦可被稱作單埠(single-port)SRAM單元。應注意的是，即使本揭露實施例與6T單埠SRAM單元一同描述，但本揭露並不限於此。本揭露可被應用於由更多電晶體所組成的SRAM單元，例如7T、8T、9T或10T，且可為單埠、雙埠、或是多埠。SRAM單元100包括第一傳輸閘節點102(PG-1)以及第二傳輸閘節點104(PG-2)、第一上拉節點106 (PU-1)以及第二上拉節點108(PU-2)、第一下拉節點110(PD-1)以及第二下拉節點112(PD-2)。在SRAM單元100中，每個傳輸閘節點、上拉節點及下拉節點可為電晶體，例如GAA電晶體。第一傳輸閘節點102及第二傳輸閘節點104之閘極電性耦接至字元線(word-line, WL)，字元線決定SRAM單元100是否被選擇。在SRAM單元100中，記憶體位元(例如：鎖存器(latch)或正反器(flip-flop))由第一上拉節點106及第二上拉節點108、與第一下拉節點110及第二下拉節點112所形成，以儲存一位元的資料。位元的互補數值(complementary value)儲存於儲存節點114及儲存節點116中。儲存之位元可經由位元線(Bit-line, BL)及互補位元線(Bit-Line Bar, BLB)寫入SRAM單元100，或是自SRAM單元100讀取。在這種佈置中，BL及BLB可承載互補的位元線訊號。 SRAM單元100經由具有正電源供應電壓的正電源供應節點CVdd供電，且亦連接至可為電性接地的電源供應電壓CVss。
在第1圖之SRAM單元100中，第一上拉節點106及第二上拉節點108的源極連接至CVdd。第一下拉節點110及第二下拉節點112的源極連接到CVss。第一上拉節點106及第一下拉節點110的閘極，在儲存節點114處連接到第二上拉節點108及第二下拉節點112的汲極。第二上拉節點108及第二下拉節點112的閘極，在儲存節點116處連接至第一上拉節點106及第一下拉節點110的汲極。第一傳輸閘節點102之源極/汲極區域連接至位元線(BL)。第二傳輸閘節點104之源極/汲極區域連接至互補位元線(BLB)。第1圖所示之SRAM單元100能夠以第2圖中之第一類型SRAM單元(亦如第2A圖至第2C圖所示)實施，以及以第3圖之第二類型SRAM單元(亦如第3A圖所示)實施。
現在參照第2圖，根據本揭露一些實施例，第2圖顯示第一類型之SRAM單元200的佈局。與SRAM單元100相似，第一類型之SRAM單元200包括六個電晶體，用作第一傳輸閘節點202、第二傳輸閘節點204、第一上拉節點206、第二上拉節點208、第一下拉節點210、以及第二下拉節點212。在如第2圖所示的一些實施例中，第一類型之SRAM單元200被形成於N型井2001(或稱N型區域2001、N井2001)上，其中N型井2001夾設於兩個P型井2002與2004(或稱P型區域2002與2004、P井2002與2004)之間。N型井2001、P型井2002及P型井2004被形成於基板或晶圓上。在一些實施例中，如第2圖所示，第一傳輸閘節點202、第一下拉節點210、第二下拉節點212、以及第二傳輸閘節點204可被形成於P型井2002及P型井2004中，且第一上拉節點206及第二上拉節點208被形成於N型井2001中。在這些實施例中，第一傳輸閘節點202、第一下拉節點210、第二下拉節點212、以及第二傳輸閘節點204為N型奈米線GAA電晶體，而第一上拉節點206及第二上拉節點208為P型奈米線GAA電晶體。
在未顯示於第2圖的一些替代性實施例中，第一類型之SRAM單元200形成於夾在兩個N井之間的P井上。在那些實施例中，第一與第二傳輸閘節點以及第一與第二下拉節點形成於N井中，且第一與第二上拉節點形成於兩個N井之間的P井中。同樣在那些實施例中，第一與第二傳輸閘節點以及第一與第二下拉節點為P型奈米線GAA電晶體，而第一與第二上拉節點為N型奈米線GAA電晶體。
在一些實施例中，第一類型之SRAM單元200包括四個奈米線堆疊222、224、226及228。奈米線堆疊222形成於P井2002上，並形成第一傳輸閘節點202及第一下拉節點210的通道區域。奈米線堆疊224及奈米線堆疊226形成於N井2001上，並分別形成第一上拉節點206及第二上拉節點208的通道區域。奈米線堆疊228形成於P井2004上，並形成第二下拉節點212及第二傳輸閘節點204的通道區域。在一些實施例中，每個奈米線堆疊222、224、226及228可包括至少兩(2)條奈米線，例如三(3)、四(4)、五(5)條奈米線。
在一些情況下，可藉由下列操作形成奈米線堆疊：沉積或磊晶生長(epitaxially grow)兩種不同半導體材料的交替層、掘入(recess)交替層以形成鰭狀結構、以及選擇性地移除兩種半導體材料中的一種所形成的薄層。舉例來說，可在基板上形成磊晶生長的矽(Si)及鍺(Ge)的交替層。接著，交替層可被掘入以形成鰭狀結構，鰭狀結構由交錯之矽帶(strip)及鍺帶的堆疊所組成。這些鰭狀結構藉由淺溝槽隔離(shallow trench isolation, STI)特徵而分隔。在形成SRAM單元中之電晶體的通道區域的製程中，取決於電晶體的導電性型式(conductivity type)，鰭狀結構之通道區域可能經歷不同的蝕刻製程以選擇性地移除矽帶或鍺帶，留下在源極/汲極區域之間延伸的矽奈米線或鍺奈米線。在一些實施例中，奈米線可被摻雜，以磊晶生長期間原位(in-situ)摻雜的方式，或是以佈植(implantation)的方式。
現在參照第2A圖，第2A圖顯示第2圖之第一類型之SRAM單元200沿著線段A-A’的截面圖。如第2A圖所示，第一傳輸閘節點202包括在基板201上的奈米線的垂直堆疊；第二上拉節點208包括在基板201上的奈米線的垂直堆疊；以及第二下拉節點212包括在基板201上的奈米線的垂直堆疊。每個這些奈米線的垂直堆疊可包括藉由淺溝槽隔離(STI)區域203而與相鄰之基本區域(base region)分隔的基本區域。第一傳輸閘節點202、第二上拉節點208、以及第二下拉節點212的每個奈米線，在通道區域中由閘極介電質231所圍繞。閘極介電質231可包括一或多個介電層。線段A-A’穿過閘極結構230及閘極結構235，閘極結構230及閘極結構235形成於下列奈米線上並圍繞下列奈米線：第一傳輸閘節點202之通道區域中的奈米線、第二上拉節點208之通道區域中的奈米線、以及第二下拉節點212之通道區域中的奈米線。此外，第2A圖中的截面圖顯示了閘極末端介電質205及閘極接點240的截面。閘極末端介電質205可被設置於閘極結構之間，或是可在閘極切割製程後，設置於閘極結構的一端。在一些實施例中，第一傳輸閘節點202及第二下拉節點212的通道區域中，每條奈米線255可具有基本相同的尺寸，且具有沿著閘極方向(即沿著閘極結構230延伸的方向)的寬度W1以及具有厚度T1。儘管並未顯示於第2A圖，但第二傳輸閘節點204及第一下拉節點210的通道區域中，每條奈米線可具有基本相同的尺寸，且具有寬度W1及厚度T1。第二上拉節點208之通道區域中的每條奈米線253，可具有沿著閘極方向的寬度W3及厚度T3。儘管並未顯示於第2A圖，但第一上拉節點206之通道區域中，每條奈米線亦可具有相同的寬度W3及厚度T3。在一些實施例中，W1對T1之比例(W1/T1)介於約0.9與約2.0之間。在一些實施例中，W1對W3的比例(W1/W3)可為約1.0，例如介於約0.9與約1.1之間。在一些實施例中，T1與T3基本相同。在一些實施例中，為了避免在SRAM驅動邏輯中採用寫入輔助特徵，寬度W1比寬度W3寬約10％至約50％，其中寬度W1為第一傳輸閘節點202、第二傳輸閘節點204、第一下拉節點210及第二下拉節點212之通道區域的寬度，而寬度W3則為第一上拉節點206及第二上拉節點208之通道區域的寬度。也就是說，在那些實施例中，W1對W3的比例(W1/W3)可為介於約1.1與約1.5之間。
沿著穿過第一類型之SRAM單元200的第一下拉節點210、第一上拉節點206、以及第二傳輸閘節點204之線段的截面圖，近似於沿著線段A-A’的截面圖，且不於此處贅述。
現在參照第2B圖，第2B圖顯示第2圖之第一類型之SRAM單元200的截面圖。如第2B圖所示，線段B-B’穿過第一傳輸閘節點202及第一下拉節點210之源極/汲極區域250及通道區域255。閘極結構230可由閘極結構230之側壁上的閘極間隔物233所保護及排列。此外，在第2B圖所示的一些實施例中，閘極結構230可由硬遮罩層278覆蓋及保護。源極/汲極區域250可經由矽化層(silicide layer)260電性耦接至源極/汲極接點270。在一些實施例中，源極/汲極接點270及硬遮罩層278之頂部表面可被平坦化，舉例來說，藉由蝕刻、研磨(grinding)、或是化學機械研磨(chemical mechanical polishing, CMP)為之。介電層280可被形成於平坦化之源極/汲極接點270及硬遮罩層278上。
現在參照第2C圖，第2C圖顯示第2圖之第一類型之SRAM單元200沿著線段C-C’的截面圖。如第2C圖所示，線段C-C’穿過第二上拉節點208之源極/汲極區域250及通道區域253。閘極結構230可由閘極結構230之側壁上的閘極間隔物233所保護及排列。此外，在第2C圖所示的一些實施例中，閘極結構230可由硬遮罩層278覆蓋及保護。源極/汲極區域250可經由矽化層260電性耦接至源極/汲極接點270。在一些實施例中，源極/汲極接點270及硬遮罩層278之頂部表面可被平坦化，舉例來說，藉由蝕刻、研磨、或是CMP為之。介電層280可被形成於平坦化之源極/汲極接點270及硬遮罩層278上。
現在參照第3圖，根據本揭露一些實施例，第3圖顯示了第二類型之SRAM單元300的佈局。與SRAM單元100相似，第二類型之SRAM單元300包括六個電晶體，用作第一傳輸閘節點302、第二傳輸閘節點304、第一上拉節點306、第二上拉節點308、第一下拉節點310、以及第二下拉節點312。在如第3圖所示的一些實施例中，第二類型之SRAM單元300被形成於N型井3001(或稱N型區域3001、N井3001)上，其中N型井3001夾設於兩個P型井3002與3004(或稱P型區域3002與3004、P井3002與3004)之間。N型井3001、P型井3002及P型井3004被形成於基板或晶圓上。在一些實施例中，如第3圖所示，第一傳輸閘節點302、第一下拉節點310、第二下拉節點312、以及第二傳輸閘節點304可被形成於P型井3002及P型井3004中，且第一上拉節點306及第二上拉節點308被形成於N型井3001中。在這些實施例中，第一傳輸閘節點302、第一下拉節點310、第二下拉節點312、以及第二傳輸閘節點304為N型奈米片GAA電晶體，而第一上拉節點306及第二上拉節點308為P型奈米線GAA電晶體。
在未顯示於第3圖的一些替代性實施例中，第二類型之SRAM單元300形成於夾在兩個N井之間的P井上。在那些實施例中，第一與第二傳輸閘節點以及第一與第二下拉節點形成於N井中，且第一與第二上拉節點形成於兩個N井之間的P井中。同樣在那些實施例中，第一與第二傳輸閘節點以及第一與第二下拉節點為P型奈米片GAA電晶體，而第一與第二上拉節點為N型奈米線GAA電晶體。
在一些實施例中，第二類型之SRAM單元300包括兩個奈米片堆疊322與328，以及兩個奈米線堆疊324與326。奈米片堆疊322形成於P井3002上，並形成第一傳輸閘節點302及第一下拉節點310的通道區域。奈米線堆疊324及奈米線堆疊326形成於N井3001上，並分別形成第一上拉節點306及第二上拉節點308的通道區域。奈米片堆疊328形成於P井3004上，並形成第二下拉節點312及第二傳輸閘節點304的通道區域。在一些實施例中，每個奈米片堆疊322與328可包括至少兩(2)個奈米片，例如三(3)、四(4)、五(5)個奈米片，而每個奈米線堆疊324與326可包括至少兩(2)條奈米線，例如三(3)、四(4)、五(5)條奈米線。
在一些情況下，可藉由下列操作形成奈米線堆疊及奈米片堆疊：沉積或磊晶生長兩種不同半導體材料的交替層、掘入交替層以形成鰭狀結構、以及選擇性地移除兩種半導體材料中的一種所形成的薄層。奈米片堆疊之鰭狀結構寬於奈米線堆疊之鰭狀結構。這些鰭狀結構藉由淺溝槽隔離(STI)特徵而分隔。舉例來說，可在基板上形成磊晶生長的矽(Si)及鍺(Ge)的交替層。接著，交替層可被掘入以形成鰭狀結構，其中鰭狀結構由交錯之矽帶及鍺帶的堆疊所組成。在形成SRAM單元中之電晶體的通道區域的製程中，取決於電晶體的導電性型式，鰭狀結構之通道區域可能經歷不同的蝕刻製程以選擇性地移除矽帶或鍺帶，留下在源極/汲極區域之間延伸的矽奈米線/奈米片或鍺奈米線/奈米片。在一些實施例中，奈米線/奈米片可被摻雜，以磊晶生長期間原位摻雜的方式，或是以佈植的方式。
現在參照第3A圖，第3A圖顯示第3圖之第二類型之SRAM單元300沿著線段AA-AA’的截面圖。如第3A圖所示，第一傳輸閘節點302包括在基板301上的奈米片的垂直堆疊；第二上拉節點308包括在基板301上的奈米線的垂直堆疊；以及第二下拉節點312包括在基板301上的奈米片的垂直堆疊。每個這些奈米線/奈米片的垂直堆疊可包括藉由淺溝槽隔離(STI)區域303而與相鄰之基本區域分隔的基本區域。第一傳輸閘節點302與第二下拉節點312的每個奈米片，以及第二上拉節點308的每個奈米線，在通道區域中由閘極介電質331所圍繞。閘極介電質331可包括一或多個介電層。線段AA-AA’穿過閘極結構330及閘極結構335，閘極結構330及閘極結構335形成於下列奈米線/奈米片上並圍繞下列奈米線/奈米片：第一傳輸閘節點302之通道區域中的奈米片、第二上拉節點308之通道區域中的奈米線、以及第二下拉節點312之通道區域中的奈米片。此外，第3A圖中的截面圖顯示了閘極末端介電質305及閘極接點340的截面。閘極末端介電質305可被設置於閘極結構之間，或是可在閘極切割製程後，設置於閘極結構的末端。在一些實施例中，第一傳輸閘節點302及第二下拉節點312的通道區域中，每條奈米片355可具有基本相同的尺寸，且具有沿著閘極方向(即沿著閘極結構330延伸的方向)的寬度W2以及具有厚度T2。儘管並未顯示於第3A圖，但第二傳輸閘節點304及第一下拉節點310的通道區域中，每條奈米片可具有基本相同的尺寸，且具有寬度W2及厚度T2。第二上拉節點308之通道區域中的每條奈米線353，可具有沿著閘極方向的寬度W4及厚度T4。儘管並未顯示於第3A圖，但第一上拉節點306之通道區域中，每條奈米線亦可具有相同的寬度W4及厚度T4。在一些實施例中，寬度W2對厚度T2的比例(W2/T2)介於約2.0與約10.0之間，而寬度W4對厚度T4的比例(W4/T4)介於約0.9與約2.0之間。在一些實施例中，厚度W2對厚度W4的比例(W2/W4)可為約1.2及約5.0，例如介於約1.4與約3.0之間。在一些實施例中，厚度T2與厚度T4基本相同。
沿著穿過第二類型之SRAM單元300的第一下拉節點310、第一上拉節點306、以及第二傳輸閘節點304之線段的截面圖，近似於沿著線段AA-AA’的截面圖，且不於此處贅述。
現在參照第4圖，第4圖顯示形成於第一類型之SRAM單元200上的金屬化或金屬線層。如第4圖所示，位元線412被形成於第一傳輸閘節點202及第一下拉節點210上，而位元線416被形成於第二下拉節點212及第二傳輸閘節點204上。此外，CVdd線路414被形成於接點上，該等接點通往(to) 第一上拉節點206及第二上拉節點208的源極/汲極區域。位元線412及位元線416與CVdd線路414皆於第一金屬層M1中。CVss線路432被形成於接點上，該接點通往第一下拉節點210的源極/汲極區域。CVss線路434被形成於接點上，該接點通往第二下拉節點212的源極/汲極區域。兩個CVss線路432及434位於第三金屬層M3中。字元線WL 422電性耦接至第一傳輸閘節點202及第二傳輸閘節點204的閘極結構。字元線WL 422位於第二金屬層M2中。在一些實施例中，位元線412及位元線416具有寬度W5。
現在參照第5圖，第5圖顯示形成於第二類型之SRAM單元300上的金屬化或金屬線層。如第5圖所示，位元線512被形成於第一傳輸閘節點302及第一下拉節點310上，而位元線516被形成於第二下拉節點312及第二傳輸閘節點304上。此外，CVdd線路514被形成於接點上，該等接點通往第一上拉節點306及第二上拉節點308的源極/汲極區域。位元線512及位元線516與CVdd線路514皆於第一金屬層M1中。CVss線路532被形成於接點上，該接點通往第一下拉節點310的源極/汲極區域。CVss線路534被形成於接點上，該接點通往第二下拉節點312的源極/汲極區域。兩個CVss線路532及534位於第三金屬層M3中。字元線WL 522電性耦接至第一傳輸閘節點302及第二傳輸閘節點304的閘極結構。字元線WL 522位於第二金屬層M2中。在一些實施例中，位元線512及位元線516具有寬度W6。在一些實施例中，為了減少電阻並增加速度，位元線512及516會較寬。若將第一類型之SRAM單元200與第二類型之SRAM單元300進行比較，則W6大於W5。在一些實施例中，W6大於W5約20％至約30％。換句話說，在那些實施例中，W6是W5的約1.2倍至約1.3倍。
在一些情況下，可以將複數SRAM單元連接在一起，以形成SRAM巨集。舉例來說，SRAM單元的32乘32(32×32)陣列可構成1k位元的SRAM巨集，而SRAM單元的256乘32(256×32)陣列可構成8k位元的SRAM巨集。對於現今的系統單晶片(SOC)應用，可將多個等級的記憶體與處理器一同嵌入(embed)SOC晶片中，處理器例如中央處理單元(central processing unit, CPU)或圖形處理單元(graphics processing unit, GPU)。在一些情況下，嵌入式記憶體與處理器一起被製造於一個基板或晶圓上。在一些實施例中，可以有三個等級(level)的記憶體或高速緩衝記憶體(cache)，第一級(L1)、第二級(L2)以及第三級(L3)，其中第一級(L1)在連接上更靠近處理器，而第三級(L3)在連接上離處理器較遠。在這些實施例中，L1高速緩衝記憶體需要高速，這通常代表L1高速緩衝記憶體的速度與處理器的速度基本相同。L2高速緩衝記憶體可慢於L1高速緩衝記憶體。L3高速緩衝記憶體可慢於L2高速緩衝記憶體。根據本揭露實施例，第二類型之SRAM單元300的高速，是下拉節點及傳輸閘節點中的奈米片GAA電晶體的結果，以及可選地，位元線較寬的寬度的結果。奈米片GAA電晶體以及較寬之位元線的使用，增加了第二類型之SRAM單元300的寬度，並增加了第二類型之SRAM單元300封裝在巨集中的間距(pitch)。也就是說，以本揭露之SRAM單元而言，速度可能以密度為代價。如果同時考慮三個等級的記憶體的速度及密度，則第一級L1高速緩衝記憶體可為由第二類型之SRAM單元300所形成的巨集，第三級L3高速緩衝記憶體可為由第一類型之SRAM單元200所形成的巨集，而則第二級L2高速緩衝記憶體可為同時由第一類型之SRAM單元200及第二類型之SRAM單元300所形成的巨集。
現在參照第2圖及第3圖。在一些實施例中，第2圖中之第一類型之SRAM單元200包括沿著X方向的第一X間距X1(間距X1)以及沿著Y方向的第一Y間距Y1(間距Y1)；而第3圖中之第二類型之SRAM單元300包括沿著X方向的第二X間距X2(間距X2)以及沿著Y方向的第二Y間距Y2(間距Y2)。在一些實施例中，間距Y1與間距Y2基本上相同，而間距X2比間距X1大至少5％。
在一些實施例中，寫入輔助電路(write assist circuitry)可被包括於SRAM單元之週邊電路(peripheral circuit)中，以改進寫入容限(write margin, WM)或寫入雜訊容限(write noise margin, WNM)。在一些實施例中，寫入輔助電路可藉由具有負位元線(negative bit line)、上升Vss(raising Vss)、降低Vdd或加壓字元線(WL)( boosting word line)來輔助SRAM單元的寫入。在本揭露的一些實施例中，寫入輔助電路可被包括於第一類型之SRAM單元200的第一週邊電路中，或包括於由第一類型之SRAM單元200所組成的巨集中。在這些實施例中，這種寫入輔助電路並未包括於下列電路中或是自下列電路中省略：第二類型之SRAM單元300的第二週邊電路、或是由第二類型之SRAM單元300所組成的巨集。這種省略藉由下列原因而至少成為可能：藉由第二類型之SRAM單元300較寬的奈米片通道，或第二類型之SRAM單元300之較寬的位元線，或是兩者皆是。如上所述，第二類型之SRAM單元300中奈米片通道的寬度W2，是第一類型之SRAM單元200中奈米線通道的寬度W1的約1.2至約5.0倍，例如約1.4至約3.0倍。在一些情況下，除了包括具有較寬之通道的奈米片GAA電晶體之外，第二類型之SRAM單元300亦可具有寬度W6的位元線(例如：位元線512及516)，其中寬度W6大於第一類型之SRAM單元200的位元線(例如：位元線412及416)的寬度W5。如上結合第4圖及第5圖所述，W6/W5介於約1.2與約1.3之間。
第6圖為系統單晶片10或處理器20中的嵌入式記憶體結構600的示意圖。處理器20可為需要高速操作的CPU、GPU等。第6圖僅圖示了嵌入式記憶體結構600及處理器20，但系統單晶片10可包括其他組件，例如儲存組件、另一個處理器，ASIC以及I/O控制器。嵌入式記憶體結構600包括由第一類型之SRAM單元(例如：第2圖中的第一類型之SRAM單元200)所組成的第一巨集610，以及由第二類型之SRAM單元(例如：第3圖中的第二類型之SRAM單元300)所組成的第二巨集620。亦如第6圖所示，嵌入式記憶體結構600可包括第三巨集630，第三巨集630同時包括第一類型之SRAM單元及第二類型之SRAM單元。第一巨集610、第二巨集620、以及第三巨集630被連接，且可被處理器20存取。在一些情況下，第一巨集610、第二巨集620、以及第三巨集630被嵌入於處理器20中。在一些實施例中，第一巨集610可作為L3高速緩衝記憶體，第二巨集620可作為L1高速緩衝記憶體，而第三巨集630可作為L2高速緩衝記憶體。
仍舊參照第6圖，每個第一類型之SRAM單元200具有第一X間距X1及第一Y間距Y1，每個第二類型之SRAM單元300具有第二X間距X2及第二Y間距Y2。由於第二類型之SRAM單元300包括奈米片GAA電晶體，因此間距X2大於間距X1。在一些情況下，間距X2至少是間距X1的1.05倍。間距Y1與間距Y2基本相同。此外，因為第三巨集630包括第一類型之SRAM單元200及第二類型之SRAM單元300的組合，因此第三巨集630的一部分可由第一X間距X1作為特徵，而第三巨集630的另一部分可由第二X間距X2作為特徵。儘管第6圖所示之第三巨集630具有第一類型之SRAM單元200的行以及第二類型之SRAM單元300的行，且兩者緊緊相鄰，但本揭露不限於此。本揭露完全設想了第一類型之SRAM單元200與第二類型之SRAM單元300在第三巨集630中的其他排列及配置。
在一些實施例中，嵌入式記憶體結構600可包括週邊電路。在第6圖所示之實施例中，嵌入式記憶體結構600包括用於控制第一巨集610的第一週邊電路612、用於控制第二巨集620的第二週邊電路622、以及用於控制第三巨集630的第三週邊電路632。在一些情況下，如上所述，第一週邊電路612包括寫入輔助電路，而第二週邊電路622不包括任何寫入輔助電路。第三週邊電路632可包括寫入輔助電路，因為第三週邊電路632用於控制第三巨集630中的第一類型之SRAM單元200的讀取/寫入。
第7圖為出示形成嵌入式記憶體結構之方法700的流程圖，嵌入式記憶體結構包括由第一類型之SRAM單元200及第二類型之SRAM單元300所形成的巨集。記憶體結構可被嵌入SOC晶片、CPU、或是GPU。方法700僅為範例，且並非旨於將本揭露限制為超出申請專利範圍所明確記載的內容。附加之操作可被提供於方法700之前、之中、或之後，且在方法700的附加實施例中，一些所述操作可被取代、消除、或移動。下文將結合第1、2、2A、2B、2C、3、3C、4、5、6圖以描述方法700的操作。
在方法700之操作702中，第一巨集被形成，第一巨集包括複數第一六電晶體(6T)SRAM單元，每個第一6T SRAM單元具有奈米線GAA電晶體所形成的上拉節點、下拉節點、以及傳輸閘節點。第一巨集的形成(或至少其一部分的形成)，與處理器(例如：CPU或GPU)的形成同時執行。在操作704中，第二巨集被形成，第二巨集包括複數第二6T SRAM單元，每個第二6T SRAM單元具有奈米片GAA電晶體所形成的下拉節點以及傳輸閘節點，且具有奈米線GAA電晶體所形成的上拉節點。第二巨集的形成(或至少其一部分的形成)，與處理器的形成同時執行。在第一類型之SRAM單元200及第二類型之SRAM單元300皆形成於N井上且N井夾設於兩個P井之間的實施例中，第一類型之SRAM單元及第二類型之SRAM單元的下拉節點與傳輸閘節點為N型GAA電晶體。在操作706中，進一步的操作被執行，以完成記憶體結構的製造。這些進一步的操作可包括形成通往SRAM單元200及300中之GAA電晶體的源極/汲極區域的接點開口與通孔、形成通往SRAM單元200及300中之閘極結構的接點開口與通孔、形成金屬線層及金屬間(intermetallic)介電層，諸如此類。這些進一步的操作亦可包括形成用於第一類型之SRAM單元200的第一週邊電路，以及用於第二類型之SRAM單元300的第二週邊電路。
基於以上討論可以看出，本揭露提供了優於傳統SRAM單元及SRAM巨集的優點。然而，應理解的是，其他實施例亦可提供額外的優點，且並非所有的優點皆須揭露於本文中，且並非所有實施例都需要特定的優點。本揭露提出了一種嵌入式記憶體結構，整合了第一類型之SRAM單元及第二類型之SRAM單元，其中第一類型之SRAM單元包括作為下拉、傳輸閘、以及上拉節點的奈米線GAA電晶體，而第二類型之SRAM單元包括作為下拉及傳輸閘節點的奈米片GAA電晶體。此外，第二類型之SRAM單元可具有較寬之位元線，使得寫入輔助電路不再被需要。第二類型之SRAM單元適用於L1高速緩衝記憶體等高速應用，而第一類型之SRAM單元適用於L3高速緩衝記憶體等速度非關鍵(non-speed critical)、低漏電及高密度應用。兩種類型之SRAM單元的整合為設計提供了彈性，以達成在不同環境及操作條件下的最佳化。
本揭露之揭露提供記憶體結構及系統單晶片裝置的實施例。在一個實施例中，提供一種記憶體結構。上述記憶體結構包括第一靜態隨機存取記憶體(SRAM)巨集，包含複數第一閘極全環(GAA)電晶體，以及包括第二SRAM巨集，包含複數第二GAA電晶體。在此記憶體結構中，第一SRAM巨集之每個第一GAA電晶體包括複數第一通道區域，每個第一通道區域具有第一通道寬度(W1)及第一通道厚度(T1)，而第二SRAM巨集之每個第二GAA電晶體包括複數第二通道區域，每個第二通道區域具有第二通道寬度(W2)及第二通道厚度(T2)。W2/T2大於W1/T1。在一些情況下，第一GAA電晶體為奈米線GAA電晶體，而第二GAA電晶體為奈米片GAA電晶體。
在一些實施例中，W1/T1介於約0.9至約2之間。在一些實施例中，W2/T2介於約2至約10之間。在一些實施例中，W2/W1介於約1.2至約5.0之間。在一些實施例中，第一SRAM巨集由複數第一SRAM單元所形成，而上述第二SRAM巨集由複數第二SRAM單元所形成。每個第二SRAM單元所具有的寬度大於每個第一SRAM單元的寬度。在一些情況下，複數第一SRAM單元包括第一單元間距，而複數第二SRAM單元包括大於第一單元間距的第二單元間距。在一些實施例中，第一SRAM巨集之複數第一位元線層具有第一位元線寬度，而第二SRAM巨集之複數第二位元線層具有第二位元線寬度，其中第二位元線寬度大於第一位元線寬度。在一些情況下，第二位元線寬度是第一位元線寬度的至少1.2倍。
在另一個實施例中，本揭露提供一種靜態隨機存取記憶體(SRAM)結構。上述SRAM結構包括第一六電晶體(6T)靜態隨機存取記憶體(SRAM)巨集，包括複數第一單元，每個第一單元具有複數N型第一類型閘極全環(GAA)電晶體以及複數P型第一類型GAA電晶體；以及第二6T SRAM巨集，包括複數第二單元，每個第二單元具有複數N型第二類型GAA電晶體以及複數P型第一類型GAA電晶體。每個N型第一類型GAA電晶體以及P型第一類型GAA電晶體包括複數第一通道區域，每個第一通道區域具有第一通道寬度(W1)及第一通道厚度(T1)。每個N型第二類型GAA電晶體包括複數第二通道區域，每個第二通道區域具有第二通道寬度(W2)及第二通道厚度(T2)。W2/T2大於W1/T1。在一些實施例中，第一類型GAA電晶體為奈米線GAA電晶體，而第二類型GAA電晶體為奈米片GAA電晶體。
在一些實施例中，第一6T SRAM巨集之每個第一單元包括：第一傳輸閘節點，包括複數N型第一類型GAA電晶體中的一者；第一下拉節點，包括複數N型第一類型GAA電晶體中的另一者；以及第一上拉節點，包括複數P型第一類型GAA電晶體中的一者。在這些實施例中，第二6T SRAM巨集之每個第二單元包括：第二傳輸閘節點，包括複數N型第二類型GAA電晶體中的一者；第二下拉節點，包括複數N型第二類型GAA電晶體中的另一者；以及第二上拉節點，包括複數P型第一類型GAA電晶體中的一者。在一些實施例中，W1/T1介於約0.9至約2之間。在一些情況下，W2/T2介於約2至約10之間。在一些實施例中，W2/W1介於約1.4至約3.0之間。在一些實施例中，第一6T SRAM巨集由複數第一SRAM單元所形成，而上述第二6T SRAM巨集由複數第二SRAM單元所形成，其中每個第二SRAM單元所具有的寬度大於每個第一SRAM單元的寬度。在一些實施例中，第一SRAM單元包括第一單元間距，而第二SRAM單元包括第二單元間距，其中第二單元間距大於第一單元間距。在一些實施例中，第一6T SRAM巨集之複數第一位元線層具有第一位元線寬度，而第二6T SRAM巨集之複數第二位元線層具有第二位元線寬度，其中第二位元線寬度大於第一位元線寬度。在一些實施例中，第二位元線寬度是第一位元線寬度的至少1.2倍。
在進一步的實施例中，本揭露提供一種系統單晶片(SOC)裝置，上述SOC裝置包括處理器；第一靜態隨機存取記憶體(SRAM)巨集，包括複數第一六電晶體(6T)SRAM單元；第二SRAM巨集，包括複數第二6T SRAM單元；以及第三SRAM巨集，包括複數第三6T SRAM單元。第一、第二、第三巨集可被處理器存取。每個第一6T SRAM單元之所有的複數第一下拉(PD)節點及複數第一傳輸閘(PG)節點，皆為垂直堆疊之第一類型閘極全環(GAA)電晶體。每個第二6T SRAM單元之複數第二下拉(PD)節點及複數第二傳輸閘(PG)節點，為垂直堆疊之第二類型GAA電晶體。複數第三6T SRAM單元之複數第三下拉(PD)節點及複數第三傳輸閘(PG)節點，包括複數垂直堆疊之第一類型GAA電晶體以及複數垂直堆疊之第二類型GAA電晶體。每個垂直堆疊之第一類型GAA電晶體包括複數第一通道區域，每個第一通道區域具有第一通道寬度(W1)及第一通道厚度(T1)。每個垂直堆疊之第二類型GAA電晶體包括複數第二通道區域，每個第二通道區域具有第二通道寬度(W2)及第二通道厚度(T2)。W2/T2大於W1/T1。在一些實施例中，複數第一類型GAA電晶體為奈米線GAA電晶體，而複數第二類型GAA電晶體為奈米片GAA電晶體。在一些實施例中，W1/T1介於約0.9至約2.0之間。在一些實施例中，W2/T2介於約2至約10.0之間。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。舉例來說，藉由對位元線導線及字元線導線實施不同的厚度，吾人可達到不同電阻之導線。然而，其他用以改變金屬導線之電阻的技術亦可被利用。
100:SRAM單元 102:第一傳輸閘節點 104:第二傳輸閘節點 106:第一上拉節點 108:第二上拉節點 110:第一下拉節點 112:第二下拉節點 114、116:儲存節點 BL:位元線 BLB:互補位元線 WL:字元線 CVdd:正電源供應節點 CVss:電源供應電壓 200:第一類型之SRAM單元 202:第一傳輸閘節點 204:第二傳輸閘節點 206:第一上拉節點 208:第二上拉節點 210:第一下拉節點 212:第二下拉節點 222、224、226、228:奈米線堆疊 A-A’、B-B’、C-C’:線段 W1:寬度 W3:寬度 X1:間距 Y1:間距 2001:N型井 2002、2004:P型井 201:基板 203:淺溝槽隔離區域 205:閘極末端介電質 230:閘極結構 231:閘極介電質 235:閘極結構 240:閘極接點 253、255:奈米線 T1:厚度 T3:厚度 233:閘極間隔物 250:源極/汲極區域 260:矽化層 270:源極/汲極接點 278:硬遮罩層 280:介電層 300:第二類型之SRAM單元 302:第一傳輸閘節點 304:第二傳輸閘節點 306:第一上拉節點 308:第二上拉節點 310:第一下拉節點 312:第二下拉節點 322:奈米片堆疊 324:奈米線堆疊 326:奈米線堆疊 328:奈米片堆疊 AA-AA’:線段 X2:間距 Y2:間距 3001:N型井 3002、3004:P型井 301:基板 303:淺溝槽隔離區域 305:閘極末端介電質 330:閘極結構 331:閘極介電質 335、340:閘極結構 353:奈米線 355:奈米片 W2:寬度 W4:寬度 T2:厚度 T4:厚度 412:位元線 414:CVdd線路 416:位元線 422:字元線WL 432、434:CVss線路 M1:第一金屬層 M2:第二金屬層 M3:第三金屬層 W5:寬度 512:位元線 514:CVdd線路 516:位元線 522:字元線WL 532、534:CVss線路 W6:寬度 10:系統單晶片 20:處理器 600:嵌入式記憶體結構 610:第一巨集 612:第一週邊電路 620:第二巨集 622:第二週邊電路 630:第三巨集 632:第三週邊電路 700:方法 702-706:操作
本揭露之態樣根據下列詳細討論及所附圖式可得到更佳的理解。應注意的是，根據產業之標準作法，各種特徵並未依比例繪製。事實上，各種特徵之尺寸可任意增加或縮小，以使討論清晰易懂。亦應注意的是，附圖僅出示本揭露之典型實施例，且因此不應被視為對範圍的限制，因為本揭露可均等並良好地應用於其他實施例。 第1圖顯示範例性SRAM單元之電路圖。 第2圖根據本揭露一些實施例，顯示第一類型之SRAM單元的佈局。 第2A圖顯示第2圖之佈局沿著線段A-A’的截面圖。 第2B圖顯示第2圖之佈局沿著線段B-B’的截面圖。 第2C圖顯示第2圖之佈局沿著線段C-C’的截面圖。 第3圖根據本揭露一些實施例，顯示第二類型之SRAM單元的佈局。 第3A圖顯示第3圖之佈局沿著線段AA-AA’的截面圖。 第4圖顯示第2圖之第一類型之SRAM單元沿著金屬層的佈局。 第5圖顯示第3圖之第二類型之SRAM單元沿著金屬層的佈局。 第6圖根據本揭露實施例，顯示嵌入式記憶體結構的示意圖。 第7圖根據本揭露實施例，顯示形成記憶體結構之方法的流程圖。
300:第二類型之SRAM單元
302:第一傳輸閘節點
304:第二傳輸閘節點
306:第一上拉節點
308:第二上拉節點
310:第一下拉節點
312:第二下拉節點
322:奈米片堆疊
324:奈米線堆疊
326:奈米線堆疊
328:奈米片堆疊
AA-AA’:線段
X2:間距
Y2:間距
3001:N型井
3002、3004:P型井

Claims (10)

  1. 一種記憶體結構，包括：一第一靜態隨機存取記憶體(SRAM)巨集，包括複數第一閘極全環(GAA)電晶體；以及一第二靜態隨機存取記憶體巨集，包括複數第二閘極全環電晶體；其中上述第一靜態隨機存取記憶體巨集之每個上述第一閘極全環電晶體包括彼此垂直堆疊的複數第一通道區域，每個上述第一通道區域具有一第一通道寬度(W1)及一第一通道厚度(T1)；其中上述第二靜態隨機存取記憶體巨集之每個上述第二閘極全環電晶體包括彼此垂直堆疊的複數第二通道區域，每個上述第二通道區域具有一第二通道寬度(W2)及一第二通道厚度(T2)；其中W2/T2大於W1/T1。
  2. 如申請專利範圍第1項所述之記憶體結構，其中W1/T1介於約0.9至約2之間、W2/T2介於約2至約10之間、以及W2/W1介於約1.2至約5.0之間。
  3. 如申請專利範圍第1項所述之記憶體結構，其中上述第一靜態隨機存取記憶體巨集由複數第一靜態隨機存取記憶體單元所組成，而上述第二靜態隨機存取記憶體巨集由複數第二靜態隨機存取記憶體單元所組成，其中每個上述第二靜態隨機存取記憶體單元所具有的寬度大於每個上述第一靜態隨機存取記憶體單元的寬度。
  4. 如申請專利範圍第1項所述之記憶體結構，其中上述第一靜態隨機存取記憶體巨集之複數第一位元線層具有一第一位元線寬度，而上述第二靜態隨機存取記憶體巨集之複數第二位元線層具有一第二位元線寬度，其中上述第二位元線寬度大於上述第一位元線寬度。
  5. 一種靜態隨機存取記憶體(SRAM)結構，包括： 一第一六電晶體(6T)靜態隨機存取記憶體巨集，包括複數第一單元，每個上述第一單元具有複數N型第一類型閘極全環(GAA)電晶體以及複數P型第一類型閘極全環電晶體；以及一第二六電晶體靜態隨機存取記憶體巨集，包括複數第二單元，每個上述第二單元具有複數N型第二類型閘極全環電晶體以及上述P型第一類型閘極全環電晶體；其中每個上述N型第一類型閘極全環電晶體以及上述P型第一類型閘極全環電晶體包括彼此垂直堆疊的複數第一通道區域，每個上述第一通道區域具有一第一通道寬度(W1)及一第一通道厚度(T1)；其中每個上述N型第二類型閘極全環電晶體包括彼此垂直堆疊的複數第二通道區域，每個上述第二通道區域具有一第二通道寬度(W2)及一第二通道厚度(T2)；其中W2/T2大於W1/T1。
  6. 如申請專利範圍第5項所述之靜態隨機存取記憶體結構，其中上述第一六電晶體靜態隨機存取記憶體巨集之每個上述第一單元包括：一第一傳輸閘節點，包括上述N型第一類型閘極全環電晶體中的一者；一第一下拉節點，包括上述N型第一類型閘極全環電晶體中的另一者；以及一第一上拉節點，包括上述P型第一類型閘極全環電晶體中的一者；其中上述第二六電晶體靜態隨機存取記憶體巨集之每個上述第二單元包括：一第二傳輸閘節點，包括上述N型第二類型閘極全環電晶體中的一者；一第二下拉節點，包括上述N型第二類型閘極全環電晶體中的另一者；以及一第二上拉節點，包括上述P型第一類型閘極全環電晶體中的一者。
  7. 如申請專利範圍第5項所述之靜態隨機存取記憶體結構，其中上 述第一六電晶體靜態隨機存取記憶體巨集由複數第一靜態隨機存取記憶體單元所形成，而上述第二六電晶體靜態隨機存取記憶體巨集由複數第二靜態隨機存取記憶體單元所形成，其中每個上述第二靜態隨機存取記憶體單元所具有的寬度大於每個上述第一靜態隨機存取記憶體單元的寬度。
  8. 如申請專利範圍第7項所述之靜態隨機存取記憶體結構，其中上述第一靜態隨機存取記憶體單元包括一第一單元間距，而上述第二靜態隨機存取記憶體單元包括一第二單元間距，其中上述第二單元間距大於上述第一單元間距。
  9. 如申請專利範圍第5項所述之靜態隨機存取記憶體結構，其中上述第一六電晶體靜態隨機存取記憶體巨集之複數第一位元線層具有一第一位元線寬度，而上述第二六電晶體靜態隨機存取記憶體巨集之複數第二位元線層具有一第二位元線寬度，其中上述第二位元線寬度大於上述第一位元線寬度。
  10. 一種系統單晶片(SOC)裝置，包括：一處理器；一第一靜態隨機存取記憶體(SRAM)巨集，包括複數第一六電晶體(6T)靜態隨機存取記憶體單元；一第二靜態隨機存取記憶體巨集，包括複數第二六電晶體靜態隨機存取記憶體單元；以及一第三靜態隨機存取記憶體巨集，包括複數第三六電晶體靜態隨機存取記憶體單元；其中上述第一、第二、第三靜態隨機存取記憶體巨集可被上述處理器所存取；其中每個上述第一六電晶體靜態隨機存取記憶體單元之所有的複數第一下拉(PD)節點及複數第一傳輸閘(PG)節點，皆為垂直堆疊之第一類型閘極全環 (GAA)電晶體；其中每個上述第二六電晶體靜態隨機存取記憶體單元之複數第二下拉(PD)節點及複數第二傳輸閘(PG)節點，為垂直堆疊之第二類型閘極全環電晶體；其中上述第三六電晶體靜態隨機存取記憶體單元之複數第三下拉(PD)節點及複數第三傳輸閘(PG)節點，包括上述垂直堆疊之第一類型閘極全環電晶體以及上述垂直堆疊之第二類型閘極全環電晶體；其中每個上述垂直堆疊之第一類型閘極全環電晶體包括彼此垂直堆疊的複數第一通道區域，每個上述第一通道區域具有一第一通道寬度(W1)及一第一通道厚度(T1)；其中每個上述垂直堆疊之第二類型閘極全環電晶體包括彼此垂直堆疊的複數第二通道區域，每個上述第二通道區域具有一第二通道寬度(W2)及一第二通道厚度(T2)；其中W2/T2大於W1/T1。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019171937A1 (ja) * 2018-03-07 2019-09-12 株式会社ソシオネクスト 半導体集積回路装置
US20200219990A1 (en) * 2019-01-03 2020-07-09 Intel Corporation Self-aligned gate endcap (sage) architectures with gate-all-around devices above insulator substrates
US11152377B2 (en) * 2019-04-25 2021-10-19 International Business Machines Corporation Nanosheet SRAM by SIT process
US10950609B2 (en) * 2019-07-15 2021-03-16 Qualcomm Incorporated Gate-all-around (GAA) and fin field-effect transistor (FinFet) hybrid static random-access memory (SRAM)
US11158368B2 (en) * 2019-09-06 2021-10-26 Coventor, Inc. Static random-access memory cell design
US11037937B2 (en) * 2019-11-20 2021-06-15 Globalfoundries U.S. Inc. SRAM bit cells formed with dummy structures
US11302692B2 (en) * 2020-01-16 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices having gate dielectric layers of varying thicknesses and methods of forming the same
US11444072B2 (en) * 2020-02-25 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-port SRAM structure
TW202141703A (zh) 2020-02-25 2021-11-01 台灣積體電路製造股份有限公司 靜態隨機存取記憶體單元
US11665878B2 (en) * 2020-09-30 2023-05-30 Tokyo Electron Limited CFET SRAM bit cell with two stacked device decks
JP7446446B2 (ja) * 2021-02-05 2024-03-08 チャンシン メモリー テクノロジーズ インコーポレイテッド スタンダードセルレイアウトテンプレート及び半導体構造
US11659703B2 (en) * 2021-02-26 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with embedded high-density and high-current SRAM macros
US11682450B2 (en) * 2021-07-15 2023-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM performance optimization via transistor width and threshold voltage tuning
US20230015575A1 (en) * 2021-07-16 2023-01-19 Taiwan Semiconductor Manufacturing Company Ltd. Multi-gate semiconductor device for memory and method for forming the same
US20230032523A1 (en) * 2021-07-30 2023-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around high-density and high-speed sram cells
US20230070119A1 (en) * 2021-09-07 2023-03-09 Macronix International Co., Ltd. Three-dimensional semiconductor structures
US20230079586A1 (en) * 2021-09-13 2023-03-16 Intel Corporation Selectively thinned gate-all-around (gaa) structures
US11778803B2 (en) * 2021-09-29 2023-10-03 Advanced Micro Devices, Inc. Cross FET SRAM cell layout
US11881393B2 (en) * 2021-09-29 2024-01-23 Advanced Micro Devices, Inc. Cross field effect transistor library cell architecture design
US20230209797A1 (en) * 2021-12-23 2023-06-29 Intel Corporation Sram with nanoribbon width modulation for greater read stability
US11665877B1 (en) 2021-12-29 2023-05-30 International Business Machines Corporation Stacked FET SRAM design

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9218872B1 (en) * 2014-06-20 2015-12-22 Taiwan Semiconductor Manufactruing Company, Ltd. Memory chip and layout design for manufacturing same

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8174868B2 (en) * 2009-09-30 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded SRAM structure and chip
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
WO2013101003A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Techniques and configurations for stacking transistors of an integrated circuit device
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US8779528B2 (en) 2012-11-30 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell comprising FinFETs
US8964457B2 (en) 2012-11-30 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for operating SRAM cells
US8830732B2 (en) 2012-11-30 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell comprising FinFETs
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US20160043092A1 (en) * 2014-08-08 2016-02-11 Qualcomm Incorporated Fin field-effect transistor static random access memory devices with p-channel metal-oxide-semiconductor pass gate transistors
US9691471B2 (en) * 2014-09-15 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
US9362292B1 (en) * 2015-04-17 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Two-port SRAM cell structure for vertical devices
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102415328B1 (ko) * 2015-12-03 2022-06-30 삼성전자주식회사 전기적 특성을 개선할 수 있는 에스램 소자 및 이를 포함하는 로직 소자
US9515077B1 (en) * 2015-12-18 2016-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Layout of static random access memory cell
US9558809B1 (en) * 2015-12-18 2017-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Layout of static random access memory array
US9721645B1 (en) 2016-01-29 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM arrays and methods of manufacturing same
US10050042B2 (en) 2016-01-29 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell and logic cell design
US10211206B1 (en) * 2017-11-01 2019-02-19 Globalfoundries Inc. Two-port vertical SRAM circuit structure and method for producing the same
US11728344B2 (en) * 2019-06-28 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid SRAM design with nano-structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9218872B1 (en) * 2014-06-20 2015-12-22 Taiwan Semiconductor Manufactruing Company, Ltd. Memory chip and layout design for manufacturing same

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