CN109791629A - 量子点器件 - Google Patents

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Abstract

本文公开了量子点器件以及相关的系统和方法。在一些实施例中，量子点器件可以包括量子阱堆叠；量子阱堆叠上方的多个第一栅；以及量子阱堆叠上方的多个第二栅；其中，所述多个第一栅布置在沿第一方向延伸的电连续行中，并且所述多个第二栅布置在沿垂直于所述第一方向的第二方向延伸的电连续行中。

Description

量子点器件
相关申请的交叉引用
本申请要求2016年11月3日提交的题为“QUANTUM DOT DEVICES”的美国临时申请No.62/417,047的优先权。该优先权申请的全部内容通过引用结合于此。
背景技术
量子计算是指涉及使用量子力学现象来操纵数据的计算系统的研究领域。这些量子力学现象（例如叠加（其中量子变量可以同时存在于多个不同的状态中）和纠缠（其中多个量子变量具有相关状态，而不管它们在空间或时间上的距离如何））不具有经典计算世界中的类似物，因此不能用经典计算设备实现。
附图说明
通过以下结合附图的详细描述将容易理解实施例。为了便于描述，相同的附图标记表示相同的结构元件。在附图的各图中，通过示例而非通过限制的方式图示了实施例。
图1A-1E是根据各种实施例的量子点器件的各种视图。
图2A-2U图示了根据各种实施例的量子点器件的制造中的各种示例阶段。
图3是根据各种实施例的量子点器件的视图。
图4A-4D是根据各种实施例的量子点器件的各种视图。
图5A-5C图示了根据各种实施例的量子点器件的各种示例尺寸。
图6-8图示了根据各种实施例的可用于在量子点器件上执行量子操作的各种电配置。
图9图示了根据各种实施例的用于量子点器件的互连布置。
图10图示了根据各种实施例的与量子点器件中的量子点栅（gate）相关联的磁体的布置。
图11图示了根据各种实施例的双侧量子点器件。
图12A-12E图示了根据各种实施例的可以被包括在量子点器件中的量子阱堆叠的各种实施例。
图13A和13B是可包括本文公开的任何量子点器件的晶片和管芯的顶视图。
图14是可包括本文公开的任何量子点器件的器件组件的横截面侧视图。
图15是根据各种实施例的示例性量子计算设备的框图，该示例性量子计算设备可包括本文公开的任何量子点器件。
具体实施方式
本文公开了量子点器件以及相关的系统和方法。在一些实施例中，量子点器件可以包括量子阱堆叠；量子阱堆叠上方的多个第一栅；以及量子阱堆叠上方的多个第二栅；其中第一栅位于每个最邻近对的第二栅之间。在一些实施例中，量子点器件可以包括量子阱堆叠；量子阱堆叠上方的多个第一栅；以及量子阱堆叠上方的多个第二栅；其中，所述多个第一栅布置在沿第一方向延伸的电连续行中，并且所述多个第二栅布置在沿垂直于第一方向的第二方向延伸的电连续行中。在一些实施例中，量子点器件可以包括量子阱堆叠；量子阱堆叠上方的多个第一栅；以及量子阱堆叠上方的多个第二栅；其中，所述多个第二栅被布置为栅格中的点，并且所述多个第二栅相对于所述栅格的对角线子集是电连续的。
本文公开的量子点器件可以使量子点的形成能够充当量子计算器件中的量子比特（“量子位”），以及控制这些量子点以执行量子逻辑运算。与先前的量子点形成和操纵方法不同，本文公开的量子点器件的各种实施例提供量子点的强空间定位（以及因此对量子点相互作用和操纵的良好控制），包括在该器件中的量子点的数量的良好可扩展性和/或在与量子点器件进行电连接以将量子点器件集成在较大的计算设备中的设计灵活性。
在以下详细描述中，参考形成其一部分的附图，并且其中通过图示的方式示出了可以实践的实施例。要理解，在不脱离本公开的范围的情况下，可以利用其他实施例并且可以进行结构或逻辑上的改变。因此，以下详细描述不应被理解为限制意义。
可以以最有助于理解所要求保护的主题的方式将各种操作依次描述为多个离散动作或操作。然而，描述的顺序不应被解释为暗示这些操作必须依赖于顺序。特别是，这些操作可以不按呈现顺序执行。所描述的操作可以以与所描述的实施例不同的顺序执行。可以执行各种附加操作，和/或在另外的实施例中可以省略所描述的操作。
出于本公开的目的，短语“A和/或B”表示（A），（B）或（A和B）。出于本公开的目的，短语“A，B和/或C”表示（A），（B），（C），（A和B），（A和C），（B和C），或（A，B和C）。当针对测量范围使用时，术语“在...之间”包括测量范围的末端。如本文所使用的，符号“A/B/C”表示（A），（B）和/或（C）。
本说明书使用短语“在实施例中”或“在多个实施例中”，其可各自指代相同或不同实施例中的一个或多个。此外，如关于本公开的实施例使用的术语“包括”，“包含”，“具有”等是同义的。本公开可以使用基于透视的描述，例如“上方”，“下方”，“顶部”，“底部”和“侧面”；这些描述用于促进讨论，并且不旨在限制所公开实施例的应用。附图不一定按比例绘制。如本文所用，“高k电介质”是指具有比氧化硅更高的介电常数的材料。
本公开可使用单数术语“层”，但术语“层”应理解为指代可包括多个不同材料层的组件。附图不一定按比例绘制。为了便于讨论，与特定编号图相关联的所有字母子图可以通过该图的编号来指代；例如，图1A-1E可以被称为“图1”，图2A-2C可以被称为“图2”等。
图1A-1E是根据各种实施例的量子点器件100的各种视图。图1A是量子点器件100的一部分的顶视图，其中一些材料被去除，使得量子点（QD）栅线和垒栅线104可见。尽管这里的许多附图和描述可以分别将一组特定的线或栅称为“垒”或“量子点”线或栅，但这仅仅是为了便于讨论，并且在其他实施例中，可以交换“垒”和“量子点”线和栅的角色（例如，垒栅可以替代地充当量子点栅，反之亦然）。图1B-1E是量子点器件100的横截面侧视图；特别地，图1B是通过图1A的截面BB的视图，图1C是通过图1A的截面CC的视图，图1D是通过图1A的截面DD的视图，以及图1E是通过图1A的截面EE的视图。
如本文所使用的，在量子点器件100的操作期间，可以将电信号（例如，电压，射频（RF）和/或微波信号）提供给量子点栅（和邻近栅）以使量子点（例如，基于电子自旋的量子点）在量子点栅下方的量子阱堆叠146中形成。可以将电信号（例如，电压，射频（RF）和/或微波信号）提供给垒栅以控制相邻量子点之间的势能垒。
在图1的量子点器件100中，栅电介质114设置在量子阱堆叠146上。量子阱堆叠146可以包括至少一个量子阱层152（图1中未示出，但在下面进行了讨论），其中量子点可以在量子点器件100的操作期间被定位；下面参考图12讨论量子阱堆叠146的示例。栅电介质114可以是任何合适的材料，例如高k材料。垒栅金属108的多个平行线被设置在栅电介质114上，并且间隔部材料118被设置在垒栅金属108的侧面上。在一些实施例中，图案化的硬掩模110可以设置在垒栅金属108上（图案对应于垒栅金属108的图案，并且间隔部材料118可以向上延伸到硬掩模110的侧面，如所示。在一些实施例中，附加硬掩模112可以设置在硬掩模110上（使得在垒栅金属108上方有两个硬掩模），并且该附加硬掩模112可以如图1D所图示的被图案化以在相邻的成对垒栅金属108段上延伸。如图1B和1D所示，在一些实施例中，附加的绝缘材料128（例如，层间电介质（ILD））可以设置在该附加的硬掩模112上。在一些实施例中，绝缘材料128（例如，ILD）可以被设置在两个硬掩模110和112之间。如下所讨论的，垒栅金属108可以在量子点器件100的操作期间提供垒栅。可以单独地电控制垒栅线104中不同的垒栅线。
量子点（QD）栅金属的多个平行线可以被设置在垒栅金属108的多个平行线之上。如图1A所图示，量子点栅金属106的线可以被布置为垂直于垒栅金属108的线。如图1D所图示，相邻的成对垒栅金属108/间隔部材料118结构之间的区域可以用绝缘材料128（例如，ILD）和量子点栅金属106交替地填充。量子点栅金属106可以在垒栅金属108上方的附加硬掩模112和附加绝缘材料128上延伸，并且可以向下延伸到垒栅金属108/间隔部材料118结构中的相邻的垒栅金属108/间隔部材料118结构之间的空间中。在垒栅金属108/间隔部材料118结构中的相邻的垒栅金属108/间隔部材料118结构之间延伸的量子点栅金属106可以在量子点器件100的操作期间提供量子点栅150，使得量子点形成在量子点栅150下方的量子阱堆叠146中，如下所讨论的。量子点栅150可以与桩（stub）122交替，桩122没有延伸到量子阱堆叠146那么远，如所示。由于在垒栅160上方的连续量子点栅金属106，量子点栅线102中的量子点栅150中的多个量子点栅150是电连续的；量子点栅线102中的不同的量子点栅线102可以被单独地电控制。如图1B和1C所图示，量子点栅线102的上部可以具有设置在顶面和侧面上的间隔部材料118。量子点栅金属106的不同部分也可以具有设置在底面和侧面上的栅电介质114，如所示。
尽管图1图示了特定数量的量子点栅线102和垒栅线104，但这仅用于说明目的，并且任何数量的量子点栅线102和垒栅线104可以被包括在量子点器件100中。下面参考图3、4和6-8讨论量子点栅线102和垒栅线104布置的其他示例。电互连（例如，通孔和导电线）可以以任何期望的方式与量子点栅线102和垒栅线104接触；下面参考图9讨论一些示例布置。下面参考图6-8讨论利用图1的量子点器件100（或类似器件）执行量子操作的方法的示例。
图1中未图示但在图4中图示的是可以电耦合到量子阱堆叠146的量子阱层的累积区域162。积累区域162可以是载流子累积的区域（例如，由于掺杂，或者由于存在将载流子拉入量子阱层中的大电极，并且可以用作载流子的储存器，载流子可以被选择性地吸引到量子点栅下方的量子阱层的区中（例如，通过控制量子点栅和垒栅160上的电压）以形成基于载流子的量子点（例如，电子或空穴量子点）。在其他实施例中（例如，如下面参考图12所讨论的），量子点器件100可以不包括横向累积区域162，但是可以替代地包括量子阱堆叠146内的掺杂层。这些掺杂层可以向量子阱层提供载流子。量子阱堆叠146中的累积区域162（例如，掺杂或非掺杂的）或掺杂层的任何组合可以用于本文公开的量子点器件100的任何实施例。
图2A-2U图示了根据各种实施例的量子点器件100的制造中的各种示例阶段。图2A-2H中所图示的视图是沿图1D的横截面截取的，图2I中所图示的视图是类似于图1A的顶视图的顶视图，并且图2J-2U中所图示的视图是沿着图1C的横截面截取的。
图2A图示了包括量子阱堆叠146，设置在量子阱堆叠146上的栅电介质114，设置在栅电介质114上的垒栅金属108，设置在垒栅金属108上的硬掩模110，设置在硬掩模110上的模板材料132，设置在模板材料132上的图案化光致抗蚀剂130的组件。光致抗蚀剂130可以是任何合适的材料，并且可以使用任何合适的技术来图案化。在一些实施例中，模板材料132可以是非晶硅或任何其他合适的材料。
图2B图示了在根据光致抗蚀剂130的图案来图案化图2A的组件的模板材料132然后去除光致抗蚀剂130之后的组件。可以使用任何合适的蚀刻工艺来图案化模板材料132。
图2C图示了在图2B的组件的图案化模板材料132的侧面上提供间隔部材料134之后的组件。可以通过在图案化模板材料132上沉积间隔部材料134的共形层，然后执行定向蚀刻以“向下”蚀刻间隔部材料134，将间隔部材料134留在图案化模板材料132的侧面上来形成图2C的间隔部材料134。例如，间隔部材料134可以是绝缘材料。
图2D图示了在从图2C的组件移除模板材料132之后的组件。可以使用任何合适的蚀刻工艺去除模板材料132。
图2E图示了在根据由间隔部材料134提供的图案（即，未被间隔部材料134掩蔽的硬掩模110和垒栅金属108可以被去除）蚀刻图2D的组件的硬掩模110和垒栅金属108之后的组件。可以使用任何合适的蚀刻工艺来图案化硬掩模110和垒栅金属108。在一些实施例中，如所示，蚀刻可以在栅电介质114处停止，而在其他实施例中，蚀刻可以继续通过栅电介质114。
图2F图示了在移除图2E的组件的间隔部材料134之后的组件。可以使用任何合适的技术。
图2G图示了在图2F的组件的图案化硬掩模110和垒栅金属108的侧面上提供间隔部材料118之后的组件。例如，可以使用上面参考图2C讨论的技术形成图2G的间隔部材料118。
图2H图示了在图2G的组件上提供绝缘材料128之后的组件。绝缘材料128例如可以是ILD。在一些实施例中，绝缘材料128可以填充间隔部材料118的相邻部分之间的栅电介质114上方的区并且在硬掩模110上方延伸，如所示。在一些实施例中，可以在沉积之后平坦化绝缘材料128（例如，使用化学机械抛光（CMP）技术）。图2I是图2H的组件的“顶”视图，其中一些绝缘材料128被移除以示出垒栅线104。
图2J是在图2I的绝缘材料128上提供附加硬掩模112以及提供附加的绝缘材料128、模板材料136和图案化的光致抗蚀剂138之后穿过图2I的虚线的横截面视图。附加的绝缘材料128可以采取上面参考图2H讨论的任何绝缘材料128的形式。附加硬掩模112可以采取上面参考图2A讨论的任何硬掩模的形式。模板材料136和图案化的光致抗蚀剂138可以分别采用任何模板材料和图案化的光致抗蚀剂的形式，如上面参考图2A所讨论的。
图2K图示了在根据光致抗蚀剂138的图案来图案化图2J的组件的模板材料136然后去除光致抗蚀剂138之后的组件。可以使用任何合适的蚀刻工艺来图案化模板材料136。
图2L图示了在图2K的组件的图案化模板材料136的侧面上提供间隔部材料140之后的组件。例如，可以使用上面参考图2C讨论的技术形成图2L的间隔部材料140。
图2M图示了在从图2L的组件移除模板材料136之后的组件。可以使用任何合适的蚀刻工艺去除模板材料136。
图2N图示了在图2M的组件上沉积附加模板材料144，平坦化附加模板材料144，并且在附加模板材料144上沉积附加光致抗蚀剂148之后的组件。可以使用任何合适的技术（例如旋涂）来沉积附加光致抗蚀剂148。
图20图示了在图2N的组件的光致抗蚀剂148中形成开口以暴露附加模板材料144的交替部分之后的组件，如所示。开口可以使用通孔光刻或任何其他合适的工艺形成，并且当从上方观察时可以具有圆形横截面。
图2P图示了在根据由图案化的光致抗蚀剂148和间隔部材料140提供的图案蚀刻附加模板材料144，绝缘材料128，栅电介质114和附加硬掩模112之后的组件（即，可以去除未被光致抗蚀剂148或间隔部材料140掩蔽的附加模板材料144，绝缘材料128，栅电介质114和附加硬掩模112）。可以使用任何合适的蚀刻工艺来图案化附加模板材料144，附加硬掩模112，栅电介质114和绝缘材料128。在一些实施例中，如所示，蚀刻可以继续穿过栅电介质114，而在在其他实施例中，蚀刻可以在不移除任何栅电介质114的情况下停止。
图2Q图示了在去除图2P的组件的光致抗蚀剂148和附加模板材料144之后的组件。可以使用任何合适的技术。
图2R图示了在图2Q的组件上沉积共形栅电介质114之后的组件，随后是量子点栅金属106的沉积和平坦化（例如，通过CMP）。因此，图2R的组件包括交替的桩122（其可以在操作期间不提供栅功能）和量子点栅150（其更靠近量子阱堆叠146延伸，并且因此可以在操作期间提供栅功能）。
图2S图示了在移除图2R的组件的间隔部材料140之后的组件。可以使用任何合适的技术。
图2T图示了在图2S的组件上提供间隔部材料118之后的组件。在一些实施例中，间隔部材料118可以是共形的，并且可以如前所讨论地被定向蚀刻。在一些实施例中，一些间隔部材料118可以保留在量子点栅金属106的“顶部”上，以及量子点栅金属106的侧面上。
图2U图示了在图2T的组件上提供绝缘材料128之后的组件。绝缘材料128例如可以是ILD。在一些实施例中，绝缘材料128可以填充间隔部材料118的相邻部分之间的绝缘材料128上方的区。在一些实施例中，可以在沉积（例如，使用CMP）之后平坦化绝缘材料128。图2U的组件可以采取图1中所图示的量子点器件100的形式。
图3是根据各种实施例的量子点器件100的视图。特别地，图3示意性地图示了具有垒栅160和量子点栅150的二维布置的量子点器件100。在一些实施例中，图3中示意性图示的量子点器件100可以采取上面参考图1和2讨论的量子点器件100的任何形式。在这样的实施例中，图3中所图示的垒栅160中通过垒栅线104连接的多个垒栅160可以物理地采用单个细长垒栅的形式，如上文参照图3所讨论的，而图3中所图示的量子点栅150中由量子点栅线102连接的多个量子点栅150可以采取具有交替量子点栅150和桩122的电连续结构的形式，如上文讨论的。
在图3中，沿垒栅线104布置的垒栅160是电连续的，并且因此施加到垒栅线104的任何电压将沿着该线施加到所有垒栅160。类似地，沿量子点栅线102布置的量子点栅150是电连续的，并且因此施加到量子点栅线102的任何电压将沿着该线施加到所有量子点栅150。在图3的量子点器件100中，垒栅线104彼此平行，量子点栅线102彼此平行，并且垒栅线104垂直于量子点栅线102。
图3的量子点器件100中的量子点栅150（以及图1和4-9的量子点器件100）被布置为栅格中的点，并且量子点栅线102中的不同量子点栅线102电耦合到该栅格中的不同对角线。图3的量子点器件100中的垒栅160（以及图1和4-9的量子点器件100）被布置为栅格中的点，并且垒栅线104中不同的垒栅线104电耦合到该栅格中的不同行。量子点栅150下面的栅格相对于垒栅160下面的栅格旋转45度。
在图3的量子点器件100中，每个最邻近对中的量子点栅150具有设置在它们之间的垒栅。量子点栅线102沿着下面的栅格的对角线连接量子点栅150。如下面进一步详细讨论的，在图3的量子点器件100的操作期间，在量子点栅150中的不同的量子点栅150下面的最邻近量子点之间的量子相互作用可以部分地由介于中间的垒栅160提供的势能垒来控制。
图4A-4D是根据各种实施例的量子点器件100的各种视图。特别地，图4A是类似于图1A和图3的视图的“顶”视图，图4B是对应于图4A中标记为“B”的箭头的横截面视图，图4C是类似于图1B的横截面视图的横截面视图（并且对应于图4A中标记为“C”的箭头），以及图4D是类似于图1D的横截面视图的横截面视图（并且对应于图4A中标记为“D”的箭头）。图4中所图示的实施例基本上类似于上面参考图1和2所讨论的实施例，除了栅电介质114不是在量子阱堆叠146上连续延伸，而是分开地设置在栅金属和量子阱堆叠146的不同部分之间。可以通过不首先沉积栅电介质114，而是恰好在沉积栅金属之前沉积栅电介质114来制造这种布置。图4B-4D还包括本文公开的量子点器件100的示例实施例的一些示例尺寸，以及图示了量子点栅150之下的量子点142（示为“e-”基于电子自旋的量子点）的位置。在一些实施例中，距离164可以在50纳米和200纳米之间（例如，在75和125纳米之间，在80和90纳米之间，或者大约84纳米）。在一些实施例中，距离166可以在25和100纳米之间（例如，在40和80纳米之间，或者大约70纳米）。在一些实施例中，距离168可以在80和200纳米之间（例如，在100和150纳米之间，或者大约120纳米）。比较图4B和4D，最邻近量子点（例如，在“对角线”上）可以比单个量子点栅线102中的相邻量子点栅下的量子点基本上更靠近在一起，并且因此最邻近的量子点可以是足够靠近的以进行相互作用（而单个量子点栅线102中相邻量子点栅下的那些可能不足够靠近以进行相互作用）。因此，可以说使用本文公开的量子点器件100的量子操作“在对角线上”发生，如下面进一步详细讨论的。
图5A-5C图示了根据各种实施例的量子点器件100的各种示例尺寸。例如，如图5A所图示，当量子点栅线102具有60纳米的间距并且垒栅线104具有60纳米的间距时，在最邻近的量子点栅下形成的两个量子点（沿着“对角线”）可以间隔开约85纳米。如图5B所图示，当量子点栅线102具有45纳米的间距，并且垒栅线104具有45纳米的间距时，在最邻近的量子点栅下形成的两个量子点可以大致间隔开约64纳米。如图5C所图示，当量子点栅线102具有60纳米的间距，并且垒栅线104具有45纳米的间距（或反之亦然）时，在最邻近的量子点栅下形成的两个量子点可以间隔开约75纳米。可以使用任何其他期望的间距或间距的组合来图案化量子点栅线102和/或垒栅线104。
图6-8图示了根据各种实施例的可用于在量子点器件100中执行量子操作的各种电配置。图6-8中示意性图示的量子点器件100可以采取本文公开的任何量子点器件100的形式（例如，以上参考图1-5讨论的任何量子点器件）。施加到栅线的电压（如下面参考图6-8所讨论的）可以由任何合适的控制电路175（图9中所图示）来控制。控制电路175可以包括多路复用器或其他合适的电路，用于选择性地将电压施加到栅线中的各条栅线。特别是，控制电路175可以被配置为向选定的垒栅线104提供可调电压，同时将其他垒栅线104保持在恒定电压，如果合适的话。控制电路175还可以被配置为分别向每个量子点栅线102提供微波脉冲和DC电压，并且在操作期间保持DC电压恒定，如果合适的话。
图6图示了量子点在量子点栅下形成（由绿色圆圈表示）但是没有发生量子点相互作用的电配置。在图6的配置中，可以向所有量子点栅线102提供图6中的电压（表示为Vtuned），其允许与不同量子点栅线102相关联的量子点栅处于基本相似的能级，并且因此不太可能跨不同的量子点栅线102进行量子相互作用。注意，对应于特定量子点栅线102的Vtuned的特定电压值可以与对应于不同量子点栅线102的Vtuned的特定电压值不同。然而，每个量子点栅线102上的电压可以被设置为“调谐”值（其可以在量子点栅线102之间不同），其限制或防止在不同量子点栅线下形成的量子点之间的量子相互作用。类似地，可以向垒栅线104提供电压（表示为Voff），该电压可以足以在垒栅线104的任一侧上的量子点栅之间提供高势能垒。注意对应于特定垒栅线104的Voff的特定电压值可以与对应于另一垒栅线104的Voff的特定电压值不同；然而，每个垒栅线104上的电压可以被设置为“关闭”值（其可以在垒栅线104之间不同），其限制或防止在每个垒栅线104的任一侧上形成的量子点之间的量子相互作用。施加到量子点和垒栅线104的电压序列可以允许每个量子点被单个电子占据，并且如上所述，垒栅线104上的电压Voff可足以提供最邻近量子点之间的高势能垒，从而限制或防止量子相互作用。
图7图示了可以在特定量子点（在图7中用“π”标识）上实现泡利栅（或“非”）操作的电配置。在一些实施例中，量子点器件100可以包括在量子点栅上方的一组磁体177，使得量子点栅设置在相应的磁体177和量子阱堆叠146之间。例如，磁体177可以是磁体。图10图示了量子点器件100中的磁体177的一个示例布置，但是可以使用任何期望的布置。沿着量子点栅线102的每个磁体177可以具有不同的相关频率。该频率可以被设计为采用特定值，或者由于工艺变化，不同的磁体177可以具有不同的频率。可以使用任何合适的磁体177，并且每个磁体177因此可以充当用于将匹配频率的能量引导到与磁体177相关联的量子点的“天线”。为了执行泡利栅操作，微波脉冲（例如，在千兆赫范围内）可以应用于量子点栅线102，其包括与量子点π相关联的量子点栅。微波脉冲的频率可以允许通过相关磁体177的场梯度来选择量子点π，以及因此微波脉冲可以仅改变量子点π（而不是布置在相同量子点栅线102下方的其他量子点）的状态。其他量子点栅线102上的电压可以保持固定，并且垒栅线104上的电压也可以保持固定以将泡利栅操作限制到量子点π。
图8图示了可以在一对最邻近（“对角线”）量子点（在图8中由“1”和“2”标识）上实现交换栅操作的电配置。如下所述，交换栅可以允许量子点1和2通过适当地调节它们周围的势能而经历量子相互作用。分离量子点1和2的垒栅线104可以将其电压调节到值（Von），该值将量子点1和2之间的势能垒降低到足够低以使它们相互作用；其他垒栅线104可以保持电压（Voff），其中由相关的垒栅160分离的量子点不相互作用（如上面参考图6所讨论的）。可以使施加到与量子点1相关联的量子点栅线102（标记的栅线“x”）的电压和施加到与量子点2相关联的量子点栅线102（标记的栅线“x + 1”）的电压彼此不同，以为它们的相互作用提供一些能量。与量子点栅线102 x在相同“侧”上的所有量子点栅线102（即，量子点栅线102 0，...，x-1）可以具有相互调谐的电压（其可以在不同量子点栅线102之间不同，如上面参照图6所讨论的那样），其将这些量子点栅线102调谐到量子点栅线102 x（在图8中，表示为Vtuned），使得在这些量子点栅线102 0，...，x中的不同量子点栅线下形成的量子点可以不相互作用。类似地，与量子点栅线102 x + 1在相同“侧”上的所有量子点栅线102（即，量子点栅线102 x + 2，...，x + n）可具有相互调谐的电压（这可以在不同的量子点栅线102之间不同，如上面参考图6所讨论的），其将这些量子点栅线102调谐到量子点栅线102 x+ 1（在图8中，表示为Vde调谐），使得在量子点栅线102 x + 1，...，x + n中的不同量子点栅线下形成的量子点可以不相互作用。以这种方式，图8的量子点器件100中的量子点的相互作用可以限于量子点1和2的相互作用。可以使用这种技术选择性地允许任何一对最邻近的量子点相互作用。
图9图示了根据各种实施例的用于量子点器件100的互连布置。图9中示意性图示的量子点器件100可以采取本文公开的任何量子点器件100的形式（例如，上面参考图1-5讨论的那些），并且可以使垒栅线104和量子点栅线102以任何所需的方式进行互连。在图9中，每条栅线可以被路由出到用于连接到处理器件或其他控制器件的接合焊盘（pad），以控制栅线上的电压（例如，以执行上面参考图6-8所讨论的任何操作）。
图11是根据各种实施例的双面量子点器件100的横截面视图。图11的量子点器件100可以通过执行上面参考图2讨论的操作，翻转结果，并在量子阱堆叠146的“另一侧”上执行相同的操作来形成。量子阱堆叠146本身可以包括两个量子阱层，其中一个量子点可以由量子阱堆叠146的相应侧上的栅形成，以及其中另一个量子点可以由量子阱堆叠146的另一个相应侧上的栅形成。在一些实施例中，在量子阱层之一中形成的量子点可以充当量子点器件100中的“有源”量子点，并且在量子阱中的另一个中形成的量子点可以充当“读取”量子点，其感测有源量子点的状态以便读出（例如，通过相应的栅和其他互连）。
图12A-12E图示了量子阱堆叠146的各种示例，其可以提供本文公开的量子点器件100的任何实施例的量子阱堆叠146。在一些实施例中，量子阱堆叠146的层可以通过外延生长在衬底（例如，硅或锗晶片）上（并且在彼此上）。尽管图12中所图示的量子阱堆叠146各自包括两个量子阱层152（例如，适当地于双面器件，如上面参考图11所讨论的），但是在一些实施例中，被包括在量子点器件100内的量子阱堆叠146可以包括一个量子阱层152或多于两个量子阱层152；可以从量子阱堆叠146中省略元件，或者将元件添加到量子阱堆叠146中，参考图12讨论以适当地实现这样的实施例。量子阱堆叠146中的（一个或多个）量子阱层152以外的层可以具有比（一个或多个）量子阱层152更高的导电阈值电压，使得当（一个或多个）量子阱层152被偏置在其阈值电压时，（一个或多个）量子阱层152导电，而量子阱堆叠146的其他层不导电。这可以避免（一个或多个）量子阱层152和其他层两者中的平行导电，并且因此在具有较差迁移率的层中导电的情况下避免损害（一个或多个）量子阱层152的强迁移率。
图12A是仅包括量子阱层152-1，垒层154和量子阱层152-2的量子阱堆叠146的横截面视图。在一些实施例中，图12A的量子阱层152可以由本征硅形成，并且栅电介质114可以由氧化硅形成；在这样的布置中，在量子点器件100的使用期间，2DEG可以在本征硅和接近的氧化硅之间的界面处在本征硅中形成。其中图12A的量子阱层152由本征硅形成的实施例对于电子型量子点器件100可能是特别有利的。在一些实施例中，图12A的量子阱层152可以由本征锗形成，并且栅电介质114可以由氧化锗形成；在这种布置中，在使用量子点器件100期间，2DEG可以在本征锗和接近的氧化锗之间的界面处在本征锗中形成。这样的实施例对于空穴型量子点器件100可能是特别有利的。在一些实施例中，量子阱层152可以是有应变的，而在其他实施例中，量子阱层152可以不是有应变的。
图12A的垒层154可以在量子阱层152-1和量子阱层152-2之间提供势垒。在图12A的量子阱层152由硅形成的一些实施例中，垒层154可以由硅锗形成。该硅锗的锗含量可以是20-80％（例如，30％）。在量子阱层152由锗形成的一些实施例中，垒层154可以由硅锗形成（其中锗含量为20-80％（例如，70％））。
图12A的量子阱堆叠146中的层的厚度（即，z-高度）可以采取任何合适的值。例如，在一些实施例中，垒层154（例如，硅锗）的厚度可以在0和400纳米之间。在一些实施例中，量子阱层152（例如，硅或锗）的厚度可以在5到30纳米之间。
图12B是包括量子阱层152-1和152-2，设置在量子阱层152-1和152-2之间的垒层154-2以及附加的垒层154-1和154-3的量子阱堆叠146的横截面视图。在量子点器件100中，垒层154-1可以设置在量子阱层152-1和栅电介质114-1之间（参见例如图11）。垒层154-3可以设置在量子阱层152-2和栅电介质114-2之间（参见例如图11）。在一些实施例中，垒层154-3可以由材料（例如，硅锗）形成，并且当量子阱堆叠146在衬底144上生长时，垒层154-3可以包括该材料的缓冲区域。该缓冲区域可以捕获在该材料在衬底144上生长时在该材料中形成的缺陷，并且在一些实施例中，缓冲区域可以在与垒层154-3的其余部分不同的条件（例如，沉积温度或生长速率）下生长。特别地，垒层154-3的其余部分可以在实现比缓冲区域更少的缺陷的条件下生长。在一些实施例中，缓冲区可以与量子阱堆叠146中的（一个或多个）量子阱层152晶格失配，从而将双轴应变赋予（一个或多个）量子阱层152。
垒层154-1和154-3可以分别在量子阱层152-1和152-2周围提供势能垒，并且垒层154-1可以采取本文讨论的垒层154-3的任何实施例的形式。在一些实施例中，垒层154-1可以具有与垒层154-3类似的形式，但是可以不包括如上所述的“缓冲区”；在量子点器件100中，垒层154-3和垒层154-1可以具有基本相同的结构。垒层154-2可以采取上面参考图12A讨论的垒层154的任何实施例的形式。图12B的量子阱堆叠146中的层的厚度（即，z-高度）可以采取任何合适的值。例如，在一些实施例中，量子点器件100中的垒层154-1和154-3（例如，硅锗）的厚度可以在0和400纳米之间。在一些实施例中，量子阱层152（例如，硅或锗）的厚度可以在5到30纳米之间（例如，10纳米）。在一些实施例中，垒层154-2（例如，硅锗）的厚度可以在25和75纳米之间（例如，32纳米）。
图12C-12D图示了包括（一个或多个）掺杂层137的量子阱堆叠146的示例。如上所述，（一个或多个）掺杂层137可以被包括在量子阱堆叠146中（不在累积区域162中或者除了在累积区域162之外）。
图12C是包括缓冲层176，垒层155-2，量子阱层152-2，垒层154-2，掺杂层137，垒层154-1，量子阱层152-1和垒层155-1的量子阱堆叠146的横截面视图。
缓冲层176可以由与垒层155-2相同的材料形成，并且可以存在以捕获在该材料生长时在该材料中形成的缺陷。在一些实施例中，缓冲层176可以在与垒层155-2的不同条件（例如，沉积温度或生长速率）下生长。具体地，可以在比缓冲层176实现更少缺陷的条件下生长垒层155-2。在缓冲层176包括硅锗的一些实施例中，缓冲层176的硅锗可以具有随垒层155-2而变化的锗含量；例如，缓冲层176的硅锗可以具有在垒层155-2处百分之零变化到非零百分比（例如，30％）的锗含量。缓冲层176可以生长超过其临界层厚度，使得它基本上没有来自下面的基底的压力（并且因此可以被称为“松弛的”）。在一些实施例中，缓冲层176（例如，硅锗）的厚度可以在0.3和4微米之间（例如，0.3-2微米，或0.5微米）。在一些实施例中，缓冲层176可以与量子阱堆叠146中的（一个或多个）量子阱层152晶格失配，从而赋予（一个或多个）量子阱层152双轴应变。
垒层155-2可以提供接近量子阱层152-2的势能垒。垒层155-2可以由任何合适的材料形成。例如，在量子阱层152由硅或锗形成的一些实施例中，垒层155-2可以由硅锗形成。在一些实施例中，垒层155-2的厚度可以在0和400纳米之间（例如，在25和75纳米之间）。
量子阱层152-2可以由与垒层155-2不同的材料形成。通常，量子阱层152可以由这样的材料形成，使得在量子点器件100的操作期间，可以在量子阱层152中形成2DEG。量子阱层152由本征硅形成的实施例对于电子型量子点器件100可能是特别有利的。量子阱层152由本征锗形成的实施例对于空穴型量子点器件100可能是特别有利的。在一些实施例中，量子阱层152可以是有应变的，而在其他实施例中，量子阱层152可以不是有应变的。量子阱层152的厚度可以采取任何合适的值；在一些实施例中，量子阱层152可具有5至30纳米之间的厚度。
在图12C的量子阱堆叠146中，掺杂层137可以由量子阱堆叠146中的两个量子阱层152“共享”，因为掺杂层137在使用期间向量子阱层152-1和量子阱层152-2提供载流子。在量子点器件100中，量子阱层152-1可以设置在掺杂层137和栅电介质114-1之间，而量子阱层152-2可以设置在掺杂层137和栅电介质114-2之间。图12C的掺杂层137可以掺杂有n型材料（例如，用于电子型量子点器件100）或p型材料（例如，用于空穴型量子点器件100）。在一些实施例中，掺杂层137的掺杂浓度可以在1017/cm3和1020/cm3之间（例如，在1017/cm3和1018/cm3之间）。掺杂层137的厚度（即，z高度）可以取决于掺杂浓度以及其他因素，并且在一些实施例中，可以在5和50纳米之间（例如，在20和30纳米之间）。
可以使用多种技术中的任何技术形成掺杂层137。在一些实施例中，掺杂层137可以由未掺杂的基底材料（例如，硅锗）形成，该基底材料在通过外延生长基底材料期间在原位被掺杂。在一些实施例中，掺杂层137最初可以完全由未掺杂的基底材料（例如，硅锗）形成，然后可以在该基底材料上沉积掺杂剂层（例如，所需掺杂剂的单层），以及可以执行退火工艺以将掺杂剂驱动到基底材料中。在一些实施例中，掺杂层137最初可以完全由未掺杂的基底材料（例如，硅锗）形成，并且掺杂剂可以注入到晶格中（并且在一些实施例中，可以随后被退火）。在一些实施例中，掺杂层137可以由掺杂有n型掺杂剂的硅锗层（例如，具有90％锗含量）提供。通常，可以使用任何合适的技术来形成掺杂层137。
垒层154-2可以不是掺杂的，因此可以提供垒以防止掺杂层137中的杂质扩散到量子阱层152-2中并形成再结合位点或可能减少通道导电的其他缺陷从而阻碍量子点器件100的性能。在图12C的量子阱堆叠146的一些实施例中，掺杂层137可以包括与垒层154-2相同的材料，但垒层154-2可以不被掺杂。例如，在一些实施例中，掺杂层137和垒层154-2两者都可以是硅锗。在量子阱层152-2由硅形成的一些实施例中，垒层154-2可以由硅锗形成。该硅锗的锗含量可以是20-80％（例如，30％）。在量子阱层152-2由锗形成的一些实施例中，垒层154-2可以由硅锗（其中锗含量为20-80％（例如，70％））形成。垒层154-2的厚度可以取决于掺杂层137的掺杂浓度，以及下面讨论的其他因素，并且在一些实施例中，可以在5和50纳米之间（例如，在20和30纳米之间）。
垒层154-1可以提供垒以防止掺杂层137中的杂质扩散到量子阱层152-1中，并且可以采取本文所描述的用于垒层154-2的任何形式。类似地，量子阱层152-1可以采取本文所描述的用于量子阱层152-2的任何形式。垒层155-1可以提供接近量子阱层152-1的势能垒（如上面参考垒层155-2和量子阱层152-2所讨论的），并且可以采取本文所描述的用于垒层155-2的任何形式。
垒层154的厚度可以影响掺杂层137中的载流子可以移动到设置在垒层154的另一侧上的量子阱层152中的容易性。垒层154越厚，可以越难以使载流子移入量子阱层152；同时，垒层154越厚，可以越有效地防止掺杂层137中的杂质移入量子阱层152。另外，杂质的扩散可能取决于量子点器件100操作的温度。因此，可以调节垒层154的厚度，以在预期的操作条件期间在掺杂层137和量子阱层152之间实现期望的能量垒和杂质屏蔽效应。
在图12C的量子阱堆叠146的一些实施例中（例如，被包括在“单侧”量子点器件100中的那些量子阱堆叠），可以仅包括单个量子阱层152。例如，可以省略层154-1和152-1，并且可以在接近垒层155-1处形成栅，使得量子阱层152-1设置在栅和掺杂层137之间。在其他实施例中，可以省略层154-1、152-1和155-2，并且可以在接近掺杂层137处形成栅。在一些实施例中，缓冲层176和/或垒层155-2可以从图12C的量子阱堆叠146中省略。
图12D是量子阱堆叠146的横截面视图，该量子阱堆叠146类似于图12C的量子阱堆叠146，除了在由两个量子阱层152共享的单个掺杂层137的位置，图12D的量子阱堆叠146包括两个不同的掺杂层137-2和137-1（由垒层155-3间隔开）之外。在这样的实施例中，掺杂层137-2可以为量子阱层152-2提供载流子源，并且掺杂层137-1可以为量子阱层152-1提供载流子源。垒层155-3可以在两个掺杂层137之间提供势垒，并且可以采取任何合适的形式。通常，图12D的量子阱堆叠146的元件可以采取图12C的量子阱堆叠146的任何相应元件的形式。掺杂层137-1和137-2可以具有相同的几何形状和材料成分，或者可以具有不同的几何形状和/或材料成分。
图12E是量子阱堆叠146的横截面视图，其中两个掺杂层137-1和137-2朝向量子阱堆叠146的“外部”而不是量子阱堆叠146的“内部”设置，如图12C和12D所图示。具体地，量子阱层152-2设置在掺杂层137-2和量子阱层152-1之间，并且量子阱层152-1设置在掺杂层137-1和量子阱层152-2之间。在量子点器件100中，掺杂层137-1可以设置在量子阱层152-1和栅电介质114-1之间，而掺杂层137-2可以设置在量子阱层152-2和栅电介质114-2之间。在图12E的量子阱堆叠146中，垒层155-3在量子阱层152-1和152-2之间（而不是在掺杂层137-1和137-2之间，如图12D的量子阱堆叠146中所图示的）提供势垒。通常，图12E的量子阱堆叠146的元件可以采取图12A-D的量子阱堆叠146的任何对应元件的形式。
在量子点器件100是仅具有一组栅的“单侧”器件的一些特定实施例中，量子阱堆叠146可包括硅基底，硅锗缓冲层176（例如，具有30％锗含量），然后由掺杂有n型掺杂剂的硅锗形成的掺杂层137，由硅锗形成的薄垒层154（例如，具有70％锗含量的硅锗），硅量子阱层152，和由硅锗形成的垒层155（例如，具有30％的锗含量）；在这样的实施例中，栅可以设置在垒层155上。在量子点器件100是仅具有一组栅的“单侧”器件的一些其他特定实施例中，量子阱堆叠146可以包括硅基底，由掺杂有n型掺杂剂的硅形成的掺杂层137，由硅锗形成的薄垒层154，以及硅量子阱层152；在这样的实施例中，栅可以设置在硅量子阱层152上。
图13A-B是可以由晶片450形成的晶片450和管芯452的顶视图；管芯452可以包括本文公开的任何量子点器件100。晶片450可以包括半导体材料并且可以包括一个或多个管芯452，该管芯452具有形成在晶片450的表面上的常规元件和量子点器件元件。管芯452中的每一个可以是包括任何合适的常规器件和/或量子点器件的半导体产品的重复单元。在完成半导体产品的制造之后，晶片450可以经历切单颗（singulation）工艺，其中每个管芯452彼此分离以提供半导体产品的离散“芯片”。管芯452可以包括一个或多个量子点器件100和/或用以将电信号路由到量子点器件的支持电路（例如，包括导电通孔和线的互连，或任何控制电路175，如上面参考图9所讨论的）以及任何其他IC部件。在一些实施例中，晶圆450或管芯452可以包括存储器器件（例如，静态随机存取存储器（SRAM）器件），逻辑器件（例如，AND，OR，NAND或NOR栅）或任何其他合适的电路元件。这些器件中的多个器件可以组合在单个管芯452上。例如，由多个存储器器件形成的存储器阵列可以形成在与处理器件（例如，图15的处理器件2002）或被配置为将信息存储在存储器器件中或执行存储在存储器阵列中的指令的其他逻辑的相同的管芯452上。
图14是可包括本文公开的量子点器件100的任何实施例的器件组件400的横截面侧视图。器件组件400包括设置在电路板402上的多个部件。器件组件400可包括设置在电路板402的第一面440和电路板402的相对的第二面442上的部件；通常，部件可以设置在面440和442中的一个或两个上。
在一些实施例中，电路板402可以是印刷电路板（PCB），其包括通过介电材料层彼此分开并通过导电通孔互连的多个金属层。可以以期望的电路图案形成任何一个或多个金属层，以在耦合到电路板402的部件之间路由电信号（可选地与其他金属层结合）。在其他实施例中，电路板402可以是封装基板或柔性板。
图14中所图示的器件组件400包括通过耦合部件416耦合到电路板402的第一面440的插入器上封装（package-on-interposer）结构436。耦合部件416可以将插入器上封装结构436电气和机械地耦合到电路板402，并且可以包括焊球（如图14所示），插座的公和母部分，粘合剂，底部填充材料和/或任何其他合适的电和/或机械耦合结构。
插入器上封装结构436可以包括通过耦合部件418耦合到插入器404的封装420。耦合部件418可以采取任何合适的形式以便应用，例如上面参考耦合部件416所讨论的形式。尽管图14中示出了单个封装420，但是多个封装可以耦合到插入器404；实际上，附加插入器可以被耦合到插入器404。插入器404可以提供用于桥接电路板402和封装420的介于中间的衬底。封装420例如可以是量子点器件封装（例如，包括一个或多个量子点器件100的封装）或可以是传统的IC封装。在一些实施例中，封装420可以包括（例如，通过倒装芯片连接）耦合到封装衬底的量子点器件管芯（例如，包括一个或多个量子点器件100的管芯）。通常，插入器404可以将连接扩展到更宽的间距或者将连接重新路由到不同的连接。例如，插入器404可以将封装420（例如，管芯）耦合到耦合部件416的球栅阵列（BGA）以便耦合到电路板402。在图14所图示的实施例中，封装420和电路板402被附接到插入器404的相对侧；在其他实施例中，封装420和电路板402可以被附接到插入器404的相同侧。在一些实施例中，三个或更多个部件可以通过插入器404互连。
插入器404可以由环氧树脂，玻璃纤维增强环氧树脂，陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施例中，插入器404可以由交替的刚性或柔性材料形成，所述刚性或柔性材料可以包括与上述用于半导体衬底的相同材料，例如硅，锗和其他III-V族和IV族材料。插入器404可以包括金属互连408和通孔410，其包括但不限于通过硅的通孔（TSV）406。插入器404还可以包括嵌入式器件414，其包括无源器件和有源器件两者。这些器件可以包括但不限于电容器，去耦电容器，电阻器，电感器，熔丝，二极管，变压器，传感器，静电放电（ESD）器件和存储器器件。诸如射频（RF）器件，功率放大器，电源管理器件，天线，阵列，传感器和微机电系统（MEMS）器件之类的更复杂的器件也可以被形成在插入器404上。插入器上封装结构436可以采取本领域中已知的任何插入器上封装结构的形式。
器件组件400可包括通过耦合部件422耦合到电路板402的第一面440的封装424。耦合部件422可采取以上参考耦合部件416所讨论的任何实施例的形式，以及封装424可以采取上面参考封装420讨论的任何实施例的形式。封装424例如可以是量子点器件封装（例如，包括一个或多个量子点器件100的封装）或者可以是传统的IC封装。在一些实施例中，封装424可以包括（例如，通过倒装芯片连接）耦合到封装衬底的量子点器件管芯（例如，包括一个或多个量子点器件100的管芯）。
图14中所图示的器件组件400包括通过耦合部件428耦合到电路板402的第二面442的封装上封装结构434。封装上封装结构434可包括通过耦合部件430耦合在一起以使得封装426设置在电路板402和封装432之间的封装426和封装432。耦合部件428和430可以采取上面讨论的耦合部件416的任何实施例的形式，并且封装426和432可以采取上面讨论的封装420的任何实施例的形式。封装426和432中的每一个例如可以是量子点器件封装（例如，包括一个或多个量子点器件100的封装）或者可以是传统的IC封装。在一些实施例中，封装426和432中的一个或两个可以采取本文所公开的量子点器件封装（例如，包括一个或多个量子点器件100的封装）的任何实施例的形式，并且可以包括（例如，通过倒装芯片连接）耦合到封装衬底的管芯。
图15是可以包括本文公开的任何量子点器件100的示例量子计算设备2000的框图。在图15中图示了包括在量子计算设备2000中的多个部件，但是可以针对应用视情况省略或复制这些部件中的任何一个或多个。在一些实施例中，量子计算设备2000中包括的一些或所有部件可以附接到一个或多个印刷电路板（例如，母板）。在一些实施例中，可以将这些部件中的各种部件制造到单个片上系统（SoC）管芯上。另外，在各种实施例中，量子计算设备2000可以不包括图15中所图示的部件中的一个或多个，但是量子计算设备2000可以包括用于耦合到一个或多个部件的接口电路。例如，量子计算设备2000可以不包括显示设备2006，但是可以包括显示设备2006可以耦合到的显示设备接口电路（例如，连接器和驱动器电路）。在另一组示例中，量子计算设备2000可以不包括音频输入设备2024或音频输出设备2008，但是可以包括音频输入设备2024或音频输出设备2008可以耦合到的音频输入或输出设备接口电路（例如，连接器和支持电路）。
量子计算设备2000可以包括处理设备2002（例如，一个或多个处理设备）。如这里所使用的，术语“处理设备”或“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以被存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。处理设备2002可以包括量子处理设备2026（例如，一个或多个量子处理设备），以及非量子处理设备2028（例如，一个或多个非量子处理设备）。量子处理设备2026可以包括本文公开的量子点器件100中的一个或多个，并且可以通过对可以在量子点器件100中产生的量子点执行操作来执行数据处理，并且监视那些操作的结果。例如，如上所述，可以允许不同的量子点相互作用，可以设置或变换不同量子点的量子态，并且可以读取量子点的量子态（例如，通过另一个量子点）。量子处理设备2026可以是通用量子处理器，或配置成运行一个或多个特定量子算法的专用量子处理器。在一些实施例中，量子处理设备2026可以执行特别适用于量子计算机的算法，例如利用质因数分解，加密/解密，优化化学反应的算法，模拟蛋白质折叠的算法等的加密算法。量子处理设备2026还可以包括支持电路以支持量子处理设备2026的处理能力，所述支持电路例如输入/输出通道，多路复用器，信号混合器，量子放大器和模数转换器。
如上所述，处理设备2002可以包括非量子处理设备2028。在一些实施例中，非量子处理设备2028可以提供外围逻辑以支持量子处理设备2026的操作。例如，非量子处理设备2028可以控制读取操作的性能，控制写入操作的性能，控制量子比特的清除，控制上面参考图6-8讨论的任何操作的性能，等等。非量子处理设备2028还可以执行传统的计算功能以补充由量子处理设备2026提供的计算功能。例如，非量子处理设备2028可以与量子计算设备2000的其他部件中的一个或多个（例如，下面讨论的通信芯片2012，下面讨论的显示设备2006等）以传统方式接口连接，并且可以充当量子处理设备2026与传统部件之间的接口。非量子处理设备2028可以包括一个或多个数字信号处理器（DSP），专用集成电路（ASIC），中央处理单元（CPU），图形处理单元（GPU），加密处理器（在硬件内执行加密算法的专用处理器），服务器处理器或任何其他合适的处理设备。
量子计算设备2000可以包括存储器2004，其本身可以包括一个或多个存储器设备，诸如易失性存储器（例如，动态随机存取存储器（DRAM）），非易失性存储器（例如，只读存储器（ROM）），闪存，固态存储器和/或硬盘驱动器。在一些实施例中，可以读取量子处理设备2026中的量子位的状态并将其存储在存储器2004中。在一些实施例中，存储器2004可以包括与非量子处理设备2028共享管芯的存储器。该存储器可以用作高速缓冲存储器并且可以包括嵌入式动态随机存取存储器（eDRAM）或自旋转移矩磁随机存取存储器（STT-MRAM）。
量子计算设备2000可包括冷却装置2030。冷却装置2030可在操作期间将量子处理设备2026维持在预定的低温以减少量子处理设备2026中的散射效应。该预定的低温可能取决于设置不同；在一些实施例中，温度可以是5开氏度或更低。在一些实施例中，非量子处理设备2028（以及量子计算设备2000的各种其他部件）可以不由冷却装置2030冷却，而是可以替代地在室温下操作。冷却装置2030可以是例如稀释制冷器，氦-3制冷器或液氦制冷器。
在一些实施例中，量子计算设备2000可以包括通信芯片2012（例如，一个或多个通信芯片）。例如，通信芯片2012可以被配置用于管理用于向量子计算设备2000和从量子计算设备2000传输数据的无线通信。术语“无线”及其派生词可以用于描述电路，设备，系统，方法，技术，通信信道等，其可以通过使用调制的电磁辐射通过非固体介质传送数据。该术语并不暗示相关设备不包含任何电线，尽管在一些实施例中它们可能不包含任何电线。
通信芯片2012可以实现多种无线标准或协议中的任一种，包括但不限于电气和电子工程师协会（IEEE）标准，其包括Wi-Fi（IEEE 802.11家族），IEEE 802.16标准（例如，IEEE 802.16-2005修正案），长期演进（LTE）项目以及任何修改、更新和/或修订（例如，高级LTE项目，超移动宽带（UMB）项目（也称为“3GPP2”）等）。IEEE 802.16兼容宽带无线接入（BWA）网络通常被称为WiMAX网络（代表全球微波接入互操作性的缩略词），其是通过IEEE802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片2012可以根据全球移动通信系统（GSM），通用分组无线电服务（GPRS），通用移动电信系统（UMTS），高速分组接入（HSPA），演进的HSPA（E-HSPA）或LTE网络来操作。通信芯片2012可以根据用于GSM演进的增强数据（EDGE），GSM EDGE无线电接入网络（GERAN），通用陆地无线电接入网络（UTRAN）或演进UTRAN（E-UTRAN）来操作。通信芯片2012可以根据码分多址（CDMA），时分多址（TDMA），数字增强无线电信（DECT），演进数据优化（EV-DO）及其派生物以及指定为3G，4G，5G及更高版本的任何其他无线协议来操作。在其他实施例中，通信芯片2012可以根据其他无线协议进行操作。量子计算设备2000可以包括天线2022以促进无线通信和/或接收其他无线通信（诸如AM或FM无线电传输）。
在一些实施例中，通信芯片2012可以管理有线通信，诸如电，光或任何其他合适的通信协议（例如，以太网）。如上所述，通信芯片2012可以包括多个通信芯片。例如，第一通信芯片2012可以专用于诸如Wi-Fi或蓝牙之类的短程无线通信，以及第二通信芯片2012可以专用于诸如GPS，EDGE，GPRS，CDMA，WiMAX，LTE，EV-DO或其他之类的远程无线通信。在一些实施例中，第一通信芯片2012可以专用于无线通信，第二通信芯片2012可以专用于有线通信。
量子计算设备2000可包括电池/电源电路2014。电池/电源电路2014可包括一个或多个能量存储设备（例如，电池或电容器）和/或用于将量子计算设备2000的部件耦合到与量子计算设备2000分开的能量源（例如，AC线路电源）的电路。
量子计算设备2000可以包括显示设备2006（或相应的接口电路，如上所述）。显示设备2006可包括任何视觉指示器，诸如例如平视显示器，计算机监视器，投影仪，触摸屏显示器，液晶显示器（LCD），发光二极管显示器或平板显示器。
量子计算设备2000可以包括音频输出设备2008（或相应的接口电路，如上所述）。音频输出设备2008可以包括产生可听指示器的任何设备，诸如例如扬声器，耳机或耳塞。
量子计算设备2000可以包括音频输入设备2024（或相应的接口电路，如上所述）。音频输入设备2024可以包括产生表示声音的信号的任何设备，例如麦克风，麦克风阵列或数字仪器（例如，具有音乐设备数字接口（MIDI）输出的仪器）。
量子计算设备2000可以包括全球定位系统（GPS）设备2018（或相应的接口电路，如上所述）。 GPS设备2018可以与基于卫星的系统通信，并且可以接收量子计算设备2000的位置，如本领域中已知的。
量子计算设备2000可以包括其他输出设备2010（或相应的接口电路，如上所述）。其他输出设备2010的示例可以包括音频编解码器，视频编解码器，打印机，用于向其他设备提供信息的有线或无线传输器，或附加存储设备。
量子计算设备2000可以包括其他输入设备2020（或相应的接口电路，如上所述）。其他输入设备2020的示例可以包括加速度计，陀螺仪，罗盘，图像捕获设备，键盘，诸如鼠标，触控笔，触摸板之类的光标控制设备，条形码读取器，快速响应（QR）码读取器，任何传感器或射频识别（RFID）读取器。
量子计算设备2000或其部件的子集可以具有任何适当的形状因数，诸如手持或移动计算设备（例如，蜂窝电话，智能电话，移动互联网设备，音乐播放器，平板计算机，膝上型计算机，上网本计算机，超极本计算机，个人数字助理（PDA），超移动个人计算机等），桌面计算设备，服务器或其他联网的计算部件，打印机，扫描仪，监视器，机顶盒，娱乐控制单元，车辆控制单元，数码相机，数字视频记录器或可穿戴计算设备。
任何合适的材料都可用于本文公开实施例中的各种实施例。例如，在一些实施例中，栅电介质114可以是多层栅电介质。栅电介质114可以是例如氧化硅，氧化铝或高k电介质，例如氧化铪。更一般地，栅电介质114可以包括诸如铪，硅，氧，钛，钽，镧，铝，锆，钡，锶，钇，铅，钪，铌和锌之类的元素。可以在栅电介质114中使用的材料的示例可以包括但不限于氧化铪，硅酸铪，氧化镧，铝酸镧，氧化锆，硅酸锆，氧化钽，氧化钛，钛酸锶钡，钛酸钡，钛酸锶，氧化钇，氧化铝，氧化钽，硅酸钽，氧化钽钪铅以及铌锌酸铅。在一些实施例中，可以在栅电介质114上执行退火工艺以改善栅电介质114的质量。
在一些实施例中，任何栅金属（例如，垒栅金属108和/或量子点栅金属106）可以是超导体，诸如铝，氮化钛（例如，通过原子层沉积来沉积的）或氮化铌钛。间隔部材料（例如，间隔部材料118、134或140）可以是任何合适的材料，例如碳掺杂的氧化物，氮化硅，氧化硅或其他碳化物或氮化物（例如，碳化硅，碳掺杂的氮化硅和氮氧化硅）。绝缘材料128可包括例如氧化硅，氮化硅，氧化铝，碳掺杂的氧化物和/或氮氧化硅。硬掩模（例如，硬掩模110和112）可以由氮化硅，碳化硅或另外合适的材料形成。
以下段落提供了本文公开的实施例中各种实施例的示例。
示例A1是量子点器件，包括：量子阱堆叠；量子阱堆叠上方的多个第一栅；以及量子阱堆叠上方的多个第二栅；其中第一栅位于每个最邻近对的第二栅之间。
示例A2是量子点器件，包括：量子阱堆叠；量子阱堆叠上方的多个第一栅；以及量子阱堆叠上方的多个第二栅；其中，所述多个第一栅布置在沿第一方向延伸的电连续行中，并且所述多个第二栅布置在沿垂直于所述第一方向的第二方向延伸的电连续行中。
示例A3是量子点器件，包括：量子阱堆叠；量子阱堆叠上方的多个第一栅；以及量子阱堆叠上方的多个第二栅；其中，所述多个第二栅被布置为栅格中的点，并且所述多个第二栅相对于所述栅格的对角线子集是电连续的。
示例A4可以包括示例A1-3中任一项的主题，并且还可以指定单独的第一栅包括在第二栅的多个最邻近对之间延伸的第一栅金属。
示例A5可以包括示例A1-4中任一项的主题，并且还可以指定绝缘材料被设置在第一栅中的第一个和与第一栅中的第一个相邻的第一栅中的第二个之间。
示例A6可以包括示例A5的主题，并且还可以指定至少一个第二栅被设置在第一栅中的第一个和与第一栅中的第一个相邻的第一栅中的第三个之间以使得第一栅中的第一个位于第一栅中的第二个和第一栅中的第三个之间。
示例A7可以包括示例A1-6中任一项的主题，并且还可以包括在第一栅的栅金属上方的硬掩模。
示例A8可以包括示例A1-7中任一项的主题，并且还可以包括在第一栅的栅金属上方的多个硬掩模。
示例A9可以包括示例A8的主题，并且还可以包括在硬掩模中的至少两个之间的绝缘材料。
示例A10可以包括示例A7-9中任一项的主题，并且还可以包括在硬掩模上的绝缘材料，使得该绝缘材料位于第二栅的硬掩模和栅金属之间。
示例A11可以包括示例A1-10中任一项的主题，并且还可以包括在第一栅的栅金属和第二栅的栅金属之间的绝缘材料，使得第一栅的栅金属位于绝缘材料和量子阱堆叠之间。
示例A12可以包括示例A1-11中任一项的主题，并且还可以包括在第一栅的栅金属和第二栅的栅金属之间的间隔部材料。
示例A13可以包括示例A1-12中任一项的主题，并且还可以包括与第二栅交替布置的第二栅金属桩。
示例A14可以包括示例A1-13中任一项的主题，并且还可以包括设置在第二栅的栅金属上方的间隔部材料。
示例A15可以包括示例A1-14中任一项的主题，并且还可以包括在第一栅的栅金属和量子阱堆叠之间的栅电介质。
示例A16可以包括示例A15的主题，并且可以进一步指定栅电介质在第二栅的栅金属和量子阱堆叠之间连续地延伸。
示例A17可以包括示例A1-16中任一项的主题，并且还可以指定根据间距减半技术来确定第一栅的尺寸和位置。
示例A18可以包括示例A1-17中任一项的主题，并且还可以指定根据间距减半技术来确定第二栅的尺寸和位置。
示例A19可以包括示例A1-18中任一项的主题，并且还可以包括耦合到第一栅的多路复用器。
示例A20可以包括示例A19的主题，并且可以进一步指定所述多路复用器是第一多路复用器，并且所述量子点器件还包括耦合到第二栅的多路复用器。
示例A21可以包括示例A1-20中任一项的主题，并且还可以指定第一栅具有40纳米至100纳米之间的间距。
示例A22可以包括示例A1-21中任一项的主题，并且还可以指定第二栅具有与第一栅的间距不同的间距。
示例A23可以包括示例A1-21中任一项的主题，并且还可以指定一对最邻近第二栅具有60纳米至100纳米之间的间距。
示例A24可以包括示例A1-23中任一项的主题，并且还可以包括远离多个第一栅延伸的多个平行的第一栅线。
示例A25可以包括示例A24的主题，并且还可以包括在垂直于第一栅线的方向上远离所述多个第二栅延伸的多个平行的第二栅线。
示例A26可以包括示例A1-25中任一项的主题，并且还可以包括设置在多个第二栅上方的多个磁体。
示例A27可以包括示例A1-26中任一项的主题，并且还可以指定第一栅是垒栅以及第二栅是量子点栅。
示例B1是利用示例A27的量子点器件执行泡利栅操作的方法，包括：向垒栅和量子点栅施加电压以在第一量子点栅下的量子阱堆叠中形成量子点；以及将微波脉冲施加到以电连续行布置的多个量子点栅，其中所述多个量子点栅包括第一量子点栅，并且其中微波脉冲被调谐到设置在第一量子点栅上方的磁体的频率以在量子点上执行泡利栅操作。
示例B2可以包括示例B1的主题，并且还可以指定在将微波脉冲施加到多个量子点栅时垒栅上的电压保持恒定。
示例B3可以包括示例B1-2中任一项的主题，并且还可以指定在将微波脉冲施加到多个量子点栅时其他量子点栅上的电压保持恒定。
示例B4可包括示例B1-3中任一项的主题，并且还可以指定该量子点是电子自旋量子点。
示例C1是与示例A27的量子点器件执行交换栅操作的方法，包括：向垒栅和量子点栅施加电压以在第一量子点栅下的量子阱堆叠中形成第一量子点并且在第二量子点栅下的量子阱堆叠中形成第二量子点，其中第一量子点栅被包括在以电连续行布置的第一多个量子点栅中，第二量子点栅被包括在以电连续行布置的第二多个量子点栅中，并且第一垒栅被设置在第一量子点栅和第二量子点栅之间；向所述多个垒栅提供关断电压；将第一组相互调谐电压施加到第一多个量子点栅和第一附加多个量子点栅，所述第一附加多个量子点栅沿第一方向布置在第一多个量子点栅的一侧的附加电连续行中；将第二组相互调谐电压施加到第二多个量子点栅和第二附加多个量子点栅，所述第二附加多个量子点栅沿与第一方向相反的第二方向布置在第二多个量子点栅的一侧的附加电连续行中，其中第一多个量子点栅和第二多个量子点栅是失谐的（detuned）；并且相对于其他垒栅降低第一垒栅上的能量垒以允许第一和第二量子点相互作用。
示例C2可以包括示例C1的主题，并且可以进一步指定降低能量垒包括提高第一垒栅上的电压。
示例D1是一种制造量子点器件的方法，包括：在量子阱堆叠上方提供多个第一栅金属行，其中多个第一栅金属行中的各个第一栅金属行沿第一方向取向；在所述多个第一栅金属行上方提供绝缘材料；以及在所述绝缘材料上方提供多个第二栅金属行，其中所述多个第二栅金属行中的各个第二栅金属行在垂直于所述第一方向的第二方向上取向，并且所述第二栅金属在第一栅金属行的至少一些相邻的对之间向下延伸。
示例D2可以包括示例D1的主题，并且还可以指定在量子阱堆叠上的栅电介质层上提供多个第一栅金属行。
示例D3可以包括示例D2的主题，并且还可以指定第二栅金属在第一栅金属行的至少一些相邻的对之间向下延伸以接触栅电介质。
示例D4可以包括示例D1-3中任一个的主题，并且还可以指定提供多个第一栅金属行包括通过间距减半来图案化第一栅金属行。
示例D5可以包括示例D1-4中任一个的主题，并且还可以指定提供多个第二栅金属行包括通过间距减半来图案化第二栅金属行。
示例D6可以包括示例D1-5中任一项的主题，并且还可以指定绝缘材料包括硬掩模。
示例D7可以包括示例D1-6中任一项的主题，并且还可以指定绝缘材料包括层间电介质。
示例D8可以包括示例D1-7中任一项的主题，并且还可以包括在第一栅金属行的侧面上提供间隔部材料。
示例D9可以包括示例D1-8中任一项的主题，并且还可以包括在第二栅金属行的侧面上提供间隔部材料。
示例E1是量子计算设备，包括：量子处理设备，其中该量子处理设备包括示例A1-27中任一个的量子点器件；非量子处理设备，其耦合到该量子处理设备，以控制施加到第一和第二栅的电信号；以及存储设备，用于存储在量子处理设备的操作期间产生的数据。
示例E2可包括示例E1的主题，并且还可以包括冷却装置，以将量子处理设备的温度保持在5开氏度以下。
示例E3可以包括示例E2的主题，并且还可以指定该冷却装置包括稀释制冷器。
示例E4可包括示例E2的主题，并且还可以指定该冷却装置包括液氦制冷器。
示例E5可以包括示例E1-4中任一项的主题，并且还可以指定该存储器设备用以存储用于由量子处理设备执行的量子计算算法的指令。

Claims (25)

1.一种量子点器件，包括：
量子阱堆叠；
量子阱堆叠上方的多个第一栅；以及
量子阱堆叠上方的多个第二栅；
其中第一栅位于每个最邻近对的第二栅之间。
2.根据权利要求1所述的量子点器件，其中各个第一栅包括在所述第二栅的多个最邻近对之间延伸的第一栅金属。
3.根据权利要求1所述的量子点器件，其中绝缘材料被设置在所述第一栅中的第一个和与所述第一栅中的第一个相邻的所述第一栅中的第二个之间。
4.根据权利要求3所述的量子点器件，其中至少一个第二栅被设置在所述第一栅中的第一个与所述第一栅中与所述第一栅中的第一个相邻的所述第一栅中的第三个之间，使得所述第一栅中的第一个位于所述第一栅中的第二个和所述第一栅中的第三个之间。
5.根据权利要求1所述的量子点器件，还包括：
第一栅的栅金属上方的硬掩模。
6.根据权利要求1所述的量子点器件，还包括：
在第一栅的栅金属上方的多个硬掩模。
7.根据权利要求1-6中任一项所述的量子点器件，还包括：
第一栅的栅金属和第二栅的栅金属之间的绝缘材料，使得第一栅的栅金属位于绝缘材料和量子阱堆叠之间。
8.根据权利要求1-6中任一项所述的量子点器件，还包括：
第一栅的栅金属和第二栅的栅金属之间的间隔部材料。
9.根据权利要求1-6中任一项所述的量子点器件，还包括：
与第二栅交替布置的第二栅金属桩。
10.根据权利要求1-6中任一项所述的量子点器件，还包括：
设置在第二栅的栅金属上方的间隔部材料。
11.根据权利要求1-6中任一项所述的量子点器件，还包括：
第一栅的栅金属和量子阱堆叠之间的栅电介质。
12.根据权利要求11所述的量子点器件，其中所述栅电介质在所述第二栅的栅金属与所述量子阱堆叠之间连续延伸。
13.根据权利要求1-6中任一项所述的量子点器件，还包括：
耦合到第一栅的多路复用器。
14.根据权利要求1-6中任一项所述的量子点器件，其中所述第一栅具有40纳米与100纳米之间的间距。
15.根据权利要求1-6中任一项所述的量子点器件，还包括：
远离多个第一栅延伸的多个平行的第一栅线。
16.根据权利要求15所述的量子点器件，还包括：
在垂直于第一栅线的方向上远离多个第二栅延伸的多个平行的第二栅线。
17.根据权利要求1-6中任一项所述的量子点器件，还包括：
设置在多个第二栅上方的多个磁体。
18.一种执行泡利栅操作的方法，包括：
将电压施加到量子点器件的垒栅和量子点栅，以在第一量子点栅下的量子点器件的量子阱堆叠中形成量子点，其中所述量子点器件包括量子阱堆叠上方的多个垒栅，量子阱堆叠上方的多个量子点栅，并且所述多个垒栅被布置在沿第一方向延伸的电连续行中，并且所述多个量子点栅被布置在沿垂直于第一方向的第二方向延伸的电连续行中；以及
将微波脉冲施加到以电连续行布置的多个量子点栅，其中所述多个量子点栅包括第一量子点栅，并且其中所述微波脉冲被调谐到设置在第一量子点栅上方的磁体的频率以在量子点上执行泡利栅操作。
19.根据权利要求18所述的方法，其中，当所述微波脉冲被施加到所述多个量子点栅时，所述垒栅上的电压保持恒定。
20.根据权利要求18-19中任一项所述的方法，其中所述量子点是电子自旋量子点。
21.一种执行交换栅操作的方法，包括：
将电压施加到量子点器件的垒栅和量子点栅，以在第一量子点栅下的量子点器件的量子阱堆叠中形成第一量子点，并且在第二量子点栅下的量子阱堆叠中形成第二量子点，其中所述量子点器件包括量子阱堆叠上方的多个垒栅，所述量子点器件包括量子阱堆叠上方的多个量子点栅，所述多个垒栅被布置为栅格中的点，以及多个垒栅的对角线子集相对于所述栅格是电连续的，所述第一量子点栅被包括在以电连续行布置的第一多个量子点栅中，所述第二量子点栅被包括在第二多个量子点栅中，所述第二多个量子点栅以电连续行布置，并且第一垒栅被设置在所述第一量子点栅和所述第二量子点栅之间；
向所述多个垒栅提供关断电压；
将第一组相互调谐电压施加到第一多个量子点栅和第一附加多个量子点栅，所述第一附加多个量子点栅沿第一方向布置在第一多个量子点栅的一侧的附加电连续行中；
将第二组相互调谐电压施加到第二多个量子点栅和第二附加多个量子点栅，所述第二附加多个量子点栅沿与所述第一方向相反的第二方向布置在第二多个量子点栅的一侧的附加电连续行中，其中所述第一多个量子点栅和所述第二多个量子点栅是失谐的；以及
相对于其他垒栅降低第一垒栅上的能量垒，以允许第一和第二量子点相互作用。
22.根据权利要求21所述的方法，其中降低所述能量垒包括提高所述第一垒栅上的电压。
23.一种量子计算设备，包括：
量子处理设备，其中所述量子处理设备包括量子点器件，其中所述量子点器件包括量子阱堆叠，所述量子阱堆叠上方的多个第一栅，以及所述量子阱堆叠上方的多个第二栅；
非量子处理设备，其耦合到所述量子处理设备，以控制施加到第一和第二栅的电信号；以及
存储设备，其用以存储在量子处理设备的操作期间产生的数据；
其中，所述多个第一栅被布置在沿第一方向延伸的电连续行中，并且所述多个第二栅被布置在沿垂直于所述第一方向的第二方向延伸的电连续行中，或者其中所述多个第二栅被布置为栅格中的点，并且所述多个第二栅相对于所述栅格的对角线子集是电连续的。
24.根据权利要求23所述的量子计算设备，还包括：
冷却装置，其用以将量子处理设备的温度维持在5开氏度以下。
25.根据权利要求23-24中任一项所述的量子计算设备，其中，所述存储器设备用以存储用于由所述量子处理设备执行的量子计算算法的指令。
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