CN101393895A - 包括第一栅堆叠和第二栅堆叠的集成电路及其制造方法 - Google Patents

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Abstract

本发明揭露了一种包括第一栅堆叠和第二栅堆叠的集成电路及其制造方法。一个实施例提供了非挥发性存储单元，其包括在半导体衬底的主表面的第一表面部分上的第一栅堆叠和栅电介质，以及第二表面部分上的包括存储层堆叠的第二栅堆叠。第一图形被转移到第一栅堆叠中，第二图形被转移到第二栅堆叠中。

Description

包括第一栅堆叠和第二栅堆叠的集成电路及其制造方法
背景技术
电荷俘获非挥发性存储单元典型地是基于其栅电介质被具有电荷俘获层的存储层堆叠所替代的n-MOSFET。绝缘层将该电荷俘获层与n-MOSFET的栅极及半导体沟道区分开。
在TANOS结构(钽-氧化铝-氮化物-氧化物-半导体)的电荷俘获存储单元中，电荷俘获层是氮化硅层。氧化铝层将该氮化硅层与氮化钽栅极分开。在SONOS结构(硅-氧化物-氮化物-氧化物-硅)的电荷俘获存储单元中，电荷俘获层是夹在两个氧化硅层之间的氮化硅层，其中栅极是多晶硅电极。
除了该存储单元之外，具有存储功能的集成电路还包括基于性价比高的CMOS晶体管的逻辑和接口电路。整合观念是必要的，它使非挥发性存储单元的制造整合在标准的CMOS工艺流程中。由于一方面外围电路与另一方面存储阵列所用材料不同，例如，如果非挥发性存储单元包括不能用于标准CMOS工艺流程的材料像氧化铝或氮化钽，涉及存储单元和CMOS电路的工艺条件彼此显然不同。
需要这样的整合方案，该整合方案将CMOS电路和非挥发性存储单元这两者的制造相结合，而且可应用于不同类型的存储单元而不用实质上修改，例如对于光刻掩模。
由于这些或其它原因，本发明是有必要的。
附图说明
所包括的附图对实施例可提供进一步的理解，并被编入说明书而成为其中的一部分。图举例说明实施例，并结合描述以帮助解释实施例的原理。当通过参照以下详细的描述使这些实施例变得更容易理解时，其它实施例及其诸多预期优点也将容易领会。图中的元件彼此不必按照比例。同一参考数字表示对应的相同部分。
图1A-1L图示了根据一个实施例制造集成电路的方法，其包括用于图示具有存储区域和外围区域的衬底一部分的示意性剖视图，其中外围区域中的第一栅堆叠和存储区域中的第二栅堆叠同时图形化并在它们之间的空隙中部分地填充绝缘体。
图2表示包括存储区域和外围区域的集成电路一部分的示意性剖视图，其用于图示根据另一实施例制造集成电路的方法，其中在外围区域中的第一栅堆叠和存储区域中的第二栅堆叠之间的空隙中部分地填充导电材料。
图3A-3D表示包括存储区域和外围区域的集成电路一部分的示意性剖视图，其用于图示根据另一实施例制造集成电路的另一方法，其中第一和第二栅堆叠被连续图形化。
图4A-4E表示包括存储区域和外围区域的集成电路一部分的示意性剖视图，其用于图示根据再一实施例制造集成电路的方法，其中存储区域中的存储层堆叠和外围区域中的栅电介质被连续刻蚀。
图5表示根据另一实施例包括两个存储区域和一个外围区域的集成电路一部分的示意性俯视图。
图6表示根据另一实施例制造包括存储区域和外围区域的集成电路的方法的流程图。
具体实施方式
在下面的详细说明中，参照了附图，其形成说明的一部分并且通过图解本发明执行的典型实施例的方式在图中示出。在这点上，方向术语，像“顶”、“底”、“前”、“后”、“首”、“尾”等根据对被描述的图的方向使用。由于实施例中的组件可以沿多个不同的方向被安置，为此方向术语是用于示意并且决非用来限制。应该理解的是其它实施例可被利用，并且结构或逻辑的改变并不脱离本发明的范围。因此，下面的详细说明并不具有限制的含义，并且本发明的保护范围是通过附加的权利要求来定义的。
应该理解的是，此处描述的多个典型实施例的特征除非特别指出，否则可以彼此结合。
图1A表示衬底100，其例如可为预处理过的单晶硅晶片或绝缘体上硅晶片，并且还可以包括掺杂和不掺杂的部分或外延半导体层。除了所示的掺杂结构和绝缘体结构，衬底100还可以包括预先制造的结构。
在存储区域120中，衬底100可包括第一导电类型的第一阱122。在第一阱122中形成与第一导电类型相反的第二导电类型的第二阱121。这两个阱121、122从主表面101延伸至衬底100中。阱122、121可在整个存储区域120上横向延伸，并且可延伸至衬底100的过渡区域130。在外围区域110中，第一导电类型112和第二导电类型111的子区是可选的。例如，第一导电类型可以是n型，第二导电类型可以是p型。
在过渡区域130、存储区域120和外围区域110中，浅沟槽隔离结构(STI)可埋置在衬底100中。浅沟槽隔离135、115例如可以是氧化硅结构。外围区域110中的浅沟槽隔离115将CMOS晶体管的有源区分开。存储区域120中的浅沟槽隔离将存储单元中相邻的线彼此分开，例如相邻的NAND行(string)或者分配给不同NAND行的相邻的选择晶体管。在图示的例子中，存储区域120中的浅沟槽隔离垂直于栅结构并平行于图示的剖面延伸。过渡区域130中的浅沟槽隔离135可对设置在主表面101上的过渡区域130中的伪栅结构相对衬底100去耦，并且例如可以包围存储区域120。在外围区域110中，例如可提供不同厚度的额外栅氧化物116。
根据图示的实施例，随后，在主表面101的第一表面部分上提供第一栅堆叠140，在主表面101的第二表面部分上提供第二栅堆叠，其中第一表面部分包括外围区域110，第二表面部分包括存储区域120。
如图1A所示，提供第一栅堆叠140，其可包括例如一个或多个栅电介质142以及第一栅导体堆叠144。栅电介质142例如可以是热生长的氧化硅层。根据其它实施例，栅电介质142可以是沉积并随后被氮化的氧化硅，或者别的氧化物，或者是包括稀土氧化物的三或四族元素的氧化硅，例如Al2O3、HfO2、HfSiO2、ZrSiO2、DySiO2，或者别的高k材料，或者它们的组合。根据其它实施例，在主表面101的不同部分提供不同的栅电介质。第一栅导体堆叠144可由一层具有合适功函数的任何导电材料组成或者包括该层，例如n型重掺杂的多晶硅或合适的金属或金属化合物。根据其它实施例，第一栅导体堆叠144还可包括其它材料的层。
在第一栅堆叠140之上提供第一硬掩模层148。第一硬掩模层148可以是含有对第一栅导体堆叠144和栅电介质142的材料具有高刻蚀选择性的材料的层，例如氮化硅或碳。第一衬层，以下被命名为刻蚀停止衬层146，可提供在第一栅导体堆叠144和第一硬掩模层148之间。尽管被命名为刻蚀停止衬层146，该刻蚀停止衬层146也可以有效用作应力减轻或释放衬层。根据另外的实施例，蚀刻停止衬层146可主要或专门作为应力减轻衬层而不管其命名。第一刻蚀停止衬层146例如可为氧化硅衬层或具有其它任何对第一硬掩模层148的材料具有高刻蚀选择性的材料的衬层。第一光刻胶层或层系统可沉积在第一硬掩模层148上，并通过光刻技术被图形化以形成第一块掩模191，其中第一块掩模191基本上完全覆盖外围区域110，并且还覆盖邻近外围区域110的过渡区域130的一部分。
根据图1B，第一块掩模191的图形可被转移到第一硬掩模层148中以形成第一硬掩模148a，第一刻蚀停止衬层146和第一栅导体堆叠144，例如通过停止在栅电介质142中的干法刻蚀，以形成第一栅堆叠140。第一块掩模191例如可在图形化第一硬掩模层148后被剥离。然后，存储区域120中以及邻近存储区域120的过渡区域130一部分中栅电介质142的暴露部分被移除，例如通过DHF(稀HF:H2O溶液)湿法清除。
图1B右手侧图示了第一栅堆叠140，其包括栅电介质142和被第一硬掩模148a覆盖的第一栅导体堆叠144，其中该第一硬掩模148a由第一硬掩模层148形成并通过第一刻蚀停止衬层146的残留部分与第一栅堆叠140分开。根据典型实施例，存储区域120中的STI可形成凹入部分，因此在相邻的STI线之间半导体衬底100的薄层可平行于剖面延伸形成。此外还包括在存储区域120中形成半球形沟道装置的另外的工艺。
对于图1C，存储层堆叠152可沉积在存储区域120中的衬底100以及过渡区域130中的浅沟槽隔离135上，并且在第一栅堆叠140上，其中第一栅堆叠140可被第一硬掩模148a和第一刻蚀停止衬层146的残留部分覆盖。
存储层堆叠152具有不同于第一栅堆叠140的栅电介质142的结构的结构。例如，与栅电介质142相比，存储层堆叠152可包括其它子层。另外子层的数目或顺序可彼此不同。存储层堆叠152可以是电荷俘获堆叠，其包括底氧化物152c、电荷俘获层152b和顶氧化物152a。对于SONOS结构，底和顶氧化物152c、152a可以是氧化硅衬层，电荷俘获层152b可以是氮化硅衬层。对于TANOS，底氧化物152c可以是氧化硅衬层，电荷俘获层152b可以是氮化硅衬层，顶氧化物152a可以是氧化铝衬层。可选择地，公知的电荷俘获层和绝缘层的其它组合也可以被提供。
图1C图示了存储层堆叠152，其在外围区域110中覆盖第一栅堆叠140并在存储区域120中覆盖衬底100，其中该第一栅堆叠140被硬掩模148a和第一刻蚀停止衬层146的残留部分覆盖。
参照图1D，另外的抗蚀剂层或抗蚀剂系统可被沉积并被光刻图形化以形成选择晶体管掩模195。选择晶体管掩模195包括开口195a，其用于去除存储区域120中分配给选择晶体管的那些部分上面的存储层堆叠152的部分，其中选择晶体管例如可连接相应的NAND行至位线或源线。图1D图示了选择晶体管掩模195，其包括存储区域120中的开口195a。
根据图1E，在存储区域120中的选择晶体管区域，存储层堆叠152可被完全或至少部分移除，其中底氧化物152c可留在选择晶体管区域。根据其它实施例，至少顶氧化物152a和电荷俘获层152b被移除。如果底氧化物152c被移除，则在衬底100的暴露部分上提供选择晶体管栅电介质153。
根据如图1E所示的例子，存储层堆叠152可通过干法刻蚀工艺或一系列不同的干法刻蚀工艺被完全移除，选择晶体管栅电介质153选择生长在衬底100的暴露部分上。尽管选择晶体管栅电介质153显示与存储层堆叠152的顶端齐平，然而栅电介质153还可比存储层堆叠152更薄。
参照图1F，第二栅导体堆叠154沉积在选择晶体管栅电介质153和存储层堆叠152上。第二栅导体堆叠154可仅由如图1F所示的一个栅导体层组成。第二栅导体层例如可以是p型重掺杂的多晶硅层。第二栅导体堆叠154可包括更多的层，例如含金属的层、扩散阻挡层和粘着层。
图1F图示了第二栅导体堆叠154，其被沉积在存储区域120、过渡区域130和外围区域110上，并包括在过渡区域130中的处理。
例如在TANOS单元结构的情况下，提供没有顶氧化物152a的存储层堆叠152，并且在形成选择晶体管栅电介质153后通过共形沉积方法如ALD(原子层沉积)沉积氧化铝衬层。进一步在TANOS单元的情况下，第二栅导体堆叠154可包括设置在氧化铝衬层上的氮化钽衬层和设置在氮化钽衬层上的钨层。
根据图1G，另外的光刻胶层或层系统可被沉积在第二栅导体堆叠154上，并且被光刻图形化以形成第二块掩模192，其中第二块掩模192覆盖存储区域120中的以及邻近存储区域120的过渡区域130一部分中的第二导体堆叠154。
参照图1H，第二块掩模192的图形被转移到第二栅导体堆叠154和存储层堆叠152中以形成第二栅堆叠150，其中使用干法刻蚀并选择性地停止在外围区域110中的硬掩模148a的残留部分以及过渡区域130中的浅沟槽隔离135上。
如图1H所示，第二栅堆叠150覆盖存储区域120中主表面101的一部分，而第一栅堆叠140覆盖外围区域110中主表面101的一部分。第一栅堆叠140和第二栅堆叠150两者都延伸进入过渡区域130的相邻部分。第一栅堆叠140可仍被包括硬掩模148a和第一刻蚀停止衬层146的残留部分的双层所覆盖。
对于图1I，第一硬掩模148a和第一刻蚀停止衬层146的残留部分可相对第一和第二栅导体堆叠154、144被选择性地移除，例如通过湿法刻蚀。
图1I图示了外围区域110中湿法刻蚀后的第一栅堆叠140。第一栅堆叠140覆盖外围区域110中主表面101的第一表面部分，第二栅堆叠150覆盖存储区域120中主表面101的第二表面部分。栅堆叠140、150两者都延伸进入过渡区域130。两个栅堆叠的高度彼此相配，因此它们的顶端齐平。在两个栅堆叠150、140之间，在过渡区域130中在浅沟槽隔离135的上面形成间隙。在分配给选择晶体管的区域，如上所述，存储层堆叠152可被选择晶体管栅电介质153替换。选择晶体管栅电介质153的顶端不必与存储层堆叠152的顶端齐平。在SONOS单元中，存储层堆叠152可以是氧化物-氮化物-氧化物堆叠。在TANOS单元中，存储层堆叠152可以是氧化铝-氮化物-氧化物堆叠。进一步对于TANOS单元，栅导体堆叠154可包括与存储层堆叠152的氧化铝衬层接触的氮化钽衬层和沉积在氮化钽衬层上的钨层。对于SONOS单元，栅导体堆叠154可以是一个p型重掺杂的多晶硅层。
根据如图1A-1L所示的实施例，首先提供第一栅堆叠140，而后提供第二栅堆叠150。根据其它实施例，顺序可以颠倒，首先在存储区域120之上提供第二栅堆叠150，而后在外围区域110之上提供第一栅堆叠140。
参照图1J，位于过渡区域130中第一和第二栅堆叠140、150之间的间隙可以至少部分地被填充绝缘填料136。根据实施例，可沉积二氧化硅层以填充堆叠140、150之间的间隙。该二氧化硅层可通过干法刻蚀形成凹入部分，其中栅导体堆叠144、154可作为刻蚀停止层被实施。
图1J图示了二氧化硅绝缘填料136，其可被稍微过刻蚀。该绝缘填料136可以降低过渡区域130中的布局和工艺高度。
根据另一实施例，可沉积CMP停止衬层，其可使栅堆叠140、150平直。该CMP停止衬层例如可为氮化硅衬层。氧化硅可以沉积在CMP停止衬层上以填充栅堆叠140、150之间的间隙。执行CMP(化学机械研磨)工艺使其停止在CMP停止衬层上。
对于图1K，共用导电层堆叠160可沉积在第一和第二栅堆叠140、150以及可选的绝缘填料136上。该共用导电层堆叠160可包括单个的钨层或硅化钨或通过金属沉积并随后退火形成的其它硅化物，或者层系统例如包括高导电材料、粘着层和扩散阻挡层。在共用导电层堆叠160上或上方提供第二硬掩模层170。
图1K图示了共用导电层堆叠160，其覆盖第一和第二栅堆叠140、150以及绝缘填料136。第二硬掩模层170覆盖包括钨或由钨组成的共用导电层堆叠160。
参照图1L，可在第二硬掩模层170上沉积另外的光刻胶层，并通过光刻技术对其图形化以形成GC(栅导体)抗蚀剂掩模。GC抗蚀剂掩模的图形包括外围区域110中的第一图形以及存储区域120中与第一图形不同的第二图形，并被转移到第二硬掩模层170中以形成GC硬掩模170a。该GC抗蚀剂掩模可被剥离，并且GC硬掩模170a的图形被转移到下面的结构，其中该结构包括外围区域110中的第一栅堆叠140和存储区域120中的第二栅堆叠150以及在第一和第二栅堆叠140、150上延伸的共用导电层堆叠160。
可以使用如上所述的单个GC抗蚀剂掩模对GC硬掩模170a执行图形化，或者通过使用两个或更多抗蚀剂掩模的双曝光技术、节距碎裂(pitch fragmentation)方法或者包括额外硬掩模的双图形化技术执行图形化。通过调整第一和第二栅堆叠140、150的高度，共用导电层堆叠160可在外围区域110和存储区域120中具有相同的厚度，这样外围区域110的刻蚀条件可至少部分地与存储区域120的相匹配。
如图1L所示，例如如果各自层的厚度大致相等或者刻蚀停止在外围区域110和存储区域120两者中的相同材料中，第一和第二栅堆叠140、150中的相应层可以同时执行刻蚀。
如果第一和第二栅堆叠140、150中相当的层的刻蚀参数彼此基本上不相同，存储区域120和外围区域110中的一个可被额外的块掩模覆盖，刻蚀可仅仅在暴露部分上实施，该暴露部分可以是存储区域120或外围区域110。下面将参照图3和4对后面的例子进行说明。
图2涉及的工艺紧接着根据图1A-1I形成两个栅堆叠的工艺。如参照图1J说明的可省去提供绝缘填料153，并且可选择地在第一和第二栅堆叠240、250上沉积共用导电层堆叠260，以及在共用导电层堆叠260上沉积GC硬掩模层270。通过填充第一和第二栅堆叠240、250之间残留间隙的辅助层(例如氧化物)的随后沉积以及停止在GC硬掩模层270上的CMP工艺，过渡区域230中的布局可以简化。此时氧化物填料273可填充在过渡区域230中的残留间隙中。CMP工艺平坦化GC硬掩模层270的表面。平坦化的表面可对接下来的如参照图1L所述的那样将GC光刻胶掩模图形转移到GC硬掩模层270中的光刻工艺有帮助。
图3A-3D涉及连续对第一栅堆叠340和第二栅堆叠350图形化的实施例，该实施例接着例如参照图1A-1I和图2所述的工艺流程。通过光刻技术，GC硬掩模375可由将GC抗蚀剂图形转移到GC硬掩模层中而形成，该GC硬掩模层与图2中的GC硬掩模270相对应。如图3A所示，GC硬掩模375具有外围区域310中的第一开口375a和存储区域320中的第二开口375b。第一和第二开口375a、375b可同时形成以降低对准要求。该形成与栅堆叠140、150中所用的材料是独立的，因此对于不同单元的材料可使用相同的掩模。
参照图3B，形成第三块掩模393，其覆盖存储区域320并延伸到过渡区域330的相邻部分中。使用第三块掩模393和GC硬掩模375作为复合刻蚀掩模，第一开口375a可被转移到包括第一栅导体堆叠344和共用导电层堆叠360的外围栅堆叠中。刻蚀例如干法刻蚀可停止在栅电介质342中。
图3B图示了由上述刻蚀形成的n-MOSFET区域382a，p-MOSFET区域382b和栅导线382c。MOSFET382a、382b的每一个均包括由第一栅导体堆叠344形成的栅导体、栅电介质342以及相邻浅隔离沟槽315之间的有源区。
对于图3C，形成第四块掩模394，其覆盖外围区域310以及过渡区域330的相邻部分。使用第四块掩模394以及存储区域320中的GC硬掩模375作为复合刻蚀掩模，例如对于干法刻蚀，第二开口375b被转移到存储栅堆叠中，该存储栅堆叠包括存储层堆叠352、第二栅导体堆叠354以及共用导电层堆叠360的至少一部分。根据图3A，第一和第二栅堆叠340、350彼此独立地刻蚀有利于调整各自的刻蚀参数，其中外围区域310和存储区域320这两者的GC硬掩模的形成可同时进行。
图3C图示了由上述刻蚀工艺形成的存储单元382c和选择晶体管382d。刻蚀可停止在底氧化物352c中。如图3C所示，存储区域320中存储单元382c和选择晶体管382d的配置仅仅为了阐述原理。通常，多个存储单元382c配置形成行或列，并且在行的每一端配置一个选择晶体管382d。一行存储单元以及分配给该存储单元的两个选择晶体管例如形成NAND行，该NAND行通过在剖面之前或之后并与剖面平行延伸的浅隔离结构与相邻的NAND行分开。整合方案还可应用到公知的非挥发性存储器的其它结构，例如AND阵列。
参照图3D，第四块掩模394可被移除以形成如图3D所示的结构。然后，接着形成侧壁氧化物，低掺杂漏注入，形成间隙壁(spacer)结构，再次S/D注入，以及形成接触和布线层。图形化第一栅堆叠和第二栅堆叠的顺序可以改变，因此先图形化第二栅堆叠350，后图形化第一栅堆叠340。
如上所述，图1A-1L涉及的实施例提供同时刻蚀第一和第二栅堆叠。图3A-3D涉及的实施例先图形化一个栅堆叠后图形化另一个栅堆叠。根据图4A-4E的实施例涉及这样的实施例，其包括在两个栅堆叠上实施的共用刻蚀工艺以及在第一或第二栅堆叠上实施的选择刻蚀工艺。
如图4A所示的结构可以由如图1A-1I和图2所述的工艺得到。共用导电层堆叠460可以是钨层。第一栅导体堆叠444可包括多晶硅层，栅电介质442可以是氧化硅。第二栅导体堆叠454可以是氮化钽层，存储层堆叠452可包括作为顶氧化物的氧化铝衬层。第一和第二栅堆叠的堆叠高度相匹配，因此它们的顶端彼此齐平。在第一刻蚀工艺中，可以执行干法刻蚀，其使用GC硬掩模475作为刻蚀掩模的，其中干法刻蚀停止在外围区域410中的栅电介质442中以及存储区域420中的氧化铝衬层452a中。
图4A图示了外围区域410中向下延伸至栅电介质422的第一开口475a以及存储区域420中向下延伸至氧化铝衬层452a和选择晶体管栅电介质453的第二开口475b。
对于图4B，在如图4A所示的布局上提供共形的第二刻蚀停止衬层482。该第二刻蚀停止衬层482可以是具有大约7nm厚度的氮化硅衬层。第二刻蚀停止衬层482之前可在该布局上沉积缓冲衬层481以利于移除第二刻蚀停止衬层482。该缓冲衬层481可以是氧化硅衬层。根据实施例，该缓冲衬层481可具有大约5nm的厚度，并在外围区域410中形成侧壁氧化物。图4B图示了被共形的缓冲衬层481覆盖的预图形化的第一和第二栅堆叠。第二刻蚀停止衬层482覆盖缓冲衬层481。
对于图4C，厚缓冲氧化物衬层483沉积在第二刻蚀停止衬层482上，其厚度取决于工艺中随后执行的氧化铝刻蚀工艺的选择性，例如50nm的厚度。在外围区域410以及过渡区域430的邻近部分中，通过光刻技术在厚缓冲氧化物衬层483上提供第四块掩模494。图4C图示了第四块掩模494完全覆盖外围区域410和过渡区域430的一部分，该部分与外围区域410相邻。
对于图4D，移除厚缓冲氧化物衬层483的暴露部分，例如通过BHF清洗。存储区域420中以及过渡区域430的邻近部分中的第二刻蚀停止衬层482的暴露部分可选择性地被移除得到薄缓冲衬层481，例如通过使用热H3PO4的湿法刻蚀或选择性反应离子刻蚀(RIE)。
图4D图示了厚缓冲氧化物衬层483a的残留部分覆盖外围区域410以及过渡区域430的邻近部分。在存储区域420中以及过渡区域430的邻近部分中，薄缓冲衬层481覆盖预图形化的第二栅堆叠。
对于图4E，存储区域420中的薄缓冲衬层481可被移除，例如通过各向异性氧化物刻蚀。随后在存储层堆叠452的氧化铝衬层上以及厚缓冲氧化物衬层483a上实施刻蚀，其中厚缓冲氧化物衬层483a的厚度足以遮盖外围区域410。刻蚀存储区域420中的存储层堆叠452后，执行清洗工艺。根据其它实施例，可沉积例如5nm的侧壁氧化物衬层，其在存储区域420中形成侧壁氧化物486。形成第五块掩模495，其覆盖存储区域420以及过渡区域430的邻近部分。使用第五块掩模495，外围区域410中的厚缓冲氧化物衬层483a通过BHF清洗被移除。
图4E图示了第五块掩模495覆盖存储区域420中的第二栅堆叠。形成侧壁氧化物486，该侧壁氧化物486覆盖第二栅堆叠。在外围区域410中，厚缓冲氧化物衬层483a被移除，第二刻蚀停止衬层482被暴露。
接下来，作为抗蚀剂块掩模的第五块掩模495通过抗蚀剂剥离被移除，外围区域410中的第二刻蚀停止衬层482的残留部分也被移除。随后形成低掺杂漏区、侧壁间隙壁结构、源/漏注入区、接触以及布线层。
图5是集成电路500的俯视图，该集成电路500包括存储区域510和外围区域520中的NAND阵列。过渡区域530包围存储区域510，并使它们与外围区域520分开。过渡区域530包括在邻近存储区域510的部分中具有存储栅堆叠结构的第一伪栅线和在邻近外围区域520的部分中具有外围栅结构的第二伪栅线。不同类型伪栅线之间的间隙可被填充绝缘填料或部分共用导电层堆叠。过渡区域530的宽度可在几百nm(a few 100nm)直到几微米的范围，例如1微米。
图6是根据一个实施例制造集成电路方法的简化流程图。在半导体衬底的主表面的第一表面部分上提供第一层堆叠，并在第二表面部分上提供第二层堆叠(602)。在第一和第二层堆叠上提供硬掩模，其中该硬掩模包括第一层堆叠之上的第一图形和第二层堆叠之上的第二图形(604)。第一图形被转移到第一栅堆叠中，第二图形被转移到第二栅堆叠中(606)。
尽管这里已经图示和说明了典型实施例，然而本领域的技术人员应该认识到，在不脱离本发明范围的情况下，对于所述典型实施例的各种变化和/或等价的执行是可替换的。本申请旨在覆盖此处论述的典型实施例的任何改型或变化。因此，这意味着，本发明并不仅仅限于权利要求及其等价物。

Claims (23)

1.一种包括非挥发性存储单元的集成电路的制造方法，包括：
提供第一栅堆叠和第二栅堆叠，第一栅堆叠包括在半导体衬底的主表面的第一表面部分上的栅电介质，第二栅堆叠包括在第二表面部分上的存储层堆叠，其中该存储层堆叠的结构不同于该栅电介质的结构；
提供在该第一和第二栅堆叠之上的硬掩模，该硬掩模包括该第一栅堆叠之上的第一图形和该第二栅堆叠之上的第二图形；以及
转移该第一图形到该第一栅堆叠中并转移该第二图形到该第二栅堆叠中，其中该主表面的部分被暴露。
2.根据权利要求1的方法，其中提供该第一栅堆叠包括：
在该主表面上沉积第一未图形化的栅堆叠；
使用第一块掩模覆盖该第一表面部分之上的该第一未图形化层的一部分；以及
移除该第一未图形化的栅堆叠的暴露部分以形成该第一栅堆叠。
3.根据权利要求2的方法，还包括，在提供该第一栅堆叠之前，
定义第二表面部分中晶体管基存储单元的条形有源区，其中相邻的有源区被浅沟槽隔离分开；
使该浅沟槽隔离形成凹入部分和/或在形成第一栅堆叠之后并在沉积第二未图形化的栅堆叠之前再成形该有源区。
4.根据权利要求1的方法，其中在该第二表面部分上提供该第二栅堆叠包括：
在该第二表面部分和该第一栅堆叠上沉积第二未图形化的栅堆叠；
使用第二块掩模覆盖该第二表面部分之上的该第二未图形化层的一部分；以及
移除该第二未图形化的栅堆叠的暴露部分以形成该第二栅堆叠。
5.根据权利要求1的方法，还包括，在沉积该硬掩模之前，
在该第一和第二栅堆叠上沉积共用导电层堆叠；其中
转移该第一掩模部分的图形包括转移该第一掩模部分的图形到该共用导电层堆叠的第一部分中；以及
转移该第二掩模部分的图形包括转移该第二掩模部分的图形到该共用导电层堆叠的第二部分中。
6.根据权利要求1的方法，还包括，在转移该第一掩模部分的图形到该第一栅堆叠中之前，
使用第三块掩模覆盖该第二掩模部分。
7.根据权利要求1的方法，还包括，在转移该第二掩模部分的图形到该第二栅堆叠中之前，
使用第四块掩模覆盖该第一掩模部分。
8.根据权利要求1的方法，其中转移该第一图形到该第一栅堆叠中以及转移该第二图形到该第二栅堆叠中包括：
同时转移该第一图形和该第二图形。
9.根据权利要求1的方法，其中转移该第一图形到该第一栅堆叠中以及转移该第二图形到该第二栅堆叠中包括：
先转移该第一图形；以及再
转移该第二图形。
10.根据权利要求1的方法，其中转移该第一图形到该第一栅堆叠中以及转移该第二图形到该第二栅堆叠中包括：
同时转移该第一图形到该第一栅堆叠的第一栅导体堆叠中以及转移该第二图形到该第二栅堆叠的第二栅导体堆叠中；
使用辅助刻蚀掩模覆盖该图形化的第一栅导体堆叠；
转移该第二图形到该存储层堆叠中；
使用第五块掩模覆盖该图形化的第二栅堆叠；
移除该辅助刻蚀掩模；以及
转移该第一图形到该栅电介质中。
11.根据权利要求10的方法，还包括：
在覆盖该图形化的第一栅导体堆叠之前，沉积刻蚀停止衬层；
在转移该第二图形之前，移除该第二栅堆叠之上的该刻蚀停止衬层的第二部分；以及
在转移该第一图形之前，移除该第一栅堆叠之上的该刻蚀停止衬层的第一部分。
12.一种方法，包括：
提供第一和第二栅堆叠，在第一和第二表面部分之间的过渡区域配置有间隙。
13.根据权利要求12的方法，其中，在提供该硬掩模之前，该间隙至少部分地被绝缘材料填充。
14.根据权利要求12的方法，其中提供该硬掩模包括：
沉积硬掩模层；
沉积填料层以填充该过渡区域之上的掩模间隙；以及
图形化该硬掩模层以形成该硬掩模。
15.一种方法，包括：
在衬底的存储区域中形成存储单元，该存储区域对应第二表面部分；以及
在衬底的外围区域形成CMOS电路，该外围区域对应第一表面部分。
16.根据权利要求15的方法，其中提供第一栅堆叠包括：
在主表面上提供一个或多个栅电介质；以及
在该一个或多个栅电介质上沉积第一多晶硅层。
17.根据权利要求15的方法，其中提供第二栅堆叠包括：
在主表面上提供存储层堆叠；以及
在该存储层堆叠上沉积第二多晶硅层。
18.根据权利要求15的方法，其中提供第二栅堆叠包括：
在主表面上提供存储层堆叠；以及
在该存储层堆叠上沉积金属层。
19.根据权利要求17的方法，还包括：
在沉积该第二多晶硅层或该金属层之前，将分配给选择晶体管的存储区域子部分中的存储层堆叠替换成栅电介质。
20.一种集成电路，包括：
外围区域，包括CMOS晶体管，其中每一个CMOS晶体管均包括CMOS栅；
存储区域，包括俘获层型非挥发性存储单元，其中每一个存储单元均包括不同于该CMOS栅的存储栅；以及
过渡区域，位于该存储区域和该外围区域之间，该过渡区域包括沿该外围区域界面的CMOS栅线以及沿该存储区域界面的存储栅线，其中被填充的间隙将该CMOS栅线与该存储栅线分开。
21.根据权利要求20的集成电路，还包括：
在该过渡区域中埋置在该衬底中的沟槽绝缘结构。
22.根据权利要求20的集成电路，包括其中至少该间隙的较低部分被绝缘结构填充。
23.根据权利要求20的集成电路，包括其中导电层是该CMOS栅和该存储栅两者的部分，并填充该间隙的较低部分。
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