DE102008046863B4

DE102008046863B4 - Integrierter Schaltkreis mit einem ersten und einem zweiten Gatestapel und Verfahren zu dessen Herstellung

Info

Publication number: DE102008046863B4
Application number: DE102008046863.0A
Authority: DE
Inventors: Roman Knoefler; Dr. Specht Michael; Dr. Willer Josef
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2007-09-14
Filing date: 2008-09-12
Publication date: 2015-11-19
Anticipated expiration: 2028-09-13
Also published as: DE102008046863A1; US20090072274A1; US7875516B2; CN101393895A

Abstract

Verfahren zur Herstellung eines integrierten Schaltkreises mit nichtflüchtigen Speicherzellen, umfassend: Ausbilden eines ersten Gatestapels (140) umfassend ein Gatedielektrikum (142) auf einem ersten Oberflächenabschnitt einer Hauptoberfläche (101) eines Halbleitersubstrats (100) und eines zweiten Gatestapels (150) umfassend einen Speicherschichtstapel (152) auf einem zweiten Oberflächenabschnitt, wobei eine Konfiguration des Speicherschichtstapels (152) von der des Gatedielektrikums (142) abweicht; Ausbilden einer Hartmaske (170a) über dem ersten und dem zweiten Gatestapel (140, 150), wobei die Hartmaske (170a) in einem ersten Maskenabschnitt über dem ersten Gatestapel (140) ein erstes Muster und in einem zweiten Maskenabschnitt über dem zweiten Gatestapel (150) ein zweites Muster aufweist; und Übertragen des ersten Musters in den ersten Gatestapel (140) und des zweiten Musters in den zweiten Gatestapel (150), wobei Abschnitte der Hauptoberfläche (101) freigelegt werden, das Übertragen der Muster umfassend: entweder Abdecken des zweiten Maskenabschnitts mit einer dritten Blockmaske (393) vor der Übertragung des ersten Musters; und Abdecken des ersten Maskenabschnitts mit einer vierten Blockmaske (394) vor dem Übertragen des zweiten Musters, oder gleichzeitiges Übertragen des ersten Musters in einen ersten Gateleiterstapel (444) des ersten Gatestapels (440) und des zweiten Musters in einen zweiten Gateleiterstapel (445) des zweiten Gatestapels (450); Abdecken des strukturierten ersten Gateleiterstapels mit einer Hilfsätzmaske (483a); Übertragen des zweiten Musters in den Speicherschichtstapel (152); Abdecken des strukturierten zweiten Gatestapels (450) mit einer fünften Blockmaske (495); Entfernen der Hilfsätzmaske (483a); und Übertragen des ersten Musters in das Gatedielektrikum (442).

Description

Nichtflüchtige Speicherzellen vom Charge-Trapping-Typ basieren üblicherweise auf einem n-Kanal Feldeffekttransistor (n-FET), bei dem das Gatedielektrikum durch einen Speicherschichtstapel mit einer Charge-Trapping-Schicht ersetzt ist. Isolatorschichten separieren die Charge-Trapping-Schicht sowohl von der Gateelektrode als auch von einem halbleitenden Kanalbereich des n-FET.
In Speicherzellen vom Charge-Trapping-Typ mit einer TANOS-Struktur (Tantal-Aluminiumoxid-Nitrid-Oxid-Halbleiter) ist die Charge-Trapping-Schicht eine Siliziumnitridschicht. Eine Aluminiumoxidschicht separiert die Siliziumnitridschicht von einer Tantalnitrid-Gatelektrode. In einer Speicherzelle vom Charge-Trapping-Typ mit SONOS-Struktur (Silizium-Oxid-Nitrid-Oxid-Silizium) ist die Charge-Trapping-Schicht eine von zwei Siliziumoxidschichten eingefasste Siliziumnitridschicht und die Gateelektrode eine Polysilizium-Elektrode.
Ein integrierter Schaltkreis mit Speicherzellen umfasst neben den Speicherzellen Logik- und Interfaceschaltkreise, die auf kostengünstigen CMOS-Transistoren basieren. Es besteht ein Bedarf für Integrationskonzepte, die die Integration der Herstellung nichtflüchtiger Speicherzellen in Standard-CMOS-Verfahrensabläufe erlauben. Wegen der unterschiedlichen Materialien, die für periphere Schaltkreise einerseits und für das Speicherzellenfeld andererseits Verwendung finden, weichen die Prozessanforderungen bezüglich der Speicherzellen und der CMOS-Schaltkreise deutlich voneinander ab, beispielsweise dann, wenn die nichtflüchtigen Speicherzellen solche Materialien enthalten, die in Standard-CMOS-Verfahrensabläufen keine Verwendung finden, etwa Aluminiumoxid oder Tantalnitrid. Die US 6 706 593 B1 bezieht sich auf ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichereinrichtung, bei dem in einem Speicherzellenfeldbereich auf einer ersten Gateisolatorschicht eine erste Polysiliziumschicht vorgesehen und strukturiert wird. Darauf werden ganzflächig eine zweite Gateisolatorschicht, die einen ONO-Stapel umfasst, sowie eine zweite Polysiliziumschicht vorgesehen und aus einem Peripherieschaltkreistransistorbereich entfernt. Im Peripherieschaltkreistransistorbereich wird eine Gateoxidschicht und gleichzeitig auf der zweiten Polysiliziumschicht im Speicherzellenfeldbereich eine diese bedeckende Siliziumoxidschicht gebildet. Eine dritte Polysiliziumschicht wird ganzflächig abgeschieden und in einem ersten photolithographischen Prozess strukturiert, wobei im Peripherieschaltkreistransistorbereich aus der dritten Polysiliziumschicht Gateelektroden der Peripherieschaltkreistransistoren hervorgehen. Zu diesem Zeitpunkt ist die zweite Polysiliziumschicht im Speicherzellenfeldbereich durch die Siliziumoxidschicht geschützt. Nach der Ausbildung der Gateelektroden im Peripherieschaltungstransistorbereich werden mittels eines zweiten photolithografischen Prozesses aus der ersten und zweiten Polysiliziumschicht die Floating- und Control-Gates von Speicherzellen des Speicherzellenfeldbereichs gebildet. Die US 6 787 419 B2 bezieht sich auf ein Herstellungsverfahren, bei dem auf einem Halbleitersubstrat eine ONO-Schicht, eine erste Siliziumschicht und eine Siliziumnitridschicht aufeinander folgend abgeschieden werden. Aus einem zweiten Bereich werden die ONO-Schicht, die erste Polysiliziumschicht und die Siliziumnitridschicht entfernt. Stattdessen wird im zweiten Bereich eine Gateoxidschicht ausgebildet und daraufhin eine zweite Polysiliziumschicht über den ersten und den zweiten Bereich abgeschieden. Die zweite Polysiliziumschicht wird aus dem ersten Bereich entfernt. Eine dritte Polysiliziumschicht, eine Silizidschicht und eine dielektrische Schicht werden aufeinanderfolgend ganzflächig abgeschieden. In einer Fotolackschicht werden die Muster zur Strukturierung von Gatestrukturen im ersten und zweiten Bereich vorgesehen und ein Ätzprozess gemäß dem Muster der Fotolackschicht ausgeführt, um gleichzeitig in beiden Bereichen Gatestrukturen zu erzeugen.
Es besteht demnach ein Bedürfnis nach einem Integrationsschema, das die Herstellung von CMOS-Schaltkreisen und nichtflüchtigen Speicherzellen miteinander kombiniert und das auf unterschiedliche Typen von Speicherzellen ohne wesentliche Modifikationen, z. B. bezüglich der photolithographischen Masken, übertragbar ist.
Nachfolgend werden Merkmale und Vorteile der erfindungsgemäßen Ausführungsformen anhand der Figuren dargestellt und erläutert. Die Darstellung der Elemente in den Figuren erfolgt nicht notwendigerweise maßstäblich. Merkmale der verschiedenen Ausführungsformen können miteinander kombiniert werden, sofern sie sich nicht ausschließen.
Die 1A bis 1L sind schematische Querschnittsdarstellungen eines Substratabschnitts mit einem Speicherbereich und einem Peripheriebereich zur Darstellung eines Verfahrens zur Herstellung eines integrierten Schaltkreises gemäß einer Ausführungsform, bei der ein erster Gatestapel im Peripheriebereich und ein zweiter Gatestapel im Speicherbereich gleichzeitig strukturiert werden und eine dazwischen liegende Lücke teilweise mit einem Isolatormaterial gefüllt wird.
Die 2 ist eine schematische Querschnittsansicht eines Abschnitts eines integrierten Schaltkreises mit einem Speicherbereich und einem Peripheriebereich zur Darstellung eines Verfahrens zur Herstellung eines integrierten Schaltkreises nach einer anderen Ausführungsform, gemäß der eine Lücke zwischen einem ersten Gatestapel im Peripheriebereich und einem zweiten Gatestapel im Speicherbereich teilweise mit einem leitfähigen Material gefüllt wird.
Die 3A bis 3B sind schematische Querschnittsansichten eines Abschnitts eines integrierten Schaltkreises mit einem Speicherbereich und einem Peripheriebereich zur Darstellung eines weiteren Verfahrens zur Herstellung eines integrierten Schaltkreises nach einer weiteren Ausführungsform, gemäß der ein erster und ein zweiter Gatestapel nacheinander strukturiert werden.
Die 4A bis 4E sind schematische Querschnittsansichten eines Abschnitts eines integrierten Schaltkreises mit einem Speicherbereich und einem Peripheriebereich zur Darstellung eines Verfahrens zur Herstellung eines integrierten Schaltkreises nach einer weiteren Ausführungsform, gemäß der ein Speicherschichtstapel im Speicherbereich und ein Gatedielektrikum im Peripheriebereich nacheinander geätzt werden.
Die 5 ist eine schematische Draufsicht auf einen Abschnitt eines integrierten Schaltkreises mit zwei Speicherbereichen und einem Peripheriebereich gemäß einer weiteren Ausführungsform.
Die 6 ist ein Flussdiagramm, das ein Verfahren zur Herstellung eines integrierten Schaltkreises mit einem Speicherbereich und einem Peripheriebereich gemäß einer weiteren Ausführungsform darstellt.
Die 1A zeigt ein Substrat 100, das beispielsweise ein vorprozessierter einkristalliner Siliziumwafer oder ein SoI(Silicon-on-Insulator, Silizium auf Isolator)-Wafer ein kann, und welches weitere dotierte und nicht-dotierte Abschnitte und/oder epitaktische Halbleiterschichten aufweisen kann. Über die dargestellten dotierten und isolierenden Strukturen hinaus kann das Substrat 100 weitere im Vorangegangenen hergestellte Strukturen aufweisen.
In einem Speicherbereich 120 kann das Substrat 100 eine erste Wanne 122 eines ersten Leitfähigkeitstyps aufweisen. Innerhalb der ersten Wanne 122 kann eine zweite Wanne 121 eines zweiten, dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps ausgebildet sein. Beide Wannen 121, 122 erstrecken sich ausgehend von einer Hauptoberfläche 101 in das Substrat 100. Die Wannen 121, 122 können sich seitlich über den gesamten Speicherbereich 120 ausdehnen und sich in einen Übergangsbereich 130 des Substrats 100 hinein erstrecken. Im Peripheriebereich 110 können sich Unterbereiche des ersten Leitfähigkeitstyps 112 und des zweiten Leitfähigkeitstyps 111 abwechseln. Der erste Leitfähigkeitstyp kann beispielsweise der n-Typ und der zweite Leitfähigkeitstyp der p-Typ sein.
Innerhalb des Übergangsbereichs 130, des Speicherbereichs 120 und des Peripheriebereichs 110 können Flachgrabenisolationen 115, 135 (STIs, Shallow Trench Isolation) im Substrat 100 vergraben sein. Die Flachgrabenisolationen 115, 135 können beispielsweise Siliziumoxidstrukturen sein. Im Peripheriebereich können die Flachgrabenisolationen 115 aktive Gebiete von CMOS-Transistoren voneinander separieren. Im Speicherbereich 120 können die Flachgrabenisolationen benachbarte Speicherzellenstreifen voneinander separieren, z. B. benachbarte NAND-Strings oder benachbarte Auswahltransistoren, die unterschiedlichem NAND-Strings zugeordnet sind. Im abgebildeten Beispiel erstrecken sich die Flachgrabenisolationen im Speicherbereich 120 senkrecht zu Gatestrukturen und parallel zur dargestellten Querschnittsebene vor und hinter der Querschnittsebene. Im Übergangsbereich 130 können die Flachgrabensolationen 135 funktionslose, so genannte ”Dummy”-Gatestrukturen, die im Übergangsbereich 130 über der Hauptoberfläche 101 angeordnet sein können, vom Substrat 100 entkoppeln und dabei beispielsweise den Speicherbereich 120 umschließen. Im Peripheriebereich 110 können zusätzlich Gateoxide 116 unterschiedlicher Dicke vorgesehen werden.
Gemäß der dargestellten Ausführungsform wird im Folgenden auf einem ersten Oberflächenabschnitt der Hauptoberfläche 101 ein erster Gatestapel 140 und auf einem zweiten Oberflächenabschnitt der Hauptoberfläche 101 ein zweiter Gatestapel vorgesehen, wobei der erste Oberflächenabschnitt den Peripheriebereich 110 und der zweite Oberflächenabschnitt den Speicherbereich 120 umfasst.
Wie in der 1A dargestellt, wird ein erster Gatestapel 140 vorgesehen, der beispielsweise ein oder mehr Gatedielektrika 142 und einen ersten Gateleiterstapel 144 umfassen kann. Das Gatedielektrikum 142 kann beispielsweise eine thermisch aufgewachsene Siliziumoxidschicht sein. Gemäß anderen Ausführungsformen kann das Gatedielektrikum 142 ein abgeschiedenes Siliziumoxid, beispielsweise auch eines, das danach nitridiert wird, oder ein anderes Oxid oder Siliziumoxid (Silikat) von Elementen der dritten oder vierten Gruppe einschließlich Oxiden seltener Erden sein, z. B. Al₂O₃, HfO₂, HfSiO₂, ZrSiO₂, DySiO₂ oder ein anderes Material hoher Dielektrizitätszahl oder Kombinationen daraus. Gemäß weiteren Ausführungsformen werden in unterschiedlichen Abschnitten der Hauptoberfläche 101 unterschiedliche Gatedielektrika vorgesehen. Der erste Gateleiterstapel 144 kann aus einer Schicht eines beliebigen leitfähigen Materials mit einer geeigneten Austrittsarbeit, z. B. stark n-dotiertes Polysilizium oder ein geeignetes Metall oder eine geeignete Metallverbindung, bestehen oder eine solche umfassen. Gemäß anderen Ausführungsformen kann der erste Gateleiterstapel 144 weitere Schichten aus anderen Materialien aufweisen.
Oberhalb des ersten Gatestapels 140 kann eine erste Hartmaskenschicht 148 vorgesehen werden. Die erste Hartmaskenschicht 148 kann eine Schicht aus einem Material mit einer hohen Ätzselektivität gegenüber den Materialien des ersten Gateleiterstapels 144 und des Gatedielektrikums 142 sein, z. B. Siliziumnitrid oder Kohlenstoff. Ein erster Film, der im Folgenden als Ätzstoppfilm 146 bezeichnet wird, kann zwischen dem ersten Gateleiterstapel 144 und der ersten Hartmaskenschicht 148 vorgesehen werden. Trotz der Bezeichnung als „Ätzstoppfilm” kann der Ätzstoppfilm 146 alternativ oder zusätzlich als Spannungsausgleichsfilm wirksam sein. Gemäß anderen Ausführungsformen ist der Ätzstoppfilm 146 hauptsächlich als Spannungsausgleichsfilm oder trotz seiner Bezeichnung ausschließlich als Spannungsausgleichsfilm wirksam. Der erste Ätzstoppfilm 146 kann beispielsweise ein Siliziumoxidfilm oder ein Film aus einem anderen Material mit einer hohen Ätzselektivität gegenüber dem Material der ersten Hartmaskenschicht 148 sein. Auf der ersten Hartmaskenschicht 148 kann eine erste Fotolackschicht oder ein erstes Fotolackschichtsystem abgeschieden und mittels fotolithografischer Verfahren zu einer ersten Blockmaske 191 strukturiert werden, die den Peripheriebereich 110 im Wesentlichen vollständig und darüber hinaus auch einen an den Peripheriebereich 110 angrenzenden Abschnitt des Übergangsbereichs 130 abdeckt.
Gemäß der 1B kann das Muster der ersten Blockmaske 191 zur Ausbildung einer ersten Hartmaske 148a in die erste Hartmaskenschicht 148, sowie, beispielsweise mittels einer Trockenätzung, die auf dem ersten Gatedielektrikum 142 stoppt, in den ersten Ätzstoppfilm 146 und in den ersten Gateleiterstapel 144 übertragen werden, wobei der erste Gatestapel 140 ausgebildet wird. Die erste Blockmaske 191 kann beispielsweise nach Strukturierung der ersten Hartmaskenschicht 148 entfernt werden, beispielsweise durch einen so genannten ”Lack-Strip”. Darauf können, beispielsweise mittels einer DHF(Diluted HF: H₂O-Lösung)-Nassreinigung freigelegte Abschnitte des Gatedielektrikums 142 im Speicherbereich 120 und in einem an den Speicherbereich 120 angrenzenden Abschnitt des Übergangsbereichs 130 entfernt werden.
Die 1B zeigt rechter Hand den ersten Gatestapel 140 mit dem Gatedielektrikum 142 und dem ersten Gateleiterstapel 144, der von der ersten Hartmaske 148a abgedeckt wird, welche aus der ersten Hartmaskenschicht 148 hervorgegangen ist und welche durch einen verbleibenden Abschnitt des ersten Ätzstoppfilms 146 vom ersten Gatestapel 140 separiert ist. Gemäß einer Ausführungsform können die STIs im Speicherbereich 120 zurückgebildet werden, so dass zwischen benachbarten STI-Streifen aus dem Halbleitersubstrat 100 Lamellen ausgebildet werden, die sich parallel zum dargestellten Querschnitt erstrecken. Weitere Prozesse zur Ausbildung von Transistoren mit gerundeten Kanälen im Speicherbereich 120 können folgen.
Gemäß der 1C kann auf das Substrat 100 im Speicherbereich 120, auf die Flachgrabenisolationen 135 im Übergangsbereich 130 und über dem ersten Gatestapel 140 ein Speicherschichtstapel 152 abgeschieden werden, wobei der erste Gatestapel 140 mit der ersten Hartmaske 148a und Restabschnitten des ersten Ätzstoppfilms 146 bedeckt sein kann.
Die Konfiguration des Speicherschichtstapels 152 weicht von der des Gatedielektrikums 142 des ersten Gatestapels 140 ab. Beispielsweise kann der Speicherschichtstapel 152 andere Teilschichten als das Gatedielektrikum 142 umfassen. Darüber hinaus kann die Anzahl der Teilschichten oder ihre Abfolge voneinander abweichen. Der Speicherschichtstapel 152 kann ein Ladungsfallen(charge trapping)-Stapel mit einem unteren Oxid 152c, einer Ladungsfallenschicht (charge trapping layer) 152b und einem oberen Oxid 152a sein. Im Falle von SONOS-Strukturen sind die unteren und oberen Oxide 152c, 152a Siliziumoxidfilme, während die Ladungsfallenschicht 152b ein Siliziumnitridfilm sein kann. Im Falle von TANOS-Strukturen ist das untere Oxid 152c eine Siliziumoxidschicht, die Ladungsfallenschicht 152b kann ein Siliziumnitridfilm und das obere Oxid 152a ein Aluminiumoxidfilm sein. Gemäß anderen Alternativen können andere bekannte Kombinationen von Ladungsfallenschichten und Isolatorschichten vorgesehen werden.
Die 1C zeigt einen Speicherschichtstapel 152, der im Peripheriebereich 110 den ersten, bereits von der ersten Hartmaske 148a und Restabschnitten des ersten Ätzstoppfilms 146 bedeckten Gatestapel 140, und im Speicherbereich 120 das Substrat 100 bedeckt.
Gemäß der 1D kann eine weitere Fotolackschicht oder ein weiteres Fotolacksystem abgeschieden und fotolithografisch zu einer Auswahltransistormaske 195 strukturiert werden. Die Auswahltransistormaske 195 weist Öffnungen 195a auf, um Abschnitte des Speicherschichtstapels 152 über denjenigen Abschnitten des Speicherbereichs 120 zu entfernen, die den Auswahltransistoren zugeordnet sind, welche beispielsweise den jeweiligen NAND-String an entweder eine Bitleitung oder an eine Sourceleitung anschließen. Die 1D zeigt die Auswahltransistormaske 195 mit den Öffnungen 195a im Speicherbereich 120.
Gemäß der 1E kann in Auswahltransistorunterbereichen innerhalb des Speicherbereichs 120 der Speicherschichtstapel 152 vollständig oder mindestens teilweise entfernt werden, wobei das untere Oxid 152c in den Auswahltransistorunterbereichen verbleiben kann. Gemäß anderen Ausführungsformen werden mindestens das obere Oxid 152a und die Ladungsfallenschicht 152b entfernt. Wird das untere Oxid 152c entfernt, so wird in den freigelegten Abschnitten des Substrats 100 ein Auswahltransistor-Gatedielektrikum 153 vorgesehen.
Gemäß dem in der 1E dargestellten Ausführungsbeispiel kann mittels eines Trockenätzprozesses oder einer Abfolge verschiedener Trockenätzprozesse der Speicherschichtstapel 152 vollständig entfernt und selektiv auf freigelegten Abschnitten des Substrats 100 das Auswahltransistor-Gatedielektrikum 153 aufgewachsen werden. Das Auswahltransistor-Gatedielektrikum 153 kann, wie dargestellt, mit der Oberkante des Speicherschichtstapels 152 fluchten oder dünner sein als der Speicherschichtstapel 152.
Gemäß der 1F wird über dem Auswahltransistor-Gatedielektrikum 153 und dem Speicherschichtstapel 152 ein zweiter Gateleiterstapel 154 vorgesehen. Der zweite Gateleiterstapel 154 kann aus nur einer, zweiten Gateleiterschicht bestehen, wie dargestellt, wobei die zweite Gateleiterschicht beispielsweise eine stark p-dotierte Polysiliziumschicht sein kann. Der zweite Gateleiterstapel 154 kann weitere Schichten aufweisen, beispielsweise metallhaltige Schichten, Diffusionsbarriereschichten sowie Klebeschichten.
Die 1F zeigt den zweiten Gateleiterstapel 154, der über dem Speicherbereich 120, dem Übergangsbereich 130 und dem Peripheriebereich 110 abgeschieden ist und innerhalb des Übergangsbereichs 130 eine Stufe aufweist.
Im Falle beispielsweise einer TANOS-Zellenstruktur kann der Speicherschichtstapel 152 zunächst ohne oberes Oxid 152a vorgesehen werden, das, beispielsweise als Aluminiumoxidfilm erst nach Ausbildung des Auswahltransistor-Gatedielektrikums 153 mittels eines konformalen Abscheidungsverfahrens, beispielsweise ALD (Atomic Layer Deposition) abgeschieden wird. Weiterhin kann im Falle von TANOS-Zellen der zweite Gateleiterstapel 154 einen Tantalnitridfilm umfassen, der auf dem Aluminiumoxidfilm abgeschieden ist, sowie eine Wolframschicht, die auf dem Tantalnitridfilm aufgebracht ist.
Entsprechend der 1G kann eine weitere Fotolackschicht oder ein weiteres Fotolackschichtsystem auf dem zweiten Gateleiterstapel 154 abgeschieden und fotolithografisch zu einer zweiten Blockmaske 192 strukturiert werden, die den zweiten Gateleiterstapel 154 im Speicherbereich 120 und in einem an den Speicherbereich 120 angrenzenden Abschnitt des Übergangsbereichs 130 abdeckt.
Gemäß der 1H kann das Muster der zweiten Blockmaske 192 in den zweiten Gateleiterstapel 154 und in den Speicherschichtstapel 152 übertragen werden, wobei der zweite Gatestapel 150 ausgebildet wird und wozu eine Trockenätzung erfolgen kann, die selektiv auf Restabschnitten der Hartmaske 148b im Peripheriebereich 110 sowie auf der Flachgrabenisolation 135 im Übergangsbereich 130 stoppt.
Entsprechend der Darstellung in der 1H bedeckt der zweite Gatestapel 150 einen Abschnitt der Hauptoberfläche 101 im Speicherbereich 120, während der erste Gatestapel 140 einen Abschnitt der Hauptoberfläche 101 im Peripheriebereich 110 bedeckt. Sowohl der erste Gatestapel 140 als auch der zweite Gatestapel 150 können sich in angrenzende Abschnitte des Übergangsbereichs 130 hinein erstrecken. Der erste Gatestapel 140 kann dabei noch von einer Doppelschicht bedeckt sein, die die Hartmaske 148a und Restabschnitte des ersten Ätzstoppfilms 146 umfasst.
Gemäß der 1I können die erste Hartmaske 148a sowie die Restabschnitte des ersten Ätzstoppfilms 146 beispielsweise mittels einer Nassätzung selektiv zum ersten und zweiten Gateleiterstapel 144, 154 entfernt werden.
Die 1I zeigt den ersten Gatestapel 140 im Peripheriebereich 110 nach der vorangegangenen Nassätzung. Der erste Gatestapel 140 bedeckt einen ersten Oberflächenabschnitt der Hauptoberfläche 101 im Peripheriebereich 110. Der zweite Gatestapel 150 bedeckt einen zweiten Oberflächenabschnitt der Hauptoberfläche 101 im Speicherbereich 120. Beide Gatestapel 140, 150 können sich in den Übergangsbereich 130 hinein erstrecken. Die Höhe der beiden Gatestapel kann aneinander derart angepasst sein, dass ihre Oberkanten fluchten. Zwischen den beiden Gatestapeln 140, 150 kann im Übergangsbereich 130 oberhalb der Flachgrabenisolation 135 eine Lücke ausgebildet sein. In den Auswahltransistoren zugeordneten Unterbereichen kann der Speicherschichtstapel 152 durch ein Auswahltransistor-Gatedielektrikum 153 wie oben beschrieben ersetzt sein. Die Oberkante des Auswahltransistor-Gatedielektrikums 153 fluchtet nicht notwendigerweise mit der Oberkante des Speicherschichtstapels 152. Im Falle von SONOS-Zellen kann der Speicherschichtstapel 152 ein Oxid-Nitrid-Oxid-Stapel sein. Im Falle von TANOS-Zellen kann der Speicherschichtstapel 152 ein Aluminiumoxid-Nitrid-Oxid-Stapel sein. Beispielsweise für TANOS-Zellen kann der Gateleiterstapel 154 einen Tantalnitridfilm, der unmittelbar in Kontakt mit dem Aluminiumoxidfilm des Speicherschichtstapels 152 ist, sowie eine Wolframschicht aufweisen, die auf dem Tantalnitridfilm abgeschieden ist. Beispielsweise im Falle von SONOS-Zellen kann der Gateleiterstapel 154 eine einzige, stark p-dotierte Polysiliziumschicht sein.
Gemäß der in den 1A bis 1L dargestellten Ausführungsform wird zunächst der erste Gatestapel 140 und danach der zweite Gatestapel 150 vorgesehen. Gemäß anderen Ausführungsformen kann die Reihenfolge vertauscht werden und zunächst der zweite Gatestapel 150 oberhalb des Speicherbereichs 120 und dann der erste Gatestapel 140 oberhalb des Peripheriebereichs 110 vorgesehen werden.
Gemäß der 1J kann die Lücke zwischen dem ersten und dem zweiten Gatestapel 140, 150 im Übergangsbereich 130 mindestens teilweise mit einer Isolatorfüllung 136 gefüllt werden. Gemäß einer Ausführungsform kann eine Siliziumdioxidschicht abgeschieden werden, die die Lücke zwischen den Gatestapeln 140, 150 füllt. Die Siliziumdioxidschicht kann durch eine Trockenätzung zurückgebildet werden, wobei die Gateleiterstapel 144, 154 als Ätzstoppschichten wirksam sein können. Die 1J zeigt demnach eine Siliziumdioxid-Isolatorfüllung 136, die auch leicht überätzt sein kann. Die Isolatorfüllung 136 verflacht die Topologie und reduziert eine Stufenhöhe im Übergangsbereich 130.
Gemäß einer anderen Ausführungsform kann ein CMP-Stoppfilm abgeschieden werden, der die Gatestapel 140, 150 in der Art eines Liners bedeckt. Auf dem CMP-Stoppfilm kann Siliziumoxid abgeschieden werden, um die Lücke zwischen den Gatestapeln 140, 150 zu füllen. Ein CMP-Prozess kann folgen, der auf dem CMP-Stoppfilm stoppt.
Gemäß der 1K kann auf dem ersten und zweiten Gatestapel 140, 150 sowie, fallweise, der optionalen Isolatorfüllung 136, ein mehrfach genutzter (gemeinsamer), leitfähiger Schichtstapel 160 abgeschieden werden. Der mehrfach genutzte, leitfähige Schichtstapel 160 kann eine einzige Wolframschicht, ein Wolframsilizid oder ein anderes Silizid, welches mittels Abscheiden eines Metalls und eines nachfolgenden Wärmeschritts ausgebildet wird, oder ein Schichtsystem aufweisen, das beispielsweise ein leitfähiges Material sowie Klebe- und Diffusionsbarriereschichten umfasst. Auf oder über dem mehrfach genutzten, leitfähigen Schichtstapel 160 kann eine zweite Hartmaskenschicht 170 ausgebildet werden.
Die 1K zeigt den mehrfach genutzten, leitfähigen Schichtstapel 160, der den ersten und den zweiten Gatestapel 140, 150 sowie die Isolatorfüllung 136 bedeckt. Die zweite Hartmaskenschicht 170 bedeckt den mehrfach genutzten, leitfähigen Schichtstapel 160, der aus Wolfram besteht oder unter anderem Wolfram aufweisen kann.
Entsprechend der 1L kann auf der zweiten Hartmaskenschicht 170 eine weitere Fotolackschicht abgeschieden und mittels fotolithografischer Verfahren zu einer Gateleiter-Fotolackmaske strukturiert werden. Das Muster der Gateleiter-Fotolackmaske, die ein erstes Muster im Peripheriebereich 110 und ein sich vom ersten Muster unterscheidendes zweites Muster im Speicherbereich 120 umfasst, wird in die zweite Hartmaskenschicht 170 übertragen, wobei aus der zweiten Hartmaskenschicht 170 die Gateleiter-Hartmaske 170a ausgebildet wird. Die Gateleiter-Fotolackmaske kann abgezogen („gestrippt”) und das Muster der Gateleiter-Hartmaske 170a in die unterliegenden Strukturen einschließlich des ersten Gatestapels 140 im Peripheriebereich 110 und des zweiten Gatestapels 150 im Speicherbereich 120 sowie des mehrfach genutzten, leitfähigen Schichtstapels 160 übertragen werden, der sich sowohl über den ersten als auch über den zweiten Gatestapel 140, 150 erstreckt.
Die Gateleiter-Hartmaske 170a kann strukturiert werden, indem eine einfache Gateleiter-Fotolackmaske wie oben beschrieben verwendet wird, oder mittels Doppelbelichtungsverfahren, die zwei oder mehr Fotolackmasken verwenden, mittels Abstandsfragmentierungsverfahren (pitch multiplication, pitch fragmentation) oder mittels Doppelstrukturierungsverfahren mit zusätzlichen Hartmasken. Durch Anpassen der Höhen des ersten und des zweiten Gatestapels 140, 150 kann der mehrfach genutzte, leitfähige Schichtstapel 160 im Peripheriebereich 110 und im Speicherbereich 120 jeweils dieselbe Dicke aufweisen, so dass die Anforderungen an die Ätzung im Peripheriebereich 110 mindestens teilweise an die im Speicherbereich 120 angepasst werden können.
Entsprechend der Darstellung in 1L kann die Ätzung der entsprechenden Schichten im ersten und zweiten Gatestapel 140, 150 gleichzeitig erfolgen, beispielsweise dann, wenn die Dicken der jeweiligen Schichten näherungsweise gleich sind oder wenn die Ätzung sowohl im Peripheriebereich 110 als auch im Speicherbereich 120 auf demselben Material stoppen.
Weichen die Ätzparameter einander entsprechender Schichten im ersten und zweiten Gatestapel 140, 150 deutlich voneinander ab, kann entweder der Speicherbereich 120 oder der Peripheriebereich 110 mit einer zusätzlichen Blockmaske abgedeckt werden, so dass die entsprechende Ätzung nur im freigelegten Abschnitt wirksam ist, welches der Speicherbereich 120 oder der Peripheriebereich 110 sein kann. Ausführungsbeispiele für letzteres werden im Folgenden anhand der 3 und 4 erläutert.
Das Verfahren, auf das sich die 2 bezieht, kann der Ausbildung der zwei Gatestapel gemäß den 1A bis 1I folgen. Das Vorsehen einer Isolatorfüllung 153, wie mit Bezug auf die 1J beschrieben, kann entfallen und alternativ dazu ein mehrfach genutzter, leitfähiger Schichtstapel 260 auf den ersten und den zweiten Gatestapel 240, 250 und eine Gateleiter-Hartmaskenschicht 270 auf den mehrfach genutzten, leitfähigen Schichtstapel 260 abgeschieden werden. Die Topologie im Übergangsbereich 230 kann durch eine nachfolgende Abscheidung einer Hilfsschicht, beispielsweise eines Oxids, reduziert bzw. eingeebnet werden, die eine verbleibende Lücke zwischen dem ersten und dem zweiten Gatestapel 240, 250 füllt, sowie einen CMP-Prozess, der auf der Gateleiter-Hartmaskenschicht 270 stoppt. Eine verbleibende Oxidfüllung 273 kann dann die verbleibende Lücke im Übergangsbereich 230 füllen. Der CMP-Prozess planarisiert die Oberfläche der Gateleiter-Hartmaskenschicht 270. Eine planarisierte Oberfläche vereinfacht ein folgendes fotolithografisches Verfahren, mit dem ein Gateleiter-Fotolackmaskenmuster in die Gateleiter-Hartmaskenschicht 270 übertragen wird, wie es mit Bezug auf die 1L bereits beschrieben wurde.
Die 3A bis 3D beziehen sich auf eine Ausführungsform, gemäß der der erste Gatestapel 340 und der zweite Gatestapel 350 nacheinander strukturiert werden, wobei die beschriebenen Prozesse beispielsweise an einen mit Bezug auf die 1A bis 1I und 2 beschriebenen Prozessfluss anschließen können. Mittels fotolithografischer Verfahren kann eine Gateleiter-Hartmaske 375 ausgebildet werden, die sich aus der Übertragung eines Gateleiter-Fotolackmusters in eine Gateleiter-Hartmaskenschicht ergibt, welche beispielsweise der Gateleiter-Hartmaskenschicht 270 der 2 entspricht. Wie in der 3A dargestellt, weist die Gateleiter-Hartmaske 375 im Peripheriebereich 310 erste Öffnungen 375a und im Speicherbereich 320 zweite Öffnungen 375b auf. Die ersten und zweiten Öffnungen 375a, 375b können gleichzeitig ausgebildet werden, um Justieranforderungen zu vereinfachen. Die Ausbildung der Öffnungen ist unabhängig von den in den Gatestapeln 140, 150 verwendeten Materialien, so dass für unterschiedliche Zellenmaterialien dieselben Fotomasken (reticles) verwendet werden können.
Entsprechend der 3B kann eine dritte Blockmaske 393 ausgebildet werden, die den Speicherbereich 320 bedeckt und sich in benachbarte Abschnitte des Übergangsbereichs 330 hinein erstreckt. Unter Verwendung der dritten Blockmaske 393 und der Gateleiter-Hartmaske 375 als kombinierte Ätzmaske werden die ersten Öffnungen 375a in den peripheren Gatestapel übertragen, der den ersten Gateleiterstapel 344 und den mehrfach genutzten, leitfähigen Schichtstapel 360 umfasst. Die erforderliche Ätzung, beispielsweise eine Trockenätzung, kann beispielsweise auf dem Gatedielektrikum 342 stoppen.
Die 3B zeigt einen n-FET-Bereich 382a, einen p-FET-Bereich 382b sowie eine Gateverbindungsleitung 382c, die aus der vorangegangenen Ätzung hervorgegangen sind. Jeder FET 382a, 382b weist einen aus dem ersten Gateleiterstapel 344 hervorgehenden Gateleiter, das Gatedielektrikum 342 sowie einen zwischen benachbarten Flachgrabenisolationen 315 angeordneten aktiven Bereich auf.
Gemäß der 3C kann eine vierte Blockmaske 394 ausgebildet werden, die den Peripheriebereich 310 und angrenzende Abschnitte des Übergangsbereichs 330 abdeckt. Unter Verwendung der vierten Blockmaske 394 und der Gateleiter-Hartmaske 375 im Speicherbereich 320 als kombinierte Ätzmaske für beispielsweise eine Trockenätzung können die zweiten Öffnungen 375b in den Speichergatestapel übertragen werden, der mindestens einen Abschnitt des Speicherschichtstapels 352, des zweiten Gateleiterstapels 375 und des mehrfach genutzten, leitfähigen Schichtstapels 360 umfasst. Der erste sowie der zweite Gatestapel 340, 350 gemäß der 3A werden unabhängig voneinander geätzt, was die Anpassung der Ätzparameter ermöglicht, wobei die Ausbildung der Gateleiter-Hartmaske 375 für sowohl den Peripheriebereich 110 als auch den Speicherbereich 320 gleichzeitig erfolgt.
Die 3C zeigt Speicherzellen 382c und Auswahltransistoren 382d, die aus den vorangegangenen Ätzungen hervorgegangen sind. Die Ätzung kann im unteren Oxid 352c stoppen. Die Anordnung der Speicherzellen 382c sowie der Auswahltransistoren 382d im Speicherbereich 320, wie sie in der 3C dargestellt ist, dient lediglich der Darstellung der zugrunde liegenden Prinzipien. Gewöhnlicherweise werden mehrere Speicherzellen 382c zu einer Link oder zu einem String angeordnet, wobei jeweils ein Auswahltransistor 382d an jedem Ende des Strings angeordnet wird. Ein String mit Speicherzellen und zwei den Speicherzellen zugeordneten Auswahltransistoren kann beispielsweise ein NAND-String sein, der von benachbarten NAND-Strings durch Flachgrabenisolationen separiert wird, die sich vor und hinter der Querschnittsebene parallel zur Querschnittsebene erstrecken. Das Integrationsschema kann auch für andere, für nichtflüchtige Speicherzellen bekannte Architekturen, beispielsweise für AND-Arrays, Verwendung finden.
Entsprechend der 3D kann die vierte Blockmaske 394 entfernt werden, wobei die in der 3D dargestellte Struktur ausgebildet wird. Danach kann die Ausbildung von Seitenwandoxiden, schwach dotierten Drain-Implantationsgebieten, weiteren Spacerstrukturen, weiteren Source/Drain-Implantationsgebieten sowie von Kontakt- und Verdrahtungsschichten folgen. Die Reihenfolge der Strukturierung des ersten Gatestapels und des zweiten Gatestapels kann umgekehrt werden, so dass zunächst der zweite Gatestapel 350 und dann der erste Gatestapel 340 strukturiert wird.
Wie oben dargelegt, beziehen sich die 1A bis 1L auf Ausführungsformen, die eine gleichzeitige Ätzung des ersten und des zweiten Gatestapels vorsehen. Die 3A bis 3D beziehen sich auf Ausführungsformen, wonach zunächst der eine Gatestapel und dann der andere Gatestapel strukturiert wird. Die Ausführungsformen gemäß der 4A bis 4E schließlich beziehen sich auf solche, die sowohl mehrfach genutzte Ätzprozesse, die auf beide Gatestapel wirken, als auch einfach genutzte Ätzprozesse, die nur im ersten oder im zweiten Gatestapel wirksam sind, beinhalten.
Die in der 4A dargestellte Struktur kann aus einem Verfahren hervorgehen, wie es bereits mit Bezug auf die 1A bis 1I sowie die 2 erläutert wurde. Der gemeinsame (mehrfach genutzte) leitfähige Schichtstapel 460 kann eine Wolframschicht sein oder umfassen. Der erste Gateleiterstapel 444 kann eine Polysiliziumschicht umfassen und das Gatedielektrikum 442 kann ein Siliziumoxid sein. Der zweite Gateleiterstapel 454 kann eine Tantalnitridschicht sein und der Speicherschichtstapel 452 kann einen Aluminiumoxidfilm als oberes Oxid aufweisen. Die Stapelhöhen des ersten und des zweiten Gatestapels können aneinander angepasst sein, so dass deren Oberkanten miteinander fluchten. In einem ersten Ätzprozess kann eine Trockenätzung ausgeführt werden, die die Gateleiter-Hartmaske 475 als Ätzmaske nutzt, wobei die Trockenätzung im Peripheriebereich 410 im Gatedielektrikum 442 und im Speicherbereich 420 im Aluminiumoxidfilm 452a endet.
Die 4A zeigt erste Öffnungen 475a im Peripheriebereich 410, die sich bis hinunter zum Gatedielektrikum 442 erstrecken, sowie zweite Öffnungen 475b, die sich im Speicherbereich 420 bis hinunter zum Aluminiumoxidfilm 452c und zum Auswahltransistor-Gatedielektrikum 453 erstrecken.
Gemäß der 4B kann über der in der 4A dargestellten Topologie ein konformer zweiter Ätzstoppfilm 482 vorgesehen werden. Der zweite Ätzstoppfilm 482 kann ein Siliziumnitridfilm mit einer Dicke von etwa 7 nm sein. Auf dem zweiten Ätzstoppfilm 482 kann ein Pufferfilm 481 auf der Topologie vorgesehen werden, um ein späteres Entfernen des zweiten Ätzstoppfilms 482 zu unterstützen. Der Pufferfilm 481 kann beispielsweise ein Siliziumoxidfilm sein. Gemäß einer Ausführungsform kann der Pufferfilm 481 eine Dicke von etwa 5 nm aufweisen und im Peripheriebereich 410 ein Seitenwandoxid ausbilden. Die 4B zeigt die vorstrukturierten ersten und zweiten Gatestapel, die mit dem konformalen Pufferfilm 481 bedeckt sind. Der zweite Ätzstoppfilm 482 bedeckt den Pufferfilm 481.
Entsprechend der 4C wird eine dicke Pufferoxidschicht 483 abgeschieden, deren Dicke von der Selektivität eines Aluminiumoxid-Ätzprozesses abhängt, wie es im Nachfolgenden noch näher ausgeführt wird. Die Schichtdicke der dicken Pufferoxidschicht 483 beträgt beispielsweise 50 nm. Auf der dicken Pufferoxidschicht 483 im Peripheriebereich 410 und in angrenzenden Abschnitten des Übergangsbereichs 430 kann mittels fotolithografischer Verfahren eine vierte Blockmaske vorgesehen werden. Die 4C zeigt die vierte Blockmaske 494, die den Peripheriebereich 410 vollständig abdeckt und die sich in einen an den Peripheriebereich 410 angrenzenden Abschnitt des Übergangsbereichs 430 hinein erstreckt.
Entsprechend der 4D wird der freiliegende Abschnitt der dicken Pufferoxidschicht 483 beispielsweise mittels eines BHF-Reinigungsprozesses entfernt. Der freigelegte Abschnitt des zweiten Ätzstoppfilms 482 im Speicherbereich 420 und in den angrenzenden Abschnitten des Übergangsbereichs 430 kann, beispielsweise mittels einer Nassätzung unter der Verwendung heißer H₃PO₄ oder einer selektiven reaktiven Ionenstrahlätzung (RIE, Reactive Ion Etch), selektiv zum dünnen Pufferfilm 481 entfernt werden.
Die 4D zeigt einen verbleibenden Abschnitt der dicken Pufferoxidschicht 483a, der den Peripheriebereich 410 und angrenzende Abschnitte des Übergangsbereichs 430 bedeckt. Im Speicherbereich 420 und in angrenzenden Abschnitten des Übergangsbereichs 430 bedeckt der dünne Pufferfilm 481 die vorstrukturierten zweiten Gatestapel.
Gemäß der 4E kann der dünne Pufferfilm 481 im Speicherbereich 420 entfernt werden, beispielsweise mittels einer anisotropen Oxidätzung. Dann kann eine Ätzung ausgeführt werden, die auf den Aluminiumoxidfilm des Speicherschichtstapels 452 und auf die dicke Pufferoxidschicht 483a wirkt, wobei die Schichtdicke der dicken Pufferoxidschicht 483a ausreicht, um den peripheren Abschnitt 410 für die gesamte Dauer der Ätzung sicher zu maskieren. Nach der Ätzung des Speicherschichtstapels 452 im Speicherbereich 420 kann ein Reinigungsschritt ausgeführt werden. Gemäß weiteren Ausführungsformen kann ein Seitenwandoxidfilm mit einer Schichtdicke von beispielsweise 5 nm abgeschieden werden, der im Speicherbereich 420 ein Seitenwandoxid 486 ausbildet. Eine fünfte Blockmaske 495 kann ausgebildet werden, die den Speicherbereich 420 und angrenzende Abschnitte des Übergangsbereichs 430 abdeckt. Unter Verwendung der fünften Blockmaske 495 als Ätzmaske kann mittels einer BHF-Reinigung die dicke Pufferoxidschicht 483a im Peripheriebereich 410 entfernt werden.
Die 4E zeigt die fünfte Blockmaske 495, die die zweiten Gatestapel im Speicherbereich 420 bedeckt. Ein Seitenwandoxid 486 bedeckt den zweiten Gatestapel. Im Peripheriebereich 410 ist die dicke Pufferoxidschicht 483a entfernt und der zweite Ätzstoppfilm 482 freigelegt.
Im Folgenden kann die fünfte Blockmaske 495, welches beispielsweise eine Fotolack-Blockmaske ist, entfernt werden, z. B. mittels eines Fotolack-Strips. Verbleibende Restabschnitte des zweiten Ätzstoppfilms 482 im Peripheriebereich 410 können entfernt werden. Die Ausbildung niedrig dotierter Drainbereiche, von Seitenwandabstandsstrukturen, weiterer Source/Drain-Bereiche sowie von Kontakt- und Verdrahtungslagen kann anschließen.
Die 5 ist eine Draufsicht auf einen Abschnitt eines integrierten Schaltkreises 500 mit NAND-Feldern in Speicherbereichen 510 und mit einem Peripheriebereich 520. Übergangsbereiche 530 umschließen jeden Speicherbereich 510 und trennen diese vom peripheren Bereich 520. Die Übergangsbereiche 530 umfassen in an die Speicherbereiche 510 angrenzenden Abschnitten erste funktionslose, so genannte ”Dummy”-Gateleitungen mit der Struktur bzw. Konfiguration des Speicherelektrodenstapels und angrenzend an den Peripheriebereich 520 zweite funktionslose ”Dummy”-Gateleitungen mit der Konfiguration bzw. Struktur des Peripherie-Gatestapels. Eine Lücke zwischen den unterschiedlichen Typen von Dummy-Gateleitungen kann mit einer Isolatorfüllung gefüllt sein oder mit Abschnitten eines mehrfach genutzten, leitfähigen Schichtstapels. Die Weite des Übergangsbereichs 530 kann zwischen einigen wenigen Hundert Nanometern und mehreren Mikrometern, beispielsweise bis zu 1 μm, betragen.
Die 6 ist ein vereinfachtes Flussdiagramm für ein Verfahren zur Herstellung eines integrierten Schaltkreises gemäß einer Ausführungsform. Auf einem ersten Oberflächenabschnitt einer Hauptfläche eines Halbleitersubstrats wird ein erster Schichtstapel und auf einem zweiten Oberflächenabschnitt ein zweiter Schichtstapel vorgesehen (602). Über dem ersten und dem zweiten Schichtstapel wird eine Hartmaske vorgesehen, wobei die Hartmaske ein erstes Muster oberhalb des ersten Schichtstapels und ein zweites Muster oberhalb des zweiten Schichtstapels umfasst (604). Das erste Muster wird in den ersten Gatestapel und das zweite Muster in den zweiten Gatestapel übertragen (606).

Claims

Verfahren zur Herstellung eines integrierten Schaltkreises mit nichtflüchtigen Speicherzellen, umfassend: Ausbilden eines ersten Gatestapels (140) umfassend ein Gatedielektrikum (142) auf einem ersten Oberflächenabschnitt einer Hauptoberfläche (101) eines Halbleitersubstrats (100) und eines zweiten Gatestapels (150) umfassend einen Speicherschichtstapel (152) auf einem zweiten Oberflächenabschnitt, wobei eine Konfiguration des Speicherschichtstapels (152) von der des Gatedielektrikums (142) abweicht; Ausbilden einer Hartmaske (170a) über dem ersten und dem zweiten Gatestapel (140, 150), wobei die Hartmaske (170a) in einem ersten Maskenabschnitt über dem ersten Gatestapel (140) ein erstes Muster und in einem zweiten Maskenabschnitt über dem zweiten Gatestapel (150) ein zweites Muster aufweist; und Übertragen des ersten Musters in den ersten Gatestapel (140) und des zweiten Musters in den zweiten Gatestapel (150), wobei Abschnitte der Hauptoberfläche (101) freigelegt werden, das Übertragen der Muster umfassend: entweder Abdecken des zweiten Maskenabschnitts mit einer dritten Blockmaske (393) vor der Übertragung des ersten Musters; und Abdecken des ersten Maskenabschnitts mit einer vierten Blockmaske (394) vor dem Übertragen des zweiten Musters, oder gleichzeitiges Übertragen des ersten Musters in einen ersten Gateleiterstapel (444) des ersten Gatestapels (440) und des zweiten Musters in einen zweiten Gateleiterstapel (445) des zweiten Gatestapels (450); Abdecken des strukturierten ersten Gateleiterstapels mit einer Hilfsätzmaske (483a); Übertragen des zweiten Musters in den Speicherschichtstapel (152); Abdecken des strukturierten zweiten Gatestapels (450) mit einer fünften Blockmaske (495); Entfernen der Hilfsätzmaske (483a); und Übertragen des ersten Musters in das Gatedielektrikum (442).
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Ausbilden des ersten Gatestapels (140) umfasst: Abscheiden eines ersten nicht-strukturierten Gatestapels auf die Hauptoberfläche; Abdecken eines Abschnitts des ersten, nicht-strukturierten Gatestapels oberhalb des ersten Oberflächenabschnitts mit einer ersten Blockmaske (191); und Entfernen eines nicht bedeckten Abschnitts des ersten, nicht-strukturierten Gatestapels, wobei aus dem ersten, nicht-strukturierten Gatestapel der erste Gatestapel (140) hervorgeht.
Verfahren nach Anspruch 2, gekennzeichnet durch: Definieren streifenartiger aktiver Gebiete von transistorbasierten Speicherzellen im zweiten Oberflächenabschnitt vor dem Ausbilden des ersten Gatestapels (140), wobei benachbarte aktive Gebiete durch Flachgrabenisolationen (115, 135) separiert werden; und Zurückbilden der Flachgrabenisolationen und/oder Umformen der aktiven Gebiete zur Ausbildung von Transistoren mit gerundeten Kanälen nach Ausbilden des ersten Gatestapels (140) und vor der Abscheidung eines zweiten, nicht-strukturierten Gatestapels auf die Hauptoberfläche.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Ausbilden des zweiten Gatestapels (150) auf dem zweiten Oberflächenabschnitt umfasst: Abscheiden eines zweiten, nicht-strukturierten Gatestapels auf dem zweiten Oberflächenabschnitt und den ersten Gatestapel (140); Bedecken eines Abschnitts des zweiten, nicht-strukturierten Gatestapels oberhalb des zweiten Oberflächenabschnitts mit einer zweiten Blockmaske (192); und Entfernen eines nicht abgedeckten Abschnitts des zweiten, nicht-strukturierten Gatestapels zur Ausbildung des zweiten Gatestapels (150) aus dem zweiten, nicht strukturierten Gatestapel.
Verfahren nach Anspruch 1, gekennzeichnet durch: Abscheiden eines gemeinsamen leitfähigen Schichtstapels (160) auf dem ersten und zweiten Gatestapel (140, 150) vor dem Ausbilden der Hartmaske (170a), wobei das Übertragen des ersten Musters das Übertragen des ersten Musters in einen ersten Abschnitts des gemeinsamen, leitfähigen Schichtstapels (160) und das Übertragen des zweiten Musters das Übertragen des zweiten Musters in einen zweiten Abschnitt des gemeinsamen, leitfähigen Schichtstapels (160) umfasst.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zunächst das erste Muster in den ersten Gatestapel (140) und dann das zweite Muster in den zweiten Gatestapel (150) übertragen wird.
Verfahren nach Anspruch 1, gekennzeichnet durch Abscheiden eines Ätzstoppfilms (482) vor dem Abdecken des strukturierten ersten Gateleiterstapels (444) mit der Hilfsmaske (483a); Entfernen eines zweiten Abschnitts des Ätzstoppfilms (482) oberhalb des zweiten Gatestapels (450) vor Übertragung des zweiten Musters; und Entfernen eines ersten Abschnitts des Ätzstoppfilms oberhalb des ersten Gatestapels (440) vor Übertragung des ersten Musters.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der erste und der zweite Gatestapel (140, 150) mit einer Lücke zwischen den beiden Gatestapeln (140, 150) ausgebildet werden, die einem Übergangsbereich (130) zwischen dem ersten und dem zweiten Oberflächenabschnitt zugeordnet ist.
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Lücke vor dem Ausbilden der Hartmaske (170a) mindestens teilweise mit einem Isolatormaterial (136) gefüllt wird.
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass das Ausbilden der Hartmaske umfasst: Abscheiden einer Hartmaskenschicht (270); Abscheiden einer Füllschicht (273), die eine Maskenlücke oberhalb des Übergangsbereichs (230) füllt; und Strukturieren der Hartmaskenschicht (270), wobei aus der Hartmaskenschicht (270) die Hartmaske hervorgeht.
Verfahren nach Anspruch 10, gekennzeichnet durch Ausbilden von Speicherzellen in einem mit dem zweiten Oberflächenabschnitt korrespondierenden Speicherbereich (120) des Substrats (100); und Ausbilden eines CMOS-Schaltkreises in einem Peripheriebereich (110) des Substrats, der mit dem ersten Oberflächenabschnitt korrespondiert.
Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das Ausbilden des ersten Gatestapels (140) umfasst: Ausbilden eines oder mehrerer Gatedielektrika (142) auf der Hauptoberfläche (101); und Abscheiden einer ersten Polysiliziumschicht auf dem einen Gatedielektrikum oder den mehreren Gatedielektrika (152).
Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das Ausbilden des zweiten Gatestapels (152) umfasst: Ausbilden eines Speicherschichtstapels (152) auf der Hauptoberfläche (101); und Abscheiden einer zweiten Polysiliziumschicht auf dem Speicherschichtstapel (152).
Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das Ausbilden des zweiten Gatestapels (152) umfasst: Ausbilden eines Speicherschichtstapels (152) auf der Hauptoberfläche (101); und Abscheiden einer Metallschicht auf dem Speicherschichtstapel (152).
Verfahren nach Anspruch 13 oder 14, gekennzeichnet durch: Ersetzen des Speicherschichtstapels (152) in Auswahltransistoren zugeordneten Unterabschnitten des Speicherbereichs (120), mit einem Gatedielektrikum (153), bevor die zweite Polysiliziumschicht oder die Metallschicht abgeschieden wird.
Integrierter Schaltkreis umfassend: einen Peripheriebereich (110) mit CMOS Transistoren, wobei jeder CMOS Transistor ein CMOS-Gate umfasst; einen Speicherbereich (120) mit nichtflüchtigen Speicherzellen vom Trappingschicht-Typ, wobei jede Speicherzelle ein Speichergate umfasst, das sich vom CMOS-Gate unterscheidet, und einen Übergangsbereich (130) zwischen dem Speicherbereich (120) und dem Peripheriebereich (110), wobei der Übergangsbereich (130) in einem an den peripheren Bereich (110) angrenzenden Abschnitt eine CMOS-Gatestruktur und in einem an den Speicherbereich (120) angrenzenden Abschnitt eine Speicher-Gatestruktur umfasst und ein gefüllter Zwischenraum die CMOS-Gatestruktur und die Speicher-Gatestruktur voneinander separiert.
Integrierter Schaltkreis nach Anspruch 16, gekennzeichnet durch eine im Übergangsbereich (130) in einem Halbleiter (100) vergrabene Grabenisolatorstruktur (135).
Integrierter Schaltkreis nach Anspruch 17, dadurch gekennzeichnet, dass mindestens ein auf der Grabenisolatorstruktur (135) ausgebildeter unterer Abschnitt des Zwischenraums mit einer Isolatorstruktur (136) gefüllt ist.
Integrierter Schaltkreis nach Anspruch 17, dadurch gekennzeichnet, dass ein auf der Grabenisolatorstruktur (135) ausgebildeter unterer Abschnitt des Zwischenraums mit einem Abschnitt einer leitfähigen Schicht (260) gefüllt ist, die Teil sowohl der CMOS-Gatestruktur als auch der Speicher-Gatestruktur ist.