DE60317963T2 - Verfahren zur Herstellung eines Halbleiterbauelements - Google Patents

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Description

  • HINTERGRUND DER ERFINDUNG
  • 1. GEBIET DER ERFINDUNG
  • Die Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterbauelements (einer Halbleitervorrichtung) wie einer integrierten Halbleiterschaltung unter Verwendung eines Bauelementisolationsprozesses zum Isolieren von Bauelementen durch Isolatoren. Insbesondere betrifft die Erfindung ein Verfahren zum Herstellen eines Halbleiterbauelementes unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses (selbst-justierter STI)-Prozess zum Isolieren von z. B. Bauelementen einer selbst-justierten Gatestruktur.
  • 2. BESCHREIBUNG VERWANDTER TECHNIK
  • Gewöhnlich werden verschiedene Bauelementisolationsverfahren zum Isolieren benachbarter Bauelementstrukturen, z. B. Transistoren, auf einem Halbleitersubstrat verwendet. Ein Bauelementisolationsverfahren, das einen seit den siebziger Jahren verwendeten Halbleiterprozess nutzt, ist die lokale Oxidation von Silizium (nachfolgend als „LOCOS" bezeichnet), welche gewöhnlich als selektive Oxidation bezeichnet wird. LOCOS stellt einen lokalen selektiven Oxidationsisolationsprozess dar.
  • Ein weiteres Bauelementisolationsverfahren ist die direkte Flachgrabenisolation, ebenso als direkte STI bekannt. Hierbei handelt es sich um einen einfachen Flachgraben-Bauelementisolationsprozess. Mittels einer Maskenschicht, z. B. einer Oxidmaske oder einer Nitridmaske, werden Gräben in ein Siliziumsubstrat geätzt. Der resultierende Graben wird dann erneut mit Siliziumdioxid gefüllt und mittels eines chemisch-mechanischen Polier (CMP)-Prozesses planarisiert.
  • Ein modifizierter STI-Prozess kommt ebenso zum Einsatz. Nach dem Ausbilden der Wanne wird ein Gateoxid aufgewachsen und eine erste Polysiliziumschicht abgeschieden. Siliziumgräben werden in das Gateoxid und die erste Polysiliziumschicht geätzt. Die Gräben werden dann mit Oxid aufgefüllt, gefolgt von einer zweiten Polysiliziumschicht. Die erste Polysiliziumschicht und die zweite Polysiliziumschicht werden beide zur Ausbildung wenigstens eines Bereiches der Polysilizium-Gateelektrode verwendet.
  • Eine der Begrenzungen des herkömmlichen LOCOS-Isolationsprozesses ist auf die laterale Oxidation unter einer Nitridmaskenschicht zur Definition des Isolationsgebiets zurückzuführen, wodurch ein Feldoxid 100 verursacht wird, das Bauelemente isoliert und die charakteristische Form eines „Vogelschnabels" aufweist, wie sie in 15 gezeigt ist. Der Vogelschnabel reduziert die effektive Kanalweite eines Transistors zwischen isolierten Bauelementen und sorgt dafür, dass eine nicht gleichmäßige Schwellspannung innerhalb des auszubildenden Transistors auftritt.
  • Der LOCOS-Isolationsprozess weist ebenso Schranken auf, die dem Fachmann bekannt sind, z. B. Defekterzeugung, Segregation von Dotierstoffen im Feldgebiet. Beispielsweise können Defekte entlang des Bauelementumfangs erzeugt werden. Die Segregation von Bor (B) in das Feldoxid 100 führt zu einer Erniedrigung der Feld-Schwellspannung und zu einem erhöhten Feld-Leckstrom. Im schlechtesten Falle können benachbarte Bauelemente über das Feldgebiet elektrisch miteinander verbunden werden.
  • Ein Nachteil des direkten STI-Prozesses liegt darin, dass, wie in 16 gezeigt ist, Kanten 201 der Gräben 200 zwischen Bauelementen abgerundet werden müssen, um die Ausbildung eines parasitären Kantentransistors, Durchbruch der Gateoxidschicht 203 an der Kante 202 des aktiven Gebiets, oder beides zu verhindern. Folglich führt dieser Isolationsprozess ebenso zu einer Kanalweitenreduktion und zu einer Ungleichmäßigkeit der Schwellspannung.
  • Der wesentliche Nachteil des modifizierten STI-Prozesses liegt in der Dickenkontrolle der ersten Polysiliziumschicht nach dem Polieren, was zu einer Schwierigkeit im Hinblick auf die Endpunktdetektion der Ätzung des Gatepolysiliziums führt. Die verschiedenartigen STI-Prozesse führen zu einer flachen Oberfläche, wodurch die lithografische Strukturierung einfacher wird. Jedoch liegen keine inhärenten Ausrichtungsmarkierungen vor, so dass zusätzliche Fotolackmaskenschritte zur Ätzung eines Ausrichtungsschlüssels herangezogen werden müssen.
  • US 5 362 668 beschreibt ein Verfahren zum Herstellen eines Halbleiterbauelements durch Ausbilden eines Speicherzellenbereichs auf einem P-Typ-Siliziumsubstrat, der über einen Feldoxidfilm unterteilt wird, Ausbilden von Gräben in selbst-justierter Weise mit einem polykristallinen Siliziumfilm, der als Gateelektroden im Halbleiterbauelement wirkt, vollständiges Vergraben zweiter und dritter Oxidfilme in den Gräben, Entfernen des dritten Oxidfilms in der Nähe des Abschlusses des Feldoxidfilms durch Verwenden eines zweiten Lackes als Maske und darauf folgendes Rückätzen der gesamten Oberfläche, so dass die zweiten und dritten Oxidfilme lediglich in den Gräben verbleiben. Gemäß diesem Verfahren kann der Oxidfilm stabil in den Gräben untergebracht werden.
  • US 5 948 698 beschreibt ein Verfahren zum Herstellen eines Halbleiterbauelements zu niedrigen Kosten, wobei eine Maskenschicht mit sehr großem Verhältnis der Polierselektivität als Polierstoppfilm beim selbst-justierten Ausbilden des Polierstoppfilms verwendet wird. Eine einzuebnende Zielschicht wird auf einem Substrat ausgebildet. Die Zielschicht enthält Ungleichmäßigkeiten. Ein Polierstoppfilm, der mit einer geringeren Rate poliert wird als eine Maskenschicht, die mit ungefähr derselben Rate wie die Zielschicht poliert wird, wird auf der Zielschicht abgeschieden. Dann wird die Maskenschicht in einem oberen Bereich der Zielschicht durch chemisch-mechanisches Polieren entfernt. Der Polierstoppfilm wird abgesehen von einem Gebiet unter der Maskenschicht geätzt, so dass dieser im oberen Bereich und an der Seitenwand der Stufe entfernt wird. Danach werden die Maskenschicht und die Zielschicht im konvexen Bereich mittels CMP bis zu einem Niveau der Zielschicht mit konkavem Bereich entfernt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Erfindungsgemäß wird ein Verfahren angegeben zum Herstellen einer Halbleitervorrichtung, d. h. eines Halbleiterbauelements, unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses, der ausgebildete Elemente selbst-justiert zu einer Gatestruktur isoliert, wobei das Verfahren die Schritte aufweist: Bereitstellen einer ersten Polysiliziumschicht, die auf einer Gateisolatorschicht auf einem Substrat aufliegt; Ausbilden eines Grabens durch die erste Polysiliziumschicht in das Substrat hinein; Bereitstellen einer Oxidschicht, die auf dem Substrat einschließlich dem Graben derart aufliegt, dass eine Oberseite der Oxidschicht innerhalb des Grabens höher ausgerichtet ist als eine Unterseite der ersten Polysiliziumschicht; Bereitstellen einer zweiten Polysiliziumschicht, die auf der Oxidschicht derart aufliegt, dass eine Oberseite der zweiten Polysiliziumschicht innerhalb des Grabens tiefer liegt als die Oberseite der ersten Polysiliziumschicht; und Planarisieren der zweiten Polysiliziumschicht, der Oxidschicht, und der ersten Polysiliziumschicht, wobei der Schritt des Planarisierens an der Oberseite der zweiten Polysiliziumschicht innerhalb des Grabens beendet wird, und selektives Ätzen der zweiten Polysiliziumschicht und der ersten Polysiliziumschicht zum Strukturieren der Gatestruktur mit Hilfe einer Maske, wobei ein Ätzstopp beim Beenden des Entfernens der zweiten Polysiliziumschicht detektiert wird, um dann einen Rückstand der ersten Polysiliziumschicht mit Hilfe einer Ätzung hoher Selektivität zur darunter liegenden Gateisolationsschicht (Gateisolatorschicht) selektiv zu ätzen, wodurch die Gatestruktur ausgebildet wird.
  • In einer Ausführungsform der Erfindung wird die Oxidschicht durch Aufwachsen eines dünnen thermischen Oxids und Abscheiden des Restes des Oxids mit Hilfe eines CVD-Prozesses oder Sputtern ausgebildet.
  • In einer weiteren Ausführungsform der Erfindung besteht die Gateisolatorschicht aus Siliziumdioxid.
  • In einer weiteren Ausführungsform der Erfindung weist die Gateisolatorschicht wenigstens eines der Materialien Silziumoxid, Siliziumoxynitrid, Hafniumoxid, Zirkoniumoxid und Lanthanoxid auf.
  • In einer weiteren Ausführungsform der Erfindung umfasst das Verfahren zum Herstellen eines Halbleiterbauelements zusätzlich nach dem Schritt des Planarisierens den Schritt Ätzen der Oxidschicht mit Hilfe einer selektiven Oxidätzung, wodurch ein Ausrichtungsschlüssel im Oxid ausgebildet wird.
  • Vorzugsweise weist das Verfahren zum Herstellen einer Halbleitervorrichtung die Schritte auf: Nach der Planarisierung, Bereitstellen einer dritten Polysiliziumschicht auf einem Substrat und selektives Ätzen der dritten Polysiliziumschicht, einer zweiten Polysiliziumschicht, und einer ersten Polysiliziumschicht mit Hilfe eines strukturierten Fotolacks während dem Herstellen einer Gatestruktur, wobei ein Ätzstopp beim Beenden des Entfernens der zweiten Polysiliziumschicht detektiert wird, wodurch eine dünne Schicht der ersten Polysiliziumschicht verbleibt.
  • Vorzugsweise weist das Verfahren zum Herstellen einer Halbleitervorrichtung zudem ein selektives Ätzen des Oxids nach dem Schritt des Planarisierens der zweiten Polysiliziumschicht auf, wodurch ein Ausrichtungsschlüssel in der Oxidschicht ausgebildet wird.
  • In einer Ausführungsform der Erfindung wird das Oxid innerhalb des Grabens zum Entfernen von näherungsweise 100 nm Oxid geätzt.
  • Vorzugsweise weist das Verfahren zum Herstellen einer Halbleitervorrichtung zudem die Schritte auf: vor dem Durchführen des Planarisierungsschrittes, Bereitstellen einer Opfer-Oxidschicht über der zweiten Polysiliziumschicht, wobei der Planarisierungsschritt ein Planarisieren der Opfer-Oxidschicht umfasst; selektives Ätzen der Oxidschicht mit Hilfe einer selektiven Oxidätzung, wodurch ein Ausrichtungsschlüssel in der Oxidschicht ausgebildet wird; Bereitstellen einer auf dem Substrat aufliegenden dritten Siliziumschicht; Bereitstellen eines Fotolacks über der dritten Polysiliziumschicht und Strukturieren des Fotolacks zur Definition einer Gatestruktur; und selektives Ätzen der dritten Polysiliziumschicht, der zweiten Polysiliziumschicht und der ersten Polysiliziumschicht mit Hilfe des Fotolacks, wobei ein Ätzstopp beim Beenden des Entfernens der zweiten Polysiliziumschicht detektiert wird, um einen Rückstand der ersten Polysiliziumschicht mit Hilfe einer Ätzung hoher Selektivität selektiv zu ätzen, wodurch die Gatestruktur ausgebildet wird.
  • Der Zweck dieser Erfindung mit obigem Aufbau wird unten stehend beschrieben.
  • Erfindungsgemäß wird eine zweite Polysiliziumschicht über einer Oxidschicht derart abgeschieden, dass die Unterseite der zweiten Polysiliziumschicht innerhalb eines Grabens oberhalb der Unterseite der ersten Polysiliziumschicht und die Oberseite der zweiten Polysiliziumschicht innerhalb des Grabens unterhalb der Oberseite der ersten Polysiliziumschicht liegen. Eine dritte Polysiliziumschicht wird über der zweiten Polysilizium schicht, die einem Planarisierungsprozess unterzogen wird, abgeschieden. Während dem Ausbilden einer Gatestruktur wird ein Ätzstopp beim Beenden des Entfernens von jeweils der dritten Polysiliziumschicht und der zweiten Polysiliziumschicht detektiert. Eine dünne Schicht des Rückstandes der ersten Polysiliziumschicht wird während eines hoch-selektiven Ätzprozesses vorsichtig entfernt. Somit kann, verschieden vom herkömmlichen Prozess, der Rückstand der freigelegten ersten Polysiliziumschicht entfernt werden, ohne eine unterhalb der ersten Polysiliziumschicht liegende Gateisolatorschicht beträchtlich zu entfernen und die Schwierigkeit im Hinblick auf die Endpunktdetektion einer Gatepolysiliziumätzung wird gelöst, wodurch einer Erzeugung eines parasitären Kantentransistors an einer Grabenkante und einer Erniedrigung der Spannungsbelastbarkeit des Gates entgegengewirkt wird, welche in einem herkömmlichen STI-Prozess auftreten.
  • Die hierin beschriebene Erfindung ermöglicht die Vorteile Bereitstellen eines Verfahrens zum Herstellen einer Halbleitervorrichtung unter Verwendung eines Flachgrabenisolationsprozesses (STI-Prozess), der es erlaubt, eine Verschiebung eines Vogelschnabels und eine Segregation von Dotierstoffen in einer Wanne, welche in einem LOCOS-Prozess verursacht werden, zu unterdrücken, während die Schwierigkeit im Hinblick auf die Endpunktdetektion einer Gatepolysiliziumätzung, welche im STI-Prozess auftritt, gelöst wird, wodurch der Ausbildung eines parasitären Kantentransistors an einer Grabenkante und einer Erniedrigung der Spannungsbelastbarkeit des Gates entgegengewirkt wird.
  • Dem besseren Verständnis der Erfindung dienend werden nun bestimmte Ausführungsformen mit Bezug auf die begleitenden Abbildungen erläutert.
  • KURZBESCHREIBUNG DER ABBILDUNGEN
  • 1 ist eine Querschnittsansicht einer Bauelementstruktur, die nach dem Beenden des Schrittes Ausbilden von Poly 1 entsprechend einem Verfahren der Erfindung zum Herstellen einer Halbleitervorrichtung unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses erhalten wird.
  • 2 ist eine Querschnittsansicht einer Bauelementstruktur, die nach dem Beenden des Schrittes Ausbilden von Gräben entsprechend dem Verfahren der Erfindung zum Herstellen einer Halbleitervorrichtung unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses erhalten wird.
  • 3 ist eine Querschnittsansicht einer Bauelementstruktur, die nach dem Beenden des Schrittes Ausbilden einer Oxidschicht gemäß dem Verfahren der Erfindung zum Herstellen einer Halbleitervorrichtung unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses erhalten wird.
  • 4 ist eine Querschnittsansicht einer Bauelementstruktur, die nach dem Beenden des Schrittes Ausbilden von Poly 2 gemäß dem Verfahren der Erfindung zum Herstellen einer Halbleitervorrichtung unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses erhalten wird.
  • 5 ist eine Querschnittsansicht einer Bauelementstruktur, die nach dem Beenden des Planarisierungsschrittes gemäß dem Verfahren der Erfindung zum Herstellen einer Halbleitervorrichtung unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses erhalten wird.
  • 6 ist eine Querschnittsansicht einer Bauelementstruktur nach dem Beenden des Schrittes Ausbilden von Poly 3 gemäß dem Verfahren der Erfindung zum Herstellen einer Halbleitervorrichtung unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses.
  • 7 ist eine Querschnittsansicht einer Bauelementstruktur, die nach dem Beenden des Schrittes Ausbilden eines Polysiliziumgates gemäß dem Verfahren der Erfindung zum Herstellen einer Halbleitervorrichtung unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses erhalten wird.
  • 8 ist eine Querschnittsansicht der in 7 gezeigten Bauelementstruktur, welche um 90° gedreht ist, um den Querschnitt entlang von Source/Kanal/Drain eines Transistors darzustellen.
  • 9 ist eine Querschnittsansicht einer Bauelementstruktur zur Darstellung eines aktiven Gebiets einschließlich Source-, Kanal- und Draingebieten nach dem Beenden des Schrittes Entfernen des verbleibenden Poly 1 gemäß dem Verfahren der Erfindung zum Herstellen einer Halb leitervorrichtung unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses.
  • 10 ist eine Querschnittsansicht einer Bauelementstruktur, die nach dem Beenden des Schrittes Implantieren von Fremdstoffionen gemäß dem Verfahren der Erfindung zum Herstellen einer Halbleitervorrichtung unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses erhalten wird.
  • 11 ist eine Querschnittsansicht der in 10 gezeigten Bauelementstruktur, die um 90° gedreht ist, um den Querschnitt entlang von Source/Kanal/Drain eines Transistors darzustellen.
  • 12 ist eine Querschnittsansicht einer Bauelementstruktur, die nach dem Beenden des Schrittes Ausbilden von Einkerbungen während des Ausbildens einer Ausrichtungsstruktur gemäß dem Verfahren der Erfindung zum Herstellen einer Halbleitervorrichtung unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses erhalten wird.
  • 13 ist eine Querschnittsansicht einer Bauelementstruktur nach dem Beenden des Schrittes Ausbilden von Ausrichtungsschlüsseln nach dem in Verbindung mit 12 erläutertem Schritt.
  • 14 ist eine Querschnittsansicht einer Bauelementstruktur, die während dem Ausbilden einer Ausrichtungsstruktur, welche von derjenigen in 13 verschieden ist, erhalten wird.
  • 15 ist eine Querschnittsansicht zur Darstellung einer Bauelementstruktur mit einem Vogelschnabelbereich, die gemäß einem herkömmlichen LOCOS-Prozess erhalten wird.
  • 16 ist eine Querschnittsansicht zur Darstellung von Grabenkantenbereichen zwischen Elementen einer Bauelementstruktur aus einem herkömmlichen STI-Prozess.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Nachfolgend werden Ausführungsformen der Erfindung mit Bezug auf ein Verfahren zum Herstellen einer Halbleitervorrichtung unter Verwendung eines Elementisolationsprozesses und mit Bezug auf die begleitenden Abbildungen erläutert.
  • 1 ist eine Querschnittsansicht einer Bauelementstruktur 10A nach dem Beenden des Schrittes Ausbilden einer ersten Polysiliziumschicht 16, auf welche im Laufe dieser Beschreibung ebenso mit Poly 1 Bezug genommen wird, gemäß einem Verfahren zum Herstellen einer Halbleitervorrichtung unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses.
  • Wie in 1 gezeigt ist, wird gemäß diesem Verfahren ein Halbleitersubstrat 14, z. B. ein Siliziumsubstrat (Si-Substrat) bereitgestellt. Eine n-Wanne oder eine p-Wanne können, falls gewünscht, vor der Isolation benachbarter Bauelementgebiete ausgebildet werden. Danach wird ein Gateisolator 12, der eine Gateisolationsschicht (z. B. einen Gateoxidfilm) darstellt, aufgewachsen oder aufgewachsen und auf dem Halbleitersubstrat 14 abgeschieden. Poly 1 wird auf dem Gateisolator 12 abgeschieden, gefolgt von einer Ausbildung von n-Wannen oder p-Wannen, falls vorgesehen. Auf diese Weise wird die Bauelementstruktur 10A nach dem Prozess zum Ausbilden des Opfergates (dem Prozess zum Ausbilden von Poly 1) erzeugt. Die Dicke von Poly 1 wird als Tp1 bezeichnet.
  • In einem weiteren zum Verständnis der Erfindung nützlichen Verfahren, welches für einen Opfergateprozess geeignet ist, ersetzt eine Siliziumnitridschicht als Opfergatematerial das auf dem Gateisolator 12 aufliegende Poly 1. Ebenso kann der Gateisolator Siliziumoxid (z. B. Siliziumdioxid) oder ein high-k Material wie Siliziumoxynitrid, Hafniumoxid, Zirkoniumoxid, Lanthanoxid oder ein weiteres geeignetes dielektrisches Gatematerial enthalten.
  • 2 ist eine Querschnittsansicht einer Bauelementstruktur 10B, die nach dem Beenden des Schrittes Ausbilden von Gräben gemäß dem Verfahren der Erfindung zum Herstellen einer Halbleitervorrichtung unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses erhalten wird.
  • Wie in 2 gezeigt ist, werden Poly 1, der Gateisolator 12 und das Halbleitersubstrat 14 zum Ausbilden von Gräben 18 teilweise geätzt, wodurch benachbarte Bauelementgebiete 17 ausgebildet werden. Auf diese Weise wird die Bauelementstruktur 10B nach dem Prozess zum Ausbilden der Gräben erhalten. Die Tiefe der Gräben 18 im Halbleitersubstrat 14, auf welche mit XSTI Bezug genommen wird, erstreckt sich von der Oberseite der Substratoberfläche 20 bis zur Unterseite der Gräben 18, um nach einem folgenden Poliervorgang eine Oberflächenebenheit zu erzielen. Die Toleranz (Ungenauigkeit oder Schwankung) in der Grabentiefe wird als ΔXSTI bezeichnet. Nach dem teilweisen Ätzen des Halbleitersubstrats 14 kann eine Reinigung durchgeführt werden, um Ätzschäden zu mindern oder zu unterdrücken.
  • 3 ist eine Querschnittsansicht einer Bauelementstruktur 10C, die nach dem Beenden des Schrittes Ausbilden einer Oxidschicht gemäß einem Verfahren der Erfindung zum Herstellen einer Halbleitervorrichtung unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses erhalten wird.
  • Wie in 3 gezeigt ist, wird eine Oxidschicht 30 auf dem Poly 1 und auf dem Substrat 14 innerhalb der Gräben 18 abgeschieden, wodurch die Bauelementstruktur 10C nach dem Prozess zum Ausbilden der Oxidschicht erhalten wird. Der Zweck des Abscheidens der Oxidschicht 30 liegt in dem Wiederauffüllen der Gräben 18 mit dem Oxid. Die Oxidschicht 30 wird derart ausgebildet, dass diese eine Dicke aufweist, die größer ist als die Tiefe des Grabens. Insbesondere weist die Oxidschicht 30 eine minimale Dicke auf, die größer ist als die maximal mögliche Tiefe des Grabens 18 im Halbleitersubstrat 14. Mit Bezug auf die Dicke der Oxidschicht 30 in Form von Tox, und der Toleranz (Ungenauigkeit oder Schwankung) in der Dicke der Oxidschicht 30 in Form von ΔTox, sollte die Dicke 30 so abgeschieden und prozessiert werden, dass die abschließende Dicke die folgende Bedingung (1) erfüllt: Tox – ΔTox > XSTI + ΔXSTI (1).
  • Die Oxidschicht 30 kann ein dünnes thermisches Oxid aufweisen, um eine gute Grenzfläche zwischen dem Oxid und Silizium in dem Gebiet aufzuweisen, dem ein abgeschiedenes Oxid folgt. Das abgeschiedene Oxid kann über eine Vielzahl von Dünnfilmtechniken einschließlich Verfahren zur chemischen Gasphasenabscheidung (CVD) wie LTO, HPCVD, PECVD oder weiteren CVD-Verfahren ausgebildet werden. Nicht-CVD-Verfahren wie Sputtern können ebenso zum Einsatz kommen. Nach der Abscheidung des Oxids mittels eines geeigneten Verfahrens zur Schichtausbildung kann das Oxid bei höherer Temperatur verdichtet werden, falls dies notwendig oder gewünscht ist.
  • 4 zeigt eine Querschnittsansicht einer Bauelementstruktur 10D, die nach dem Beenden des Schrittes Ausbilden von Poly 2 gemäß dem Verfahren der Erfindung zum Herstellen eines Halbleiterbauelements unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses erhalten wird.
  • Wie in 4 gezeigt ist, wird eine zweite Polysiliziumschicht 40, auf die hierin mit Poly 2 oder Feldpoly Bezug genommen wird, auf der Bauelementstruktur 10C (oder der Oxidschicht 30) abgeschieden. Die Dicke von Poly 2 wird mit Tp2 bezeichnet und die Dicke von Poly 1 (oder die Gesamtdicke von Poly 1 und dem Gateisolator 12) wird mit Tp1 bezeichnet. Poly 2 sollte eine derart gewählte Dicke einnehmen, dass die maximale Dicke von Poly 2 zuzüglich der maximalen Dicke der Oxidschicht 30 dünner ist als die minimale Tiefe des Grabens 18 zuzüglich der minimalen Dicke von Poly 1. Demnach soll die Dicke von Poly 2 dem nachfolgenden Ausdruck (2) genügen: Tp2 + ΔTp2 + Tox + ΔTox < XSTI – ΔXSTI + Tp1 – ΔTp1 (2).
  • Um dem Ausdruck (2) zu genügen und dennoch eine brauchbare Dicke von Poly 2 zu erzielen, gibt es eine maximal gewünschte Oxiddicke. Die maximal gewünschte Dicke der Oxidschicht 30 sollte dem nachfolgenden Ausdruck (3) genügen: Tox + ΔTox < XSTI – ΔXSTI + Tp1 – ΔTp1 – Tp2 – ΔTp2 (3).
  • Dies sollte zu einer Oberseite der Oxidschicht 30 innerhalb des Grabens 18 führen, welche über der Unterseite von Poly 1 liegt, und die Oberseite von Poly 2 innerhalb des Grabens 18 sollte unterhalb der Oberseite von Poly 1 liegen. Auf diese Weise wird die Bauelementstruktur 10C nach dem Prozess des Ausbildens von Poly 2 erhalten.
  • Nachdem Poly 2 über der Oxidschicht 30 abgeschieden wurde, wird eine Opfer-Oxidschicht, die nicht gezeigt ist, über der Bauelementstruktur 10D abgeschieden. Die Opfer-Oxidschicht kann beispielsweise nicht verdichtetes TEOS sein. In einer Ausführungsform ist die Opfer-Oxidschicht ein einhalb Mal dicker als die maximale Dicke von Poly 1. In einer weiteren Ausführungsform sollte die Opfer-Oxidschicht eine derartige Dicke einnehmen, dass die kombinierte Dicke des Gateisolators 12, des Poly 1, der Oxidschicht 30, des Poly 2 und der Opfer-Oxidschicht näherungsweise zweimal der gesamten Stufenhöhe der Elemente des aktiven Gebiets entsprechen, das dem tatsächlichen physikalischen Relief der Oberseiten entspricht.
  • 5 ist eine Querschnittsansicht einer Bauelementstruktur 10E, die nach dem Beenden des Planarisierungsschrittes gemäß dem Verfahren der Erfindung zum Herstellen einer Halbleitervorrichtung unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses erhalten wird.
  • Wie in 5 gezeigt ist, werden Poly 2 (die zweite Polysiliziumschicht 40) und die Oxidschicht 30 teilweise mittels CMP niedriger Selektivität poliert und die sich ergebende Bauelementstruktur wird von deren Oberseite aus unter Verwendung von CMP hoher Selektivität poliert und planarisiert, um an der Oberseite der zweiten Polysiliziumschicht 40 als Stoppmarke im Feldgebiet zu enden. Auf diese Weise wird die Bauelementstruktur 10E nach dem Planarisierungsprozess erhalten. Der Planarisierungsprozess kann über den nachfolgenden Prozess mit zwei Schritten erfolgen. Im ersten Schritt wird ein nicht-selektiver Schleifschlamm zum Entfernen des aufliegenden Oxids und des Bereichs der zweiten Polysiliziumschicht 40 über den aktiven Gebieten innerhalb der Bauelementgebiete verwendet. Der zweite Schritt nutzt eine selektive Politur, welche mit dem Entfernen der Oxidschicht 30 über dem aktiven Gebiet innerhalb der Bauelementgebiete fortfährt und auf der ersten Polysiliziumschicht 16 auf den aktiven Gebieten innerhalb der Bauelementgebiete und auf der Oberseite der zweiten Polysiliziumschicht 40 in den Feldgebieten endet. Das tatsächliche Feldoxid (die Oxidschicht 30 in den Feldgebieten) wird während dieses Planarisierungsschrittes nicht poliert. Während der selektiven Politur sind die aktiven Gebiete des Bauelements erheblich kleiner als die Feldgebiete und die Polierrate von Oxid kann derart gewählt werden, dass diese erheblich größer ist als die von Polysilizium, z. B. größer als ein 5:1 Oxid zu Polysilizium-Ätzverhältnis, so dass dieser CMP-Prozess unmittelbar erzielt wird. Da der nachfolgende Ausdruck (4), Tp2 + ΔTp2 + Tox + ATox < XSTI + ΔXSTI + Tp1 + ΔTp1 (4), erfüllt ist, wird die Oxidschicht 30 auf Poly 1 vor dem CMP-Stopp auf dem Feldpoly 2 vollständig entfernt. Indem die Oberseite von Poly 2 als CMP-Stopp verwendet wird, lässt sich eine ganzheitliche Planarisierung erhalten, ohne einen umgekehrten Maskenfotolack und Ätzprozess zu verwenden.
  • Zu diesem Zeitpunkt ist es möglich, mit der Verarbeitung fortzufahren, wie dies unten detailliert beschrieben ist. Bei einem Verfahren, das zum Verständnis der Erfindung nützlich ist, würde jegliches Opfer-Gatematerial, falls ein Opfer-Gateprozess verwendet wird, entfernt. Das Opfer-Gatematerial könnte Polysilizium, Siliziumnitrid oder ein weiteres geeignetes Opfer-Gatematerial sein. Der darunter liegende Gateisolator könnte ebenso, falls gewünscht, entfernt werden. Es könnte auch ein Ersatz-Gateisolator, z. B. ein high-k Gateisolator, ausgebildet werden. Somit könnte ein Ersatz-Gateprozess vervollständigt werden.
  • 6 ist eine Querschnittsansicht einer Bauelementstruktur 10F nach dem Beenden des Schrittes Ausbilden von Poly 3 gemäß dem Verfahren der Erfindung zum Herstellen eines Halbleiterbauelements unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses.
  • Wie in 6 gezeigt ist, wird eine dritte Polysiliziumschicht 60, auf die hierin auch mit Poly 3 Bezug genommen wird, auf der Bauelementstruktur 10E, die durch CMP planarisiert wurde, abgeschieden. Die gegenwärtige Dicke des Gatepolysiliziums wird der Summe der Dicke von Poly 3 zuzüglich der Dicke von Poly 1 (der ersten Polysiliziumschicht 16), die nach CMP verbleibt, entsprechen. Auf diese Weise wird die Bauelementstruktur 10F nach dem Prozess des Ausbildens von Poly 3 erhalten.
  • 7 ist eine Querschnittsansicht einer Bauelementstruktur 10G, die nach dem Beenden des Schrittes Ausbilden eines Polysiliziumgates gemäß dem Verfahren der Erfindung zum Herstellen eines Halbleiterbauelements unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses erhalten wird.
  • Wie in 7 gezeigt ist, wird ein Fotolack 70 auf das Poly 3 (die dritte Polysiliziumschicht 60) aufgetragen und zur Definition einer Polysiliziumgatestruktur 72 strukturiert. Ein Plasmaätzprozess mit zwei Schritten kann zur Ätzung des Poly 3/Poly 1 (der ersten Polysiliziumschicht 16)-Stapels und des Poly 3/Poly 2 (des zweiten Polysilizium 40)-Stapels verwendet werden.
  • Der erste Schritt weist eine hohe Polysiliziumätzrate auf und endet am Endpunkt, der dem Endpunkt entspricht, bei dem freigelegtes Poly 2 vollständig entfernt wurde. Es gilt zu beachten, dass etwas Poly 2 unterhalb von Poly 3 und dem Fotolack zurückbleibt. Auf diese Weise wird die Bauelementstruktur 10G nach dem Prozess des Ausbildens des Polysiliziumgates erhalten.
  • 8 ist eine Querschnittsansicht der in 7 gezeigten Bauelementstruktur 10G, welche um 90° gedreht wurde, um den Querschnitt entlang von Source/Kanal/Drain (ein Transistorgebiet 15) eines Transistors darzustellen.
  • Da Tox – ΔTox > ΔXSTI + ΔXSTI ist, wird Poly 1 (die erste Polysiliziumschicht 16) nicht vollständig aus dem aktiven Gebiet (dem Transistorgebiet 15) entfernt, wie dies in 8 gezeigt ist. Die Dicke des verbleibenden Poly 1 sollte unabhängig vom CMP-Prozess sein.
  • Nachdem Poly 2 (die zweite Polysiliziumschicht 40) entfernt wurde, wird eine Ätzung hoher Selektivität genutzt, um den verbleibenden Bereich von Poly 1 (die erste Polysiliziumschicht 16), welche nicht von Fotolack bedeckt ist, zu entfernen. Die hoch selektive Ätzung endet an der Unterseite von Poly 2 und lässt eine dünne Schicht 16A von Poly 1 (die erste Polysiliziumschicht 16) auf dem Gateisolator 12 zurück.
  • 9 ist eine Querschnittsansicht einer Bauelementstruktur 10H zur Darstellung des aktiven Gebiets (des Transistorgebiets 15) einschließlich Source-, Kanal- und Draingebieten nach dem Beenden des Schrittes Entfernen des verbleibenden Poly 1 gemäß dem Verfahren der Erfindung zum Herstellen einer Halbleitervorrichtung unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses.
  • Wie in 9 gezeigt ist, erfolgt eine hoch-selektive Ätzung zum Entfernen der verbleibenden Dünnschicht 16A aus Poly 1, wodurch Mikro-Vergrabung (micro-trenching) reduziert oder unterdrückt werden kann. Durch Verwenden einer Plasmaätzung hoher Selektivität lässt sich der Rest von Poly 1 (die erste Polysiliziumschicht 16) selektiv und sicher ohne erhebliche Entfernung des Gateisolators 12 in den Source- und Draingebieten entfernen.
  • Der Fotolack 70 wird dann abgezogen, wodurch der Polysiliziumgatestapel, der die verbleibenden Bereiche von Poly 1 und Poly 3 über jedem aktiven Gebiet umfasst, zurückbleibt. Etwas Poly 2 (d. h. der Bereich der in 7 gezeigten zweiten Polysiliziumschicht 40) verbleibt unter dem Bereich von Poly 3 (der dritten Polysiliziumschicht 60), die sich hinter dem aktiven Gebiet (dem Transistorgebiet 15) erstreckt, was in 9 nicht sichtbar ist. Auf diese Weise wird die Bauelementstruktur 10H nach dem Prozess des Entfernens des verbleibenden Poly 1 erhalten.
  • 10 ist eine Querschnittsansicht einer Bauelementstruktur 10I, die nach dem Beenden des Schrittes Implantieren von Fremdstoffionen gemäß dem Verfahren der Erfindung zum Herstellen einer Halbleitervorrichtung unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses erhalten wird. 11 ist eine Querschnittsansicht der in 10 gezeigten Bauelementstruktur 10I, welche um 90° gedreht wurde, um den Querschnitt entlang von Source/Kanal/Drain (das Transistorgebiet 15) eines Transistors zu zeigen.
  • Nach dem Ausbilden der Polysilizium-Gatestruktur 72, werden Fremdstoffionen in das Halbleitersubstrat 14 zur Ausbildung von Source- und Draingebieten 76 implantiert, welche selbst-justiert zur Gatestruktur 72 sind, wie in den 10 und 11 gezeigt ist. Poly 1, Poly 2 und Poly 3 werden ebenso in n+ oder p+ Polysilizium umgewandelt, wie dies in herkömmlichen Prozessen üblich ist. Die Polysilizium-Gatestruktur 72 kann alternativ hierzu vor der Gateelektrodenätzung dotiert werden, und vor (oder während) des Implantierens von Fremdstoffionen in Bereiche des Halbleitersubstrats 14, welche den Source- und Draingebieten 66 entsprechen. Das Polysiliziumgate kann ebenso salizidiert sein. Verschiedene Verfahren zur Dotierung des Polysiliziumgates. Silizidierung oder selbst-justierte Prozesse, einschließlich Salizidierungsprozessen, können auf den hierin beschriebenen Prozess übertragen werden. Eine Polysilizium-Gatestruktur 72A, die der Dotierung nachfolgt, ist in den 10 und 11 gezeigt. Auf diese Weise wird die Bauelementstruktur 10I nach dem Prozess zum Implantieren von Fremdstoffionen erzielt.
  • Jede Ausführungsform dieser Erfindung kann einige oder alle der Vorteile von modifizierten STI-Prozessen wie vernachlässigbare Kurzkanaleffekte, hohe Gateisolatorintegrität, gleichförmige Schwellspannung entlang des Transistors, und niedrigen Feldleckstrom aufweisen.
  • In einer zusätzlichen Ausführungsform wird ein Ausrichtungsschlüssel in den oben beschriebenen modifizierten STI-Prozess übernommen, ohne einen zusätzlichen Fotolack und Maskenschritt zu verursachen. 12 zeigt eine Querschnittsansicht der Bauelementstruktur nachdem ein zusätzlicher Ätzschritt nach dem Prozess, der zur in 5 gezeigten planarisierten Struktur führt, durchgeführt wurde. Wie in 12 gezeigt ist, wird, nach dem oben beschriebenen CMP-Schritt, eine Oxidätzung zum Entfernen des freigelegten Bereichs der Oxidschicht 30 verwendet. Eine Plasmaätzung oder eine Nassätzlösung mit HF können zur Ätzung der Oxidschicht 30 herangezogen werden. In der gezeigten beispielhaften Ausführungsform wurde der freigelegte Bereich der Oxidschicht 30 zum Entfernen von näherungsweise 100 nm von Oxid zur Ausbildung von Gräben geätzt, d. h. in 12 gezeigte Kerben 78. Auf diese Weise wird eine Bauelementstruktur 10E' erhalten, nachdem der Prozess des Ätzens des Oxids nach dem in Zusammenhang mit 5 beschriebenen Planarisierungsprozess ausgeführt wurde.
  • Der Ätzung der Oxidschicht 30 folgend, kann die Polysiliziumschicht 60 über der wie in 13 gezeigten Bauelementstruktur 10E' abgeschieden werden. Die in 13 gezeigte Polysiliziumschicht 60 entspricht dem in 6 gezeigten Poly 3, jedoch mit dem Zusatz von Ausrichtungsschlüsseln 80 in den den Kerben 78 entsprechenden Bereichen. Der Prozess kann dann wie oben beschrieben vervollständigt werden, um eine finale Gatestruktur auszubilden. Die Ausrichtungsschlüssel 80 stehen nun für nachfolgende lithografische Ausrichtungsbedürfnisse zur Verfügung. Auf diese Weise wird eine Bauelementstruktur 10F' mit einer Ausrichtungsstruktur nach dem Prozess des Ausbildens von Poly 3 über der in 12 gezeigten Bauelementstruktur 10E' erhalten.
  • In einem vergleichenden Beispiel können Ausrichtungsschlüssel in eine einzelne Poly-STI-Struktur mit Hilfe eines modifizierten STI-Prozesses ohne Poly 2 eingebracht werden. Die resultierende Ausrichtungsstruktur mit Kanten, die als Ausrichtungsschlüssel 80 dienen, ist in 14 gezeigt. Die Ausrichtungsschlüssel 80 wurden durch Ätzen des Oxids nach CMP erzielt. Nach dem Ätzen wird eine weitere Polysiliziumschicht, die Poly 3 entspricht, abgeschieden. Jedoch wurde in diesem Fall in dem Prozess kein Poly 2 genutzt. Eine nachfolgende Prozessierung kann zur Vervollständigung der Bauelementstruktur zur Ausbildung eines Transistors mit einem Gate, und Source- und Draingebieten genutzt werden. Auf diese Weise wird eine Bauelementstruktur 10F'' in dem Fall erzielt, in dem eine Ausrichtungsstruktur ausgebildet wird, die von der in 13 gezeigten Ausrichtungsstruktur verschieden ist.
  • Obwohl beispielhafte Ausführungsformen einschließlich möglicher Variationen beschrieben wurden, ist der Schutzbereich dieser Erfindung nicht auf diese Beispiele beschränkt, sondern vielmehr durch die nachfolgenden Patentansprüche festgelegt.
  • Wie oben beschrieben wurde, umfasst ein STI-Prozess dieser Erfindung: einen Poly 1-Ausbildungsschritt zum Ausbilden der ersten Polysiliziumschicht 16 über dem Halbleitersubstrat 14; einen Graben-Ausbildungsschritt zum Ausbilden des Grabens 18 (ein Elementisolationsgraben) durch die erste Polysiliziumschicht 16 in das Halbleitersubstrat 14; einen Oxidschicht-Ausbildungsschritt zum Füllen des Grabens 18 mit einer Oxidschicht 30 derart, dass die Oberseite der Oxidschicht 30 innerhalb des Grabens 18 höher liegt als die Unterseite der ersten Polysiliziumschicht 16; einen Poly 2-Ausbildungsschritt zum Abscheiden der zweiten Polysiliziumschicht 40 über der Oxidschicht 30 derart, dass die Oberseite der zweiten Polysiliziumschicht 40 innerhalb des Grabens 18 tiefer liegt als die Oberseite der ersten Polysiliziumschicht 16; einen Planarisierungsschritt zum Planarisieren der zweiten Polysiliziumschicht 40, der Oxidschicht 30, und der ersten Polysiliziumschicht 16 unter Verwendung eines CMP-Prozesses; einen Ausrichtungsschlüssel-Ausbildungsschritt zum Ausbilden von Ausrichtungsschlüsseln (Lithografiemarkierungen) durch selektives Ätzen der Oxidschicht 30; einen Poly 3-Ausbildungsschritt zum Abscheiden der dritten Polysiliziumschicht 60 über der planarisierten Bauelementstruktur; und einen Gatestruktur-Ausbildungsschritt zum Strukturieren der zweiten Polysiliziumschicht 40, der dritten Polysiliziumschicht 60, und der ersten Polysiliziumschicht 16 mit Hilfe eines Fotolacks, wobei ein Ätzstopp beim Beenden des Entfernens der zweiten Polysiliziumschicht 40 detektiert wird und eine dünne Schicht der verbleibenden Polysiliziumschicht 16 mit Hilfe eines selektiven Ätzprozesses vorsichtig entfernt wird, so dass eine Gatestruktur ausgebildet wird. Somit wird die zweite Polysiliziumschicht 40 über der Oxidschicht 30 derart abgeschieden, dass die Unterseite der zweiten Polysiliziumschicht 40 innerhalb des Grabens 18 über der Unterseite der ersten Polysiliziumschicht 16 liegt, und die Oberseite der zweiten Polysiliziumschicht 40 innerhalb des Grabens 18 unterhalb der Oberseite der ersten Polysiliziumschicht 16 liegt. Die dritte Polysiliziumschicht 60 wird über der zweiten Polysiliziumschicht 40, die einem Planarisierungsprozess unterzogen wird, abgeschieden. Während des Ausbildens der Gatestruktur wird ein Ätzstopp beim Beenden des Entfernens einer jeden Schicht aus dritter Polysiliziumschicht und zweiter Polysiliziumschicht 40 detektiert. Eine dünne Schicht des Restes der ersten Polysiliziumschicht 16 wird vorsichtig mit Hilfe eines hoch-selektiven Ätzprozesses entfernt. Somit kann, verschieden von dem herkömmlichen Prozess, der Rest der freigelegten ersten Polysiliziumschicht 16 entfernt werden, ohne die Gateisolatorschicht 12, welche unterhalb der ersten Polysiliziumschicht 16 liegt, beträchtlich zu entfernen. Des Weiteren werden eine Verschiebung des Vogelschnabels und eine Segregation von Dotierstoffen in einer Wanne, welche von einem LOCOS-Prozess verursacht werden, reduziert oder unterdrückt, während die Schwierigkeit mit der Endpunktdetektion einer Gatepolysiliziumätzung, welche vom STI-Prozess verursacht wird, gelöst wird, wodurch die Ausbildung eines parasitären Kantentransistors an einer Grabenkante und einer Erniedrigung der Spannungsfestigkeit des Gates entgegengewirkt wird.
  • Wie oben beschrieben wurde, wird erfindungsgemäß eine zweite Polysiliziumschicht über eine Oxidschicht derart abgeschieden, dass die Unterseite der zweiten Polysiliziumschicht innerhalb eines Grabens über der Unterseite der ersten Polysiliziumschicht liegt, und die Oberseite der zweiten Polysiliziumschicht innerhalb des Grabens unterhalb der Oberseite der ersten Polysiliziumschicht liegt. Eine dritte Polysiliziumschicht wird über der zweiten Polysiliziumschicht, welche einem Planarisierungsprozess unterzogen wird, abgeschieden. Während der Ausbildung einer Gatestruktur wird ein Ätzstopp beim Beenden des Entfernens einer jeden Schicht aus dritter Polysiliziumschicht und zweiter Polysiliziumschicht detektiert. Eine dünne Schicht des Rückstandes der ersten Polysiliziumschicht wird vorsichtig mit Hilfe eines hoch-selektiven Ätzprozesses entfernt. Somit kann, verschieden von dem herkömmlichen Prozess, der Rückstand der freigelegten ersten Polysiliziumschicht entfernt werden, ohne eine Gateisolatorschicht, welche unterhalb der ersten Polysiliziumschicht liegt, beträchtlich zu entfernen, und die Schwierigkeit im Hinblick auf die Endpunktdetektion einer Gatepolysiliziumätzung, welche ein herkömmlicher STI-Prozess mit sich bringt, wird gelöst, wodurch die Erzeugung eines parasitären Kantentransistors an einer Grabenkante und einer Erniedrigung einer Spannungsfestigkeit des Gates entgegengewirkt wird.

Claims (9)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung unter Verwendung eines selbst-justierten Flachgrabenisolationsprozesses, der hiermit ausgebildete Elemente selbst-justiert zu einer Gatestruktur isoliert, wobei das Verfahren die Schritte aufweist: Bereitstellen einer ersten Polysiliziumschicht (16), die auf einer Gateisolatorschicht (12) auf einem Substrat (14) aufliegt; Ausbilden eines Grabens (18) durch die erste Polysiliziumschicht (16) und in das Substrat (14) hinein; Bereitstellen einer Oxidschicht (30), die auf dem Substrat einschließlich des Grabens (18) derart aufliegt, dass eine Oberseite der Oxidschicht (30) innerhalb des Grabens höher ausgerichtet ist als eine Unterseite der ersten Polysiliziumschicht (16); Bereitstellen einer zweiten Polysiliziumschicht (40), die auf der Oxidschicht (30) derart aufliegt, dass eine Oberseite der zweiten Polysiliziumschicht (40) innerhalb des Grabens (18) tiefer liegt als die Oberseite der ersten Polysiliziumschicht (16); und Planarisieren der zweiten Polysiliziumschicht (40), der Oxidschicht (30), und der ersten Polysiliziumschicht (16), wobei der Schritt des Planarisierens an der Oberseite der zweiten Polysiliziumschicht (40) innerhalb des Grabens (18) beendet wird, und selektives Ätzen der zweiten Polysiliziumschicht (40) und der ersten Polysiliziumschicht (16) zum Strukturieren der Gatestruktur mit Hilfe einer Maske, wobei ein Ätzstopp beim Beenden des Entfernens der zweiten Polysiliziumschicht (40) detektiert wird und dann ein Restbestand der ersten Polysiliziumschicht (16) mit Hilfe einer Ätzung hoher Selektivität zur darunter liegenden Gateisolationsschicht (12) selektiv geätzt wird, womit die Gatestruktur ausgebildet wird.
  2. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei die Oxidschicht (30) durch Aufwachsen eines dünnen thermischen Oxids und Abscheiden des Restes des Oxids mit Hilfe eines CVD-Prozesses oder Sputtern ausgebildet wird.
  3. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei die Gateisolatorschicht (12) aus Siliziumdioxid besteht.
  4. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei die Gateisolatorschicht (12) wenigstens eines der Materialien Siliziumoxid, Siliziumoxynitrid, Hafniumoxid, Zirkoniumoxid und Lanthanoxid aufweist.
  5. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, zusätzlich umfassend die Schritte: Bereitstellen einer dritten Polysiliziumschicht (60) auf dem Substrat (14) nach der Planarisierung; und selektives Ätzen der dritten Polysiliziumschicht (60), der zweiten Polysiliziumschicht (40), und der ersten Polysiliziumschicht (16) mit Hilfe des strukturierten Fotolacks während dem Herstellen einer Gatestruktur (72), wobei ein Ätzstopp beim Beenden des Entfernens der zweiten Polysiliziumschicht (40) detektiert wird, womit eine dünne Schicht einer ersten Polysiliziumschicht (16) verbleibt.
  6. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, zusätzlich umfassend den Schritt des Ätzens der Oxidschicht (30) mit Hilfe einer selektiven Oxidätzung nach dem Schritt des Planarisierens, wodurch ein Ausrichtungsschlüssel im Oxid ausgebildet wird.
  7. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, zusätzlich umfassend den Schritt: selektives Ätzen des Oxids gefolgt von dem Schritt des Planarisierens der zweiten Polysiliziumschicht, wodurch ein Ausrichtungsschlüssel im Oxid ausgebildet wird.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 7, wobei das Oxid innerhalb des Grabens (18) zum Entfernen von näherungsweise 100 nm Oxid geätzt wird.
  9. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, zusätzlich umfassend die Schritte: vor dem Durchführen des Planarisierungsschrittes Bereitstellen einer Opfer-Oxidschicht über der zweiten Polysiliziumschicht, wobei der Planarisierungsschritt ein Planarisieren der Opfer-Oxidschicht umfasst; selektives Ätzen der Oxidschicht (30) mit Hilfe einer selektiven Oxidätzung, wodurch ein Ausrichtungsschlüssel in der Oxidschicht (30) ausge bildet wird; Bereitstellen einer auf dem Substrat aufliegenden dritten Siliziumschicht (60); Bereitstellen eines Fotolacks über der dritten Polysiliziumschicht (60) und Strukturieren des Fotolacks zur Definition einer Gatestruktur (72); und selektives Ätzen der dritten Polysiliziumschicht (60), der zweiten Polysiliziumschicht (40), und der ersten Polysiliziumschicht (16) mit Hilfe des Fotolacks, wobei ein Ätzstopp beim Beenden des Entfernens der zweiten Polysiliziumschicht zum selektiven Ätzen eines Restbestandes der ersten Polysiliziumschicht (16) mit Hilfe einer Ätzung hoher Selektivität selektiv geätzt wird, womit die Gatestruktur ausgebildet wird.
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