DE112012004824B4 - Verfahren und Struktur zum Bilden von ETSOI-Kondensatoren, -Dioden, -Widerständen und -Back-Gate-Kontakten - Google Patents

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Abstract

Verfahren zum Bilden von Halbleiterstrukturen auf einem Halbleiter-auf-Isolator(SOI)-Substrat, aufweisend:
Bilden, in einem ersten Gebiet, eines extrem dünnen Halbleiter-auf-Isolator-Transistors (ETSOI-Transistors) auf einer ETSOI-Schicht (20), die über einer vergrabenen Oxidschicht (BOX-Schicht) (15) liegt, wobei der ETSOI-Transistor ein Dummy-Gate (27) aufweist, das durch einen Abstandshalter (30) begrenzt wird, und ein erhöhtes Source und Drain (RSD)-Gebiet (40), das an dem Abstandshalter (30) angrenzt;
Ersetzen des Dummy-Gates (27) durch Abscheiden eines High-k-Dielektrikums (85), gefolgt durch Abscheiden eines Metall-Gates (80) darauf; und
Bilden, in einem zweiten Gebiet, das koplanar zu dem ETSOI-Transistor ist, eines oder mehrerer Kondensatoren mit einer ersten Elektrode, die durch das dotierte RSD-Gebiet (40) des ETSOI gebildet wird, einer zweiten Elektrode, die durch das Metall-Gate (80) gebildet wird, wobei das High-k-Dielektrikum (85) die erste Elektrode von der zweiten Elektrode trennt;
Bilden mindestens einer pn-Übergangsdiode durch selektives Vertiefen des ETSOI und des BOX, Füllen der Übergangsdiode mit dem Metall-Gate (80), wodurch ein Kontakt zu einem ersten Anschluss gebildet wird, wobei der Metall-Gate-Kontakt durch das High-k-Gate-Dielektrikum (85) und den Abstandshalter (30) von dem ETSOI und von dem RSD-Gebiet (40) elektrisch isoliert ist;
Bilden eines oder mehrerer Back-Gate-Kontakte durch Vertiefen des ETSOI und des BOX, und epitaktisches Nachwachsen, um einen planaren Kontakt zu bilden; und
Bilden eines oder mehrerer Widerstände, die auf das ersetzte Dummy-Gate (27) folgen, durch Vertiefen der ETSOI- und BOX-Schichten und Füllen der Vertiefungen durch epitaktisches Wachstum.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Die vorliegende Anmeldung, ist verwandt mit der Anmeldung mit der laufenden Nr. US 2013 / 0 146 959 A1 mit gemeinsamem Abtretungsempfänger, die gleichzeitig eingereicht wurde und durch Verweis in all ihren Details aufgenommen wird.
  • GEBIET DER ERFINDUNG
  • Die vorliegende Offenbarung betrifft allgemein extrem dünne SOI-Halbleitereinheiten (ETSOI-Halbleitereinheiten) und insbesondere ETSOI-on-Chip-Kondensatoren, -Übergangsdioden, -Widerstände und -Back-Gate-Kontakte, die alle auf einem SOI-Substrat aufgebaut sind, mit ETSOI-CMOS-Transistoren integriert sind und für eine Vielzahl von Anwendungen wie z.B. System-on-Chip(SoC)-Anwendungen besonders nützlich sind.
  • HINTERGRUND UND STAND DER TECHNIK
  • Um ETSOI zu einer effizienten Technologie zu machen, wurde ETSOI als Einheiten-Architektur zur weiteren CMOS-Skalierung weiterverfolgt, wobei diese Architektur sich auf andere Halbleiterstrukturen ausdehnt. Mit den kleiner werdenden Abmessungen verschiedener integrierter Schaltungskomponenten haben Transistoren wie z.B. FETs drastische Verbesserungen sowohl in der Leistung als auch im Stromverbrauch erfahren. Diese Verbesserungen sind weitgehend auf die Verkleinerung in den Abmessungen der darin verwendeten Komponenten zurückzuführen, die ihren Niederschlag allgemein in einer geringeren Kapazität, einem geringeren Widerstand und einem erhöhten Durchgangsstrom aus den Transistoren findet.
  • Dennoch sind Leistungsverbesserungen, die durch ein „klassisches“ Skalieren dieser Art in den Einheiten-Abmessungen erreicht wurden, aufgrund der Zunahme im Leckstrom und in den Schwankungen, die unweigerlich mit der weiteren Abnahme in den Einheiten-Abmessungen verbunden sind, in letzter Zeit auf Hindernisse gestoßen und in manchen Fällen sogar fehlgeschlagen, wenn die Skalierung über einen gewissen Punkt hinausgeht. Planartransistoren wie z.B. Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) sind zur Verwendung in integrierten Schaltungen mit hoher Dichte besonders gut geeignet. Mit der Verkleinerung von MOSFETs und anderer Einheiten nehmen auch die Abmessungen der Source/Drain-Gebiete, Kanal-Gebiete und Gate-Elektroden der Einheiten ab.
  • Die Halbleiter-auf-Isolator(SOI)-Technologie erlaubt die Bildung von Hochgeschwindigkeitseinheiten mit flachen Übergängen. Zudem verbessern SOI-Einheiten die Leistung, indem sie die parasitäre Übergangskapazität senken. In einem SOI-Substrat ist eine aus Siliciumoxid bestehende vergrabene Oxid-Dünnschicht (BOX-Dünnschicht) auf einkristallinem Silicium gebildet, und eine einkristalline Silicium-Dünnschicht ist darauf gebildet. Es sind verschiedene Verfahren zur Fertigung solcher SOI-Substrate bekannt, wovon eines der „Separation-by-Implanted-Oxygen“ (Trennung-durch-implantierten-Sauerstoff) (SIMOX)-Prozess ist, in welchem Sauerstoffionen in einer gewünschten Tiefe in ein Siliciumsubstrat implantiert werden, um eine BOX-Dünnschicht zu bilden. Das Substrat wird dann bei hoher Temperatur, typischerweise 1300 °C, in einer inerten Umgebung mit einer kleinen Sauerstoffmenge wärmebehandelt, wodurch das sauerstoffimplantierte Gebiet des Substrats in Siliciumoxid umgewandelt wird. Ein anderes Verfahren zum Bilden eines SOI-Substrats ist das Waferbonden, wobei zwei Halbleitersubstrate mit Siliciumoxid-Oberflächenschichten an den Siliciumoxidflächen miteinander verbunden werden, um zwischen den zwei Halbleitersubstraten eine BOX-Schicht zu bilden, gefolgt von Abdünnen. ETSOI, eine vollständig verarmte Einheit, verwendet einen ultradünnen Silicium-Kanal, wobei die Mehrheitsträger in Betrieb vollständig verarmt (FD) sind.
  • In 1 wird eine dem Stand der Technik entsprechende Struktur einer FET-Einheit auf einem Halbleiter-auf-Isolator(SOI)-Substrat gezeigt, das eine extrem dünne Halbleiter-auf-Isolator-Schicht (ETSOI-Schicht) aufweist. Die (ETSOI)-Schicht 20 ist auf einer vergrabenen Isolierschicht (BOX) 15 des SOI-Substrats gebildet, mit einer Dicke, die bevorzugt im Bereich von 3 nm bis 20 nm liegt. Erhöhte Source und Drain (RSD)-Gebiete 40 sind auf einer Oberfläche der ETSOI-Schicht gebildet, in welcher der Halbleiter vorhanden ist, wobei sie bevorzugt mit einem epitaktischen Abscheidungsprozess gebildet werden.
  • Aufgrund des hohen Widerstands des undotierten extrem dünnen SOI-Körpers leiden ETSOI-Kondensatoren des Stands der Technik unter einem hohen Körperwiderstand, der zu einer schlechten Qualität führt. Dieses Problem beschränkt sich nicht nur auf Kondensatoren, sondern betrifft eine ganze Familie von anderen Einheiten, passive oder aktive, einschließlich Widerstände, Dioden, Back-Gate-Kontakte und dergleichen. Um ETSOI zu einer effizienten Technologie zu machen, besteht in der Branche ein Bedarf an einem On-Chip-Kondensator hoher Qualität, der mit ETSOI-CMOS-Transistoren für eine Vielzahl von Anwendungen wie z.B. eine System-on-Chip(SoC)-Anwendung integriert ist.
  • Die US 2011 / 0 227 159 A1 betrifft SOI-Strukturen mit Siliziumschichten von weniger als 20 nm Dicke, die zur Herstellung von ETSOI-Halbleiterbauelementen verwendet werden. Die ETSOI-Bauelemente werden unter Einsatz von einem dünnen Wolfram-Backgate hergestellt, das mittels dünnen Nitridschichten gekapselt ist, um eine Metalloxidation zu verhindern, wobei das Wolfram-Backgate durch seinen niedrigen spezifischen Widerstand gekennzeichnet ist. Das Bauelement beinhaltet ferner mindestens einen FET mit einem Gatestapel, der unter Einsatz von einem High-K-Metallgate und einem darauf aufgebrachten Wolframbereich gebildet ist, wobei die Grundfläche des Gatestapels die dünne SOI-Schicht als Kanal verwendet. Das so gebildete SOI-Bauelement kontrolliert die Schwellenspannungsvariation in Abhängigkeit von der dünnen SOI-Dicke und den darin enthaltenen Dotierstoffen. Das vollständig verarmte High-K Metall-Backgate-ETSOI-Bauelement in Verbindung mit dem dünnen BOX bietet eine hervorragende Kurzkanalsteuerung und senkt erheblich die Drain-induzierten Bias und Unterschwellenschwankungen. Das Bauelement unterstützt den Nachweis der Stabilität des Wafers mit einem Wolframfilm während der thermischen Verarbeitung, insbesondere während der STI- und Kontaktbildung.
  • Die US 7 288 807 B1 betrifft ein Halbleiterbauelement mit einem Kondensatorbauelement. Das Kondensatorbauelement umfasst: einen Kondensatorbauelementteil mit einer unteren Elektrode aus einer Metallsilizidschicht, die auf einem in einem Halbleitersubstrat vorgesehenen Isolationsbereich gebildet ist, einer Kondensatorisolierschicht aus einer ersten Isolierschicht, die auf der unteren Elektrode gebildet ist, und einer oberen Elektrode aus einer Metallschicht, die auf der Kondensatorisolierschicht gebildet ist; eine erste Seitenwandisolierschicht, die auf einer Seitenfläche des Kondensatorbauelementteils gebildet ist; und eine zweite Isolierschicht, die auf dem Halbleitersubstrat in lateraler Beziehung zu der ersten Seitenwandisolierschicht gebildet ist. Der Kondensatorbauelementteil weist eine obere Oberfläche auf, die planarisiert ist, um mit einer oberen Oberfläche der zweiten Isolierschicht bündig zu sein. Die erste Isolierschicht ist zwischen der ersten Seitenwandisolierschicht und der oberen Elektrode auf einer Seitenfläche der oberen Elektrode angeordnet.
  • Die US 7 851 861 B2 betrifft ein Bauelement mit einem eingebetteten Metall-Isolator-Metall-Kondensator und einem Transistor, die parallel nach reduzierten Verarbeitungsschritten und mit verbesserter Bauelementleistung in verschiedenen Bereichen eines Substrats ausgebildet sind. Der eingebettete Metall-Isolator-Metall-Kondensator weist eine untere Elektrode, eine Isolierschicht, eine dielektrische Schicht und eine obere Elektrode auf. Das Substrat weist einen Isolierbereich auf. Die untere Elektrode mit einem ersten Leiter liegt über dem Isolierbereich. Die Isolierschicht liegt über dem Substrat und der unteren Elektrode. Die Isolierschicht weist eine Öffnung auf, die Teile der unteren Elektrode verbindet. Die dielektrische Schicht richtet die Öffnung aus und ist direkt auf der unteren Elektrode und den Seitenwänden der Öffnung angeordnet. Die obere Elektrode mit einem zweiten Leiter liegt über dem dielektrischen Film in der Öffnung. Die dielektrische Schicht richtet die Seitenwände und den Boden der oberen Elektrode aus.
  • KURZDARSTELLUNG
  • In einem Aspekt stellt eine Ausführungsform der Erfindung ein Verfahren und eine Struktur zum Bilden von Halbleiterstrukturen bereit, die Kondensatoren, Übergangsdioden, Widerstände und Back-Gate-Kontakte einschließen, die in einem extrem dünnen SOI (ETSOI)-Transistor integriert sind.
  • In einem anderen Aspekt stellt eine Ausführungsform Kondensatoren bereit, die durch Verwendung eines Metall-Gates und eines stark dotierten erhöhten Source/Drain (RSD)-Gebiets gebildet werden, wobei der Kondensator zwei Elektroden aufweist, die durch ein High-k-Gate-Dielektrikum als Kondensator-Dielektrikum getrennt sind.
  • In einem anderen Aspekt stellt eine Ausführungsform der Erfindung ein Verfahren und eine Struktur zum Integrieren eines Substrats bereit, das durch Vertiefen des ETSOI und BOX im Diodengebiet gebildet wird. Die Substrat-pn-Übergangsdiode mit dem Metall-Gate als ein Kontakt zum ersten Anschluss, z.B. auf der P-Seite, der Metall-Gate-Kontakt im Diodengebiet ist durch das High-k-Gate-Dielektrikum und den Abstandshalter vom ETSOI und RSD-Gebiet elektrisch isoliert.
  • In einem anderen Aspekt stellt eine Ausführungsform der Erfindung einen Back-Gate-Kontakt bereit, der durch Vertiefen des ETSOI und BOX gebildet wird. Die Back-Gate-Strukturierung wird mit derselben Maske gebildet wie das reale Gate. Der Back-Gate-Kontakt weist den Vorteil auf, dass der Substrat-Kontakt zum realen Gate perfekt selbstjustiert ist.
  • In einem anderen Aspekt stellt eine Ausführungsform der Erfindung einen Widerstand bereit, der in einem Widerstandsgebiet benachbart zu einem Transistorgebiet liegt, wobei nach der Entfernung eines Dummy-Gates die ETSOI- und BOX-Schichten vertieft werden und ein epitaktisches Wachstum gebildet wird, um den planaren Kontakt zu bilden. Auch der Substrat-Kontakt ist perfekt zum realen Gate selbstjustiert.
  • Figurenliste
  • Die folgende ausführliche Beschreibung, die beispielhaft ist und die Erfindung nicht allein darauf einschränken soll, wird am besten in Verbindung mit den beigefügten Zeichnungen verständlich, in welchen gleiche Bezugszeichen gleiche Elemente und Teile bezeichnen, wobei:
    • 1 eine Seitenquerschnittsansicht eines undotierten, extrem dünnen SOI-Körpers des Stands der Technik mit hohem Körperwiderstand ist, wobei der ETSOI-CMOS-Transistor auf einer Erweiterung davon ein erhöhtes S/D-Gebiet aufweist;
    • 2 einen Seitenquerschnitt eines SOI-Wafers zeigt, der einen ETSOI auf einer BOX-Schicht über einem Substrat aufweist;
    • 3 eine flache Grabenisolation (STI) zeigt, die ein Strukturieren und Füllen der Gräben mit einem oder mehreren Isolatoren einschließt;
    • 4a bis 4b jeweils eine perspektivische Ansicht und eine Draufsicht eines Transistorgebiets und eines Kondensatorgebiets zeigen, die durch eine STI voneinander getrennt sind, wobei jedes davon mit einem Dummy-Kondensator versehen ist, der von einem erhöhten Source/Drain (RSD)-Gebiet umgeben ist;
    • 5a eine Seitenquerschnittsansicht eines veranschaulichenden Beispiels einer dielektrischen Zwischenschicht (ILD) ist, die abgeschieden und planarisiert ist und an den Dummy-Gates endet;
    • 5b eine Seitenquerschnittsansicht ist, die eine Blockmaske zeigt, die das Transistorgebiet bedeckt, wobei sie das Kondensatorgebiet freiliegend lässt, und gefolgt vom Entfernen der Abstandshalter in Kondensatorgebieten.
    • 6a bis 6b jeweils eine Seitenquerschnittsansicht und eine Draufsicht der Struktur zeigen, wobei die Maske vom Transistorgebiet entfernt ist, gefolgt von der Abscheidung eines High-k(HK)-Dielektrikums und eines Metall-Gates (MG), wobei die ILD der Klarheit halber ausgelassen wurde;
    • 7 eine Seitenquerschnittsansicht ist, die einer Ausführungsform der Erfindung gemäß die Abscheidung eines Dielektrikums und die Bildung von Kontakten zum Metall-Gate, zum Source- und Drain-Gebiet und zum Back-Gate zeigt, wobei der endgültige Kondensatorentwurf mit einer ersten und zweiten Elektrode gebildet wird, die durch das High-k-Dielektrikum getrennt sind;
    • 8 die Bildung einer Substrat-Diode veranschaulicht, die einer Ausführungsform der Erfindung gemäß durch Vertiefen der ETSOI- und der BOX-Schicht im Diodengebiet und Implantieren entgegengesetzter Dotanden gebildet wird, um eine pn-Übergangsdiode zu bilden;
    • 9 die endgültige Diodenstruktur gemäß einer Ausführungsform der Erfindung zeigt, wobei die Wanne zur ersten Elektrode wird, das Metall-Gate zur zweiten Elektrode wird, wobei das High-k-Dielektrikum zum Dioden-Dielektrikum wird;
    • 10 einen ersten Back-Gate-Kontakt zeigt, der einer Ausführungsform der vorliegenden Erfindung gemäß durch Vertiefen der ETSOI- und BOX-Schicht gebildet wird, wobei das Strukturieren des Back-Gate-Kontakts mit derselben Maske erfolgt wie die, die zum Bilden des realen Gates verwendet wird;
    • 11 eine zweite Ausführungsform eines Back-Gate-Kontakts zeigt, der durch Vertiefen der ETSOI- und BOX-Schicht gebildet wird, wobei der planare Kontakt durch epitaktisches Wachstum gebildet wird; und
    • 12 einen Widerstand veranschaulicht, der einer Ausführungsform der Erfindung gemäß in einem Gebiet benachbart zum Transistorgebiet liegt, wobei nach der Entfernung des Dummy-Gates die ETSOI- und BOX-Schichten vertieft werden und im Widerstandsgebiet ein epitaktisches Wachstum gebildet wird, wonach das Dummy-Gate im Transistorgebiet mit einem Metall-Gate gefüllt wird.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Im Folgenden werden detaillierte Ausführungsformen der vorliegenden Erfindung offenbart. Es versteht sich, dass sie lediglich veranschaulichend für die Erfindung sind und in verschiedenen Formen ausgeführt werden können. Zudem soll jedes der Beispiele, die in Verbindung mit den verschiedenen Aspekten der Erfindung gegeben werden, veranschaulichend und nicht einschränkend sein. Ferner sind die Figuren nicht unbedingt maßstabsgerecht, einige Merkmale können übertrieben dargestellt sein, um Details bestimmter Komponenten herauszustellen. Deshalb sind spezifische strukturelle und funktionelle Details, die hierin offenbart werden, nicht als einschränkend zu interpretieren, sondern lediglich als eine repräsentative Grundlage, um einem Fachmann verschiedene Verwendungen der vorliegenden Erfindung zu lehren.
  • Bezug nehmend auf 2, werden eine veranschaulichende Struktur und ein Verfahren zum Bilden von Halbleiter-FET-Einheiten auf einem Halbleiter-auf-Isolator(SOI)-Substrat beschrieben, wobei die Struktur eine extrem dünne Halbleiter-auf-Isolator-Schicht (ETSOI-Schicht) 20 verwendet. Die ETSOI-Schicht wird direkt auf die vergrabene Isolierschicht 15 des SOI-Substrats abgeschieden, mit einer Dicke, die bevorzugt im Bereich von 2 nm bis 20 nm liegt, und noch bevorzugter von 4 bis 10 nm variiert.
  • Die ETSOI-Schicht 20 kann aus einem beliebigen Halbleitermaterial bestehen, einschließlich, ohne darauf beschränkt zu sein, Si, verspanntes Si, SiC, SiGe, SiGeC, Si-Legierungen, Ge, Ge-Legierungen, GaAs, InAs und InP oder eine Kombination daraus. Die ETSOI-Schicht 20 kann durch Planarisierung, Schleifen, Nassätzung, Trockenätzung, Oxidation gefolgt von Oxidätzung, oder eine Kombination daraus auf eine gewünschte Dicke abgedünnt werden. Ein anderes Verfahren zum Abdünnen der ETSOI-Schicht 20 besteht im Oxidieren von Silicium durch einen thermischen Trocken- oder Nassoxidationsprozess, und dann im Nassätzen der Oxidschicht z.B. durch eine Flusssäure(HF)-Mischung. Dieser Prozess kann wiederholt werden, um die gewünschte Dicke zu erreichen. Die ETSOI-Schicht 20 kann eine Dicke im Bereich von 1,0 nm bis 10,0 nm haben, oder in einem anderen Fall eine Dicke im Bereich von 1,0 nm bis 5,0 nm, oder in noch einem anderen eine Dicke im Bereich von 3,0 nm bis 8,0 nm.
  • Die vergrabene Oxidschicht (BOX-Schicht) 15 auf dem massiven Substrat 10 kann als ein Siliciumoxid, ein Nitrid, ein Siliciumnitrid und/oder ein Oxinitrid, z.B. Siliciumoxinitrid, mit einer Dicke im Bereich von 5 nm bis 1.000 nm oder bevorzugt von 10 nm bis 200 nm und noch bevorzugter von 10 nm bis 25 nm gebildet sein.
  • Weiter auf 2 Bezug nehmend, kann der SOI-Wafer durch Waferbonden oder durch die SIMOX-Technik hergestellt sein. Die ETSOI-Schicht kann ein beliebiges Halbleitermaterial einschließlich, ohne darauf beschränkt zu sein, Si, verspanntes Si, SiC, SiGe, SiGeC, Si-Legierungen, Ge, Ge-Legierungen, GaAs, InAs und InP oder eine Kombination daraus aufweisen.
  • Auf 3 Bezug nehmend, kann eine Isolation durch einen flachen Grabenisolationsprozess (STI-Prozess) gebildet werden, umfassend ein Strukturieren (z.B. Abscheidung einer Opfer-Pufferschicht (z.B. Pufferoxid und Puffernitrid), Strukturieren (z.B. durch Lithografie) und Ätzen von STI-Gräben 25 (z.B. durch reaktives lonenätzen (RIE), Füllen der Gräben mit einem oder mehreren Isolator(en) einschließlich, ohne darauf beschränkt zu sein, Oxid, Nitrid, Oxinitrid, High-k-Dielektrikum oder einer geeigneten Kombination dieser Materialien. Ein Planarisierungsprozess wie z.B. chemisch-mechanisches Polieren (CMP) kann optional verwendet werden, um eine planare Struktur bereitzustellen. Neben der STI 25 kann auch eine andere Isolation wie z.B. Mesa-Isolation, lokale Oxidation von Silicium (LOCOS) verwendet werden. Das Opfer-Pufferoxid und das Puffernitrid können dann gestrippt werden.
  • Auf 4a Bezug nehmend, wird im Transistorgebiet und Kondensatorgebiet ein Dummy-Gate 27 gebildet. Das Dummy-Gate-Dielektrikum kann durch Oxidation gebildetes Siliciumoxid mit einer Dicke im Bereich von 1 nm bis 5 nm einschließen. Das Dummy-Gate kann Polysilicium mit einer Dicke im Bereich von 10 nm bis 70 nm oder bevorzugt 20 bis 50 nm einschließen, das durch Abscheidung wie z.B. chemische Gasphasenabscheidung (CVD) gebildet wird. Das Dummy-Gate 27 kann auf dem Polysilicium außerdem eine Siliciumnitrid-Kappe aufweisen. Siliciumnitrid kann durch CVD-Abscheidung mit einer Dicke im Bereich von 5 bis 50 nm und bevorzugt von 20 bis 30 nm gebildet werden. Das Dummy-Gate wird durch herkömmliche Strukturierungs- und Ätzprozesse gebildet. Ausführungsformen mit anderen Materialien, die für das Dummy-Gate geeignet sind, sind ebenfalls denkbar.
  • Dann werden Abstandshalter 30 gebildet, die typischerweise aus dielektrischen Materialien bestehen und bevorzugt durch eine Deckschicht-Abscheidung und eine anisotrope Rückätzung gebildet werden. Auch wenn die Abstandshalter in den Figuren so dargestellt sind, dass jeder einer Einzelschicht entspricht, sind auch Ausführungsformen denkbar, in denen jeder Abstandshalter als mehrschichtige Struktur aus dielektrischen Materialien gebildet werden kann. In einer Ausführungsform werden Abstandshalter bevorzugt durch Abscheiden einer Dünnschicht (z.B. Siliciumnitrid) gebildet, die durch RIE gebildet wird. Die Dicke der Abstandshalter kann im Bereich von 3 bis 20 nm und bevorzugt von 4 bis 8 nm liegen.
  • Ein epitaktisch gezüchtetes erhöhtes Source/Drain (RSD)-Gebiet 40 und eine Erweiterung davon werden gebildet, wobei das RSD-Gebiet bevorzugt aus Si oder SiGe besteht. Sie kann durch In-Situ-Dotierung gebildet werden oder nach der Epitaxie dotiert werden, bevorzugt durch Implantations- und Plasmadotierung. Die Dicke des RSD-Gebiets variiert von 10 bis 30 nm. Die Erweiterung kann durch Implantation oder durch Treiben von Dotanden aus dem in situ dotierten RSD-Gebiet gebildet werden.
  • Das heißt, der Dotand diffundiert aus dem in situ dotieren Halbleitermaterial des erhöhten Source-Gebiets und des erhöhten Drain-Gebiets in die ETSOI-Schicht 20, um Erweiterungsgebiete 40 zu bilden. Der Dotand aus dem in situ dotierten Halbleitermaterial diffundiert durch einen Glühprozess einschließlich, ohne darauf beschränkt zu sein, beschleunigter thermischer Behandlung, Ofenglühen, Blitzlampenglühen, Laserglühen oder einer geeigneten Kombination daraus, in die ETSOI-Schicht 20 ein. Die thermische Behandlung, um den Dotanden aus dem in situ dotierten Halbleitermaterial in die ETSOI-Schicht 20 eindiffundieren zu lassen, wird bei einer Temperatur im Bereich von 850 °C bis 1.350 °C durchgeführt.
  • In situ dotiertes Halbleitermaterial wird auf eine p-Leitfähigkeit dotiert, die Erweiterungsgebiete 40, die in der ETSOI-Schicht 20 gebildet sind, wobei die Dotandenkonzentration der Erweiterungsgebiete 40 mit der p-Leitfähigkeit im Bereich von 1×1019 Atomen/cm3 bis 2×1021 Atomen/cm3 liegt. Die Erweiterungsgebiete 45 können ein Material mit einer Dotandenkonzentration im Bereich von 2×1019 Atomen/cm3 bis 5×1020 Atomen/cm3 aufweisen.
  • Erweiterungsgebiete 40 können eine Tiefe haben, die sich über die Gesamttiefe der ETSOI-Schicht 20 erstreckt, mit einer Tiefe kleiner als 10 nm, und typischerweise 2 nm bis 8 nm, von der Oberseite der ETSOI-Schicht 20 aus gemessen. Obwohl die zuvor beschriebenen Erweiterungsgebiete 40 gebildet werden, indem ein Dotand aus dem erhöhten Source-Gebiet und dem erhöhten Drain-Gebiet in die ETSOI-Schicht 20 eindiffundiert, können die Erweiterungsgebiete 45 auch nach dem Bilden des Dummy-Gates 27 und vor dem Bilden der erhöhten S/D-Gebiete 40 durch Ionenimplantation von n-Typ- oder p-Typ-Dotanden in die ETSOI-Schicht 20 gebildet werden.
  • Nun auf 4b Bezug nehmend, wird eine Draufsicht der Struktur im in 4a gezeigten Zustand gezeigt, wobei die von Abstandshaltern 30 umgebenen Dummy-Gates 27 und die RSD-Gebiete 40 auf dem Transistorgebiet und Kondensatorgebiet hervorgehoben werden.
  • Bezug nehmend auf 5a, folgt eine Abscheidung und Planarisierung eines Zwischenschicht-Dielektrikums 42 (ILD, z.B. Oxid), das am Dummy-Gate endet. Die Abscheidung kann durch CVD, Aufschleuderbeschichtung und dergleichen durchgeführt werden. Die Planarisierung kann bevorzugt durch chemisch-mechanisches Polieren (CMP) erfolgen. Auf diesen Prozess folgt dann das Entfernen der Dummy-Gates 27.
  • Bei der Entfernung der Dummy-Gates 27 kann eine Siliciumnitrid-Kappe, falls verwendet, durch Ätzen entfernt werden, bevorzugt durch Trockenätzung (z.B. RIE) oder durch Nassätzung z.B. mit heißer Phosphorsäure. Das Polysilicium kann durch Trockenätzung (z.B. RIE) oder Nassätzung (z.B. TMAH oder Ammoniak) entfernt werden, und das Dummy-Gate-Oxid kann durch Flusssäure oder chemische Oxidentfernung entfernt werden.
  • Der Nassätzprozess wird in Anwesenheit von Siliciumoxid bevorzugt mit einer flusssäurehaltigen Ätzlösung durchgeführt, und alternativ dazu wird eine Trockenätzung wie z.B. chemische Oxidentfernung (COR) verwendet, um das Polysilicium- und Dummy-Gate-Oxid zu ätzen.
  • In einem veranschaulichenden Beispiel kann der chemische Oxidentfernungsprozess (COR-Prozess) ein Aussetzen der Struktur einem gasförmigem Gemisch aus Flusssäure (HF) und Ammoniak (NH4OH) gegenüber einschließen. Das Verhältnis von Flusssäure (HF) zu Ammoniak (NH4OH) im chemischen Oxidentfernungsprozess (COR-Prozess) kann bei einem Druck zwischen 99,99 mPa (0,75 mTorr) und 1999,84 mPa (15mTorr) ungefähr bei Raumtemperatur (25 °C) im Bereich von 2,25:1 bis 1,75:1 liegen. In einem Beispiel ist in der chemischen Oxidentfernung (COR) das Verhältnis von Flusssäure (HF) zu Ammoniak (NH4OH) 2:1, bei einem Druck zwischen 133,322 mPa (1mTorr) und 1333,22 mPa (10mTorr) und einer Temperatur von etwa 25 °C. Während dieses Aussetzens reagieren HF- und Ammoniak-Gase mit dem Seitenwandrest, der vom Ätzprozess zur Herstellung des Dummy-Gates auf der freiliegenden Oberfläche der dielektrischen Dünnschicht zurückgeblieben ist, um ein festes Reaktionsprodukt zu bilden. Das feste Reaktionsprodukt kann in einem zweiten Schritt entfernt werden, der das Erwärmen der Struktur auf eine Temperatur größer als etwa 90 °C einschließt, z.B. 100 °C, was die Verdampfung des Reaktionsprodukts zur Folge hat. Das Reaktionsprodukt kann durch Spülen der Struktur in Wasser entfernt werden, oder durch Entfernen mit einer wässrigen Lösung.
  • Bezug nehmend auf 5b, wird eine Blockmaske 60 verwendet, um das Transistorgebiet zu bedecken und das Kondensatorgebiet freiliegend zu lassen. Die Maske 60 kann eine Weichmaske sein, d.h. ein Fotolack, der durch Fotolithografie gebildet wird. Wenn alternativ dazu eine Hartmaske verwendet wird, wird über der Maskenschicht ein Fotolack-Material aufgebracht, um eine Strukturierung der Hartmaskenschicht durchzuführen. Die Maske 60 kann eine Weichmaske sein (Fotolack), die durch Fotolithografie gebildet wird. Dabei wird für die Abstandshalter ein geeigneter Ätzprozess verwendet. Falls die Abstandshalter zum Beispiel Siliciumnitrid enthalten, kann eine Trockenätzung wie z.B. chemisches Downstream-Ätzen (CDE) oder ein Nassätzen mit einer heiße Phosphorsäure enthaltenden wässrigen Lösung verwendet werden, um das Siliciumnitrid zu entfernen. Dann wird die Maske (Fotolack) 60 bevorzugt durch ein Trockenstrippen (Plasmaätzung) oder ein Nassstrippen (z.B. durch Schwefelperoxid) entfernt.
  • Auf 6a Bezug nehmend, werden ein High-k-Dielektrikum 85 und ein Metall-Gate (MG) 80 abgeschieden. Das High-k-Dielektrikumsmaterial wird vorteilhafterweise durch Standardverfahren wie z.B. Atomlagenabscheidung (ALD) oder chemische Gasphasenabscheidung (CVD) abgeschieden. Alternativ dazu kann das Dielektrikumsmaterial dielektrisches Material enthaltendes Silicium einschließen, das durch chemische Gasphasenabscheidung wie z.B. chemische Niederdruck-Gasphasenabscheidung (LPCVD) und optional in Kombination mit chemischer Oxidation, thermischer Oxidation und/oder thermischer Nitridierung abgeschieden wird.
  • Bezug nehmend auf den Kondensator, wird das stark dotierte RSD-Gebiet zur ersten Elektrode, das Metall-Gate 80 wird zur zweiten Elektrode, und das High-k-Material 85 auf den Seitenwänden des RSD-Gebiets wird zum Kondensator-Dielektrikum. Beispiele für High-k-Materialien schließen, ohne darauf beschränkt zu sein, Metalloxide wie Hafniumoxid, Hafnium-Siliciumoxid, Hafnium-Siliciumoxinitrid, Lanthanoxid, Lanthan-Aluminiumoxid, Zirconiumoxid, Zirconium-Siliciumoxid, Zirconium-Siliciumoxinitrid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Barium-Titanoxid, Strontium-Titanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid und Blei-Zink-Niobat ein. Das High-k-Material kann außerdem Dotanden wie z.B. Lanthan oder Aluminium einschließen.
  • Beispiele für Metall-Gates schließen Wolfram, Titan, Tantal, Ruthenium, Zirconium, Cobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber, Gold, ein leitfähiges Metallverbindungsmaterial (z.B. Tantalnitrid, Titannitrid, Wolframsilicid, Wolframnitrid, Rutheniumoxid, Cobaltsilicid, Nickelsilicid), Kohlenstoff-Nanoröhrchen, leitfähigen Kohlenstoff oder eine geeignete Kombination dieser Materialien ein. Das leitfähige Material kann außerdem Dotanden aufweisen, die während oder nach der Abscheidung eingebracht werden.
  • In 6b wird eine Draufsicht der Struktur in der Phase gezeigt, die im Querschnitt der in 6a gezeigten perspektivischen Ansicht bereits beschrieben wurde. Der Kondensator und der Transistor werden mit dem vom Dielektrikum umgebenen Gate-Metall gezeigt, wobei die ILD-Schicht der Klarheit halber ausgelassen ist.
  • Die vorliegende Ausführungsform veranschaulicht die Struktur in Abwesenheit einer Back-Gate-Schicht, wobei die BOX-Schicht direkt über dem Substrat liegt und sich bevorzugt vom Anfang des Transistorgebiets bis zum Ende des Kondensatorgebiets erstreckt.
  • Auf 7 Bezug nehmend, wird das Dielektrikum (z.B. Oxid) 42 bevorzugt durch CVD, Aufschleuderbeschichtung und dergleichen abgeschieden. Ein Kontakt zum Metall-Gate 100, zu Source und Drain (S/D)-Gebiete 107, 108 und Silicid auf S/D-Gebiete kann entweder vor oder während der Kontaktbildung gebildet werden.
  • Die Kontakte werden bevorzugt durch Strukturieren mit Fotolithografie gebildet; zuerst durch Ätzen von Kontaktgräben, bevorzugt durch RIE; Füllen der Gräben mit leitfähigem Material wie z.B. Wolfram; und Planarisieren der Oberseite, bevorzugt durch CMP.
  • Das leitfähige Material kann, ohne darauf beschränkt zu sein, ein dotiertes Halbleitermaterial (z.B. polykristallines oder amorphes Silicium, Germanium und eine Silicium-Germanium-Legierung), ein Metall (z.B. Wolfram, Titan, Tantal, Ruthenium, Cobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber und Gold), eine leitfähige Metallverbindung (z.B. Tantalnitrid, Titannitrid, Wolframsilicid, Wolframnitrid, Titannitrid, Tantalnitrid, Rutheniumoxid, Cobaltsilicid und Nickelsilicid) oder eine geeignete Kombination dieser Materialien sein.
  • Weiter auf 7 Bezug nehmend, ist der Kondensator mit niedrigem Widerstand und des stark dotierten RSD-Gebiet wie folgt strukturiert: Das Metall-Gate (MG) 95 wird zur 1. Elektrode, das stark dotierte RSD-Gebiet wird zur 2. Elektrode 90, und das High-k-Material 85 zum Kondensator-Dielektrikum. Der Kondensator wird also zwischen dem Metall-Gate 80 und dem nun erweiterten (d.h., aufgrund der Abwesenheit der Seitenwand) einschließlich des hoch dotierten RSD-Gebiets gebildet, wobei das High-k-Material 85 als Kondensator-Dielektrikum wirkt.
  • Nun auf 8 Bezug nehmend, wird die Bildung einer Substrat-Diode gezeigt, die durch Vertiefen des im Diodengebiet integrierten ETSOI und BOX gebildet wird. Die Struktur gilt für eine Übergangsdiode, die vorteilhafterweise den gleichen Aufbau verwendet wie zuvor für den Kondensator beschrieben und 5a als Ausgangspunkt nimmt. Hierin werden zwei Gebiete gezeigt, ein Transistorgebiet und ein daran angrenzendes Diodengebiet. In jedem Gebiet werden jeweils Dummy-Gates gebildet, wobei das Dummy-Gate über dem Dummy-Gate-Dielektrikum liegt und das Dielektrikum direkt auf dem ETSOI angeordnet ist. Abstandshalter umgeben das Dummy-Gate, wie zuvor Bezug nehmend auf 4b dargestellt. Ein RSD-Gebiet wird bevorzugt epitaktisch gezüchtet, um eine Erweiterung zu bilden, die jeweils an den Abstandshaltern angrenzt. Im Unterschied zum Kondensator, der das BOX auf dem Substrat aufweist, ist das BOX in der vorliegenden Diode auf einer Wanne angeordnet, die über dem Substrat liegt.
  • Wannen unter dem BOX werden bevorzugt durch Implantation als eine gemeinsame Wanne gebildet. Die Transistor- und Diodengebiete sind beide durch die STI voneinander getrennt, die zur Oberseite des Substrats verläuft. Ein Zwischenschicht-Dielektrikum (ILD) wird bevorzugt durch CVD abgeschieden und z.B. durch CMP planarisiert. Die Dummy-Gates werden dann durch Ätzen mit einer Trocken- oder Nassätzung entfernt. Dann wird durch Fotolithografie eine Blockmaske gebildet, bevorzugt eine Weichmaske (z.B. Fotolack), die das Transistorgebiet bedeckt, während sie das Diodengebiet freiliegend lässt.
  • Als Nächstes werden das ETSOI und BOX im Diodengebiet vertieft, wobei entgegengesetzte Dotanden in die Wanne implantiert werden, um den pn-Übergang mit einer Dotierungskonzentration zu bilden, die höher als die ursprüngliche Wannen-Dotierungskonzentration ist, um die pn-Übergangsdiode zu bilden. Wenn die Wanne beispielsweise n-Typ-Dotanden wie z.B. Phosphor mit einer Dotierungskonzentration von 5e18 cm-3 ausweist, wird Bor mit einer Dotierungskonzentration von 2e19 cm-3 in die Wanne implantiert.
  • Bezug nehmend auf 9, kann die Maske durch Trockenstrippen (d.h. Plasmaätzen) oder ein Nassstrippen (bevorzugt mit Schwefelperoxid) entfernt werden. Dann wird ein High-k-Dielektrikum abgeschieden, gefolgt vom Bilden des Metall-Gates (MG). Bei der Diode wird die Wanne (dotiertes Gebiet unter dem BOX) zum ersten Dioden-Anschluss, das entgegengesetzt dotierte Gebiet in der ursprünglichen Wanne wird zum zweiten Dioden-Anschluss, und das Metall-Gate dient als der Kontakt zum zweiten Dioden-Anschluss.
  • Auf 10 Bezug nehmend, wird in einer Ausführungsform ein Substrat-Kontakt durch Vertiefen der ETSOI- und BOX-Schichten gebildet und kann mit der gleichen Maske gebildet werden wie jene, die verwendet wird, um das reale Gate zu bilden, wodurch der Substrat-Kontakt zum realen Gate perfekt selbstjustiert bleibt.
  • Der anfängliche Ausgangspunkt zeigt die ETSOI-Schicht auf dem BOX, das auf der Back-Gate-Schicht direkt über dem Substrat liegt, wie in der Anmeldung US 2013 / 0 146 959 A1 angegeben, die durch Bezugnahme hierin aufgenommen wird.
  • Die gleichen von Abstandshaltern umgebenen Dummy-Gates werden im Transistorgebiet gebildet, wobei das Kontaktgebiet von den anderen durch eine ST getrennt ist. Dann wird ein RSD-Gebiet epitaktisch gezüchtet, um die Erweiterung zu bilden, und das ILD-Dielektrikum wird an den Dummy-Gates endend abgeschieden. Die Dummy-Gates werden dann durch Ätzen entfernt, gefolgt vom Abscheiden des High-k-Dielektrikums. Nach dem Abdecken des Transistors mit einer Maske wird das freiliegend gelassene Kontaktgebiet auf dem High-k-Dielektrikum, der ETSOI-Schicht und dem BOX durch RIE vertieft.
  • Bezug nehmend auf 11, wird nach der Entfernung der Maske ein Metall-Gate geformt, um im Transistorgebiet ein Metall-Gate zu bilden, und das Metall-Gate im Back-Gate-Kontaktgebiet dient als der Kontakt zum Back-Gate.
  • 12 zeigt eine Ausführungsform eines zweiten Back-Gate-Kontakts, der durch Vertiefen der ETSOI- und BOX-Schicht gebildet wird, wobei die epitaktische Züchtung einer Ausführungsform der vorliegenden Erfindung gemäß einen planaren Kontakt ergibt.
  • Beim Abdecken des Transistors mit einer Maske, nachdem das Dummy-Gate wie zuvor beschrieben entfernt wurde, kann das freiliegend gelassene Kontaktgebiet vertieft werden, bevorzugt durch RIE, die ETSOI-Schicht und das BOX.
  • Der Back-Gate-Kontakt unterscheidet sich von der ursprünglichen Ausführungsform darin, dass das Dummy-Gate in dem durch Ätzen zu entfernenden Kontaktgebiet gelassen wird, was die Entfernung der Abstandshalter einschließt, und dass das vertiefte Gebiet sich nicht nur bis zum Back-Gate erstreckt, sondern auch der gesamte vertiefte Bereich des Kontaktgebiets durch das epitaktische Wachstum gefüllt wird. Nur dann folgt das Abscheiden des High-k-Dielektrikums darin. Das epitaktische Wachstum bildet einen Kontakt zum Back-Gate, wobei die epitaktische Schicht in-situ, ex-situ wie z.B. durch Implantation oder eine Kombination aus in-situ und ex-situ dotiert wird, um den Widerstandswert zu senken. Die Maske wird dann vom Transistorgebiet entfernt, und ein Metall-Gate wird mit einem High-k-Material verwendet, das den ETSOI-Kanal vom MG trennt.
  • Dann werden Kontakte zum Metall-Gate gebildet, einschließlich des S/D-Gebiets und des Back-Gates, wobei das epitaktische Wachstum so silicidiert wird, dass das Source/Drain-Gebiet und das epitaktische Wachstum im Kontaktgebiet entweder vor oder während der Bildung des Kontakts gebildet werden können. Die Kontakte werden strukturiert, z.B. durch Fotolithografie, Ätzen der Kontaktgräben und Füllen der Gräben mit leitfähigem Material, bevorzugt mit Wolfram, und die Oberseite des Oxids wird z.B. durch CMP planarisiert.
  • 13 zeigt einen Widerstand, der in ein Widerstandsgebiet benachbart zum Transistorgebiet integriert ist, nach der Entfernung des Dummy-Gates, dem Vertiefen der ETSOI- und BOX-Schichten und dem Bilden eines epitaktischen Wachstums, und dem Füllen des Dummy-Gates im Transistorgebiet mit einem Metall-Gate gemäß einer Ausführungsform der Erfindung.
  • Der Ausgangspunkt für den Widerstand entspricht der in 10 und 11 gezeigten schematischen Darstellung. Die Transistor- und Widerstandsgebiete sind durch eine STI voneinander isoliert. Die gleiche Blockmaske wie zuvor wird erneut verwendet, um das Transistorgebiet zu bedecken, während das Widerstandsgebiet freiliegend gelassen wird. Dann wird ein Ätzen verwendet, um sowohl das ETSOI als auch das BOX zu vertiefen, wobei das Ätzen an der unteren Oberseite des BOX angrenzt. Optional werden die vertieften Bereiche dann durch ein epitaktisches Wachstum gefüllt. Die Maske wird dann vom Transistorbereich entfernt. Ein High-k-Dielektrikum wird nach der Bildung des Metall-Gates konturtreu abgeschieden. Das Dielektrikum, bevorzugt ein Oxid, wird dann über beide Gebiete hinweg abgeschieden, gefolgt von den Kontakten zum Metall-Gate, zum S/D-Gebiet und zum Back-Gate, wobei das S/D-Gebiet bevorzugt entweder vor oder nach der Bildung der Kontakte silicidiert wird. Wie zuvor beschrieben, werden die Kontakte durch Strukturieren gebildet, z.B. Fotolithografie, Ätzen der Kontaktgräben durch RIE, Füllen der Gräben mit Wolfram und Planarisieren durch CMP. Der Widerstand wird zwischen den zwei epitaktisch gefüllten Gräben im Widerstandsgebiet gezeigt. In diesem Fall tragen der Widerstandswert des epitaktischen Materials in den Gräben und der Widerstandswert der Wanne unter dem BOX zum Widerstandswert des Widerstands bei. Alternativ dazu werden Gräben mit Metall gefüllt, und der Widerstandswert des Widerstands ist primär auf den Widerstandswert der Wanne unter dem BOX zurückzuführen.
  • Zusammenfassend beschreiben Ausführungsformen der vorliegenden Erfindung eine Vielzahl von Einheiten, die Kondensatoren, Substrat-Übergangsdioden, verschiedene Versionen von Back-Gate-Kontakten und einen Widerstand einschließen. In allen Fällen wird keine Topographie bei der Dummy-Gate-Strukturierung verwendet, sie ermöglicht sowohl die Lithografie als auch das Ätzen, die beide benutzerfreundlich sind.
  • INDUSTRIELLE ANWENDBARKEIT
  • Die vorliegende Erfindung findet industrielle Anwendbarkeit im Entwurf und in der Fertigung von Hochleistungshalbleiter-Feldeffekttransistor(FET)-Einheiten, die in integrierten Schaltungschips eingebaut sind, die in einer großen Vielfalt von elektronischen und elektrischen Geräten Anwendung finden.

Claims (24)

  1. Verfahren zum Bilden von Halbleiterstrukturen auf einem Halbleiter-auf-Isolator(SOI)-Substrat, aufweisend: Bilden, in einem ersten Gebiet, eines extrem dünnen Halbleiter-auf-Isolator-Transistors (ETSOI-Transistors) auf einer ETSOI-Schicht (20), die über einer vergrabenen Oxidschicht (BOX-Schicht) (15) liegt, wobei der ETSOI-Transistor ein Dummy-Gate (27) aufweist, das durch einen Abstandshalter (30) begrenzt wird, und ein erhöhtes Source und Drain (RSD)-Gebiet (40), das an dem Abstandshalter (30) angrenzt; Ersetzen des Dummy-Gates (27) durch Abscheiden eines High-k-Dielektrikums (85), gefolgt durch Abscheiden eines Metall-Gates (80) darauf; und Bilden, in einem zweiten Gebiet, das koplanar zu dem ETSOI-Transistor ist, eines oder mehrerer Kondensatoren mit einer ersten Elektrode, die durch das dotierte RSD-Gebiet (40) des ETSOI gebildet wird, einer zweiten Elektrode, die durch das Metall-Gate (80) gebildet wird, wobei das High-k-Dielektrikum (85) die erste Elektrode von der zweiten Elektrode trennt; Bilden mindestens einer pn-Übergangsdiode durch selektives Vertiefen des ETSOI und des BOX, Füllen der Übergangsdiode mit dem Metall-Gate (80), wodurch ein Kontakt zu einem ersten Anschluss gebildet wird, wobei der Metall-Gate-Kontakt durch das High-k-Gate-Dielektrikum (85) und den Abstandshalter (30) von dem ETSOI und von dem RSD-Gebiet (40) elektrisch isoliert ist; Bilden eines oder mehrerer Back-Gate-Kontakte durch Vertiefen des ETSOI und des BOX, und epitaktisches Nachwachsen, um einen planaren Kontakt zu bilden; und Bilden eines oder mehrerer Widerstände, die auf das ersetzte Dummy-Gate (27) folgen, durch Vertiefen der ETSOI- und BOX-Schichten und Füllen der Vertiefungen durch epitaktisches Wachstum.
  2. Verfahren nach Anspruch 1, wobei das Bilden des High-k-Dielektrikums (85) Metalloxide verwendet.
  3. Verfahren nach Anspruch 1, wobei das Bilden der ETSOI-Transistoren auf ein erstes Gebiet konzentriert ist und die Kondensatoren, Übergangsdioden, Back-Gate-Kontakte oder Widerstände in einem zweiten Gebiet gebildet werden.
  4. Verfahren nach Anspruch 1, außerdem aufweisend ein Isolieren des ETSOI-Transistors von den Kondensatoren, pn-Übergangsdioden, Back-Kontakten oder Widerständen durch eine flache Grabenisolation (STI).
  5. Verfahren nach Anspruch 1, wobei das Bilden des ETSOI-Transistors und des Kondensators jeweils ein Ersetzen der Dummy-Gates (27) durch Metall-Gates (80) aufweist.
  6. Verfahren nach Anspruch 5, außerdem aufweisend ein Bilden des Kondensators, wobei das Metall-Gate (80) durch die dünne vergrabene Oxidschicht (BOX-Schicht) (15) verläuft und an eine Oberseite des Back-Gates angrenzt.
  7. Verfahren nach Anspruch 8, wobei das Bilden der Kondensatoren ein Bilden von Metall-Isolator-Halbleiter(MIS)-Kondensatoren aufweist.
  8. Verfahren nach Anspruch 1, außerdem aufweisend ein Bilden von Abstandshaltern (30), die das Metall-Gate des ETSOI-Transistors umgeben, wobei sie Wände des Kondensator-Gates freiliegend lassen.
  9. Verfahren zum Bilden einer On-Chip-Halbleiterstruktur, aufweisend: Bilden, auf einer ETSOI-Schicht (20), eines SOI-Substrats, eines ersten Dummy-Gates (27) in einem Transistorgebiet und eines zweiten Dummy-Gates (27) in einem Kondensatorgebiet, wobei jedes der Dummy-Gates (27) von Abstandshaltern (30) umgeben wird; Bilden eines erhöhten Source und Drain (RSD)-Gebiets (40) auf der ETSOISchicht (20), wobei das RSD-Gebiet (40) an den Abstandshaltern (30) angrenzt; Entfernen des ersten Dummy-Gates (27) aus dem Transistor- und dem Kondensatorgebiet durch Ätzen; Bilden eines Grabens in jedem der Transistor- und Kondensatorgebiete; Abscheiden eines High-k-Dielektrikums (85), gefolgt von einem Metall-Gate (80) in jedem der in den Transistor- und Kondensatorgebieten entfernten Dummy-Gates (27); wobei das Bilden der On-chip-Halbleiterstruktur außerdem jede Anzahl und Kombination aufweist von: einem oder mehreren Kondensatoren, die von dem ETSOI-Transistor isoliert sind, koplanar zu dem ETSOI-Transistor sind und eine erste Elektrode aufweisen, die durch ein stark dotiertes RSD-Gebiet (40) des ETSOI gebildet wird, wobei eine zweite Elektrode durch das Metall-Gate (80) gebildet wird und die erste Elektrode durch das High-k-Dielektrikum (85) von der zweiten Elektrode getrennt ist; einer oder mehreren Dioden, durch Vertiefen des ETSOI und des BOX, Füllen der pn-Übergangsdiode mit dem Metall-Gate (80) als einem Kontakt zu einem ersten Anschluss, wobei der Metall-Gate-Kontakt durch das High-k-Gate-Dielektrikum (85) und den Abstandshalter (30) von dem ETSOI und dem RSD-Gebiet elektrisch isoliert ist; ein oder mehrere Back-Gate-Kontakte, die durch Vertiefen des ETSOI und des BOX gebildet werden, und durch epitaktisches Nachwachsen, um einen planaren Kontakt zu bilden; und einen oder mehrere Widerstände, die auf die Entfernung des Dummy-Gates (27) folgen, durch Vertiefen der ETSOI- (20) und der BOX-Schichten (15) und Bilden eines epitaktischen Wachstums.
  10. Verfahren nach Anspruch 9, das nach dem Bilden des RSD-Gebiets (40) außerdem ein Abscheiden und Planarisieren einer Zwischenschicht-Dielektrikumsschicht aufweist, die an das Dummy-Gate (27) angrenzt.
  11. Verfahren nach Anspruch 9, wobei das Entfernen der Dummy-Gates (27) durch Trocken- oder Nassätzen durchgeführt wird.
  12. Verfahren nach Anspruch 9, außerdem aufweisend ein Bedecken des Transistorgebiets mit einer Blockmaske (60), die das Kondensatorgebiet freiliegend lässt.
  13. Verfahren nach Anspruch 12, außerdem aufweisend ein Entfernen der Blockmaske (60).
  14. Verfahren nach Anspruch 12, außerdem aufweisend ein Verwenden von Fotolack, um die Blockmaske durch Plasmaätzen zum Trockenstrippen oder Nassstrippen mit Schwefelperoxid zu entfernen.
  15. Verfahren nach Anspruch 9, außerdem aufweisend ein Bilden eines Kondensators mit einer ersten Elektrode, die durch ein Back-Gate unter einem BOX des Substrats gebildet wird; mit einer zweiten Elektrode, die durch das Metall-Gate (80) gebildet wird; und wobei das High-k-Dielektrikum (85) ein Kondensator-Dielektrikum bildet.
  16. Verfahren nach Anspruch 9, außerdem aufweisend ein Bilden von Kontakten zu den Metall-Gates (100, 90, 95), erhöhten Source- und Drain-Struktur.
  17. Verfahren nach Anspruch 9, wobei das Dummy-Gate (27) entfernte, die vertieften ETSOI- und BOX-Schichten ein stark dotiertes Back-Gate-Gebiet freilegen.
  18. Verfahren nach Anspruch 9, wobei das High-k-Dielektrikum (85) und das Metall-Gate (80) durch einen Austauschprozess für das High-k-Dielektrikum (85) und Metall-Gate (80) gebildet werden.
  19. Verfahren nach Anspruch 9, wobei das Freilegen des stark dotierten Back-Gate-Gebiets einen Körper eines Kondensators bildet, wodurch der Widerstand des Kondensatorkörpers reduziert wird, und wobei der Kondensator das Metall-Gate (80) und das dotierte erhöhte Source- und Drain (RDS)-Gebiet (40) als eine erste und zweite Elektrode verwendet und das High-k-Gate-Dielektrikum (85) als Kondensator-Dielektrikum aufweist.
  20. Verfahren nach Anspruch 9, wobei das High-k-Dielektrikum (85) aus Metalloxid oder dielektrischen Materialien besteht.
  21. Verfahren nach Anspruch 9, wobei die RSD-Gebiete (40) epitaktisch gezüchtet werden, wobei sie eine Erweiterung bilden.
  22. Halbleiterstruktur auf einem SOI-Substrat, aufweisend: einen extrem dünnen Halbleiter-auf-Isolator-Transistor (ETSOI-Transistor) auf einer ETSOI-Schicht (20), die über einer BOX-Schicht (15) liegt, und eine Back-Gate-Schicht, die unter der BOX-Schicht (15) gebildet ist, wobei der ETSOI-Transistor ein Dummy-Gate (27) aufweist, das von einem Abstandshalter (30) umgeben ist, und eine erhöhte S/D-Struktur (40), die an dem Abstandshalter (30) angrenzt; ein Dummy-Gate, das mit einem High-k-Dielektrikum (85) versehen ist, gefolgt von einem Metall-Gate (80); und ein oder mehrere Kondensatoren, die von dem ETSOI-Transistor isoliert sind, koplanar zu dem ETSOI-Transistor sind und eine erste Elektrode aufweisen, die durch ein stark dotiertes erhöhtes Source/Drain (RSD)-Gebiet (40) des ETSOI gebildet wird, wobei eine zweite Elektrode durch das Metall-Gate (80) gebildet wird und die erste Elektrode durch das High-k-Dielektrikum (85) von der zweiten Elektrode getrennt ist; eine oder mehrere pn-Übergangsdioden, die ein vertieftes ETSOI (20) und BOX (15) aufweisen, wobei die pn-Übergangsdiode das als Metall-Gate (80) Kontakt zu einem ersten Anschluss aufweist, wobei der Metall-Gate-Kontakt durch das High-k-Gate-Dielektrikum (85) und einen Abstandshalter (30) von dem ETSOI (20) und von dem RSD-Gebiet (40) elektrisch isoliert ist, wobei jede der pn-Übergangsdioden Wannen aufweist, die zwischen dem BOX (15) und dem massiven Substrat liegen und durch Implantation gebildet werden, gefolgt von thermischer Behandlung, um Dotanden zu aktivieren; einen oder mehrere Back-Gate-Kontakte mit einem vertieften ETSOI (20) und einem vertieften BOX, und einem epitaktischen Nachwachsen zum Bilden eines planaren Kontakts; und einen oder mehrere Widerstände, die auf die Entfernung des Dummy-Gates (27) folgen, durch einen vertieften der ETSOI- (20) und der BOX-Schicht (15) und Bilden des epitaktischen Wachstums.
  23. Halbleiterstruktur nach Anspruch 22, außerdem aufweisend eine Back-Gate-Schicht unter der BOX-Schicht und über dem massiven Substrat.
  24. Halbleiterstruktur nach Anspruch 22, wobei mindestens eine flache Grabenisolation (STI) zu einer Unterseite des BOX (15) hin verläuft.
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