CN104025298A - 用于形成etsoi电容器、二极管、电阻器和背栅接触部的方法和结构 - Google Patents

用于形成etsoi电容器、二极管、电阻器和背栅接触部的方法和结构 Download PDF

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Abstract

通过在替换栅极HK/MG(80,85)流程中经由ETSOI(20)层和BOX(15)层进行蚀刻来在晶体管和电容器区域中分别形成ETSOI晶体管以及电容器、结合二极管、背端接触部和电阻器的组合。电容器和其它器件的形成与ETSOI替换栅极CMOS流程兼容。低电阻的电容器电极使得可以获得高质量的电容器和器件。通过光刻与伴随有的适当蚀刻相结合来实现在伪栅极(27)图案化期间不存在形貌。

Description

用于形成ETSOI电容器、二极管、电阻器和背栅接触部的方法和结构
相关申请的交叉引用
申请序列号为13/316,641的本申请涉及同时提交的共同受让人的申请序列号13/316,635，并且通过引用包含其全部内容。
技术领域
本公开通常涉及极薄SOI半导体器件(ETSOI)，更具体地涉及ETSOI片上电容器、结二极管、电阻器和背栅接触部，其中所有这些都构造在SOI衬底上，与ETSOI CMOS晶体管集成，并且被发现特别适用于诸如片上系统(SoC)应用等的各种应用。
背景技术
为了使ETSOI成为真正的工艺，一直致力于将ETSOI作为针对持续的CMOS缩放的器件架构，其中该架构扩展至其它半导体结构。随着各种集成电路组件的尺寸的缩小，诸如FET等的晶体管经历了性能和功耗这两方面的显著改善。这些改善在很大程度上归功于所使用的组件的尺寸的缩小，而这些缩小通常转换为电容、电阻的减小以及来自晶体管的通过电流的增大。
然而，这种在器件尺寸上的“传统”缩放所带来的性能改善近来已遭遇阻碍，并且在一些情况下，在缩放超过特定点时，甚至受到与器件尺寸的持续缩小必然相关联的泄漏电流和可变性的增加的挑战。诸如金属氧化物半导体场效应晶体管(MOSFET)等的平面晶体管特别适合用在高密度集成电路中。随着MOSFET和其它器件大小的减小，这些器件的源极/漏极区域、沟道区域和栅电极的尺寸也减小。
绝缘体上半导体(SOI)工艺使得能够形成高速浅结器件。另外，SOI器件通过减少寄生结电容来改善性能。在SOI衬底中，在单晶硅上形成由二氧化硅制成的掩埋氧化物(BOX)膜，并且在掩埋氧化物膜上形成有单晶硅薄膜。已知有制造这种SOI衬底的各种方法，这些方法其中之一是注氧隔离(SIMOX)处理，其中将氧离子注入硅衬底的期望深度以形成BOX膜。然后在通常为1300℃的高温下并且具有少量氧的惰性环境中对该衬底进行退火，以使得将该衬底的氧注入区域转换成二氧化硅。形成SOI衬底的另一方法是晶片接合，其中使具有二氧化硅表面层的两个半导体衬底在二氧化硅表面处接合到一起以在这两个半导体衬底之间形成BOX层，之后进行薄化。ETSOI，即一种完全耗尽器件，使用多数载流子在工作期间完全耗尽(FD)的超薄硅沟道。
参考图1，示出具有极薄绝缘体上半导体(ETSOI)层的绝缘体上半导体(SOI)衬底上的FET器件的现有技术例示结构。在SOI衬底的掩埋绝缘层(BOX)15上形成厚度优选为3nm～20nm的(ETSOI)层20。在ETSOI层的存在半导体的上表面上形成优选使用外延沉积处理形成的隆起型源极和隆起型漏极(RSD)40。
由于未掺杂的极薄SOI主体的电阻高，因此现有的ETSOI电容器遭受导致质量差的高的体电阻。该问题不仅局限于电容器，而且还扩展至包括电阻器、二极管和背栅接触部等的无源或有源的其它器件的整个族群。为了使ETSOI成为真正的工艺，在工业上，对于诸如片上系统(SoC)应用等的各种应用，需要与ETSOI CMOS晶体管集成的高质量的片上电容器。
发明内容
在一个方面中，本发明的实施例提供一种用于形成半导体结构的方法和结果，所述半导体结构包括集成于极薄SOI(ETSOI)晶体管中的电容器、结二极管、电阻器和背栅接触部。
在另一方面中，实施例提供通过使用金属栅极和高掺杂的隆起型栅极/漏极(RSD)所形成的电容器，所述电容器具有由作为电容器电介质的高k栅极电介质分隔的两个电极。
在另一方面中，本发明的实施例提供用于集成通过使二极管区域中的ETSOI和BOX凹进所形成的衬底的方法和结构。该衬底具有利用金属栅极作为针对例如P侧的第一端子的一个接触部的pn结二极管，二极管区域中的金属栅极接触部经由高K栅极电介质和隔离物与ETSOI和RSD区域电隔离。
在另一方面中，本发明的实施例提供通过使ETSOI和BOX凹进所形成的背栅接触部。通过使用与形成实际栅极相同的掩模来形成背栅图案。背栅接触部通过使衬底接触部与实际栅极完全自对准而受益。
在另一方面中，本发明的实施例提供位于与晶体管区域邻接的电阻器区域中的电阻器，其中在去除伪栅极之后，使ETSOI层和BOX层凹进并且形成外延生长以形成平面接触部。再次使衬底接触部与真实栅极完全自对准。
附图说明
结合附图将最佳地理解以下通过示例方式给出的并且并不意图仅将本发明限制于此的详细说明，其中相同的附图标记表示相同的元件和部件，其中：
图1是现有技术的高体电阻未掺杂极薄SOI主体的侧视截面图，其具有在其延伸区上具有隆起型S/D的ETSOI CMOS晶体管；
图2示出在叠加于衬底上的BOX层上具有ETSOI的SOI晶片的侧视截面；
图3示出包括图案化并且利用一个或多个绝缘体填充沟槽的浅沟槽隔离(STI)；
图4a～4b分别示出经由STI彼此分离的晶体管区域和电容器区域立体图和俯视图，其中晶体管区域和电容器区域各自设置有被隆起型源极和漏极(RSD)围绕的伪电容器；
图5a是在伪栅极处停止的、沉积并且平面化的层间介质层(ILD)的示范例示的侧视截面图；
图5b示出覆盖晶体管区域而使电容器区域暴露、之后去除电容器区域中的隔离物的遮挡掩模的侧视截面图；
图6a～6b分别示出将掩模从晶体管区域去除、之后沉积高K(HK)电介质和金属栅极(MG)的结构的侧视截面图和俯视图，其中为了清楚而省略了ILD；
图7是示出根据本发明一个实施例的电介质的沉积和针对金属栅极、源极和漏极以及背栅的接触部的形成、从而形成具有经由高k电介质分离的第一电极和第二电极的最终电容器设计的侧视截面图；
图8示出根据本发明实施例的、通过使二极管区域中的ETSOI和BOX层凹陷并且注入相反的掺杂物以形成pn结二极管的衬底二极管的形成；
图9示出根据本发明实施例的示出阱变为第一电极、金属栅极变为第二电极的最终二极管结构，其中高k变为二极管电介质；
图10示出根据本发明实施例的通过使ETSOI和BOX层凹进所形成的第一背栅接触部，其中该背栅接触部图案是采用用于形成真实栅极的相同掩模所形成的；
图11示出通过使ETSOI和BOX层凹进所形成的背栅接触部的第二实施例，其中使外延生长形成平面接触部；以及
图12示出根据本发明实施例的位于与晶体管区域相邻的区域中的电阻器，其中在去除了伪栅极之后，在电阻器区域中形成使ETSOI和BOX层凹进并且形成外延生长，利用金属栅极填充晶体管区域中的伪栅极。
具体实施方式
以下将公开本发明的详细实施例。应当理解，这些实施例仅是本发明的示例，其可以以各种形式实现。另外，与本发明的各方面有关地给出的各示例意图是例示性的而非限制性的。此外，这些附图并非必须是按比例绘制的，可以夸大一些特征以示出特定组件的详情。因此，这里所公开的具体结构和功能详情不应被解释为限制性的，而是仅作为用于教导本领域技术人员以各种方式利用本发明的代表性基础。
参考图2，说明用于在绝缘体上半导体(SOI)衬底上形成半导体FET器件的例示性结构和方法，其中该结构采用极薄绝缘体上半导体(ETSOI)层20。该ETSOI层直接沉积在SOI衬底的掩埋绝缘层15上，其中该ETSOI层的厚度优选在2nm～20nm的范围内，并且更优选为4～10nm。
ETSOI层20可以由包括但不限于Si、应变Si、SiC、SiGe、SiGeC、Si合金、Ge、Ge合金、GaAs、InAs和InP或它们的任何组合的任何半导体材料制成。可以通过平坦化、研磨、湿刻蚀、干刻蚀、氧化后氧化蚀刻或它们的任何组合来使ETSOI层20减薄至期望厚度。使ETSOI层20减薄的另一方法包括利用热干或湿氧化处理来使硅氧化、然后使用例如氢氟酸(HF)混合物来对氧化层进行湿蚀刻。可以重复该处理以实现期望厚度。ETSOI层20的厚度可以在1.0nm～10.0nm的范围内，或者在另一实例中，其厚度可在1.0nm～5.0nm的范围内，或者在又一实例中，厚度在3.0nm～8.0nm的范围内。
可以将块状衬底10上的掩埋氧化物(BOX)层15制成为二氧化硅、氮化物、氮化硅和/或例如氮氧化硅的氮氧化物，其厚度在5nm～1000nm的范围内，或者优选为10nm～200nm，或者更优选为10nm～25nm。
仍参考图2，可以通过晶片接合或SIMOX技术来制造SOI晶片。ETSOI层可以包括包含但不限于Si、应变Si、SiC、SiGe、SiGeC、Si合金、Ge、Ge合金、GaAs、InAs和InP或它们的任何组合的任何半导体材料。
参考图3，可以通过浅沟槽隔离(STI)处理来形成隔离，其中该STI处理包括图案化(例如沉积牺牲垫层(例如，垫氧化物和垫氮化物))、图案化(例如，通过光刻)和蚀刻STI沟槽25(例如，通过反应离子蚀刻(RIE))、利用包括但不限于氧化物、氮化物、氮氧化物、高k电介质或这些材料的任何适当组合的一个或多个绝缘体来填充沟槽。可以可选地使用诸如化学机械抛光(CMP)等的平坦化处理来提供平面结构。除STI25以外，还可以使用诸如凸型(mesa)隔离、硅的局部氧化(LOCOS)等的其它隔离。然后可以对牺牲垫氧化物和垫氮化物进行剥离。
参考图4a，在晶体管区域和电容器区域中形成伪栅极27。伪栅极电介质可以包括通过氧化所形成的厚度在1nm～5nm的范围内的二氧化硅。伪栅极可以包括通过诸如化学气相沉积(CVD)等的沉积所形成的多晶硅，其中该多晶硅的厚度在10nm～70nm的范围内，更优选在20～50nm的范围内。伪栅极27还可以包括位于多晶硅上的氮化硅盖。氮化硅可以通过CVD沉积来形成，其中该氮化硅的厚度在5～50nm的范围内，更优选为20～30nm。伪栅极是通过传统的图案化和蚀刻处理所形成的。也可以考虑利用适合伪栅极的其它材料的实施例。
然后，形成通常包括电介质材料的隔离物(spacer)30，并且该隔离物30优选是利用毯层沉积和各向异性回蚀形成的。尽管在附图中将这些隔离物示出为各自使用单层，但已经考虑了可以将每个隔离物形成作为电介质材料的多层结构的实施例。在一个实施例中，优选通过沉积利用RIE形成的膜(例如，氮化硅)来形成隔离物。隔离物厚度可以在3～20nm的范围内，并且更优选为4～8nm。
利用优选由Si或SiGe制成的RSD来形成外延生长的隆起型源极/漏极(RSD)40及其延伸区。这可以通过进行原位掺杂或在外延生长之后进行掺杂、优选通过注入和等离子掺杂来形成。RSD厚度为10～30nm。可以通过注入或通过从原位掺杂的RSD驱动掺杂物来形成延伸区。
更特别地，使来自隆起型源极区域和隆起型漏极区域的原位掺杂半导体材料的掺杂物扩散到ETSOI层20中以形成延伸区域40。通过退火处理来使来自原位掺杂半导体材料的掺杂物扩散到ETSOI层20中，其中该退火处理包括但不限于快速热退火、炉退火、闪光灯退火、激光退火或它们的任何适当组合。在850℃～1350℃的温度下进行用以使掺杂物从原位掺杂半导体材料扩散到ETSOI层20中的热退火。
将原位掺杂半导体材料掺杂成ETSOI层20中所形成的p型导电性的延伸区域40，其中具有p型导电性的延伸区域40的掺杂物浓度在1×1019原子/cm3～2×1021原子/cm3的范围内。延伸区域45的材料可具有2×1019原子/cm3～5×1020原子/cm3的范围内的掺杂物浓度。
延伸区域40的深度可以延伸至ETSOI层20的整个深度，其中从ETSOI层20的上表面测量的深度优选小于10nm，并且通常为2nm～8nm。尽管通过使来自隆起型源极区域和隆起型漏极区域的掺杂物扩散到ETSOI层20中来形成前面所述的延伸区域40，但还可以通过在形成伪栅极27之后并且在形成隆起型S/D区域40之前将n型或p型掺杂物离子注入到ETSOI层20中来形成延伸区域45。
现在参考图4b，例示出该结构的相对于图4a的俯视图，其中突出被隔离物30围绕的伪栅极27以及晶体管区域和电容器区域上的RSD40。
参考图5a，继续进行层间电介质42(ILD，例如氧化物)的沉积和平坦化，在伪栅极处停止。可以通过旋转涂布等使用CVD来进行沉积。优选可以使用化学机械抛光(CMP)来进行平坦化。然后在该处理之后去除伪栅极27。
考虑伪栅极27的去除，在使用氮化硅盖的情况下，可以通过蚀刻、优选通过干蚀刻(例如，RIE)或湿蚀刻(例如利用热磷酸)来去除该氮化硅盖。可以通过干蚀刻(例如，RIE)或湿蚀刻(例如，TMAH或氨)来去除多晶硅，并且通过氢氟酸或化学氧化物去除来去除伪栅极氧化物。
在存在二氧化硅的情况下优选利用包含氢氟酸的蚀刻溶液来进行湿蚀刻处理，并且可选地，使用诸如化学氧化物去除(COR)等的干蚀刻来蚀刻多晶硅和伪栅极氧化物。
在一个示范例示中，化学氧化物去除(COR)处理可以包括使该结构暴露至氢氟酸(HF)和氨(NH4OH)的气态混合物。在化学氧化物去除(COR)处理中，在约室温(25℃)下，在0.75mTorr～15mTorr的压力下，氢氟酸(HF)相对于氨(NH4OH)的比率可以在2.25:1～1.75:1的范围内。在一个示例中，在压力为1mTorr～10mTorr且温度约为25℃的情况下，化学氧化物去除(COR)处理中氢氟酸(HF)相对于氨(NH4OH)的比率为2:1。在该暴露期间，HF和氨气体与由于产生伪栅极的蚀刻处理而存在于电介质膜的暴露表面上的侧壁残余物发生反应，以形成固态反应产物。可以在包括将该结构加热至大于约90℃的温度(例如，100℃)的第二步骤中去除该固态反应产物，由此导致该反应产物蒸发。可以通过在水中漂洗该结构或者利用水溶液去除来去除反应产物。
参考图5b，使用遮挡掩模60来覆盖晶体管区域并且使电容器区域暴露。掩模60可以是软掩模、即通过光刻法所形成的光致抗蚀剂。如果可选地使用硬掩模，则向掩模层上施加光致抗蚀剂材料以影响对硬掩模层的图案化。掩模60可以是通过光刻法所形成的软掩模(光致抗蚀剂)。在该阶段，对隔离物使用任何适当的蚀刻处理。例如，在隔离物包括氮化硅的情况下，可以使用诸如化学下游蚀刻(CDE)等的干蚀刻或利用包含热磷酸的水溶液的湿蚀刻来去除氮化硅。接着，优选使用干剥离(等离子蚀刻)或湿剥离(例如，利用过氧化硫酸)来去除掩模(光致抗蚀剂)60。
参考图6a，沉积高k电介质85和金属栅极(MG)80。有利地，通过诸如原子层沉积(ALD)或化学气相沉积(CVD)等的标准方法来沉积高k电介质材料。可选地，电介质材料可以包括包含通过诸如低压化学气相沉积(LPCVD)等的化学气相沉积并且可选地与化学氧化、热氧化和/或热氮化相结合所沉积的电介质材料的硅。
考虑电容器，高掺杂的RSD变为第一电极，金属栅极80变为第二电极，并且RSD的侧壁上的高k电介质85变为电容电介质。高k材料的示例包括但不限于诸如以下等的金属氧化物：氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧氮化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌。高k还可以包括诸如镧或铝等的掺杂物。
金属栅极的示例包括钨、钛、钽、钌、锆、钴、铜、铝、铅、铂、锡、银、金、导电的金属化合物材料(例如，氮化钽、氮化钛、硅化钨、氮化钨、氧化钌、硅化钴、硅化镍)、碳纳米管、导电性碳或这些材料的任何适当组合。导电性材料还可以包括在沉积期间或之后并入的掺杂物。
参考图6b，示出该结构在前面在图6a所示的立体图的截面所述的阶段处的俯视图。利用被电介质围绕的栅极金属来示出电容器和晶体管，其中为了清楚而去除了ILD层。
本实施例例示不存在背栅层的结构，从而使BOX层直接叠加在衬底上，并且优选从晶体管区域的开始延伸至接近电容器区域的结束。
参考图7，优选使用CVD和旋转涂布等来沉积电介质(例如，氧化物)42。可以在接触部形成之前或期间形成针对金属栅极100、源极和漏极(S/D)107、108和S/D上的硅化物的接触部。
这些接触部是通过以下形成的：优选利用光刻法进行图案化；优选使用RIE来首先蚀刻接触部沟槽；利用诸如钨等的导电材料填充沟槽；并且优选使用CMP来对上表面进行平坦化。
导电性材料可以是但不限于掺杂半导体材料(例如，多晶硅或无定形硅、锗和硅锗合金)、金属(例如，钨、钛、钽、钌、钴、铜、铝、铅、铂、锡、银和金)，导电性金属化合物材料(例如，氮化钽、氮化钛、硅化钨、氮化钨、氮化钛、氮化钽、氧化钌、硅化钴和硅化镍)、或者这些材料的任何适当组合。
仍参考图7，具有高掺杂的RSD的低电阻电容器被构造成如下：金属栅极(MG)95变为第一电极、高掺杂的RSD变为第二电极90、以及高k85作为电容器电介质。因此，电容器形成在金属栅极80和包括高掺杂的RSD的现在的延伸(即，由于不存在侧壁而引起)之间，其中高k85作为电容器电介质。
现在参考图8，形成通过使集成于二极管区域中的ETSOI和BOX凹进所形成的衬底二极管。该结构适用于有利地使用前面针对电容器所述的相似结构的结二极管，利用图5a作为出发点。这里示出示例性的两个区域，即晶体管区域和与该晶体管区域相邻的二极管区域。在每个区域中分别形成伪栅极，其中该伪栅极叠加至伪栅极电介质，该电介质直接位于ETSOI上。如前面参考图4b所示，隔离物围绕伪栅极。优选外延生长RSD，从而形成分别邻接隔离物的延伸区。与在衬底上具有BOX的电容器不同，本二极管结构将BOX放置在叠加于衬底上的阱上。
优选将BOX下方的阱形成为利用注入所形成的一般的阱。使用延伸至衬底的上表面的STI来使晶体管区域和二极管区域彼此分离。优选通过CVC和平坦化、例如使用CMP来沉积层间电介质(ILD)。然后通过使用干或湿蚀刻进行蚀刻来去除伪栅极。然后利用光刻法来形成优选为软掩模(例如，光致抗蚀剂)的遮挡掩模，从而覆盖晶体管区域，同时保持二极管区域暴露。
接着，在二极管区域中，使ETSOI和BOX凹进，将相反的掺杂物注入阱中以使用比原始阱掺杂浓度高的掺杂浓度来形成pn结，从而形成pn结二极管。例如，如果阱具有掺杂浓度为5e18cm-3的诸如磷等的n型掺杂物，则将掺杂浓度为2e19cm-3的硼注入阱。
参考图9，可以通过干剥离(例如等离子蚀刻)或湿剥离(优选利用过氧化硫酸)来去除掩模。然后沉积高K电介质，之后形成金属栅极(MG)。对于二极管，阱(BOX下方的掺杂区域)变为第一二极管端子，原始阱中的相反掺杂区域变为第二二极管端子，并且金属栅极用作针对第二二极管端子的接触部。
参考图10，在一个实施例中，通过使ETSOI层和BOX层凹进来形成衬底接触部，并且可以利用与用于形成真实栅极的掩模相同的掩模来形成衬底接触部，从而使衬底接触部与真实栅极完全自对准。
如通过引用包含与此的申请序列号13/316635所述，初始出发点示出BOX上的ETSOI层，其中该BOX叠加在衬底正上方的背栅层上。
在晶体管区域中形成被隔离物围绕的相同伪栅极，其与接触部区域由ST彼此分离。然后外延生长RSD从而形成延伸区，并且沉积ILD电介质并在伪栅极处停止。然后通过蚀刻去除伪栅极，之后沉积高k电介质。在利用掩模遮挡晶体管时，利用RIE在高k电介质、ETSOI层和BOX上使保持暴露的接触部区域凹进。
参考图11，在去除掩模之后，形成金属栅极以在晶体管区域中形成金属栅极，并且背栅接触部区域中的金属栅极用作针对背栅的接触部。
图12示出根据本发明实施例的通过使ETSOI和BOX层凹进所形成的第二背栅接触部的实施例，其中外延生长形成平面接触部。
在如前面所述去除伪栅极之后使用掩模遮挡晶体管的阶段，优选利用RIE、ETSOI层和BOX来使保持暴露的接触部区域凹进。
通过包括隔离物去除的蚀刻使接触部区域中的伪栅极去除、并且通过使凹进区域不仅延伸直至背栅而且还通过使外延生长填充接触部区域的整个凹进区域，背栅接触部不同于原始实施例。只有这时，才接下来在其中沉积高k电介质。外延生长回来以形成针对背栅的接触部，其中原位、诸如注入等的非原位、或原位和非原位组合地掺杂外延层使电阻降低。然后从晶体管区域去除掩模，并且使用具有使ETSOI沟道与MG分离的高k的金属栅极。
然后形成包括S/D和背栅的针对金属栅极的接触部，从而使外延生长硅化，以使得可以在接触部的形成之前或期间形成接触部区域中的源极/栅极和外延生长。例如使用光刻法，对接触部沟槽进行蚀刻，并且利用导电性材料(优选使用钨)填充沟槽并且例如通过CMP使氧化物的上表面平坦化，来对接触部进行图案化。
图13根据本发明实施例在去除伪栅极、使ETSOI层和BOX层凹进并形成外延生长、并且利用金属栅极填充晶体管区域中的伪栅极之后，提供集成于与晶体管区域相邻的电阻器区域中的电阻器。
电阻器的出发点与参考图10和11所述的示意图相同。晶体管区域和电阻器区域经由STI彼此隔离。再次使用前面所使用的相同阻挡掩模来覆盖晶体管区域，同时使电阻器区域暴露。然后使用蚀刻来使ETSOI和BOX这两者凹进，蚀刻邻接BOX的上下表面。可选地，然后外延生长以填充凹进区域。然后将掩模从晶体管区域去除。在形成金属栅极之后，共形地沉积高k电介质。然后跨这两个区域沉积优选为氧化物的电介质，之后形成针对金属栅极、S/D和背栅的接触部，其中优选在接触部的形成之前或之后使S/D硅化。如前面所述，通过例如光刻法的图案化、利用RIE蚀刻接触部沟槽、利用钨填充沟槽并且通过CMP进行平坦化来形成接触部。示出电阻器在电阻器区域中的两个外延填充的沟槽之间。在这种情况下，沟槽中的外延材料的电阻和BOX下方的阱的电阻构成电阻器的电阻。可选地，利用金属填充沟槽，并且电阻器的电阻主要来自于BOX下方的阱的电阻。
总之，本发明的实施例描述了包括电容器、衬底结二极管、各种形式的背栅接触部和电阻器的多个器件。在所有实例中，在对伪栅极进行图案化时不使用形貌，这使得能够实现均为用户友好性的光刻法和蚀刻。
尽管已经针对特定实施例特别示出并说明了这里所公开的结构和方法，但本领域技术人员应当理解，可以在没有背离本发明的精神和范围的情况下进行形式和细节方面的前述和其它变化。因此，这里所公开的方法和结构意图不限于这里所述并例示的准确形式和细节，而是落在所附权利要求书的范围内。
工业上的应用性
本发明的工业上的应用性在于并入集成电路芯片中的高性能半导体场效应晶体管(FET)器件的设计和制造，其中这些集成电路芯片应用于大量的各种电子和电气设备。

Claims (25)

1.一种用于在绝缘体上半导体(SOI)衬底上形成半导体结构的方法，包括：
在叠加于掩埋氧化物(BOX)层(15)的极薄绝缘体上半导体(ETSOI)层(20)上在第一区域中形成ETSOI晶体管，所述ETSOI晶体管包括由隔离物(30)限定的伪栅极(27)和邻接所述隔离物(30)的隆起型源极和漏极(RSD)(40)；
替换所述伪栅极(27)，沉积高k电介质(28)，之后在所述高k电介质(28)上沉积金属栅极(80)；以及
在与所述ETSOI晶体管共面的第二区域中形成一个或多个电容器，所述一个或多个电容器具有由所述ETSOI的掺杂的所述RSD区域形成的第一电极和由所述金属栅极形成的第二电极，所述高K电介质使所述第一电极与所述第二电极分离；
通过选择性地使所述ETSOI和所述BOX凹进来形成至少一个pn结二极管，利用所述金属栅极(80)填充所述结二极管以形成针对第一端子的一个接触部，其中所述金属栅极的接触部经由所述高K栅极电介质和隔离物与所述ETSOI和RSD电隔离；
通过使所述SOI和所述BOX凹进以及外延生长回来以形成平面接触部来形成一个或多个背栅接触部；以及
通过使所述ETSOI和所述BOX层凹进并且使用外延生长填充所述凹进来在被替换的伪栅极之后形成一个或多个电阻器。
2.根据权利要求1所述的方法，其中，使用金属氧化物形成所述高K电介质(85)。
3.根据权利要求1所述的方法，其中，形成所述ETSOI晶体管集中于第一区域中，并且所述电容器、所述结二极管、所述背栅接触部或所述电阻器形成在第二区域中。
4.根据权利要求1所述的方法，还包括：利用浅沟槽隔离(STI)来使所述ETSOI晶体管与所述电容器、所述pn结二极管、所述背接触部或所述电阻器隔离。
5.根据权利要求1所述的方法，其中，形成所述ETSOI晶体管和所述电容器包括利用金属栅极分别替换所述伪栅极。
6.根据权利要求5所述的方法，还包括：通过使所述金属栅极经由薄的所述掩埋氧化物BOX层延伸至邻接所述背栅的上表面来形成所述电容器。
7.根据权利要求8所述的方法，其中，形成所述电容器包括形成金属-绝缘体-半导体(MIS)电容器。
8.根据权利要求1所述的方法，还包括：形成围绕所述ETSOI晶体管的所述金属栅极的、使所述电容器的栅极的壁暴露的隔离物。
9.一种用于形成片上半导体结构的方法，包括：
在SOI衬底的ETSOI层(20)上，在晶体管区域中形成第一伪栅极(27)并且在电容器区域中形成第二伪栅极(80)，利用隔离物(30)围绕每个所述伪栅极；
在所述ETSOI层上形成隆起型源极和漏极(RSD)(40)，所述RSD邻接所述隔离物(30)；
通过蚀刻来从所述晶体管区域和所述电容器区域去除所述第一伪栅极(27)；
在所述晶体管区域和所述电容器区域的每一个中形成沟槽；
在所述晶体管区域和所述电容器区域中的每个被去除的所述伪栅极(27)中沉积高k电介质(850)，之后沉积金属栅极；
形成所述片上半导体结构还包括形成任意数量的以下及其任意组合：
与所述ETSOI晶体管隔离的一个或多个电容器，所述一个或电容器与所述ETSOI晶体管共面且具有利用所述ETSOI的高掺杂的RSD区域形成的第一电极、利用所述金属栅极形成第二电极，其中所述高K电介质使所述第一电极与所述第二电极分离；
通过使所述ETSOI和所述BOX凹进形成的一个或多个二极管，利用所述金属栅极填充所述pn结二极管作为针对第一端子的一个接触部，其中所述金属栅极的接触部通过所述高K栅极电介质和隔离物与所述ETSOI和RSD电隔离；
通过使所述SOI和所述BOX凹进以及外延生长回来以形成平面接触部形成的一个或多个背栅接触部；以及
通过使所述ETSOI层和所述BOX层凹进并且形成外延生长来在去除所述伪栅极之后形成的一个或多个电阻器。
10.根据权利要求9所述的方法，其中，在形成所述RSD之后还包括沉积和平坦化邻接所述伪栅极的层间电介质层。
11.根据权利要求9所述的方法，其中，去除所述伪栅极是通过干蚀刻或湿蚀刻来进行的。
12.根据权利要求9所述的方法，还包括：利用遮挡掩模(60)覆盖所述晶体管区域，使所述电容器区域暴露。
13.根据权利要求12所述的方法，还包括：去除所述遮挡掩模(60)。
14.根据权利要求12所述的方法，还包括：使用光致抗蚀剂通过利用等离子蚀刻的干剥离或利用过氧化硫酸的湿剥离来去除所述遮挡掩模。
15.根据权利要求9所述的方法，还包括：使用以下来形成电容器：由所述SOI衬底的BOX下方的背栅形成的第一电极；由所述金属栅极(80)形成的第二电极；以及形成电容器电介质的所述高K电介质(85)。
16.根据权利要求9所述的方法，还包括：形成针对所述金属栅极(100,90,95)、隆起型源极和漏极的接触部。
17.根据权利要求9所述的方法，其中，所述凹进的伪栅极、ETSOI层和BOX层使高掺杂的背栅区域暴露。
18.根据权利要求9所述的方法，其中，所述高k和所述金属栅极是通过替换高k和金属栅极处理形成的。
19.根据权利要求9所述的方法，其中，使所述高掺杂的背栅区域暴露形成电容器的主体，从而使所述电容器主体的电阻减小，以及其中所述电容器使用所述金属栅极和掺杂的隆起型源极和漏极作为第一电极和第二电极，并且使所述高k栅极电介质作为电容器电介质。
20.根据权利要求9所述的方法，其中，所述高K电介质由金属氧化物或电介质材料制成。
21.根据权利要求9所述的方法，其中，所述RSD被外延生长以形成延伸区。
22.一种SOI衬底上的半导体结构，包括：
在叠加于BOX层上的极薄绝缘体上半导体(ETSOI)层上的ETSOI晶体管、以及形成在所述BOX层下的背栅层，所述ETSOI晶体管包括被隔离物围绕的伪栅极和邻接所述隔离物的隆起型S/D；
伪栅极，其设置有高k电介质、随后设置有金属栅极；
与所述ETSOI晶体管隔离的一个或多个电容器，所述一个或多个电容器与所述ETSOI晶体管共面且具有由所述ETSOI的高掺杂的隆起型源极/漏极区域形成的第一电极和由所述金属栅极形成的第二电极，其中所述高K电介质使所述第一电极与所述第二电极分离；
一个或多个pn结二极管，其具有凹进的ETSOI和BOX，所述pn结二极管以所述金属栅极作为针对第一端子的一个接触部，其中所述金属栅极的接触部通过所述高K栅极电介质和隔离物与所述ETSOI和RSD电隔离；
一个或多个背栅接触部，其具有凹进的SOI和所述BOX、以及外延生长回来形成平面接触部；以及
在去除所述伪栅极之后，利用凹进的所述ETSOI层和所述BOX层以及形成外延生长的一个或多个电阻器。
23.根据权利要求22所述的半导体结构，还包括背栅层，所述背栅层位于所述BOX层之下并且叠加在所述块状衬底上。
24.根据权利要求22所述的半导体结构，其中，至少一个所述STI延伸至所述BOX的底表面。
25.根据权利要求22所述的半导体结构，其中，每个所述pn结二极管包括位于所述BOX和所述块状衬底之间的阱，所述阱是通过注入之后进行热退火以激活掺杂物而形成的。
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