CN110137257B - 横向扩散mosfet的创建和操作方法 - Google Patents

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Abstract

本发明提供具有低接通电阻的全耗尽SOI上的横向扩散MOSFET。横向扩散MOSFET包含衬底及安置在所述衬底上的第一半导体层。所述横向扩散MOSFET还包含安置在所述第一半导体层上的掩埋氧化物层。包括第一栅极区域、漏极区域及源极区域的第二半导体层安置在所述掩埋氧化物层上。所述第一栅极区域定位在所述源极区域与所述漏极区域之间。第一浅沟槽隔离安置在所述漏极区域与所述第一半导体层之间。第二栅极区域安置在远离所述第二半导体层的所述第一半导体层上且在所述第一浅沟槽隔离与第二浅沟槽隔离之间。栅极节点耦合到所述第一及第二栅极区域以将栅极电压施加到所述第一及第二栅极区域。

Description

横向扩散MOSFET的创建和操作方法
技术领域
本描述大体上涉及集成电路，且更特定来说，涉及横向扩散MOSFET。
背景技术
全耗尽SOI(FDSOI)上的横向扩散MOSFET(LDMOS)在半导体工业中受到越来越多的关注，因为与散装LDMOS相比，其需要更小的尺寸。在FDSOI上设计LDMOS可形成包含轻掺杂片段的漏极。轻掺杂漏极(LDD)片段提供从漏极到栅极的边缘的电压降，这可以帮助防止栅极电介质击穿。因此，与散装LDMOS相比，FDSOI上的LDMOS可支持更高的击穿电压。然而，LDD片段也增加了LDMOS在接通状态的电阻(接通电阻)，这在其中需要快速接通LDMOS的应用中可能是一个问题。因此，非常希望在接通状态下在FDSOI上提供具有低电阻的LDMOS。
发明内容
一方面，本申请案涉及一种半导体装置，其包括：衬底；第一半导体层，其安置在所述衬底上；掩埋氧化物层，其安置在所述第一半导体层上；第二半导体层，其安置在所述掩埋氧化物层上，其中所述第二半导体层包括第一栅极区域、漏极区域及源极区域，且其中所述第一栅极区域定位在所述源极区域与所述漏极区域之间；第一浅沟槽隔离，其安置在所述第二半导体层的第一端处的所述漏极区域与所述第一半导体层之间，其中所述第一浅沟槽隔离从所述第二半导体层延伸到所述第一半导体层；第二栅极区域，其安置在远离所述第二半导体层的所述第一半导体层上且在所述第一浅沟槽隔离与第二浅沟槽隔离之间；及栅极节点，其耦合到所述第一栅极区域及所述第二栅极区域且经配置以将栅极电压施加到所述第一栅极区域及所述第二栅极区域。
另一方面，本申请案涉及一种创建横向扩散MOSFET的方法，其包括：将第一半导体层安置在第一衬底上；将掩埋氧化物层安置在所述第一半导体层上；将第二半导体层安置在所述掩埋氧化物层上；将第一栅极区域、漏极区域及源极区域安置于所述第二半导体层中，其中所述第一栅极区域定位在所述源极区域与所述漏极区域之间；将第一浅沟槽隔离安置在所述第二半导体层的第一端处的所述漏极区域与所述第一半导体层之间；蚀刻所述掩埋氧化物层紧挨着所述第一浅沟槽隔离且距所述漏极区域更远的区段以在所述第一半导体层上创建暴露区域；将第二栅极区域安置在所述第一半导体层的经暴露区域上在所述第一浅沟槽隔离与第二浅沟槽隔离之间；及将栅极节点耦合到所述第一栅极区域及所述第二栅极区域。
另一方面，本申请案涉及一种操作横向扩散n型MOSFET的方法，所述横向扩散n 型MOSFET包含第一栅极区域、第二栅极区域、源极区域及漏极区域，所述方法包括：将高于经预先确定阈值电压的正栅极电压施加到所述第一栅极区域及所述第二栅极区域；基于施加到所述第一栅极区域的所述栅极电压在所述第一栅极区域中生成反型层；基于施加到所述第二栅极区域的所述栅极电压生成反偏压；及生成从所述漏极区域到所述源极区域的电流，其中所述电流至少基于所述反型层及所述反偏压生成。
附图说明
在所附权利要求中陈述本技术的某些特征。然而，出于解释目的，在以下图式中陈述本技术的若干实施例。
图1说明根据本发明的一些方面的FDSOI上的LDMOS的实例。
图2说明根据本发明的一些方面的FDSOI上的LDMOS的实例。
图3说明根据本发明的一些方面的用于在FDSOI上创建LDMOS的实例方法及概念的流程图。
具体实施方式
以下陈述的详细描述希望作为本技术的各种配置的描述，且不希望表示可实践本技术的唯一配置。附图并入本文且构成详细描述的一部分。详细描述包括用于提供对本技术的透彻理解的具体细节。然而，本技术不限于本文陈述的具体细节，且可在没有具体细节中的一或多者的情况下实践。在一些例子中，结构及组件以框图形式展示，以便避免模糊本技术的概念。
在本技术的一或多个方面中，描述了用于在FDSOI上提供LDMOS的系统及配置。FDSOI可用于高性能处理器，因为其可提供具有显著降低的泄漏功率的超低功耗电子器件。FDSOI上的LDMOS的沟道可以非常薄，且因此可能不需要掺杂。使用未掺杂的沟道可使LDMOS电压中的随机波动最小化。另外，FDSOI上的LDMOS中无浮体效应，且因此更容易控制短沟道效应。另外，与散装LDMOS相比，FDSOI上的LDMOS针对相同的电压电平可能需要更小的尺寸。
在本技术的一或多个方面中，描述了在接通状态下具有降低的电阻的FDSOI上的LDMOS。FDSOI上的LDMOS的漏极区域可包含轻掺杂的片段。轻掺杂漏极(LDD)片段可帮助防止栅极电介质击穿，且增加LDMOS可容忍的漏极到源极电压。然而，LDD片段可有助于LDMOS的接通状态电阻。当需要快速接通LDMOS时，较高的接通状态电阻可能成为问题。为了降低接通状态电阻，或同样地，为了增加接通状态下的漏极到源极电流，可同时在LDMOS电路的两个位置处施加栅极电压。首先，将栅极电压施加到沟道以在沟道中创建反型层。其次，可将栅极电压施加到掩埋氧化物层后面的半导体阱以创建反偏压，且从而增强漏极到源极电流。通过在LDMOS的接通状态下增强漏极到源极电流，实际上接通状态下漏极与源极之间的电阻可降低高达30％。另外，将栅极电压施加到掩埋氧化物层后面的半导体阱可能对处于断开状态的LDMOS的性能没有影响。
可在故障分析及装置特性测量期间检测具有降低的接通电阻的FDSOI上的LDMOS。因为可在不增加工艺步骤的情况下执行某些区域中的SOI移除，所以将栅极电压连接到半导体阱不需要额外的掩模或工艺步骤。另外，LDD片段的形成类似于调整 MOSFET的阈值电压的过程，且因此不需要额外的工艺步骤。
图1说明根据本发明的一些方面的FDSOI上的LDMOS的实例。LDMOS 100包含衬底102及第一半导体层104，其中第一半导体层104安置在衬底102上。在一些实例中，第一半导体层104是n型扩散层，例如N阱。LDMOS 100包含安置在第一半导体层104上的掩埋氧化物层106(BOX层)及安置在掩埋氧化物层106顶部上的第二半导体层108。在一些实例中，第二半导体层108通过以在额外衬底的顶部上生长氧化物层开始的过程创建。接着，可翻转额外衬底且将其接合到衬底102。如描述，衬底102包含半导体层104。因此，在接合之后，生长的氧化物层可附接到半导体层104。穿过额外衬底的厚度进行切割以在生长的氧化物层的顶部上创建额外衬底的剩余半导体层。在一些实施例中，额外衬底的剩余半导体层是第二半导体层108，且生长的氧化物层是掩埋氧化物层106。第二半导体层108可包含第一栅极区域110、漏极区域112及源极区域 114。第一栅极区域110可定位在源极区域114与漏极区域112之间，且可具有100nm 到400nm的长度。
LDMOS 100进一步包含第一浅沟槽隔离116，其可安置在漏极区域112与第一半导体层104之间。第一浅沟槽隔离116可定位在第二半导体层108的第一端134与第一半导体层104之间。第一浅沟槽隔离116可从第二半导体层108延伸到第一半导体层104。而且，第二栅极区域120可安置在远离第二半导体层108的第一半导体层104上且在第一浅沟槽隔离116与第二浅沟槽隔离118之间。第二浅沟槽隔离118可从第二栅极区域 120延伸到第一半导体层104。另外，栅极节点130可耦合到第一栅极区域110及第二栅极区域120。栅极节点130可将相同的栅极电压施加到第一栅极区域110及第二栅极区域120使得栅极电压也可以施加到第一半导体层104。在LDMOS 100的接通状态期间经由第二栅极区域120将栅极电压施加到第一半导体层104可产生第一栅极区域110 的反偏压。在一些实例中，栅极电压在0.6伏特到1.8伏特之间。
LDMOS 100进一步包含第三浅沟槽隔离122，其可安置在源极区域114与第一半导体层104之间。第三浅沟槽隔离122可定位在第二半导体层108的第二端136与第一半导体层104(N阱)之间。第三浅沟槽隔离122可从第二半导体层108延伸到第一半导体层104以隔离源极区域114与第一半导体层104。
在一些实例中，第一浅沟槽隔离116、第二浅沟槽隔离118及第三浅沟槽隔离122由例如氧化硅的电介质材料制成。浅沟槽隔离118及122可防止相邻组件之间的电流泄漏。
在一些实施例中，包含第一栅极区域110的第二半导体层108非常薄，例如，在20nm与35nm之间。第一栅极区域110未掺杂且完全耗尽移动电荷。在一些实例中，掩埋氧化物层106也非常薄，例如，在10nm与30nm之间。
在一些实施例中，可将第二半导体层108创建为未掺杂层。接着，在漏极区域112及源极区域114中沉积n型掺杂剂。在一些实施例中，源极区域114是高度掺杂的n型 (N+)半导体。在一些实施例中，漏极区域112包含两个相邻的n型片段：第一漏极片段 112A及第二漏极片段112B。第一漏极片段112A是轻掺杂的n型片段，其可被称为轻掺杂漏极(LDD)。第二漏极片段112B是N+，高度掺杂的n型。第一漏极片段112A与第一栅极区域110接触。LDD片段定位在第二漏极片段112B与第一栅极区域110之间，且可用于提供从第二漏极片段112B到第一栅极区域110的边缘的电压降。电压降可降低第一栅极区域110中的电场强度。通过降低第一栅极区域110中的电场强度，可防止栅极电介质击穿。而且，N+第二漏极片段112B用于与漏极节点(未展示)形成欧姆接触。 N+源极区域114还可用于与源极节点(未展示)形成欧姆接触。在一些实施例中，第二栅极区域120也是N+区域以与栅极节点130产生欧姆接触。
在一些实例中，当LDMOS 100接通时，轻掺杂的漏极区域112的第一漏极片段112A具有比高度掺杂的第二漏极片段112B更高的电阻。因此，第一漏极片段112A可比第二漏极片段112B更多地促成LDMOS 100的漏极区域112与源极区域114之间的电阻。因此，轻掺杂的第一漏极片段112A可增加LDMOS 100在接通状态下的电阻。
在一些实施例中，衬底102未掺杂，且第一半导体层104是沉积的N阱。在一些实例中，衬底102是轻掺杂的p型，且第一半导体层104是轻掺杂的p型衬底中的N阱。
在一些实施例中，当正偏压施加到LDMOS 100的第二栅极区域120时，LDMOS 100的正阈值电压减小。降低阈值电压可导致漏极区域112与源极区域114之间的电流增加。在一些实例中，当LDMOS 100接通时，可将约1.8伏特的电压施加到栅极节点，且可使源极节点接地。
在一些实施例中，LDMOS 100的栅极节点130经由高介电常数氧化物层132、三氮化物层126及多晶硅层124耦合到第一栅极区域110。在一些实施例中，低介电常数氮化硅层128覆盖所述耦合。在一些实例中，将第一栅极区域110耦合到第二栅极区域120 的栅极节点130的材料是由钨或钴制成的金属。在一些实例中，LDMOS 100被正向偏压，且在第一栅极区域110与源极区域114之间施加栅极电压。栅极电压是高于LDMOS 100的阈值电压的正电压。接着，在第一栅极区域110中形成反型层，使得导致电流从漏极区域112流到源极区域114。如描述，将正偏压施加到LDMOS 100的第二栅极区域120可充当反偏压，且因此可增加从漏极区域112到源极114的电流。在一些实施例中，LDMOS 100被反向偏压且第一栅极区域110的栅极电压为零或施加在第一栅极区域110与源极区域114之间的负电压。在一些实例中，当反向偏压时，将负偏压施加到 LDMOS 100的第二栅极区域120不影响LDMOS 100的性能。
图2说明根据本发明的一些方面的FDSOI上的LDMOS的实例。LDMOS 200包含衬底202及第一半导体层204，其中第一半导体层204安置在衬底202上。在一些实例中，第一半导体层204是p型扩散层，例如P阱。LDMOS 200包含安置在第一半导体层204上的掩埋氧化物层206(BOX)及安置在掩埋氧化物层206顶部上的第二半导体层 208。在一些实例中，第二半导体层208通过与上文描述的用于创建第二半导体层108 相同的工艺安置在掩埋氧化物层206顶部上。第二半导体层208可包含第一栅极区域 210、漏极区域212及源极区域214。第一栅极区域210可定位在源极区域214与漏极区域212之间。
在一些实施例中，LDMOS 200具有与LDMOS 100相同的结构。另外，在LDMOS 200中，源极区域214、漏极区域212及第二栅极区域220以及第一半导体层204是p型半导体。而且，源极区域214、第二栅极区域220及第二漏极区域212B是高度掺杂的p 型(P+)半导体。关于图3的方法300更详细地描述LDMOS 200。
另外，LDMOS 200的栅极节点230经由高介电常数氧化物层232、三氮化物层226 及多晶硅层224耦合到第一栅极区域210。在一些实施例中，低介电常数氮化硅层228 覆盖所述耦合。在一些实例中，将第一栅极区域210耦合到第二栅极区域220的栅极节点230的材料是由钨或钴制成的金属。在一些实施例中，LDMOS 200被正向偏压，且在第一栅极区域210与源极区域214之间施加栅极电压。栅极电压是低于LDMOS 200 的负阈值电压的负电压。接着，在第一栅极区域210中形成反型层，使得导致电流在源极区域214与漏极区域212之间流动。在一些实例中，将负偏压施加到LDMOS 200的第二栅极区域220可充当反向偏压，且因此可增加从源极区域214流到漏极区域212的电流。在一些实施例中，LDMOS 200被反向偏压，且第一栅极区域210的栅极电压为零或施加在第一栅极区域210与源极区域214之间的正电压。在一些实例中，当反向偏压时，将正偏压施加到LDMOS 200的第二栅极区域220不会影响LDMOS 200的性能。
在一些实施例中且返回到图1及2，P阱及N阱可具有约1018的掺杂剂浓度，且N+及P+区域具有在5×1019与5×1020之间的掺杂剂浓度。轻掺杂的第一漏极片段212A及 112A可具有约1018的浓度。
图3说明根据本发明的一些方面的用于在FDSOI上创建LDMOS的实例方法及概念的流程图。值得注意的是，本文描述的方法300的一或多个步骤可被省略、以不同顺序执行及/或与用于本文预期的各种类型的应用的其它方法组合。可执行方法300以创建图 1的LDMOS100或图2的LDMOS 200。
如图3中展示，在步骤302，将第一半导体层安置在衬底上。另外，掩埋氧化物层安置在第一半导体层上。参考图1，第一半导体层104(N阱)可安置(例如，创建)在衬底 102上，且掩埋氧化物层106可安置在第一半导体层104的顶部上。参考图2，第一半导体层204(P阱)可安置在衬底202上，且掩埋氧化物层206可安置在第一半导体层204 的顶部上。在一些实施例中，第一半导体层104及204是扩散层。在一些实例中，掩埋氧化物层106及206是10nm与30nm之间的非常薄的氧化物层。
在步骤304，将第二半导体层安置在掩埋氧化物层上。另外，在第二半导体层中创建第一栅极区域、漏极区域及源极区域。在一些实施例中，如图1中展示，第二半导体层108安置在掩埋氧化物层106上。接着，在第二半导体层108中创建源极区域114、第一栅极区域110及漏极区域112。在一些实例中，第一栅极区域110未掺杂，源极区域114是N+，且n型漏极区112包含轻掺杂的第一漏极片段112A及N+的第二漏极片段 112B。在一些实施例中，如图2中展示，第二半导体层208安置在掩埋氧化物层206上。接着，在第二半导体层208中创建源极区域214、第一栅极区域210及漏极区域212。在一些实例中，第一栅极区域210未掺杂，源极区域214是P+，且p型漏极区域212包含轻掺杂的第一漏极片段212A及P+的第二漏极片段212B。在一些实施例中且参考图1 及2，第二半导体层108及208在创建时不掺杂。接着沉积并退火源极区域及漏极区域中的掺杂剂。在一些实例中，第二漏极片段112B及212B及源极区域114及214被升高。
如描述，可在额外衬底上创建掩埋氧化物层106及206，且接着翻转且安置在衬底102及202上。另外，第二半导体层108及208可以以创建掩埋氧化物层106及206的相同工艺安置。在一些其它实施例中，第二半导体层108及208的源极、栅极及漏极区域通过离子植入产生。在额外衬底被翻转且接合到衬底102及202之前，在额外衬底中创建源极、栅极及漏极区域。
在步骤306，第一浅沟槽隔离安置在第二半导体层的漏极区域与第一半导体层之间。在一些实施例中，如图1中展示，第一浅沟槽隔离116安置在第二半导体层108的第一端134处。第一浅沟槽隔离116安置在第二半导体层108的漏极区域112与第一半导体层104之间。第一浅沟槽隔离116从漏极区域112延伸到第一半导体层104。在一些实施例中，如图2中展示，第一浅沟槽隔离216安置在第二半导体层208的第一端234处。第一浅沟槽隔离216安置在第二半导体层208的漏极区域212与第一半导体层204之间。第一浅沟槽隔离216从漏极区域212延伸到第一半导体层204。在一些实例中且参考图 1及2，浅沟槽隔离116及216由二氧化硅制成且具有100nm到200nm的深度。在一些实施例中，掩埋氧化物层106及206分别延伸超过第二半导体层108及208。因此，掩埋氧化物层106及206被蚀刻，且接着创建浅沟槽隔离116及216以隔离漏极区域112 及212与第一半导体层104(N阱)及204(P阱)。在一些实施例中，浅沟槽隔离122及 222类似地在第二半导体层108及208的第二端136及236处创建。浅沟槽隔离122及 222可隔离源极区域114及214与第一半导体层104(N阱)及204(P阱)。另外，浅沟槽隔离122及222还隔离LDMOS 100及LDMOS 200与衬底102及202上的其它LDMOS 装置。
在步骤308，蚀刻掩埋氧化物层的紧挨着第一浅沟槽隔离的区段，以在第一半导体层上创建暴露区域。如上文论述且参考图1及2，掩埋氧化物层106及206分别延伸超过第二半导体层108及208。因此，可蚀刻掩埋氧化物层106及206以创建浅沟槽隔离 116及216。掩埋氧化物层106及206可进一步经蚀刻超过浅沟槽隔离116及216，以在第一半导体层104及204上产生暴露的第二栅极区域120及220。
在步骤310，在第一浅沟槽隔离与第二浅沟槽隔离之间的暴露区域上安置第二栅极区域。参考图1及2，在第一半导体层104及204的暴露区域处形成第二栅极区域120 及220。第二栅极区域120及220分别为N+和P+。在一些实施例中，浅沟槽隔离118及218类似地紧挨着第二栅极区120及220形成。另外，浅沟槽隔离118及218隔离LDMOS 100及LDMOS 200与衬底102及202中的其它LDMOS装置。
在步骤312，栅极节点耦合到第一及第二栅极区域。如图1中展示，栅极节点130 可耦合到第一栅极区域110及第二栅极区域120。如论述，栅极节点130可通过欧姆接触耦合到第二栅极区域120，使得正栅极电压可经施加到接通状态下的LDMOS 100中的第一半导体层104。当栅极节点相对于源极区域114正偏压时，正栅极电压可为接通状态下的第一栅极区域110产生反偏压。当LDMOS 100正向偏压时，反偏压可增加从漏极区域112到源极区域114的电流流量。等效地，反偏压可减小漏极区域与源极区域之间的电阻。
类似地，如图2中展示，栅极节点230可耦合到第一栅极区域210及第二栅极区域220。栅极节点230可通过欧姆接触耦合到第二栅极区域220，使得负栅极电压可经施加到接通状态下的LDMOS 200中的第一半导体层204。当栅极节点相对于源极区域214 被负偏压时，负栅极电压可为接通状态下的第一栅极区域210产生反偏压。当LDMOS 200正向偏压时，反偏压可增加从源极区域214到漏极区域212的电流流量。等效地，反偏压可减小漏极区域与源极区域之间的电阻。在一些实例中，通过将栅极节点连接到第二栅极区域，漏极与源极区域之间的电阻减小了30％。
提供先前的描述以使所属领域的技术人员能够实践本文中描述的各种方面。对于所属领域的技术人员来说，对这些方面的各种修改是显而易见的，且本文定义的一般原理可应用于其它方面。因此，权利要求不希望限于本文展示的方面，而是与符合语言权利要求的全部范围一致，其中对单数元素的引用并不希望意味着“一个且仅一个”，除非明确如此陈述，而是“一或多个”。除非另外明确陈述，否则术语“一些”是指一或多个。男性代词(例如，他的)包含女性及中性(例如，她及它的)，且反之亦然。标题及子标题(如果有的话)仅为了方便起见使用，且不限制本发明。
谓词“经配置以”、“可操作地以”及“经编程以”并不暗示对象的任何特定有形或无形修改，而是希望可互换地使用。举例来说，经配置以监测及控制操作或组件的处理器还可意味着经编程以监测及控制操作的处理器或可操作以监测及控制操作的处理器。同样地，经配置以执行代码的处理器可被解释为经编程以执行代码或可操作以执行代码的处理器。
例如“方面”的短语并不暗示此方面对于本技术是必不可少的，或此方面适用于本技术的所有配置。与一方面有关的揭示内容可适用于所有配置或一或多个配置。例如方面的短语可指代一或多个方面，且反之亦然。例如“配置”的短语并不暗示此配置对于本技术是必不可少的，或此配置适用于本技术的所有配置。与配置有关的揭示内容可适用于所有配置或一或多个配置。例如配置的短语可指代一或多个配置，且反之亦然。
本文使用词语“实例”意味着“用作实例或说明”。本文描述为“实例”的任何方面或设计不一定被解释为比其它方面或设计更优选或更具优势。
所属领域的普通技术人员已知或以后将知道的贯穿本发明描述的各个方面的元件的所有结构及功能等效物通过引用方式明确地并入本文中，且希望由权利要求涵盖。此外，无论在权利要求中是否明确地叙述了此类揭示内容，本文揭示的内容都不希望专用于公众。根据35U.S.C§112，第六段的规定，无主张元件将被解释，除非使用短语“用于……的构件”明确叙述所述元件，或在方法权利要求的情况下，所述元件使用短语“用于……的步骤”进行叙述。此外，在术语“包含”、“具有”或类似物用于描述或权利要求书中的程度上，此术语希望以类似于术语“包括”的方式包含在内，如在“包括”在权利要求中被用作过渡词时被解译。

Claims (9)

1.一种创建横向扩散MOSFET的方法，其包括：
将第一半导体层安置在第一衬底上；
将掩埋氧化物层安置在所述第一半导体层上；
将第二半导体层安置在所述掩埋氧化物层上；
将第一栅极区域、漏极区域及源极区域安置于所述第二半导体层中，其中所述第一栅极区域定位在所述源极区域与所述漏极区域之间；
将第一浅沟槽隔离安置在所述第二半导体层的第一端处的所述漏极区域与所述第一半导体层之间；
蚀刻所述掩埋氧化物层紧挨着所述第一浅沟槽隔离且距所述漏极区域更远的区段以在所述第一半导体层上创建暴露区域；
将第二栅极区域安置在所述第一半导体层的经暴露区域上在所述第一浅沟槽隔离与第二浅沟槽隔离之间；及
将栅极节点耦合到所述第一栅极区域及所述第二栅极区域。
2.根据权利要求1所述的方法，其中所述栅极节点经配置以将栅极电压施加到所述第一栅极区域及所述第二栅极区域，且其中将所述栅极电压施加到所述第二栅极区域经配置以导致所述横向扩散MOSFET的接通状态的电阻减小。
3.根据权利要求1所述的方法，其进一步包括：
使所述第一浅沟槽隔离从所述第二半导体层延伸到所述第一半导体层；及
通过所述第一浅沟槽隔离隔离所述漏极区域与所述第一半导体层。
4.根据权利要求1所述的方法，其中所述漏极区域包括具有相同掺杂剂类型的轻掺杂片段及高度掺杂片段，其中所述高度掺杂片段包括比所述轻掺杂片段更大的掺杂剂浓度。
5.根据权利要求4所述的方法，其进一步包括：
将所述漏极区域的所述轻掺杂片段布置在所述第一栅极区域与所述漏极区域的所述高度掺杂片段之间。
6.根据权利要求1所述的方法，其中所述安置所述掩埋氧化物层及所述安置所述第二半导体层进一步包括：
在第二衬底上生长氧化物层；
翻转所述第二衬底且将所述第二衬底接合到所述第一衬底，其中在接合之后，所述氧化物层经附接到所述第一衬底的所述第一半导体层；及
穿过所述第二衬底的厚度进行切割以在氧化物层顶部上创建剩余半导体层，其中所述氧化物层是所述掩埋氧化物层且所述剩余半导体层是所述第二半导体层。
7.根据权利要求1所述的方法，其进一步包括：
将第三浅沟槽隔离安置在所述第二半导体层的第二端处的所述源极区域与所述第一半导体层之间；
使所述第三浅沟槽隔离从所述第二半导体层延伸到所述第一半导体层；及
通过所述第三浅沟槽隔离隔离所述源极区域与所述第一半导体层。
8.根据权利要求1所述的方法，其进一步包括：
使所述第二浅沟槽隔离从所述第二栅极区域延伸到所述第一半导体层。
9.一种操作横向扩散n型MOSFET的方法，所述横向扩散n型MOSFET包含第一栅极区域、第二栅极区域、源极区域及漏极区域，所述方法包括：
将高于经预先确定阈值电压的正栅极电压施加到所述第一栅极区域及所述第二栅极区域，其中所述第二栅极区域安置在第一浅沟槽隔离与第二浅沟槽隔离之间的第一半导体层的经暴露区域上，所述第一浅沟槽隔离安置在第二半导体层的第一端处的所述漏极区域与所述第一半导体层之间，所述第一半导体层安置在所述第二半导体层的下方；
基于施加到所述第一栅极区域的所述正栅极电压在所述第一栅极区域中生成反型层；
基于施加到所述第二栅极区域的所述正栅极电压生成反偏压；及
生成从所述漏极区域到所述源极区域的电流，其中所述电流至少基于所述反型层及所述反偏压生成。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11127860B2 (en) * 2019-09-12 2021-09-21 Globalfoundries U.S. Inc. Extended-drain field-effect transistors including a floating gate
CN112750911B (zh) * 2021-02-03 2022-06-17 南京邮电大学 一种三向电场可控的ldmos及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1487597A (zh) * 2002-09-05 2004-04-07 国际商业机器公司 用于动态阈值电压控制的多晶硅背栅soi mosfet
CN103050525A (zh) * 2011-10-12 2013-04-17 中国科学院微电子研究所 Mosfet及其制造方法
CN103594517A (zh) * 2013-10-24 2014-02-19 中国科学院上海微系统与信息技术研究所 一种多栅soi-ldmos器件结构
CN104025298A (zh) * 2011-12-12 2014-09-03 国际商业机器公司 用于形成etsoi电容器、二极管、电阻器和背栅接触部的方法和结构
CN104201193A (zh) * 2014-09-28 2014-12-10 中国科学院上海微系统与信息技术研究所 一种双栅soi器件结构及其制作方法
CN107452798A (zh) * 2016-05-06 2017-12-08 格罗方德半导体公司 用于fd‑soi装置的后栅极偏置的方法、装置及系统

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650340A (en) * 1994-08-18 1997-07-22 Sun Microsystems, Inc. Method of making asymmetric low power MOS devices
JP2006140447A (ja) * 2004-10-14 2006-06-01 Renesas Technology Corp 半導体装置およびその製造方法
US7169654B2 (en) * 2004-11-15 2007-01-30 Freescale Semiconductor, Inc. Method of forming a semiconductor device
US8159008B2 (en) * 2009-09-18 2012-04-17 International Business Machines Corporation Method of fabricating a trench-generated transistor structure
US9865607B1 (en) * 2016-06-27 2018-01-09 Avago Technologies General Ip (Singapore) Pte. Ltd. Method of making a fully depleted semiconductor-on-insulator programmable cell and structure thereof
US9893157B1 (en) * 2017-01-09 2018-02-13 Globalfoundries Inc. Structures with contact trenches and isolation trenches

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1487597A (zh) * 2002-09-05 2004-04-07 国际商业机器公司 用于动态阈值电压控制的多晶硅背栅soi mosfet
CN103050525A (zh) * 2011-10-12 2013-04-17 中国科学院微电子研究所 Mosfet及其制造方法
CN104025298A (zh) * 2011-12-12 2014-09-03 国际商业机器公司 用于形成etsoi电容器、二极管、电阻器和背栅接触部的方法和结构
CN103594517A (zh) * 2013-10-24 2014-02-19 中国科学院上海微系统与信息技术研究所 一种多栅soi-ldmos器件结构
CN104201193A (zh) * 2014-09-28 2014-12-10 中国科学院上海微系统与信息技术研究所 一种双栅soi器件结构及其制作方法
CN107452798A (zh) * 2016-05-06 2017-12-08 格罗方德半导体公司 用于fd‑soi装置的后栅极偏置的方法、装置及系统

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