CN107452798A - 用于fd‑soi装置的后栅极偏置的方法、装置及系统 - Google Patents

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Abstract

本发明涉及用于FD‑SOI装置的后栅极偏置的方法、装置及系统，其所揭示的至少一种方法、装置及系统包括提供具有包括后栅极及前栅极的晶体管的半导体装置。该半导体装置包括用以处理输入信号以提供输出信号的信号处理单元。该信号处理单元包括第一晶体管及第二晶体管。该第一晶体管包括与第一前栅极电性耦接的第一后栅极。该信号处理单元还包括与该第一晶体管操作性耦接的第二晶体管。该第二晶体管包括与第二前栅极电性耦接的第二后栅极。该半导体装置还包括用以在该输出信号上提供增益的增益电路。该半导体装置还包括用以向该第一后栅极提供第一偏置信号并向该第二后栅极提供第二偏置信号的偏置电路。

Description

用于FD-SOI装置的后栅极偏置的方法、装置及系统
技术领域
本发明通常涉及先进半导体装置的制造，尤其涉及针对FD-SOI装置采用后栅极偏置。
背景技术
对提供更有效操作的集成电路装置(例如，射频(RF)装置，包括数字及模拟功能(例如，RF和/或其它模拟功能)的片上系统等)的需求不断增长。因此，设计人员正不断尝试改进半导体制程，以制造更好的集成电路装置。半导体装置的制造需要若干独立的制程步骤以自半导体原材料创建封装半导体装置。从半导体材料的初始生长、将半导体晶体切片成独立晶圆、制造阶段(蚀刻、掺杂、离子注入等)直至封装以及已完成装置的最终测试的各种制程彼此如此不同而特别，以致该些制程可能执行于包含不同控制方案的不同制造位置。
一般来说，目前实施多种制程技术，其中，对于许多类型的复杂电路(包括场效应晶体管)，MOS(金属氧化物半导体)技术因在操作速度和/或功耗和/或成本效率方面的优越特性而成为目前最有前景的方法之一。在使用例如MOS技术制造复杂集成电路期间，在包括结晶半导体层的衬底上形成数百万个晶体管，例如N沟道晶体管和/或P沟道晶体管。在制造N沟道MOS(NMOS)装置和/或P沟道MOS(PMOS)装置期间，设计人员常常控制制程步骤以允许增加该些装置的电流驱动。对于NMOS装置，可增强电子的流动以增加电流驱动。对于PMOS装置，可增强“空穴”的流动以增加电流驱动。例如，常常形成应变硅层以供改进电荷粒子(也就是电子或空穴)的传输。
业界越来越一致认为，必须改进传统方法，以提供更小的装置以及可操作于更低电压的装置。目前，所谓的块体FET是实施于许多装置中的最普遍的设计之一。图1显示形成于半导体晶圆上的典型块体FET 100的程式化示意图。FET 100形成于硅衬底105上。在硅衬底105上形成反型层(inversion layer)150。反型层150通常通过沉积氧化硅形成。栅极100形成于衬底105上，由绝缘体120包围，该绝缘体形成于该晶圆的制程期间，可由HfO2组成。
在反型层150上方形成栅极氧化物层125。在栅极氧化物层125上方形成FET 100的栅极120。图1还显示源区140及漏区130，它们形成于衬底105的顶部。如果衬底105为N型，则漏源区130、140将为P型，或者反之。在此配置中，在源区140及漏区130下方创建耗尽区160。
与图1的典型块体FET设计相关联的其中一个问题包括以下事实：这些类型FET因不良的载流子限制而可呈现显著降低的输出电阻，从而导致较低的电压增益以及低功率效率。另外，由于耗尽区160，即使当FET 100关闭时也可能发生电流泄漏。电流泄漏可包括漏极泄漏电流、源极泄漏电流，以及阱泄漏电流。FET 100也往往具有较高的阈值电压。而且，当降低供应电压以减少功率消耗时，图1的典型块体FET设计往往呈现性能退化。
设计人员已建议使用所谓的绝缘体上硅(silicon-on-insulator；SOI)设计来解决图1的典型块体FET设计所呈现的缺点及问题的其中一些。SOI晶体管通常形成于薄的硅层中，通过使用电性绝缘体例如二氧化硅将该硅层与半导体晶圆的主衬底隔离。该薄硅层可具有从几微米(通常针对电功率开关装置)至小于500埃(通常针对高性能微处理器)的范围内的厚度。SOI设计所赋予的该隔离属性提供用以减少电流泄漏。SOI设计可提供其它优点，例如更快的电路操作以及更低的操作电压。图2显示形成于半导体晶圆上的典型全耗尽(fully depleted；FD)SOI FET 200的程式化示意图。
FD-SOI FET 200形成于硅衬底205上。FET 200包括通过沉积氧化硅形成的耗尽区250。栅极200形成于衬底205上，由绝缘体220包围，该绝缘体形成于该晶圆的制程期间，且通常由HfO2组成。
在衬底205上方形成栅极氧化物层225。在栅极氧化物层225上方形成FET 220的栅极220。FET 220还包括源区240及漏区240，它们形成于衬底105的顶部。如果衬底205为N型，则漏源区230、240将为P型，或者反之。另外，FET 200包括位于漏源区230、240下方的埋置氧化物(buried oxide；BOX)区270。
在此配置中，替代图1的大耗尽区160，耗尽区250被限于BOX区270上方以及漏源区230、240之间。BOX区270形成于源区140、漏区130以及耗尽区250下方。BOX区的位置防止形成与图1的耗尽区160类似的大耗尽区。另外，在此情况下，耗尽区250为全耗尽。如果漏源区230、240为P型，则耗尽区250将为N型耗尽区，或者反之。
关于FD-SOI装置的一个考虑问题是在高频应用中的偏置问题。通过使用当前技术的设计，应用于FD-SOI装置中的偏置可引起寄生电容问题。图3显示针对FD-SOI装置的高频应用的典型高增益偏置。图3显示电路300，其表示允许操作及高跨导-电流比(gm/I)以及高跨导-沟道电导比(gm/gds)的传统偏置网络。电路300表示块体晶体管电路或finFET电路。
图3显示电路300，其能够在高频(也就是射频(RF))输入信号RFin(350)上提供增益，以提供放大的RF输出RFout(360)。该电路包括PFET 310及NFET 320，它们通过它们的漏极节点连接。通过电阻器R3(334)向PFET 310的栅极提供输入电压Vgp，同时通过电阻器R2(333)向NFET 320的栅极提供输入电压Vgn。电阻器R2 333与电阻器R3 334是大值电阻器，以应用DC偏置并将DC电路与RF电路分开。电路300还包括电容器C4(370)及C5(372)，它们经设计以提供DC阻断/AC耦合。电路300还包括电阻器R1(320)，以针对DC及RF信号提供从输出信号RFout 360至输入信号RFin 350的负反馈。设计人员已实施此设计以获得AB类操作，从而实现较低的电流消耗，并使用DC偏置，从而能够对小信号作出反应。
不过，在与电路300的该传统设计相关联的问题中包括以下事实：经设计以优化增益及增益效率的此偏置电路往往增加信号路径寄生电容。电容器C1 340、C2 342及C3 344表示电路300中不同位置处的寄生电容。寄生电容器C1 340、C2 342及C3 344与衬底耦接。该寄生电容存在的部分原因是存在AC耦合电容器。
理想地，希望输入信号RFin 350中的电流经过该些晶体管，且该RFout信号上的电压处于中电平，以使其可围绕静态点摆动。不过，由于存在寄生电容，输入信号RFin 350中的电流的部分可能经过寄生电容C1 340、C2 342以及C3 344，其可导致不良的功率消耗以及降低的信号带宽。另外，该寄生电容可引起性能退化。此外，该AC耦合电容器往往大且消耗掉宝贵的芯片实体区域并增加生产成本。
本发明可解决和/或至少减轻上述问题的其中一个或多个。
发明内容
下面提供本发明的简要总结，以提供本发明的一些态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化形式的概念，作为后面所讨论的更详细说明的前序。
一般来说，本发明涉及至少一种方法、装置及系统，其包括具有包括后栅极及前栅极的晶体管的半导体装置。该半导体装置包括用以处理输入信号以提供输出信号的信号处理单元。该信号处理单元包括第一晶体管及第二晶体管。该第一晶体管包括与第一前栅极电性耦接的第一后栅极。该信号处理单元还包括与该第一晶体管操作性耦接的第二晶体管。该第二晶体管包括与第二前栅极电性耦接的第二后栅极。该半导体装置还包括用以在该输出信号上提供增益的增益电路。该半导体装置还包括用以向该第一后栅极提供第一偏置信号并向该第二后栅极提供第二偏置信号的偏置电路。
附图说明
参照下面结合附图所作的说明可理解本发明，该些附图中类似的附图标记表示类似的元件，且其中：
图1显示形成于半导体晶圆上的典型块体FET的程式化示意图；
图2显示形成于半导体晶圆上的典型全耗尽(fully depleted；FD)SOI FET的程式化示意图；
图3显示针对FDSOI装置的高频应用的典型高增益偏置电路的程式化示意图；
图4显示依据本文中的实施例包括分别具有前栅极及后栅极的晶体管的集成电路的剖视图的程式化示意图；
图5显示依据本文中的实施例包括后栅极及前栅极的三阱(triple-well)晶体管设计中的未掺杂NMOS装置的程式化示意图；
图6显示依据本文中的实施例包括后栅极及前栅极的三阱晶体管设计中的未掺杂PMOS装置的程式化示意图；
图7A显示依据本文中的第一实施例的高增益高效率(high gain-highefficiency；HGGE)核心电路的程式化示意图；
图7B显示依据本文中的第二实施例的高增益高效率(HGGE)核心电路的程式化示意图；
图8显示依据本文中的实施例包括具有前栅极及后栅极(与偏置电路耦接以偏置该后栅极)的晶体管的主电路的程式化示意图；
图9显示依据本文中的实施例的图8的偏置电路的程式化方块示意图；
图10显示依据本文中的实施例的图9的第一放大器电路的程式化方块示意图；
图11显示依据本文中的实施例的图9的第二放大器电路的程式化方块示意图；以及
图12显示依据本文中的一些实施例用以制造包括FD SOI PMOS及NMOS装置的装置的系统的程式化示意图。
尽管本文中所揭示的发明主题容许各种修改及替代形式，但本发明主题的特定实施例以示例形式显示于附图中并在本文中作详细说明。不过，应当理解，本文中有关特定实施例的说明并非意图将本发明限于所揭示的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以实现开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些决定将因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域的普通技术人员借助本发明所执行的常规程序。
现在将参照附图来说明本发明主题。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆，但仍包括该些附图以说明并解释本发明的示例。本文中所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。本文中的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常或惯用意思不同的定义。若术语或词组意图具有特别意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特别定义的定义方式明确表示于说明书中。
本文中的实施例用以制造包括NMOS及/或PMOS装置(例如FDSOI晶体管，如22FDSOI晶体管)的高频电路。本文中的实施例用以利用后栅极设计来影响晶体管的前栅极电路的操作。此概念可应用于各种类型电路，例如高频应用，包括射频(RF)应用。
本文中的一些实施例涉及使用偏置电路来控制一个或多个前栅极的电压的后栅极设计。例如，可将该前栅极电压变为Vdd电压的分数(例如，Vdd/2)。在一些实施例中，可使用后栅极改变前栅极的阈值电压。偏置电路结合一个或多个后栅极可提供各种优点，例如减少或消除AC耦合电容器的使用，其可用以减少芯片面积使用，降低生产成本，以及改进电路性能。
本文中的实施例用以利用后栅极设计将前栅极电路的电流密度设置为预定水平。针对NMOS电路，可将后栅极电压设为负预定电平，或者针对PMOS电路，可将后栅极电压设为正预定电平。在一个实施例中，可实施反向后栅极偏置，以获得较高的增益(也就是跨导[gm]*负载电阻[rd])。在一些实施例中，可实施正向后栅极偏置，以实现供应电压(Vdd)操作的降低。通过使用负反馈回路，PMOS后栅极偏置可用以将电压驱动至预定电压(例如，Vdd/2)。
本文中的实施例的一些优点包括消除或大幅减少AC耦合电容器的使用。另外，通过本文中的实施例可减少寄生电容。可减少源漏电容，以为波成形提供更快的升降时间。在本文的实施例中使用反向偏置可供以高增益及增益效率(gm/I)大幅减少或消除信号路径损失。另外，在本文的实施例中使用正向偏置可供降低晶体管的阈值电压，且在一些情况下，将阈值电压降低至接近或为零。这可在近轨至轨输入电压范围上提供基本恒定的gm。可在零伏的阈值电压实现最高fT。
现在请参照图4，其显示依据本文中的实施例包括分别具有前栅极及后栅极的晶体管的集成电路的剖视图的程式化示意图。制备硅衬底层410，以沉积用以形成FD-SOI装置的各种层。在硅衬底410上方形成P衬底层420。在该P衬底层的部分上方形成由P+掺杂物材料组成的P衬底端子425，以使P衬底端子425与P衬底层420操作性耦接。
在P衬底层420上方形成三阱层430。形成多个P阱结构，以定义多个后栅极450a及450b。三阱层430提供埋置N阱层，其将该后栅极470的P阱与P衬底层420隔离，从而降低衬底噪声耦合。另外，在三阱层430上方形成N阱区480a、480b以及480b，以隔离后栅极450a及450b。在N阱区480a上方形成N+节点455a，且在N阱区480c上方形成N+节点455c。
在各后栅极450a、450b上方形成氧化物层(例如SiO2)470。在后栅极450a上方形成第一前栅极460a，且在后栅极450b上方形成第二前栅极460b。后栅极450a与前栅极460a形成第一晶体管405a，其中，后栅极450b与前栅极460b形成第二晶体管405b。
第一晶体管405a栅极468a、源极464a以及漏极466a，它们形成于绝缘体上硅(SOI)结构462a上。第二晶体管405b包括栅极468b、源极464b以及漏极466b，它们形成于SOI结构462b上。向后栅极450a提供后栅极电压Vbgp(下面进一步详细说明)，并向后栅极450b提供后栅极电压Vbgn。图4中所示的装置提供后栅极/前栅极设计，其中，后栅极450a、450b分别能够影响第一及第二晶体管405a、405b的前栅极460a、460b的阈值、操作电压和/或电流密度，如下面进一步详细说明。
现在请参照图5，其显示依据本文中的实施例包括后栅极及前栅极的三阱晶体管设计中的未掺杂NMOS装置的程式化示意图。图5的装置500包括晶体管505，该晶体管包括前栅极510及后栅极520。第一端口512向前栅极510提供输入电压。向后栅极520提供后栅极电压Vbgn。晶体管505的源极516耦接地，而漏极514与第二端口耦接。装置505的N阱提供等效二极管525，其中，装置505的P衬底部分提供等效二极管530。
装置500的电路在前栅极510与漏极514之间提供两端口s-par(s参数)，而源极516接地。在一些实施例中，可将输入栅极电压512及漏极电压的DC偏置固定于Vdd的分数，例如Vdd/2。通过调整该后栅极电压电平Vbgn可控制漏-源电流(Ids)。
对于反向偏置，该后栅极偏置电压可从0伏扫至负电压(例如，-5V)。对于正向偏置，该后栅极电压可被设为正值(例如，+5V、+4V、+3V、+2V等)。后栅极520可用以影响前栅极510的阈值、操作电压和/或电流密度。
现在请参照图6，其显示依据本文中的实施例包括后栅极及前栅极的三阱晶体管设计中的未掺杂PMOS装置的程式化示意图。图6的装置605包括晶体管605，该晶体管包括前栅极610及后栅极620。第一端口612向前栅极610提供输入电压。向后栅极620提供后栅极电压Vbgp。晶体管605的源极616与Vdd 645耦接，而漏极614与第二端口660耦接。装置605的N阱提供等效二极管625，其中，装置605的P衬底部分提供等效二极管630，其具有N阱电压。二极管630、625与表示N阱二极管电压源640的节点耦接。
装置600的电路在前栅极610与在Vdd的漏极614之间提供两端口s-par，而源极610在Vdd，且AC分量接地。通过使用第一及第二端口612、660可定义gm、gd、fT以及fmax。在一些实施例中，可将输入栅极电压612及漏极电压的DC偏置固定于Vdd的分数，例如Vdd/2。通过调整该后栅极电压电平Vbgn可控制漏-源电流(Ids)。
对于反向偏置，该后栅极偏置电压可从0伏扫至正电压(例如，+5V)。对于正向偏置，该后栅极电压可被设为负值(例如，-5V、-4V、-3V、-2V等)。后栅极620可用以影响前栅极610的阈值、操作电压和/或电流密度。
现在请参照图7A及7B，图7A显示依据第一实施例的高增益高效率(HGGE)核心电路的程式化示意图。图7B显示依据第二实施例与图7A中的电路类似的电路。请同时参照图7A及7B，电路700包括PMOS晶体管710及NMOS晶体管715。PMOS晶体管710包括前栅极712及后栅极720。输入节点Rfin 750可向PMOS晶体管710的前栅极712以及NMOS晶体管715的前栅极717提供高频输入电压。电阻器R1 760与该RFin信号及输出节点755耦接，输出节点755承载输出信号RFout。
晶体管710包括后栅极720且晶体管715包括后栅极722。向PMOS晶体管710的后栅极720提供后栅极电压Vbgp。向NMOS晶体管715的后栅极722提供后栅极电压Vbgn。PMOS晶体管710的源极716与Vdd耦接，而漏极714与NMOS晶体管715的漏极719耦接。该NMOS晶体管的源极718与Vss耦接。
装置700的N阱提供等效二极管725及等效二极管732，它们与N阱电压774耦接。装置700的P衬底部分提供等效二极管730，其与P衬底电压772耦接。在一些实施例中，可将节点750处的输入栅极电压的DC偏置固定于Vdd的分数，例如Vdd/2。通过调整后栅极电压Vbgp及Vbgn可控制漏-漏电流(Idd)。
后栅极720及722可用以影响PMOS及NMOS晶体管710、715的前栅极712、717的阈值、操作电压及/或电流密度。由后栅极720及722提供的晶体管710、715的偏置提供高增益及高效率操作，同时大幅降低或消除信号路径损失。
图7B与图7A类似，除了图7B中缺失与Rfin信号及输出节点755耦接的电阻器R1760以外。另外，图7B的前栅极710、715与DC耦合信号(Vfg 752)耦接，该信号可与前级放大器或独立的偏置设置电路耦接。在(图7B的)此电路中，前栅极输入电压由该前级放大器或该独立偏置设置电路确定，其中，输出电压由本文中的实施例所提供的后栅极偏置确定。
现在请参照图8，其显示依据本文中的实施例包括具有前栅极及后栅极(与偏置电路耦接以偏置该后栅极)的晶体管的主电路的程式化方块示意图。装置800(例如高频RF装置)可包括主电路810及偏置电路860。主电路810可包括信号处理单元820(例如RF信号处理单元)，其能够处理输入信号(例如高频信号)RFin，并提供输出信号RFout。
信号处理单元820可包括PMOS晶体管830及NMOS晶体管840。晶体管830、840可为FD-SOI装置。PMOS晶体管830包括后栅极832及前栅极834。NMOS晶体管840包括后栅极842及前栅极844。
后栅极832、842可与偏置电路860耦接，该偏置电路向各后栅极832、842提供偏置电压信号。与图7中示例的电路类似，后栅极832自偏置电路860接收偏置电压信号Vbgp，且后栅极842自偏置电路860接收偏置电压信号Vbgn。经过后栅极832、834的偏置电压信号Vbgp及Vbgn可用以控制前栅极834、844的阈值、操作电压和/或电流密度。可将信号处理单元820的输出提供至增益级850，该增益级可缓冲及/或放大输入信号(例如RF信号)，以提供高频输出信号RFout。图9以及下面所附说明中提供有关偏置电路860的更详细说明。
现在请参照图9，其显示依据本文中的实施例的图8的偏置电路的程式化方块示意图。偏置电路860可包括按比例复制的信号处理方块910，以匹配主电路810的信号处理单元820。分压器920用以将Vdd的电压电平分成Vdd的分数(例如，Vdd/2)。将该分压电压提供至电流镜电路930。电流镜930可包括电流-电压转换器935。
该电流镜的输出是与电流镜930的电流成比例的电压。将此电压提供至第一放大器电路950。第一放大器电路950还接收预定电流基准电压。基于该些输入(与电流镜960的电流成比例的电压以及电流基准电压)，第一放大器电路950产生偏置信号Vbgn。
另外，将来自分压器920的分压电压信号(例如，Vdd/2)提供至第二放大器电路940。另外，将来自RFout的电压信号提供至第二放大器电路940。基于该些输入(分压电压信号以及来自RFout的电压信号)，第二放大器电路940产生偏置信号Vbgp。将偏置信号Vbgn及Vbgp提供至信号处理单元820中的RF晶体管的后栅极。图10及11以及下面所附说明中分别提供该第一及第二放大器电路的更详细说明。
在一个实施例中，可将放大器电路940、950的带宽限于低于RF通带。该限制可以本领域的技术人员借助本发明所熟知的若干方式实现。例如，使用RC滤波器电路，限制放大器电路940、950中的放大器(例如，运算放大器)的带宽，提供op-amp(运算放大器)反馈RF滤波、输入滤波，以及/或者使用本领域的技术人员借助本发明所熟知的其它方式。
现在请参照图10，其显示依据本文中的实施例的图9的第一放大器电路的程式化方块示意图。第一放大器电路860包括放大器1010，其自电流-电压转换器935接收输出，其中，此电压信号与Idd或Idd的分数成比例。将此电压信号与由电压源1020表示的电流基准电压信号一起提供至放大器1010的输入。放大器1010可为负反馈电路、增益元件，或运算放大器(op amp)。放大器装置1010的输出信号Vbgn具有单位增益带宽(unity gainbandwidth；UGBW)，其显著小于输入信号RFin的频率。将输出信号(Vbgn)提供至NMOS后栅极842，该输出信号是用于NMOS晶体管840的偏置信号。
在一个实施例中，放大器1010的输入(V＝K Idd/N)还可包括RC电路1022，以控制放大器电路950的带宽。在一个实施例中，可将放大器电路950的带宽限于低于RF通带。此限制可以本领域的技术人员借助本发明所熟知的若干方式实施。例如，可使用RC电路1022(例如，与图11中所示类似)，限制放大器1010本身的带宽，提供op-amp反馈RF滤波、输入滤波，以及/或者使用本领域的技术人员借助本发明所熟知的其它方式。
现在请参照图11，其显示依据本文中的实施例的图9的第二放大器电路的程式化方块示意图。第二放大器电路840包括放大器1110，其自信号处理单元820接收输出信号RFout。因此，通过PMOS后栅极832执行PMOS晶体管830的反馈调整。放大器1010可为负反馈电路、增益元件，或运算放大器(op amp)。
输出电压RFout通过包括电阻器130及电容器1140的RC网络发送。将该RC网络的输出与由电压源1120表示的基准电压信号Vref一起提供至放大器1110。放大器装置1110的输出信号Vgbp也具有UGBW，其显著小于输入信号RFin的频率。将输出信号(Vbgp)提供至PMOS后栅极832，该输出信号是用于PMOS晶体管840的偏置信号。
放大器1010、1110的负反馈元件经配置而具有低带宽，其基本阻止在RFin 750/RFout 755信号的较高信号频率(例如RF频率)的负反馈。提供此配置以使负反馈不会将晶体管电流及电压保持于恒定水平，其将阻止任意放大。
在一个实施例中，可将放大器电路940的带宽限于低于RF通带。此限制可以本领域技术人员借助本发明所熟知的若干方式实施。例如，使用RC滤波器电路(1130,1140)，限制放大器1110本身的带宽，提供op-amp反馈RC滤波、输入滤波，以及/或者使用本领域技术人员借助本发明所熟知的其它方式。
现在请参照图12，其显示依据本文中的实施例用以制造包括FD SOI PMOS及NMOS装置的装置的系统的程式化示意图。半导体装置制程系统1210可包括各种制程站，例如蚀刻制程站、光刻制程站、CMP(化学机械抛光)制程站等。由制程系统1210执行的一个或多个制程步骤可由制程控制器1220控制。制程控制器1220可为工作站电脑、台式电脑、笔记本电脑、平板电脑，或包括能够控制制程、接收制程反馈、接收测试结果数据、执行学习周期调整、执行制程调整等的一个或多个软件产品的任意其它类型计算装置。
半导体装置制程系统1210可在媒体例如硅晶圆上生产集成电路。装置制程系统1210生产集成电路可基于由集成电路设计单元1240提供的电路设计。制程系统1210可在传输机制1250例如传送带系统上提供加工后的集成电路/装置1215。在一些实施例中，该传送带系统可为能够传输半导体晶圆的复杂洁净室传输系统。在一个实施例中，半导体装置制程系统1210可包括多个制程步骤，例如第一制程步骤、第二制程步骤等，如上所述。
在一些实施例中，被标记为“1215”的项目可代表单个晶圆，以及在其它实施例中，项目1215可代表一组半导体晶圆，例如一“批次”半导体晶圆。集成电路或装置1215可为晶体管、电容器、电阻器、存储器单元、处理器，以及/或者类似物。在一个实施例中，装置1215为晶体管且介电层为该晶体管的栅极绝缘层。
系统1200的集成电路设计单元1240能够提供可通过半导体制程系统1210制造的RF电路装置设计。设计单元1240可接收有关将要设计的集成电路的设计规格的数据，包括有关具有后栅极及前栅极的晶体管以及该后栅极的偏置信号的参数。设计单元1240能够分析并执行设计调整，以提供、布线并实施正向和/或反向偏置电压。尤其，设计单元1240可接收有关形成包括后栅极及前栅极的晶体管的规格的数据。另外，设计单元1240可接收有关用以偏置后栅极的偏置电压电平、操作电压、阈值规格以及/或者电流密度规格的数据。
在其它实施例中，设计单元1240可执行区域自动确定，其需要设计调整以提供、布线及实施正向和/或反向偏置电压以及定时调整，并将设计调整自动纳入装置设计中。例如，一旦集成电路设计单元1240的设计者或使用者通过使用图形用户界面与集成电路设计单元1240通信来生成设计，单元1240即可执行该设计的自动修改。
系统1200可执行涉及各种技术的各种产品的分析及制造。例如，系统1200可设计并产生数据以制造有关CMOS技术、快闪(Flash)技术、BiCMOS技术、功率装置、控制器、处理器、RF电路，以及/或者各种其它半导体技术的装置。
尽管在一些例子中，出于一致性及方便显示目的，就FD SOI装置说明本文中的电路，但本领域的技术人员将了解，本文中所述的概念也适用于其它SOI装置(例如部分耗尽(partially depleted；PD)SOI装置)并保持于本文中的实施例的范围内。本文中所述的概念及实施例可适用于多种类型的VT(阈值)族装置，包括但不限于FD SOI LVT(低阈值)晶体管、FD SOI SLVT(超低阈值)晶体管、FD SOI RVT(常规阈值)晶体管、FD SOI HVT(高阈值)晶体管，或这里的组合，并保持于本文中的实施例的范围内。
系统1100可执行涉及各种技术的包括具有主动及非主动栅极的晶体管的各种产品的制造及测试。例如，系统1100可供用以制造及测试有关CMOS技术、BiCMOS技术、功率装置、处理器，以及/或者各种其它类型集成电路装置(例如射频(RF)装置、包括RF和/或模拟功能的片上系统等)的产品。
上述方法可通过指令控制，该指令储存于非暂时性电脑可读储存媒体中并通过例如计算装置中的处理器执行。本文中所述的各该操作可对应储存于非暂时性电脑存储器或电脑可读储存媒体中的指令。在各种实施例中，该非暂时性电脑可读储存媒体包括磁或光盘储存装置，固态储存装置例如快闪存储器，或一个或多个其它非易失性存储器装置。储存于该非暂时性电脑可读储存媒体上的该电脑可读指令可为源代码、汇编语言代码、目标代码，或由一个或多个处理器解释且/或可执行的其它指令格式。
由于本发明可以本领域的技术人员借助本文中的教导而明白的不同但等同的方式修改并实施，因此上面所揭示的特定实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并非意图限于本文中所示的架构或设计的细节，而是如权利要求书所述。因此，显然，可对上面所揭示的特定实施例进行修改或变更，且所有此类变更落入本发明的范围及精神内。因此，权利要求书规定本发明请求保护的范围。

Claims (20)

1.一种方法，包括：
在硅衬底上方形成P衬底层；
在该P衬底层上方形成三阱层；
形成第一P阱结构，以定义晶体管的第一后栅极，从而该三阱将该第一P阱结构与该P衬底层隔离；
在该第一后栅极上方形成第一氧化物层；
在该第一氧化物层上方形成第一氧化物上硅(SOI)层；以及
形成第一源区、第一漏区以及第一前栅区，以形成包括该第一后栅极及该第一前栅极的晶体管。
2.如权利要求1所述的方法，还包括：
形成第二P阱结构，以定义晶体管的第二后栅极，从而该三阱将该第二P阱结构与该P衬底层隔离；
在该第二后栅极上方形成第二氧化物层；
在该第二氧化物层上方形成第二SOI层；以及
形成第二源区、第二漏区以及第二前栅区，以形成包括该第一后栅极及该第一前栅极的第二晶体管。
3.如权利要求2所述的方法，还包括在该三阱区上方形成第一N阱区，以将该第一后栅极与该第二后栅极隔离。
4.如权利要求2所述的方法，其中：
在该第一P阱的部分上方形成第一P+结构，以将偏置电压信号与该第一后栅极连接，从而控制该第一晶体管的操作阈值、操作电压及电流密度的至少其中之一；以及
在该第二P阱的部分上方形成第二P+结构，以将偏置电压信号与该第二后栅极连接，该第二晶体管的操作阈值、操作电压及电流密度。
5.如权利要求2所述的方法，其中：
邻近该第一P阱区形成第二N阱区，以将该第一P阱区与该P衬底区隔离；以及
邻近该第二P阱区形成第三N阱区，以将该第二P阱区与该P衬底区隔离。
6.如权利要求5所述的方法，其中：
在该第三N阱区的部分上方形成N+区，以提供至N阱二极管电压的连接；以及
在该P+衬底的部分上方形成P+区，以提供至P衬底电压的连接。
7.如权利要求1所述的方法，还包括形成偏置电路，该偏置电路经配置以：
向该第一后栅极提供第一偏置信号，以控制该第一晶体管的阈值、操作电压及电流密度的至少其中之一；以及
向该第二后栅极提供第二偏置信号，以控制该第二晶体管的阈值、操作电压及电流密度的至少其中之一。
8.一种半导体装置，包括：
信号处理单元，用以处理输入信号以提供输出信号，该信号处理单元包括：
第一晶体管及第二晶体管，其中，该第一晶体管包括与第一前栅极电性耦接的第一后栅极；以及
第二晶体管，与该第一晶体管操作性耦接，其中，该第二晶体管包括与第二前栅极电性耦接的第二后栅极；
增益电路，用以在该输出信号上提供增益；以及
偏置电路，用以向该第一后栅极提供第一偏置信号并向该第二后栅极提供第二偏置信号。
9.如权利要求8所述的半导体装置，其中，该第一晶体管为PMOS装置且该第二晶体管为NMOS装置。
10.如权利要求9所述的半导体装置，其中，该第一偏置信号为正信号电压信号且该第二偏置信号为负电压信号。
11.如权利要求8所述的半导体装置，其中，该增益电路经调整以提供该输出信号的单位增益及放大的至少其中之一。
12.如权利要求8所述的半导体装置，其中，该输入信号为射频信号。
13.如权利要求8所述的半导体装置，其中，该第一晶体管的该漏极与该第二晶体管的该漏极电性耦接，其中，输出信号节点与该第一晶体管的该漏极耦接。
14.如权利要求7所述的半导体装置，其中，偏置电路包括：
分压器电路，用以提供分压电压信号；
电流镜，用以基于该分压电压信号提供与电流成比例的电压信号；
第一放大器电路，经配置以接收该与电流成比例的电压信号以及电流基准电压信号并提供该第二偏置信号；以及
第二放大器电路，经配置以接收该分压电压信号以及该输出信号并提供该第一偏置信号。
15.如权利要求14所述的半导体装置，其中，该第二放大器电路包括：
在第一输入的RC电路，其中，该分压电压信号被提供给该第一输入；以及
第二输入，其中，该输出信号被提供给该第二输入；以及
其中，该第一放大器电路及该第二放大器电路的该增益带宽被限于低于射频通带。
16.如权利要求14所述的半导体装置，其中，该电流镜包括电流-电压转换器，其经配置以将电流信号转换成该与电流成比例的电压信号。
17.如权利要求8所述的半导体装置，其中，该第一晶体管及第二晶体管是FD SOI晶体管的至少其中之一，其中，该FD SOI晶体管是FD SOI LVT晶体管、FD SOI SLVT晶体管、FDSOI RVT晶体管或FD SOI HVT晶体管的至少其中之一。
18.一种系统，包括：
半导体装置制程系统，用以加工半导体晶圆以制造半导体装置，其中，半导体装置制程系统包括：
设计单元，经配置以提供制造该半导体装置的参数，该半导体装置包括：
信号处理单元，用以处理输入信号以提供输出信号，该信号处理单元包括：
第一晶体管及第二晶体管，其中，该第一晶体管包括与第一前栅极电性耦接的第一后栅极；以及
第二晶体管，与该第一晶体管操作性耦接，其中，该第二晶体管包括与第二前栅极电性耦接的第二后栅极；
增益电路，用以在该输出信号上提供增益；以及
偏置电路，用以向该第一后栅极提供第一偏置信号并向该第二后栅极提供第二偏置信号；以及
制程控制器，操作性耦接该半导体装置制程系统，该制程控制器经配置而控制该半导体装置制程系统的操作，以制造该半导体装置。
19.如权利要求18所述的系统，其中，偏置电路包括：
分压器电路，用以提供分压电压信号；
电流镜，用以基于该分压电压信号提供与电流成比例的电压信号；
第一放大器电路，经配置以接收该与电流成比例的电压信号以及电流基准电压信号并提供该第二偏置信号；以及
第二放大器电路，经配置以接收该分压电压信号以及该输出信号并提供该第一偏置信号。
20.如权利要求19所述的系统，其中，该第二放大器电路包括：
在第一输入的RC电路，其中，该分压电压信号被提供给该第一输入；以及
第二输入，其中，该输出信号被提供给该第二输入；以及
其中，该第一放大器电路及该第二放大器电路的该单位增益带宽大于该输入信号的该频率。
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