KR20120041108A - 자기-정렬된 바디를 가지는 완전 격리된 디바이스 - Google Patents

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KR20120041108A
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isolation
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푸라크 라쥐 베르마
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글로벌파운드리즈 싱가포르 피티이. 엘티디.
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Abstract

게이트의 제1 측에 자기-정렬된 바디를 가지는 디바이스가 개시된다. 상기 자기-정렬된 바디는 낮은 Rdson을 위해 매우 작은 채널 길이를 달성하는 데 도움이 된다. 상기 자기-정렬된 바디는 서로 다른 바이어스 전위들에서 바디를 바이어스하는 것을 가능하게 하도록 격리된다. 상기 디바이스는 높은 구동 전류 출력들을 달성하기 위해 공통으로 연결된 소오스들, 공통으로 연결된 드레인들 및 공통으로 연결된 드레인들을 갖는 복수의 트랜지스터들을 포함하는 핑거 아키텍처로 구성될 수 있다.

Description

자기-정렬된 바디를 가지는 완전 격리된 디바이스{SELF-ALIGNED BODY FULLY ISOLATED DEVICE}
본 개시는 개괄적으로 반도체 디바이스에 관한 것이다.
다양한 전압 레벨의 디바이스들이 집적 회로(IC)에 포함될 수 있다. 예를 들면, 저전력, 중간전력 및 고전력 디바이스들이 한 IC에 제공된다. 저전력 디바이스들은 로직 회로를 위한 상보형 금속 산화물 반도체(complementary metal oxide semiconductor, CMOS)에 사용되고, 중간전압 디바이스들은 아날로그 회로들에 그리고 고전력 디바이스들은 고전압 출력 인터페이스 단에 사용될 수 있다. 고전압 디바이스들은 빠른 스위칭 속도(switching speed)를 가지는 것이 바람직하다. 이러한 디바이스들의 성능은 디바이스의 온 저항(on resistance)(Rdson), 드레인-소오스 항복 전압(drain-to-source breakdown voltage)(BVdss) 그리고 게이트 전하(Qgg)에 따라 결정된다. 예를 들면, 낮은 Rdson, 높은 BVdss 및/또는 낮은 Qgg의 경우에 높은 성능이 달성된다.
Rdson 및 Qgg를 낮추고 BVdss를 증가시킴으로써 디바이스의 성능 및 신뢰성을 개선하는 것이 바람직하다.
디바이스 형성 방법이 개시된다. 상기 방법은 디바이스 영역이 정의된 기판을 제공하는 것을 포함한다. 상기 디바이스 영역은 제1 극성 타입 도펀트들을 가지는 드리프트 웰을 포함한다. 상기 디바이스 영역에 트랜지스터의 게이트가 형성된다. 상기 게이트는 제1 및 제2 측들을 가진다. 상기 드리프트 웰 내에 바디를 형성하기 위해 상기 게이트의 제1 측에서 기판 안으로 제2 극성 타입 도펀트들이 주입된다. 상기 주입은 상기 게이트에 자기-정렬된다. 상기 바디는 상기 게이트의 상기 제1 측에서 길이 L을 갖는 언더랩 부분을 가지고, 상기 길이 L은 낮은 Rdson을 달성하도록 작다. 상기 게이트의 상기 제1 및 제2 측들에 인접하여 상기 기판의 상기 디바이스 영역에 제1 극성 타입 도펀트들을 가지는 제1 및 제2 확산 영역들이 형성되며, 상기 제1 확산 영역은 상기 바디 내에 있고 상기 제2 확산 영역은 상기 드리프트 웰 내에 있다.
또 다른 실시예에서, 디바이스 형성 방법은 디바이스 영역에 제1 및 제2 격리 웰들을 갖춘 기판을 제공하는 것을 포함한다. 상기 제2 격리 웰은 상기 제1 격리 웰 내에 배치된다. 상기 제2 격리 웰 내에 드리프트 웰이 형성된다. 상기 기판 위에서 상기 디바이스 영역에 트랜지스터의 게이트가 형성된다. 상기 게이트는 제1 및 제2 측들을 가진다. 상기 기판에서 상기 게이트의 상기 제1 측에 인접하여 상기 트랜지스터의 바디가 형성되며, 상기 바디를 형성하는 것은 상기 게이트에 자기-정렬된 형성 공정이다. 상기 바디는 상기 게이트 아래에 언더랩 부분을 포함한다. 상기 언더랩 부분은 상기 자기-정렬된 형성 공정에 의해 결정되는 길이 L을 가진다. 상기 게이트의 상기 제1 및 제2 측들에 인접하여 제1 및 제2 확산 영역들이 형성된다. 상기 제1 확산 영역은 상기 바디 내에 있고 상기 제2 확산 영역은 상기 드리프트 웰 내에 있다.
또 다른 실시예에서, 디바이스가 개시된다. 상기 디바이스는 디바이스 영역이 정의된 기판을 포함한다. 상기 디바이스는 상기 디바이스 영역에서 트랜지스터를 포함하며, 상기 트랜지스터는 제1 및 제2 측들을 가지는 게이트와, 상기 디바이스 영역에서 상기 게이트의 상기 제1 측에 인접하여 제1 확산 영역과, 그리고 상기 디바이스 영역에서 상기 게이트의 상기 제2 측에 인접하여 제2 확산 영역을 포함한다. 상기 제1 및 제2 확산 영역들은 제1 극성 타입의 도펀트들을 포함한다. 상기 디바이스는 상기 기판에서 상기 게이트의 상기 제1 측에 인접하여 배치되는 자기-정렬된 바디를 포함한다. 상기 바디는 제2 극성 타입의 도펀트들을 포함한다. 상기 자기-정렬된 바디는 상기 제1 확산 영역을 감싸고, 상기 자기-정렬된 바디는 상기 게이트 아래에 언더랩 부분을 가지고, 상기 언더랩 부분은 길이 L을 가진다. 상기 기판에서 상기 제1 극성 타입의 도펀트들을 가지는 드리프트 웰이 형성된다. 상기 드리프트 웰은 상기 바디와 상기 제2 확산 영역의 적어도 일부분을 감싼다. 제2 격리 웰이 상기 기판에 배치되고 상기 드리프트 웰을 감싼다. 상기 제2 격리 웰은 제2 극성 타입 도펀트들을 가진다. 상기 바디와 상기 제2 격리 웰을 연결하도록 제2 극성 타입 도펀트들을 가지는 바디 커넥터가 제공된다.
본 명세서에서 개시된 본 발명의 장점들 및 특징들과 함께, 이들 및 다른 목적들이 다음의 상세한 설명과 첨부된 도면들에 대한 참조를 통하여 자명하게 될 것이다. 뿐만 아니라, 본 명세서에서 서술되는 다양한 실시예들의 특징들은 상호 배타적인 것이 아니고 다양한 조합들과 치환들로 존재할 수 있다는 것은 이해될 것이다.
도면들에서, 유사한 참조 문자들은 일반적으로 서로 다른 도면들에 일관하여 동일한 요소들을 가리킨다. 또한, 도면들은 반드시 스케일에 맞는 것은 아니고, 대신에 본 발명의 원리들을 예시하는 데 일반적으로 중점을 둔 것이다. 다음의 설명에서, 본 발명의 다양한 실시예들이 다음의 도면들과 관련하여 서술된다.
도 1a-d는 디바이스의 실시예들의 단면도들을 도시한 것이다.
도 2a-j는 디바이스의 한 실시예를 형성하는 공정의 단면도들을 도시한 것이다.
도 3a-f는 디바이스의 또 다른 실시예를 형성하는 공정의 단면도들을 도시한 것이다.
실시예들은 개괄적으로 반도체 디바이스들에 관한 것이다. 일부 실시예들은 저 전력-손실 강압형(buck) 및 승압형 조정기(boost regulator), 전력 증폭기(power amplifier) 및 전력 관리 회로들과 같은 디바이스들에 관한 것이다. 이러한 디바이스들은 예를 들어 독립형(standalone) 디바이스들 안으로 병합되거나 또는 마이크로컨트롤러나 시스템 온 칩(system on chip, SoC)과 같은 IC들 안으로 병합될 수 있다. 디바이스들이나 IC들은 예를 들어 스피커, 컴퓨터, 휴대폰 및 PDA(personal digital assistant)와 같은 가전 제품들 안으로 병합되거나 그 제품들과 함께 사용될 수 있다.
도 1a는 디바이스(100)의 한 실시예의 단면도를 도시한 것이다. 도시된 바와 같이, 디바이스는 기판(105) 위에 정의된 디바이스 영역(110)에 형성된다. 기판은 예를 들어 실리콘 기판과 같은 반도체 기판이다. 한 실시예에서, 기판은 p-타입 도핑된 기판을 포함한다. p-타입 도핑된 기판은 저농도 도핑된(lightly doped) p-타입 기판일 수 있다. 도핑되지 않은(undoped) 것들이나 동일한 유형이나 다른 유형의 도펀트들로 도핑된 것들을 포함하여 다른 유형의 반도체 기판들도 또한 유용할 수 있다. 예를 들면, 기판은 고농도 도핑된(heavily doped) p-타입(p+) 벌크(bulk) 위에 저농도 도핑된 p-타입(p-)이나 도핑되지 않은 실리콘 층, 또는 절연체 위에 p-나 도핑되지 않은 실리콘일 수 있다. 기판은 또한 다른 유형의 기판들일 수 있다.
격리 영역들(isolation regions)(180)은 기판의 서로 다른 영역들을 격리시키거나 분리하기 위해 제공된다. 한 실시예에서, 디바이스 영역은 디바이스 격리 영역(180a)에 의해 다른 영역들로부터 격리된다. 예를 들면, 디바이스 격리 영역은 디바이스 영역을 둘러싼다. 도시된 바와 같이, 디바이스 격리 영역의 일부분은 넓은(wide) 반면 다른 부분은 좁다(narrow). 다른 구성들을 가지는 디바이스 격리 영역을 제공하는 것도 또한 유용할 수 있다. 예를 들면, 격리 영역의 모든 부분들은 좁은 부분들일 수 있다. 디바이스 영역을 부-영역(sub-region)들로 분리하기 위하여 내부 디바이스 격리 영역(180b)이 제공될 수 있다. 도시된 바와 같이, 기판은 외부 격리 영역(180c)을 포함한다. 격리 영역들은 예를 들어 얕은 트렌치 격리(shallow trench isolation, STI) 영역들이다. 다른 유형의 격리 영역들도 또한 채용될 수 있다. 예를 들면, 격리 영역들은 깊은 트렌치 격리(deep trench isolation, DTI) 영역들일 수 있다. STI 영역들은 예를 들어 약 2000 - 4000 Å의 깊이까지 확장된다. DTI 영역들의 경우, 그 깊이는 약 1 - 30 ㎛일 수 있다. 다른 깊이들까지 확장되는 STI 영역들을 제공하는 것도 또한 유용할 수 있다.
트랜지스터 부-영역(110a)이 디바이스 영역에 제공된다. 트랜지스터 부-영역은 디바이스 격리 영역과 내부 디바이스 격리 영역에 의해 정의된다. 예를 들면, 트랜지스터 부-영역은 디바이스 격리 영역의 내부 가장자리(181a)와 내부 디바이스 격리 영역의 제1 가장자리(181b)에 의해 정의된다. 트랜지스터(115)는 트랜지스터 부-영역에 배치된다. 트랜지스터는 게이트(120)를 포함한다. 소오스 영역(130) 및 드레인 영역(140)이 기판에서 게이트에 인접하여 트랜지스터 부-영역에 배치된다. 예를 들면, 소오스 영역은 게이트와 디바이스 격리 영역에 인접하여 트랜지스터 부-영역에 배치되는 반면 드레인 영역은 게이트와 내부 디바이스 격리 영역에 인접해 있다.
게이트는 예를 들어 게이트 유전체(gate dielectric)(122) 위에 게이트 전극(gate electrode)(124)을 포함한다. 게이트 유전체는 실리콘 산화물(silicon oxide)을 포함할 수 있다. 대체가능한 것으로, 게이트 유전체는 실리콘 질산화물(silicon oxy-nitride)을 포함할 수 있다. 고유전율(high k) 유전체 물질이나, 실리콘 산화물, 실리콘 질화물(silicon nitride), 다른 유형의 유전체 물질들 또는 그들의 조합과 같은 다양한 유전체 물질들의 조합을 가지는 컴포지트 게이트 유전체(composite gate dielectric)와 같은 다른 유형의 게이트 유전체 물질들도 유용할 수 있다. 한 실시예에서, 게이트 유전체는 고전압 게이트 유전체를 포함한다. 고전압 게이트 유전체는 약 20 - 1000 Å의 두께일 수 있다. 게이트 유전체는 낮은 동작 전압(operating volatage)들에 대해서는 낮은 두께 범위에 있을 수 있는 반면 예컨대 약 40 - 60 V의 높은 동작 전압들에 대해서는 높은 두께 범위에 있을 수 있다. 다른 두께나 다른 유형의 게이트 유전체들도 또한 유용할 수 있다. 게이트 전극에 대해 말하자면, 게이트 전극은 폴리실리콘(polysilicon)을 포함할 수 있다. 다른 유형의 금속성 물질들(metallic materials)과 같은 다른 유형의 게이트 전극 물질들도 또한 유용할 수 있다.
게이트는 폭 W1을 가지며, 이는 측벽(sidewall)으로부터 측벽까지 측정된 것이다. 예를 들면, 폭 W1은 채널 길이(channel length) "LC"의 방향을 따라 측정된다. W1의 치수(dimension)는 약 0.2 ㎛ 내지 수십 미크론(micron)일 수 있다. 다른 폭을 가지는 게이트들을 제공하는 것도 또한 유용할 수 있다. 예를 들면, 폭 W1은 드레인에서의 동작 전압 뿐만 아니라 드리프트 영역(drift region)의 길이 LDR에 따라 결정될 수 있다. 예를 들면, 드리프트 영역은 드레인과 채널 사이의 영역이다(예컨대, LC의 오른쪽 가장자리에서부터 드레인 영역(140)까지). 고전압 응용들에 대해 LDR을 증가시키기 위해 큰 폭을 갖는 게이트들이 사용될 수 있는 반면 작은 폭을 갖는 게이트들은 저전압 응용들에 사용될 수 있다.
한 실시예에서, 소오스 영역은 제1 및 제2 부-소오스 영역들(131, 132)을 포함한다. 게이트에 인접한 제1 부-소오스 영역과 드레인 영역은 제1 극성 타입 도펀트들을 가진다. 제1 부-소오스 영역은 트랜지스터의 소오스로서 역할한다. 예를 들면, 제1 부-소오스 영역과 드레인 영역은 n-타입 디바이스에 대해 n-타입 도펀트들을 가진다. 대체가능한 것으로, 제1 부-소오스 영역과 드레인 영역은 p-타입 디바이스에 대해 p-타입 도펀트들을 가질 수 있다. 디바이스 격리 영역과 제1 부-소오스 영역에 인접한 제2 부-소오스 영역은 제2 극성 타입 도펀트를 가진다. 제2 극성 타입 도펀트는 예를 들어 p-타입이다. 소오스 및 드레인 영역들은 고농도 도핑된 영역들이다. 소오스 및 드레인 영역들의 깊이는 약 0.05 - 0.5 ㎛일 수 있다. 다른 깊이들을 가지는 소오스 및 드레인 영역들을 제공하는 것도 또한 유용할 수 있다. 게다가, 소오스 및 드레인 영역들이 반드시 동일한 깊이를 가져야 하는 것은 아니다. 제1 부-소오스 영역은 트랜지스터의 소오스 단자로서 역할하고, 드레인 영역은 트랜지스터의 드레인 단자로서 역할한다.
디바이스는 서로 다른 도펀트 농도들을 가지는 도핑된 영역들을 포함할 수 있다. 예를 들면, 디바이스는 고농도 도핑된 영역들, 중간농도(intermediately) 도핑된 영역들 및 저농도 도핑된 영역들을 포함할 수 있다. 도핑된 영역들은 x-, x 및 x+에 의해 표기될 수 있으며, x는 p-타입 또는 n-타입과 같은 도핑의 극성을 표시하고, x-는 저농도 도핑된 것을, x는 중간농도 도핑된 것을 그리고 x+는 고농도 도핑된 것을 표시한다. 저농도 도핑된 영역은 약 1E14 - 1E16/CC의 도펀트 농도를 가질 수 있고, 중간농도 도핑된 영역은 약 5E15 - 5E18/CC의 도펀트 농도를 가질 수 있고, 고농도 도핑된 영역은 약 5E18 - 2E20/CC의 도펀트 농도를 가질 수 있다. 다른 도펀트 농도들을 서로 다른 도핑된 영역들에 제공하는 것도 또한 유용할 수 있다. p-타입 도펀트들은 붕소(boron, B), 알루미늄(aluminum, Al), 인듐(indium, In) 또는 그들의 조합을 포함할 수 있는 반면, n-타입 도펀트들은 인(phosphorus, P), 비소(arsenic, As), 안티모니(antimony, Sb) 또는 그들의 조합을 포함할 수 있다.
한 실시예에서, 유전체 측벽 스페이서(dielectric sidewall spacer)들이 게이트 측벽들 위에 제공된다. 예를 들면, 유전체 측벽 스페이서들은 실리콘 산화물이나 실리콘 질화물일 수 있다. 다른 유형의 유전체 물질들도 또한 유용할 수 있다. 다른 실시예들에서, 측벽 스페이서들은 예컨대 컴포지트 스페이서들(composite spacers) 또는 스페이서 스택(spacer stack)을 형성하는 복수의 유전체 층들일 수 있다. 다른 구성의 스페이서들도 또한 유용할 수 있다. 측벽 스페이서들은 소오스 및 드레인 확장 영역들을 정의하기 위해 채용될 수 있다. 게다가, 측벽 스페이서들은 샐리사이드 컨택(salicide contact)들을 형성하는 데 사용되는 샐리사이드화 공정(salicidation process)에 의해 소오스 및 드레인 영역들이 게이트 전극에 단락(short)되는 것을 방지할 수 있다.
디바이스 바디(device body)(150)가 디바이스 영역의 제1 부분에 배치된다. 예를 들면, 디바이스 바디는 중간 도펀트 농도(예컨대, x)의 제2 극성 타입 도펀트들을 가진다. 예를 들면, n-타입 디바이스에 대해서 제2 극성 타입은 p-타입이다. 대체가능한 것으로, p-타입 디바이스에 대해서 제2 극성 타입은 n-타입일 수 있다. 디바이스 바디는 소오스 영역을 감싼다. 예를 들면, 디바이스 바디는 제1 및 제2 부-소오스 영역들을 포함하여 소오스 영역을 완전히 감싼다. 제2 부-소오스 영역과 디바이스 바디는 모두 동일한 극성 타입 도펀트들을 가지기 때문에 제2 부-소오스 영역은 디바이스 바디에 대한 바디 컨택(body contact)으로서 역할할 수 있다.
디바이스 바디의 밑면(bottom) 또는 깊이는 트랜지스터의 바디로서 역할하기에 충분하게 깊어야 한다. 깊이는 예를 들어 약 0.3 - 10 ㎛이다. 이러한 깊이들은 약 5 - 100 V의 동작 전압들에 대해 유용할 수 있다. 다른 실시예에서, 디바이스의 깊이는 수 미크론까지일 수 있다. 다른 깊이들도 유용할 수 있으며 디바이스의 동작 전압에 따라 결정될 수 있다. 도시된 바와 같이, 디바이스 바디의 밑면은 소오스 영역의 밑면 아래에 있고 디바이스 격리 영역의 밑면보다 위에 있다. 다른 깊이들을 갖는 디바이스 바디를 제공하는 것도 또한 유용할 수 있다.
바디는 게이트의 일부분과 언더랩(under-lap)되도록 소오스 영역을 넘어 확장된다. 게이트와 언더랩되는 바디의 일부분은 트랜지스터의 채널을 정의한다. 게이트 전극 아래에서 언더랩되는 양은 트랜지스터의 채널 길이 LC를 정의한다. 채널 길이 LC는 약 0.05 ㎛ 내지 수 ㎛일 수 있다. 예를 들면, 원하는 길이 LC는 드레인에서의 최대 전압에 따라 결정될 수 있다.
한 실시예에 따르면, 디바이스 바디는 자기-정렬된(self-aligned) 디바이스 바디이다. 자기-정렬된 바디를 제공함으로써 주입 마스크(implant mask)를 사용하지 않을 수 있다. 예를 들면, 디바이스 바디는 디바이스 격리 영역과 게이트 사이의 트랜지스터 소오스 영역에 자기-정렬된다. 자기-정렬된 디바이스 바디는 언더랩 부분 LC가 잘 제어될 수 있게 한다. 잘 제어된 언더랩 부분은 디바이스의 채널 LC가 원하는 길이 또는 정의된 길이 LD에 가능한 가깝게 될 수 있게 한다. 예를 들면, 채널 LC는 더 작게 또는 가능한 작게 형성될 수 있다. Rdson이 채널 길이 LC에 직접적으로 비례하기 때문에, 작은 LC는 Rdson을 낮게 만든다. 최저 Rdson을 달성하기 위해 LC는 가능한 작아야 한다(예컨대, 가능한 LD에 가까워야 함). 뿐만 아니라, 잘 제어된 LC는 성능 균일성(performance uniformity), 제조가능성(manufacturability) 및 신뢰성(reliability)이 개선되게 한다. 예를 들면, 약 5 - 20 V의 전압 인가 범위에 대하여 5 mOhm-㎟ 미만의 Rdson이 달성될 수 있다. 더 높은 전압이나 다른 전압 범위들에 대하여도 낮은 Rdson이 달성될 수 있다.
드리프트 웰(drift well)(116)이 기판에 배치된다. 한 실시예에서, 드리프트 웰은 트랜지스터 부-영역에 배치된다. 예를 들면, 드리프트 영역은 디바이스 격리 영역과 내부 디바이스 격리 영역의 안쪽 및 바깥쪽 가장자리들의 사이에 배치된다. 도시된 바와 같이, 드리프트 웰은 트랜지스터의 드레인 및 바디 영역들을 감싼다. 한 실시예에서, 드리프트 웰의 깊이 또는 밑면은 드레인 영역 아래에 있다. 한 실시예에서, 드리프트 웰의 깊이는 드레인 및 바디 영역들 아래에 있다. 한 실시예에서, 드리프트 웰의 깊이는 STI 영역들의 밑면보다 아래에 있다.
한 실시예에서, 드리프트 웰은 연속적이고 드레인 영역을 감싸며 적어도 바디의 일부분과 오버랩(overlap)된다. 한 실시예에서, 드리프트 웰은 드레인 부분을 감싸고 제1 부-소오스 부분 아래에서 바디의 일부분과 오버랩된다. 드리프트 웰은 제1 극성 타입 도펀트들을 포함한다. 예를 들면, 드리프트 웰은 n-타입 디바이스에 대해서는 n-타입 도펀트들을 또는 p-타입 디바이스에 대해서는 p-타입 도펀트들을 포함한다. 드리프트 웰은 디바이스의 드리프트 영역으로서 역할한다. 드리프트 웰은 제1 극성 타입 도펀트들로 저농도 또는 중간농도로 도핑될 수 있다. 예를 들면, 도펀트 농도는 디바이스의 최대 전압 요구조건에 따라 결정될 수 있다.
한 실시예에서, 트랜지스터는 완전 격리된(fully isolated) 트랜지스터이다. 디바이스는 디바이스를 기판으로부터 격리시키는 제1 및 제2 격리 웰들(isolation wells)(112, 114)을 포함한다. 예를 들면, 제1 및 제2 격리 웰들은 바디 및 드리프트 웰을 기판으로부터 격리시킨다. 예를 들면, 제1 격리 웰은 깊은 디바이스 웰(deep device well)로 지칭될 수 있고 디바이스 격리 영역(180a) 내에 배치된다. 도시된 바와 같이, 제1 격리 또는 깊은 디바이스 웰은 디바이스 격리 영역의 안쪽 및 바깥쪽 가장자리들(181a, 182a) 내에 배치된다. 깊은 디바이스 웰은 제1 극성 타입의 도펀트들을 포함한다. 한 실시예에서, 깊은 디바이스 웰은 디바이스 타입과 동일한 도펀트 극성을 포함한다. 예를 들면, n-타입 디바이스에 대해서 n-타입 깊은 디바이스 웰이 제공된다. 예를 들면, 깊은 디바이스 웰은 저농도 도핑된 웰이다.
깊은 웰 컨택 영역(deep well contact region)(113)이 기판의 표면 위에 배치된다. 도시된 바와 같이, 깊은 웰 컨택 영역은 디바이스 격리 영역(180a)과 내부 디바이스 격리 영역(180b) 사이에 배치된다. 깊은 웰 컨택 영역은 예를 들어 제1 극성 타입 도펀트들로 고농도 도핑된다. 깊은 웰 컨택 영역은 디바이스의 깊은 디바이스 또는 제1 격리 웰 바이어스 단자로서 역할한다.
제2 격리 웰은 제1 격리 웰 내에 배치된다. 예를 들면, 제2 격리 웰은 디바이스 바디 웰(device body well)(114)로 지칭될 수 있다. 디바이스 바디 웰은 제2 극성 타입 도펀트들을 가진다. 디바이스 바디 웰은 예를 들어 디바이스 영역의 트랜지스터 부-영역에 배치된다. 도시된 바와 같이, 디바이스 바디 웰은 드리프트 웰을 감싸고 디바이스 격리 영역과 내부 디바이스 격리 영역의 안쪽 및 바깥쪽 가장자리들 내에 있다. 예를 들면, 바디 웰의 깊이는 드리프트 웰과 깊은 디바이스 웰의 사이에 있다. 한 실시예에서, 디바이스 바디 웰은 저농도 도핑된 제2 극성 타입 도펀트들을 가진다. 예를 들면, 디바이스 바디 웰은 n-타입 디바이스에 대해서는 p-타입 도펀트들로 또는 p-타입 디바이스에 대해서는 n-타입 도펀트들로 저농도 도핑된다. 다른 도펀트 농도의 제2 극성 타입 도펀트를 가지는 디바이스 바디 웰을 제공하는 것도 또한 유용할 수 있고, 이는 예를 들어 디바이스의 전압 격리 요구조건들(voltage isolation requirements)에 따라 결정될 수 있다.
한 실시예에서, 바디 커넥터(body connector)(118)가 제공된다. 바디 커넥터는 바디의 일부분으로부터 제2 격리 또는 디바이스 바디 웰까지 확장된다. 한 실시예에서, 디바이스 바디 웰은 바디 컨택(132) 아래의 바디로부터 디바이스 바디 웰까지 확장된다. 바디 커넥터는 드리프트 영역과 연속적일 수 있다. 바디 커넥터는 제2 극성 타입 도펀트들을 가진다. 예를 들면, 바디 커넥터는 바디 컨택 및 바디를 디바이스 바디 웰에 연결하기 위해 바디 영역과 동일한 극성 타입 도펀트들을 가진다. 바디 커넥터는 제2 극성 타입 도펀트들로 저농도 또는 중간농도로 도핑될 수 있다. 예를 들면, 도펀트 농도는 디바이스의 최대 전압 요구조건에 따라 결정될 수 있다.
바디 컨택(예컨대, 제2 부-소오스)은 예를 들어 디바이스의 제2 격리 또는 디바이스 바디 바이어스 단자(device body bias terminal)로서 역할한다. 바디 바이어스 단자는 예를 들어 바디 및 바디 웰을 바이어스하는 바이어스 전압을 인가한다. 제1 및 제2 격리 웰들은 디바이스를 격리시키도록 적절히 바이어스된다. 예를 들면, 적절히 바이어스된 제2 격리 웰은 드리프트 및 드레인 영역들을 기판으로부터 격리시키는 반면 적절히 바이어스된 제1 격리 웰은 바디 및 제1 격리 웰을 기판으로부터 격리시킨다.
한 실시예에서, 소오스(131) 및 바디 컨택(132)은 공통의 신호, 예컨대 소오스 신호에 연결된다. 대체가능한 것으로, 소오스 및 바디 컨택은 서로 다른 신호들에 연결될 수 있다. 뿐만 아니라, 드레인을 기판으로부터 격리시키는 것은 드레인에 인가되는 음 전압(negative voltage)의 언더슈트(undershoot)로 인한 지나친 기판 전류(substrate current) 흐름을 감소시키거나 방지한다. 이는 지나친 기판 전류에 의해 야기되는 인접 회로들에 대한 외란(disturbance)을 방지한다.
기판 컨택 영역(substrate contact region)(107)이 기판의 표면 위에 제공될 수 있다. 한 실시예에서, 기판 컨택 영역은 디바이스 격리 영역과 외부 격리 영역 사이에 배치된다. 기판의 다른 일부에서 기판 컨택 영역을 제공하는 것도 또한 유용할 수 있다. 한 실시예에서, 기판 컨택 영역은 고농도 도핑된 영역이다. 기판 컨택 영역의 도펀트 타입은 도핑된 기판과 동일한 타입이다. 예를 들면, p-타입 도핑된 기판에 대해서 기판 컨택 영역은 p-타입이다. 기판 컨택 영역은 디바이스의 기판 바이어스 단자로서 역할한다. 기판은 접지(ground)(0V)로 바이어스될 수 있다. 다른 바이어스 전압들도 또한 유용할 수 있다. 예를 들면, 기판을 바이어스하는 것은 디바이스 동작 동안에 래치-업(latch-up) 및/또는 접지 바운스(ground bounce)를 감소시킨다.
n-타입 디바이스들의 경우, 제1 극성 타입은 n-타입이고 제2 극성 타입은 p-타입이다. p-타입 디바이스의 경우, 제1 극성 타입은 p-타입이고 제2 극성 타입은 n-타입이다.
도 1b는 디바이스(100)의 또 다른 실시예의 단면도를 도시한 것이다. 디바이스는 도 1a에서 서술된 것과 유사하다. 도시된 바와 같이, 게이트의 드레인 측에는 샐리사이드 블록 스페이서(salicide block spacer)(175)가 제공된다. 샐리사이드 블록 스페이서는 유전체 물질을 포함한다. 예를 들면, 유전체 물질은 산화물(oxide), 질화물(nitride), 질산화물(oxynitride) 또는 그들의 조합일 수 있다. 예를 들면, 반도체 공정과 호환되는 물질들과 같은 다른 유형의 유전체 물질들도 또한 샐리사이드 블록 스페이서들에 유용할 수 있다. 일부 실시예들에서, 블록 스페이서는 유전체 스택(dielectric stack) 또는 샌드위치(sandwich)를 형성하는 복수의 유전체 층들을 가질 수 있다. 샐리사이드 블록 스페이서는 게이트와 드레인 사이를 분리한다. 그 분리는 드레인 단자에서의 최대 동작 전압을 수용하기에 충분해야 한다. 예를 들면, 분리 거리 DS는 드레인 단자에서의 최대 동작 전압에 따라 결정될 수 있다. 한 실시예에서, 분리 거리 DS는 게이트의 가장자리로부터 고농도 도핑된 드레인 영역까지로 측정된다. 분리 거리 DS는 드레인에서의 최대 동작 전압에 따라 약 0.3 ㎛ 내지 수 미크론일 수 있다. 다른 분리 거리들을 제공하는 것도 또한 유용할 수 있다. 샐리사이드 블록 스페이서는 게이트 전극과 드레인 사이의 드리프트 영역의 샐리사이드화를 방지한다.
디바이스의 Cgd는 게이트가 드리프트 영역과 오버랩되는 양(게이트 오버랩 영역)에 의해 주로 결정된다. 샐리사이드 블록 스페이서를 제공함으로써, 정해진 게이트 폭에 대해 유효(effective) LDR이 증가될 수 있다. 이는 더 좁은 게이트 폭으로 원하는 LDR를 달성할 수 있게 한다. 예를 들면, 약 100 V와 같은 초고전압 응용들에 대해서도 게이트 폭이 감소되거나 최소화될 수 있다. 이는 정해진 LDR에 대해 Cgd를 감소시킨다. 사실상, Qgg도 또한 감소된다. 이와 같이, 샐리사이드 블록 스페이서는 더 좁은 게이트가 사용될 수 있게 한다. 예를 들면, 샐리사이드 블록 스페이서가 갖는 폭 W2(W2<W1)의 게이트는 더 높은 BVdss를 달성할 수 있다. 예를 들면, 0.3 ㎛만큼 작은 전체 게이트 폭을 가지고 15 V보다 큰 BVdss와 매우 낮은 Rdson 및 Cgd가 달성될 수 있다. 이와 같이, 완전 격리된 디바이스를 효율적으로 만들기 위해 진보된 CMOS 공정이 채용될 수 있다.
도 1a-b에서 서술된 바와 같이, 바디 컨택(132)과 소오스 영역(131)(예컨대, 제1 부-소오스)은 예를 들어 공통 실리사이드 컨택(common silicide contact)에 의해 전기적으로 연결될 수 있다. 예를 들면, 바디 컨택과 소오스 모두는 소오스 신호 또는 전위에 연결된다. 이러한 경우들에서, 소오스 신호는 제2 격리 영역을 바이어스하는 데 사용된다. 다른 실시예들에서, 바디 컨택과 소오스 영역은 별개의 컨택 영역들일 수 있다. 예를 들면, 2개의 컨택 영역들을 분리하여 실리사이드 컨택이 양 영역들을 전기적으로 함께 연결하는 것을 방지하기 위하여 표면 블록 스페이서(surface block spacer) 또는 격리 영역이 제공될 수 있다. 이는 소오스와 제2 격리 웰에 별개의 신호들을 제공하는 데 유용할 수 있다. 소오스와 제2 격리 웰을 독립적으로 바이어스하는 것은 디바이스의 동작 및 설계 파라미터들에 있어서 더 큰 유연성(flexibilty)을 제공한다.
도 1c는 디바이스(100)의 또 다른 실시예의 단면도를 도시한 것이다. 디바이스는 도 1a에서 도시된 디바이스와 유사한 요소들을 포함한다. 도시된 바와 같이, STI 영역들과 같은 디바이스 격리 영역(180a)과 내부 디바이스 격리 영역(180b)을 갖는 기판이 제공된다. 한 실시예에서, 내부 디바이스 격리 영역(180b)은 디바이스 영역을 제1 및 제2 부-영역들(110a, 110b)로 분리하도록 디바이스 격리 영역 내에 동심으로(concentrically) 배치된다. 도 1a에서 서술된 것과 같은 다른 구성의 격리 영역들도 또한 유용할 수 있다.
제1 부-영역은 트랜지스터 영역으로서 역할한다. 한 실시예에서, 트랜지스터 영역은 복수의 트랜지스터들을 포함한다. 도시된 바와 같이, 디바이스 영역은 제1 및 제2 트랜지스터들(115a-b)을 포함한다. 트랜지스터들은 도 1a에서 서술된 것과 유사하다. 예를 들면, 트랜지스터는 게이트 유전체 위에 게이트 전극을 가지는 게이트(120)를 포함한다. 측벽 스페이서들(170)이 게이트의 측벽들 위에 제공될 수 있다. 예를 들면, 게이트는 폭 W1을 가진다. 소오스 영역(130) 및 드레인 영역(140)이 기판에서 게이트의 맞은편 측들에 배치된다. 소오스 영역은 제1 및 제2 부-소오스 영역들(131, 132)을 포함한다.
한 실시예에서, 트랜지스터 쌍에 대해 공통 소오스 영역이 제공된다. 예를 들면, 제1 부-소오스 영역들은 그들 사이에 제2 부-소오스 영역을 가지고 각각의 게이트에 인접하여 배치된다. 트랜지스터의 드레인 영역은 내부 디바이스 격리 영역과 게이트 사이에 배치된다. 트랜지스터들은 다른 구성으로 배치될 수도 있다. 예를 들면, 트랜지스터들은 공통 드레인 영역과 분리된 소오스 영역들로 구성될 수 있다. 제1 부-소오스 영역은 소오스로서 역할하고 제2 부-소오스 영역은 바디 컨택으로서 역할한다.
한 실시예에서, 디바이스 바디(150)는 트랜지스터들 사이에 제공된다. 디바이스 바디는 트랜지스터의 바디로서 역할하기에 충분한 깊이까지 확장되어야 한다. 예를 들면, 디바이스 바디는 약 0.3 ㎛ 내지 수 미크론의 깊이까지 확장된다. 디바이스 바디에 대해 다른 깊이들도 또한 유용할 수 있다. 도시된 바와 같이, 디바이스 바디는 STI 영역들의 깊이보다 더 작은 깊이를 가진다. 하지만, 바디가 다른 깊이들을 가질 수 있다는 것은 이해될 것이다. 디바이스 바디는 공통 소오스 영역을 감싼다. 바디는 게이트들의 일부분과 언더랩되도록 공통 소오스 영역을 넘어 확장된다. 게이트들과 언더랩되는 바디의 일부분은 트랜지스터들의 채널을 정의한다. 언더랩 양 LC는 트랜지스터들의 채널 길이를 정의한다.
한 실시예에 따르면, 디바이스 바디는 자기-정렬된 디바이스 바디이다. 예를 들면, 디바이스 바디는 트랜지스터들의 게이트들 사이의 공통 소오스 영역에 자기-정렬된다. 자기-정렬된 디바이스 바디는 언더랩 부분 LC를 더 작고 잘 제어될 수 있게 한다. 작은 LC는 Rdson을 낮게 만든다. LC는 최저 Rdson을 달성하기 위해 가능한 작아야 한다. 공통의 제2 부-소오스는 디바이스 바디에 대한 바디 컨택으로서 역할한다.
드레인 드리프트 웰(116)이 기판에 배치된다. 한 실시예에서, 드리프트 웰은 트랜지스터 부-영역에 배치된다. 예를 들면, 드리프트 웰은 내부 디바이스 격리 영역의 안쪽 및 바깥쪽 가장자리들(181b, 182b) 사이에 배치된다. 도시된 바와 같이, 드리프트 웰은 트랜지스터들의 소오스, 드레인 및 바디 영역들을 감싼다. 한 실시예에서, 드리프트 웰의 깊이 또는 밑면은 드레인 영역 아래에 있다. 한 실시예에서, 드리프트 웰의 깊이는 드레인 영역 및 디바이스 바디 아래에 있다. 한 실시예에서, 드리프트 웰의 깊이는 STI 영역들의 밑면보다 아래에 있다.
드리프트 웰은 제1 극성 타입 도펀트들을 포함한다. 예를 들면, 드리프트 웰은 n-타입 디바이스에 대해서는 n-타입 도펀트들을 또는 p-타입 디바이스에 대해서는 p-타입 도펀트들을 포함한다. 예를 들면, 드리프트 웰은 바디와 드레인 영역들 사이에서 디바이스의 드리프트 영역들로서 역할한다. 드리프트 웰은 제1 극성 타입 도펀트들로 저농도 또는 중간농도로 도핑될 수 있다. 예를 들면, 드리프트 웰의 도펀트 농도는 디바이스의 최대 전압 요구조건에 따라 결정될 수 있다.
한 실시예에서, 바디 커넥터(118)가 제공된다. 예를 들면, 바디 커넥터는 드리프트 웰을 제1 및 제2 드리프트 영역들(116a)로 분리하도록 드리프트 웰에 제공된다. 바디 커넥터는 제2 극성 타입 도펀트들을 가진다. 예를 들면, 바디 커넥터는 디바이스 바디와 바디 컨택에 연결을 제공하기 위해 바디 영역과 동일한 극성 타입 도펀트들을 가진다. 바디 커넥터는 제2 극성 타입 도펀트들로 저농도 또는 중간농도로 도핑될 수 있다. 예를 들면, 그 부분의 도펀트 농도는 디바이스의 최대 전압 요구조건에 따라 결정될 수 있다.
한 실시예에서, 디바이스는 완전 격리된 디바이스이다. 예를 들면, 바디와 드리프트 웰이 기판으로부터 격리된다. 한 실시예에서, 디바이스를 기판으로부터 격리시키기 위해 제1 및 제2 격리 웰들(112, 114)이 제공된다. 예를 들면, 제1 격리 웰은 깊은 디바이스 웰이다. 예를 들면, 깊은 디바이스 웰은 디바이스 격리 영역(180a) 내에 배치된다. 도시된 바와 같이, 깊은 디바이스 웰은 디바이스 격리 영역의 안쪽 및 바깥쪽 가장자리들(181a, 182a) 내에 배치된다. 디바이스 웰은 드리프트 영역들과 동일한 극성 타입의 도펀트들을 포함한다.
깊은 웰 컨택 영역들(113)이 기판의 표면 위에 배치된다. 도시된 바와 같이, 깊은 웰 컨택 영역은 디바이스 격리 영역(180a)과 내부 디바이스 격리 영역(180b) 사이에 배치된다. 깊은 웰 컨택 영역들은 디바이스의 깊은 웰 바이어스 단자들로서 역할한다. 디바이스가 2개의 깊은 웰 컨택 영역들을 가지는 것으로 도시되어 있지만, 1개를 포함하여 다른 개수의 깊은 웰 컨택 영역들을 제공하는 것도 또한 유용할 수 있다.
제2 격리 웰(114)이 제1 격리 또는 깊은 디바이스 웰 내에 배치된다. 예를 들면, 제2 격리 웰은 디바이스 바디 웰로 지칭될 수 있다. 디바이스 바디 웰은 제1 격리 및 드리프트 웰들과 반대의 극성 타입 도펀트들을 가진다. 예를 들면, 디바이스 바디 웰은 디바이스 영역의 트랜지스터 부-영역에 배치된다. 도시된 바와 같이, 디바이스 바디 웰은 드리프트 웰을 감싸고 내부 디바이스 격리 영역의 안쪽 및 바깥쪽 가장자리들 내에 있다. 바디 커넥터는 디바이스 바디와 제2 부-소오스 영역을 디바이스 바디 웰에 연결한다. 예를 들면, 제2 부-소오스 영역은 디바이스의 제2 격리 또는 디바이스 바디 웰 바이어스 단자로서 역할한다.
기판 컨택 영역들(107)이 기판의 표면 위에 제공될 수 있다. 한 실시예에서, 기판 컨택 영역들은 디바이스 영역의 외부에 배치된다. 예를 들면, 그 영역들은 디바이스 격리 영역과 외부 격리 영역들(미도시됨) 사이에 배치될 수 있다. 기판의 다른 일부에서 기판 컨택 영역을 제공하는 것도 또한 유용할 수 있다. 기판 컨택 영역은 디바이스의 기판 바이어스 단자들로서 역할한다. 디바이스가 2개의 기판 컨택 영역들을 가지는 것으로 도시되어 있지만, 1개를 포함하여 다른 개수의 기판 컨택 영역들을 제공하는 것도 또한 유용할 수 있다.
도 1d는 디바이스(100)의 또 다른 실시예의 단면도를 도시한 것이다. 디바이스는 도 1c에서 서술된 것과 유사하다. 도시된 바와 같이, 게이트들의 드레인 측에는 샐리사이드 블록 스페이서(175)가 제공된다. 샐리사이드 블록 스페이서들은 유전체 물질을 포함한다. 예를 들면, 유전체 물질은 실리콘 산화물, 질화물, 질산화물 또는 그들의 조합일 수 있다. 다른 유형의 유전체 물질들도 또한 샐리사이드 블록 스페이서들에 사용될 수 있다. 일부 실시예들에서, 블록 스페이서는 복수의 유전체 층들을 가질 수 있다. 샐리사이드 블록 스페이서는 게이트와 드레인 사이를 분리한다. 그 분리는 드레인에서의 원하는 최대 전압을 견디기에 충분해야 한다. 한 실시예에서, 분리 거리 DS는 예를 들어 동작 전압에 따라 약 0.4 ㎛ 내지 수 미크론이다. 다른 분리 거리들을 제공하는 것도 또한 유용할 수 있다. 샐리사이드 블록 스페이서는 게이트 전극과 드레인 사이의 드리프트 영역의 샐리사이드화를 방지한다.
디바이스의 Cgd는 게이트가 드리프트 영역과 오버랩되는 양(게이트 오버랩 영역)에 의해 주로 결정된다. 샐리사이드 블록 스페이서를 제공함으로써, 정해진 게이트 폭에 대해 유효 LDR이 증가될 수 있다. 이는 더 좁은 게이트 폭으로 원하는 LDR를 달성할 수 있게 한다. 예를 들면, 약 100 V와 같은 초고전압 응용들에 대해서도 게이트 폭이 감소되거나 최소화될 수 있다. 이는 정해진 LDR에 대해 Cgd를 감소시킨다. 사실상, Qgg도 또한 감소된다. 이와 같이, 샐리사이드 블록 스페이서는 더 좁은 게이트가 사용될 수 있게 한다. 예를 들면, 샐리사이드 블록 스페이서가 갖는 폭 W2(W2<W1)의 게이트는 더 높은 BVdss를 달성할 수 있다. 예를 들면, 0.3 ㎛만큼 작은 전체 게이트 폭을 가지고 15 V보다 큰 BVdss와 매우 낮은 Rdson 및 Cgd가 달성될 수 있다. 이와 같이, 완전 격리된 디바이스를 효율적으로 만들기 위해 진보된 CMOS 공정이 채용될 수 있다.
일부 실시예들에서, 표면 스페이서들(176)이 소오스 영역 위에 제공될 수 있다. 표면 스페이서들은 유전체 물질로 형성될 수 있다. 예를 들면, 표면 스페이서들은 샐리사이드 블록 스페이서들과 동일한 유전체 물질로 형성될 수 있다. 표면 스페이서들은 소오스(131)와 바디 컨택(132)의 분리를 용이하게 한다. 예를 들면, 표면 스페이서를 제공하는 것은 소오스 및 바디를 독립적으로 바이어스하기 위해 별개의 컨택 영역들을 제공하는 데 유용할 수 있다. 예를 들면, 소오스 및 바디는 서로 다른 전위들로 바이어스될 수 있다.
도 1c-d의 트랜지스터 쌍은 공통 소오스 영역과 분리된 드레인 영역들로 구성된다. 대체가능한 것으로, 트랜지스터 쌍은 공통 드레인 영역과 분리된 소오스 영역들로 구성될 수 있다. 게다가, 트랜지스터 영역은 다른 개수의 트랜지스터들을 포함할 수 있다. 예를 들면, 임의의 홀수 또는 짝수 개의 트랜지스터들이 제공될 수 있다. 3개 이상의 홀수 개의 응용들의 경우, 하나 이상의 트랜지스터 쌍들이 도 1a-b에서 서술된 것과 같은 부가적인 트랜지스터와 함께 제공될 수 있다. 트랜지스터 부-영역에서 복수 개의 트랜지스터들을 가지는 실시예들은 컴팩트(compact)한 레이아웃(layout)으로 높은 전류 구동을 용이하게 하는 다중-핑거 구성(multi-finger configuration)을 채용한다. 예를 들면, 모든 소오스들이 공통으로 연결되고, 모든 게이트가 공통으로 연결되며, 모든 드레인들이 공통으로 연결되는 병렬적(parallel) 핑거들을 제공하도록 복수의 트랜지스터 구조들이 병렬적으로 구성될 수 있다. 예를 들면, 이러한 배치는 예컨대 약 수백 mA 내지 약 40-50 A의 고전류 응용들에 유용할 수 있다.
도 1c는 소오스 영역들(131)과 바디 컨택(132)이 공통 컨택 영역들인 실시예를 도시한 것이다. 예를 들면, 기판의 표면 위의 실리사이드 컨택이 양 컨택 영역들을 연결한다. 이러한 경우들에서, 소오소 신호는 제2 격리 웰을 바이어스하는 데 사용된다. 대체가능한 것으로, 도 1d에 도시된 바와 같이, 소오스 영역들과 바디 컨택은 별개의 컨택 영역들이다. 예를 들면, 표면 스페이서가 컨택 영역들을 분리시키는 데 사용된다. 격리 영역이 또한 컨택 영역들을 분리하는 데 사용될 수 있다. 별개의 소오스 및 컨택 영역들을 제공하는 것은 제2 격리 웰이 독립적으로 바이어스될 수 있게 한다. 뿐만 아니라, 도 1c의 디바이스에 도 1d에서 서술된 것과 같은 표면 스페이서가 제공될 수 있다. 일부 실시예들에서, 도 1d의 디바이스는 도 1c에서 서술된 것과 같은 공통 소오스 및 바디 컨택들을 가질 수 있다.
도 2a-j는 디바이스나 IC를 형성하기 위한 공정(200)의 한 실시예의 단면도들을 도시한 것이다. 도 2a를 보면, 기판(105)이 제공되어 있다. 기판은 저농도 p-타입 도핑된 기판과 같은 실리콘 기판을 포함할 수 있다. 실리콘 게르마늄(silicon germanium)이나 SOI(silicon-on-insulator)를 포함하여 다른 유형의 기판들도 또한 유용하다.
도 2a에서 도시된 바와 같이, 디바이스 영역(110)이 기판 위에 정의된다. 하나의 디바이스 영역이 도시되어 있지만, 기판이 다양한 유형의 영역들(미도시됨)을 포함할 수 있다는 것은 이해될 것이다. 예를 들면, 기판은 다른 유형의 디바이스들을 위한 다른 디바이스 영역들을 포함할 수 있다. IC는 로직 디바이스(logic device)들이 형성되는 로직 영역들을 포함할 수 있다. 형성되는 IC의 유형에 따라, 로직 영역들은 예를 들어 서로 다른 전압 디바이스들을 위한 영역들을 포함할 수 있다. 예를 들면, 로직 영역들은 고전압(high voltage, HV) 디바이스들, 중전압 또는 중간전압(intermediate voltage, IV) 디바이스들 및 저전압(low voltage, LV) 디바이스들을 위한 영역들을 포함할 수 있다. 다른 구성의 로직 영역들도 또한 유용할 수 있다. 게다가, 다른 유형의 디바이스 영역들도 또한 제공될 수 있다.
디바이스 영역은 디바이스 격리 영역(180a)에 의해 다른 영역들로부터 분리될 수 있다. 디바이스 격리 영역은 디바이스 영역을 둘러싼다. 한 실시예에서, 디바이스 영역은 또한 디바이스 영역을 제1 및 제2 부-영역들(110a-b)로 분리하기 위해 내부 디바이스 격리 영역(180b)을 포함한다. 예를 들면, 내부 격리 영역은 제1 디바이스 부-영역을 둘러싼다. 한 실시예에서, 디바이스 격리 영역 및 내부 디바이스 격리 영역은 동심의(concentric) 격리 영역들이다. 예를 들면, 제2 디바이스 부-영역은 내부 디바이스 격리 영역에 의해 제1 디바이스 부-영역과 분리되며 제1 디바이스 부-영역을 완전히 둘러싼다. 다른 실시예들에서, 격리 영역들은 제2 디바이스 부-영역이 제1 디바이스 부-영역을 부분적으로, 예컨대 1개, 2개, 또는 3개의 측면들에서 둘러싸도록 구성된다. 다른 구성의 격리 영역들도 또한 유용할 수 있다.
격리 영역들은 예를 들어 STI들을 포함한다. STI 영역들을 형성하기 위해 다양한 공정들이 채용될 수 있다. 예를 들면, 기판은 트렌치들을 형성하기 위해 에칭(etch) 및 마스킹(mask) 기법들을 사용하여 에칭될 수 있고, 그런 다음 트렌치들은 실리콘 산화물과 같은 유전체 물질들로 채워진다. 잉여 산화물을 제거하고 평탄한 기판 상부 표면을 제공하기 위해 화학적 물리적 연마(chemical mechanical polishing, CMP)가 수행될 수 있다. 다른 공정들이나 물질들도 또한 STI들을 형성하는 데 사용될 수 있다. 다른 실시예들에서, 상기 격리는 다른 유형의 격리 영역들일 수 있다. 예를 들면, STI의 깊이는 약 3000 - 4500 Å일 수 있다. STI들에 대해 다른 깊이들도 또한 유용할 수 있다. 예를 들면, 격리 영역들은 DTI 영역들일 수 있다.
도 2b에서, 깊은 디바이스 웰(112)이 디바이스 영역에 형성된다. 예를 들면, 깊은 디바이스 웰은 제1 격리 웰로서 역할한다. 한 실시예에서, 깊은 디바이스 웰은 제1 극성 타입의 도펀트들을 포함한다. 깊은 디바이스 웰은 저농도 도핑될 수 있다. 예를 들면, 도핑된 웰의 깊이는 약 2 - 10 ㎛일 수 있다. 예를 들면, 이러한 깊이는 약 10 - 100 V로 동작하는 디바이스들을 수용할 수 있다. 다른 깊이들을 가지는 깊은 디바이스 웰을 형성하는 것도 또한 유용할 수 있다. 원하는 양(dose)과 파워로 적절한 도펀트들을 기판 안으로 주입함으로써 도핑된 웰이 형성될 수 있다. 도펀트 타입, 양 및 파워는 형성되는 디바이스의 타입에 따라 결정될 수 있다.
한 실시예에서, 깊은 디바이스 웰은 n-타입 디바이스를 위한 n-웰을 포함한다. p-타입 디바이스에 대해서 p-타입 깊은 디바이스 웰을 형성하는 것도 또한 유용할 수 있다. 예를 들면, 도핑된 웰은 서로 다른 에너지들에서 복수의 주입을 수행함으로써 형성될 수 있다. 깊은 디바이스 웰을 형성하는 데 사용되는 주입 공정은 예를 들어 고전압 웰들을 형성하는 데 사용되는 공정과 호환될 수 있다. 예를 들면, 깊은 디바이스 웰은 LV 및 HV 디바이스들을 위한 격리 웰들과 동시에 형성될 수 있다. 이는 동일한 리소그래피 마스크(lithographic mask)가 주입 마스크를 패터닝(pattern)하는 데 사용될 수 있게 한다. 예를 들면, LV 및 HV 격리 웰들을 형성하는 데 사용되는 리소그래피 마스크는 깊은 디바이스 웰을 위한 개구부(opening)를 또한 포함하도록 맞춤식으로 만들어질 수 있다. 다른 실시예들에서, 깊은 디바이스 웰의 도핑에 특별히 맞추기 위해 별개의 깊은 웰 마스크가 사용될 수도 있다.
깊은 디바이스 웰을 형성하기 위해, 디바이스 영역을 노출시키는 깊은 웰 주입 마스크가 사용된다. 예를 들면, 주입 마스크는 리소그래피 마스크에 의해 패터닝되는 포토레지스트(photoresist)를 포함한다. 디바이스 격리 영역이 주입 마스크로서 역할할 수 있기 때문에, 이는 주입 마스크를 형성하는 패터닝 공정에 대하여 공정 윈도우(processing window)가 증가될 수 있게 한다. 주입 마스크는 깊은 웰이 형성된 후에 제거될 수 있다. 깊은 디바이스 웰을 형성하기 위한 다른 기법들도 또한 유용할 수 있다. 예를 들면, 깊은 디바이스 웰은 동일한 기판 상의 고농도 도핑된 N 및 P 영역들 위에 실리콘을 에피택셜 성장시킴으로써 형성될 수 있다.
어닐링(anneal)이 수행될 수 있다. 예를 들면, 어닐링은 디바이스 격리 영역의 밑면 아래까지 확장되는 깊은 디바이스 웰을 형성하기 위해 주입된 제1 타입 도펀트들을 확산시킨다. 어닐링은 약 1000 - 1200 ℃의 온도에서 수행될 수 있다. 다른 어닐링 온도들과 어닐링 파라미터 또는 공정들도 또한 유용할 수 있다.
도 2c를 보면, 바디 웰(114)이 제1 디바이스 부-영역에 형성된다. 예를 들면, 바디 웰은 제2 격리 웰로서 역할한다. 한 실시예에서, 바디 웰은 제2 극성 타입의 도펀트들을 포함한다. 바디 웰은 깊은 디바이스 웰 내에 형성된다. 한 실시예에서, 바디 웰은 깊은 디바이스 웰 내에 그리고 제1 디바이스 부-영역 내에 형성된다. 예를 들면, 바디 웰의 깊이는 약 1 - 8 ㎛ 범위일 수 있다. 이러한 깊이는 약 5 - 100 V의 원하는 동작 전압을 갖는 디바이스에 유용하다. 다른 깊이들을 가지는 바디 웰을 제공하는 것도 또한 유용할 수 있으며, 예를 들면 이는 디바이스의 원하는 동작 전압에 따라 결정될 수 있다. 바디 웰은 원하는 양과 파워로 적절한 도펀트들을 기판 안으로 주입함으로써 형성될 수 있다. 도펀트 타입, 양 및 파워는 형성되는 디바이스의 타입에 따라 결정될 수 있다.
한 실시예에서, 바디 웰은 n-타입 디바이스를 위한 p-웰을 포함한다. p-타입 디바이스에 대해서 n-타입 바디 웰을 형성하는 것도 또한 유용할 수 있다. 도핑된 웰은 서로 다른 에너지들에서 복수의 주입을 수행함으로써 형성될 수 있다. 바디 웰을 형성하는 데 사용되는 주입 공정은 고전압 도핑된 웰을 형성하는 데 사용되는 공정과 호환될 수 있다. 예를 들면, 바디 웰은 고전압 제2 극성 타입 도핑된 웰과 동시에 형성될 수 있다. 이는 동일한 리소그래피 마스크가 주입 마스크를 패터닝하는 데 사용될 수 있게 한다. 예를 들면, 고전압 제2 극성 타입 도핑된 웰을 형성하는 데 사용되는 리소그래피 마스크는 바디 웰을 포함하도록 맞춤식으로 만들어질 수 있다. 다른 실시예들에서, 깊은 웰의 도핑에 특별히 맞추기 위해 별개의 바디 웰 마스크가 사용될 수도 있다.
바디 웰을 형성하기 위해, 제1 디바이스 부-영역을 노출시키는 바디 웰 주입 마스크가 사용된다. 예를 들면, 주입 마스크는 리소그래피 마스크에 의해 패터닝되는 포토레지스트를 포함한다. 내부 디바이스 격리 영역이 주입 마스크로서 역할할 수 있기 때문에, 이는 주입 마스크를 형성하는 패터닝 공정에 대하여 공정 윈도우가 증가될 수 있게 한다. 주입 마스크는 바디 웰을 형성한 후에 제거될 수 있다. 깊은 디바이스 웰을 형성하기 위한 다른 기법들도 또한 유용할 수 있다.
어닐링(anneal)이 수행될 수 있다. 어닐링은 내부 디바이스 격리 영역의 밑면 아래까지 확장되는 바디 웰을 형성하도록 제2 타입 도펀트들을 확산시킨다. 예를 들면, 어닐링은 약 1000 - 1200 ℃의 온도에서 약 1 - 15 시간동안 수행될 수 있다. 대체가능한 것으로, 어닐링은 급속 열처리(rapid thermal anneal, RTA)일 수 있다. 다른 어닐링 파라미터 또는 공정들도 또한 유용할 수 있다.
서술된 바와 같이, 격리 웰들은 격리 영역이 형성된 후에 형성된다. 다른 실시예들에서, 격리 웰들은 격리 영역들을 형성하기 전에 형성될 수 있다.
도 2d를 보면, 드리프트 웰(116)이 제1 디바이스 부-영역에 형성된다. 한 실시예에서, 드리프트 웰은 제1 극성 타입의 도펀트들을 포함한다. 드리프트 웰은 바디 웰 내에 형성된다. 한 실시예에서, 드리프트 웰은 바디 디바이스 웰 내에 그리고 제1 디바이스 부-영역 내에 형성된다. 한 실시예에서, 드리프트 웰의 깊이 또는 밑면은 드레인 영역 아래에 있다. 한 실시예에서, 드리프트 웰의 깊이는 드레인 및 바디 영역들 아래에 있다. 한 실시예에서, 드리프트 웰의 깊이는 STI 영역들의 밑면보다 아래에 있다. 다른 깊이들을 가지는 드리프트 웰을 제공하는 것도 또한 유용할 수 있다. 드리프트 웰은 원하는 양과 파워로 적절한 도펀트들을 기판 안으로 주입함으로써 형성될 수 있다. 도펀트 타입, 양 및 파워는 형성되는 디바이스의 타입에 따라 결정될 수 있다.
한 실시예에서, 드리프트 웰은 n-타입 디바이스를 위한 n-웰을 포함한다. p-타입 디바이스에 대해서 p-타입 드리프트 웰을 형성하는 것도 또한 유용할 수 있다. 드리프트 웰은 제1 디바이스 부-영역 안으로 이온 주입함으로써 형성될 수 있다. 드리프트 영역을 형성하는 데 사용되는 주입 공정은 저전압 도핑된 웰을 형성하는 데 사용되는 공정과 호환될 수 있다. 예를 들면, 얕은 디바이스 웰은 저전압 제1 극성 타입 도핑된 웰과 동시에 형성될 수 있다. 이는 동일한 리소그래피 마스크가 주입 마스크를 패터닝하는 데 사용될 수 있게 한다. 예를 들면, 저전압 제1 극성 타입 도핑된 웰을 형성하는 데 사용되는 리소그래피 마스크는 얕은 디바이스 웰 개구부를 포함하도록 맞춤식으로 만들어질 수 있다. 다른 실시예들에서, 드리프트 웰의 도핑에 특별히 맞추기 위해 별개의 얕은 웰 마스크가 사용될 수도 있다.
드리프트 웰을 형성하기 위해, 제1 디바이스 부-영역을 노출시키는 주입 마스크가 사용된다. 예를 들면, 주입 마스크는 리소그래피 마스크에 의해 패터닝되는 포토레지스트를 포함한다. 내부 디바이스 격리 영역이 주입 마스크로서 역할할 수 있기 때문에, 이는 주입 마스크를 형성하는 패터닝 공정에 대하여 공정 윈도우가 증가될 수 있게 한다. 깊은 디바이스 웰을 형성하기 위한 다른 기법들도 또한 유용할 수 있다. 대체가능한 것으로, 주입은 드리프트 웰을 형성하도록 특별히 맞추어질 수도 있다.
도 2e를 보면, 바디 커넥터(118)가 제1 디바이스 부-영역에 형성된다. 바디 커넥터는 제2 극성 타입의 도펀트들을 포함한다. 예를 들면, 바디 커넥터는 바디 웰(114)과의 연결을 형성한다. 도시된 바와 같이, 바디 커넥터는 드리프트 웰을 2개의 별개의 드리프트 영역들(116a)로 분리한다. 바디 커넥터는 원하는 양과 파워로 적절한 도펀트들을 기판 안으로 주입함으로써 형성될 수 있다. 도펀트 타입, 양 및 파워는 형성되는 디바이스의 타입에 따라 결정될 수 있다.
한 실시예에서, 바디 커넥터는 p-타입 도펀트들을 포함한다. 바디 커넥터는 얕은 디바이스 영역의 일부분 안으로 이온 주입함으로써 형성될 수 있다. 바디 커넥터를 형성하는 데 사용되는 주입 공정은 저전압 도핑된 웰을 형성하는 데 사용되는 공정과 호환될 수 있다. 예를 들면, 바디 커넥터는 저전압 제2 극성 타입 도핑된 웰과 동시에 형성될 수 있다. 이는 동일한 리소그래피 마스크가 주입 마스크를 패터닝하는 데 사용될 수 있게 한다. 예를 들면, 저전압 제2 극성 타입 도핑된 웰을 형성하는 데 사용되는 리소그래피 마스크는 바디 커넥터 개구부를 포함하도록 맞춤식으로 만들어질 수 있다. 다른 실시예들에서, 바디 커넥터의 도핑에 특별히 맞추기 위해 별개의 바디 커넥터 마스크가 사용될 수도 있다.
바디 커넥터를 형성하기 위해, 제1 디바이스 부-영역의 일부분을 노출시키는 바디 커넥터 주입 마스크가 사용된다. 예를 들면, 주입 마스크는 리소그래피 마스크에 의해 패터닝되는 포토레지스트를 포함한다. 주입 마스크는 바디 커넥터를 형성한 후에 제거될 수 있다.
도 2f에서, 게이트 층들이 기판 위에 형성된다. 한 실시예에서, 게이트 유전체 층(122)이 기판의 표면 위에 형성된다. 예를 들면, 게이트 유전체 층은 실리콘 산화물을 포함한다. 다른 유형의 유전체 물질들도 또한 유용할 수 있다. 한 실시예에서, 게이트 유전체 층은 두꺼운(thick) 게이트 유전체 층을 포함한다. 게이트 유전체 층의 두께는 약 20 - 1000 Å일 수 있다. 예를 들면, 게이트 유전체 층의 두께는 약 1.2V의 Vgs에 대해서는 약 20 Å일 수 있고 약 40 - 60 V의 Vgs에 대해서는 약 1000 Å까지 증가할 수 있다. 다른 게이트 유전체 층 두께들도 또한 유용할 수 있다. 게이트 유전체 층은 열적 산화(thermal oxidation)에 의해 형성될 수 있다. 예를 들면, 게이트 층은 습식 산화(wet oxidation) 뒤에 이어서 산화 분위기(oxidizing ambient)에서 기판을 어닐링함으로써 형성된다. 예를 들면, 습식 산화의 온도는 약 750 - 900 ℃일 수 있다. 예를 들면, 어닐링은 약 1000 ℃의 온도에서 수행될 수 있다. 다른 유형의 게이트 유전체 물질들이나 두께들도 또한 유용할 수 있다. 예를 들면, 게이트 유전체 물질은 다른 유형의 게이트 유전체 물질들을 포함할 수 있고 및/또는 화학 기상 증착(chemical vapor deposition, CVD)과 같은 다른 유형의 공정들에 의해 형성될 수 있다.
한 실시예에서, 게이트 유전체 층은 복수의 공정들을 사용하여 형성된다. 각각의 공정은 원하는 두께가 달성될 때까지 게이트 유전체 층의 일부분을 형성한다. 예를 들면, 게이트 유전체 층은 제1 및 제2 공정들에 의해 형성된다. 제1 공정은 LV 디바이스들을 위한 게이트 유전체 층을 형성하는 반면 제2 공정은 LV 디바이스들을 위한 유전체 층의 두께를 HV 디바이스들을 위한 두께까지 증가시킨다. 다른 개수의 공정들을 사용하여 게이트 유전체 층을 형성하는 것도 또한 유용할 수 있다. 이는 다중-전압(multi-voltage) 디바이스들을 가지는 IC들을 형성하는 데 사용되는 공정들의 호환을 용이하게 한다.
게이트 전극 층(gate electrode layer)(124)이 기판 위에서 게이트 유전체 층 위에 형성된다. 한 실시예에서, 게이트 전극 층은 폴리실리콘을 포함한다. 게이트 전극 층은 비정질(amorphous)이나 정질(non-amorphous) 층으로서 형성될 수 있다. 게이트 전극은 도핑될 수 있다. 예를 들면, 게이트 전극을 도핑하기 위해 인-시튜 도핑(in-situ doping)이나 이온 주입과 같은 다양한 기법들이 채용될 수 있다. 다른 유형의 게이트 전극 물질들도 또한 유용할 수 있다. 예를 들면, 금속성 물질이 금속 게이트 전극을 형성하는 데 사용될 수 있다. 게이트 전극 층의 두께는 약 800 - 3000 Å일 수 있다. 다른 두께들도 또한 유용할 수 있다. 게이트 전극 층을 형성하기 위해, 화학 기상 증착(CVD)과 같은 기법들이 사용될 수 있다. 다른 기법들도 또한 유용할 수 있다.
도 2g에서, 게이트 층들이 하나 이상의 게이트들을 형성하도록 패터닝된다. 도시된 바와 같이, 게이트 층들은 트랜지스터 부-영역에서 제1 및 제2 트랜지스터들에 대응되는 제1 및 제2 게이트들(120)을 형성하도록 패터닝된다. 게이트는 게이트 유전체 층(122) 위에 게이트 전극 층(124)을 포함하고 폭 W1을 가진다. 트랜지스터 부-영역에서 다른 개수의 게이트들을 형성하도록 게이트 층들을 패터닝하는 것도 또한 유용하다. 마스킹 및 에칭 공정들과 같은 기법들이 사용될 수 있다. 예를 들면, 게이트 전극 층의 일부분들을 노출시키도록 포토레지스트 층이 게이트 전극 층 위에 형성되고 패터닝된다. 게이트 전극 층과 아래의 게이트 유전체 층의 노출된 일부분들을 제거하기 위하여 RIE와 같은 이방성 에칭(anisotropic etch)이 수행된다. 리소그래피 해상도(lithographic resolution)를 개선하기 위해, 반사-방지 코팅(anti-reflective coating, ARC)이 포토레지스트 아래에 제공될 수 있다. 게이트 층들을 패터닝하기 위한 다른 기법들도 또한 유용할 수 있다.
바디(150)가 트랜지스터 부-영역에 형성된다. 바디는 트랜지스터들의 소오스 영역들에 형성된다. 한 실시예에서, 바디는 게이트들 사이의 공통 소오스 영역에 형성된다. 예를 들면, 바디는 공통 소오스 영역에 제2 극성 타입 도펀트들을 주입함으로써 형성된다. n-타입 디바이스를 위한 바디를 형성하기 위해 p-타입 도펀트들이 주입될 수 있다. 반면에, p-타입 디바이스를 형성하기 위해 n-타입 도펀트들이 주입될 수 있다.
바디를 형성하기 위해, 바디 주입 마스크가 사용될 수 있다. 예를 들면, 바디 주입 마스크는 포토레지스트를 포함한다. 주입 마스크는 트랜지스터의 소오스 영역을 노출시키도록 패터닝될 수 있다. 예를 들면, 주입 마스크는 트랜지스터들의 공통 소오스 영역을 노출시키도록 패터닝될 수 있다. 리소그래피 해상도를 개선하기 위해, ARC 층이 포토레지스트 아래에 제공될 수 있다. 예를 들면, 주입은 게이트들에 자기-정렬된다. 다른 실시예에서, 주입은 게이트와 격리 영역에 자기-정렬될 수 있다. 이와 같이, 바디는 자기-정렬된 바디이다. 자기-정렬된 바디를 형성하는 것은 바디 주입 마스크를 형성하는 패터닝 공정에 대하여 공정 윈도우가 증가될 수 있게 한다.
주입은 원하는 깊이 및 언더랩 L을 가지는 바디를 형성한다. 예를 들면, 바디는 약 0.3 ㎛ 내지 수 미크론이다. 예를 들면, 깊이는 디바이스 동작 전압 요구조건에 따라 결정될 수 있다. 언더랩 L은 원하는 Rdson을 달성하기에 충분히 작아야 한다. 예를 들면, 언더랩은 가능한 작은 Rdson을 달성하도록 가능한 작아야 한다. 한 실시예에서, 언더랩 L은 약 5 - 7 V 내지 약 100 V 범위의 전압에 대해 약 0.2 ㎛ 내지 수 미크론이다.
한 실시예에서, 바디는 경사 주입(tilt implant)에 의해 형성된다. 예를 들면, 4중 경사 주입(quad tilt implant)이 수행된다. 예를 들면, 4중 경사 주입은 각각의 주입마다 90°만큼 회전하면서 경사지게 4번의 주입을 수행하는 것을 포함한다. 4중 경사 주입의 경사각은 약 7 - 45°일 수 있다. 한 실시예에서, 4중 경사 주입의 경사각은 약 45°일 수 있다. 원하는 언더랩 L에 따라 다른 경사각들도 또한 유용할 수 있다. 주입량은 약 1E12/㎠ - 5E14/㎠일 수 있고, 주입 에너지는 약 20-30 KeV 내지 수백 KeV일 수 있다. 다른 주입 파라미터들도 또한 유용할 수 있고 예를 들면 이는 원하는 깊이 및 L에 따라 결정될 수 있다. 바디가 형성된 후에, 바디 주입 마스크는 제거된다.
한 실시예에서, 도 2h에 도시된 바와 같이, 저농도 도핑된 드레인(lighty doped drain, LDD) 영역들(236)이 기판 위에서 트랜지스터들의 드레인 및 소오스 영역들에 형성된다. 한 실시예에서, LDD 영역들은 제1 극성 타입 도펀트들을 가지는 저농도 도핑된 영역들이다. 예를 들면, LDD 영역들의 깊이는 약 0.05 - 0.3 ㎛이다. LDD 주입 마스크는 LDD 영역들을 형성하기 위해 도펀트들을 주입하는 데 사용될 수 있다. 예를 들면, LDD 주입 마스크는 포토레지스트를 포함한다. 주입 마스크는 트랜지스터들의 소오스 및 드레인 영역들을 노출시키도록 패터닝될 수 있다. 리소그래피 해상도를 개선하기 위해, ARC 층이 포토레지스트 아래에 제공될 수 있다. 예를 들면, 주입은 게이트들과 격리 영역에 자기-정렬된다. 예를 들면, 주입은 게이트들과 내부 디바이스 격리 영역들에 자기-정렬될 수 있다. 이는 LDD 주입 마스크를 형성하는 패터닝 공정에 대하여 공정 윈도우를 증가시킨다. 주입량은 약 1E12/㎠ - 5E14/㎠일 수 있고, 주입 에너지는 약 수백 KeV 내지 약 200 KeV일 수 있다. 다른 주입 파라미터들도 또한 유용할 수 있다.
측벽 스페이서들(170)이 게이트들의 측벽들 위에 형성된다. 측벽 스페이서들을 형성하기 위해 유전체 층이 기판 위에 증착된다. 예를 들면, 유전체 층은 실리콘 산화물일 수 있다. 실리콘 질화물과 같은 다른 유형의 유전체 물질도 또한 사용될 수 있다. 유전체 층은 CVD에 의해 형성될 수 있다. 유전체 층은 또한 다른 기법들을 사용하여 형성될 수 있다. 예를 들면, 유전체 층의 두께는 약 100 - 2000 Å일 수 있다. 유전체 층에 대해 다른 두께들도 또한 유용할 수 있다. 예를 들면, 그 두께는 원하는 스페이서의 폭에 따라 결정될 수 있다. 게이트의 측벽들 위에 스페이서들을 남겨두고 유전체 층의 수평 부분들을 제거하도록 RIE와 같은 이방성 에칭이 수행될 수 있다. 일부 응용들에서, 스페이서는 복수의 유전체 층들로 형성될 수 있다.
도 2i에서, 공통 소오스 영역(130) 및 드레인 영역들(140)이 기판 위에 형성된다. 공통 소오스 영역은 제1 부-소오스 영역(131)과 제2 부-소오스 영역을 포함한다. 한 실시예에서, 제1 부-소오스 및 드레인 영역들을 형성하기 위한 공정은 또한 깊은 디바이스 웰 컨택 영역들(113)을 형성한다. 제1 부-소오스, 드레인 및 깊은 웰 컨택 영역들은 제1 극성 타입 도펀트들을 가지는 고농도 도핑된 영역들이다. 예를 들면, 제1 부-소오스, 드레인 및 깊은 웰 컨택 영역들의 깊이는 약 0.05 - 0.5 ㎛이다. 제1 S/D 주입 마스크가 서로 다른 도핑된 영역들을 형성하기 위해 도펀트들을 주입하는 데 사용될 수 있다. 예를 들면, 제1 S/D 주입 마스크는 포토레지스트를 포함한다. 주입 마스크는 트랜지스터들의 제1 부-소오스 및 드레인 영역들을 노출시키도록 패터닝될 수 있다. 리소그래피 해상도를 개선하기 위해, ARC 층이 포토레지스트 아래에 제공될 수 있다. 예를 들면, 주입은 제2 부-소오스 영역을 포함하는 부분과 함께 게이트들과 격리 영역들에 자기-정렬된다. 예를 들면, 주입은 제2 부-소오스 영역을 포함하는 부분과 함께 게이트들, 디바이스 격리 영역 및 내부 디바이스 격리 영역에 자기-정렬될 수 있다. 이는 제1 S/D 주입 마스크를 형성하는 패터닝 공정에 대하여 공정 윈도우를 증가시킨다. 예를 들면, 주입량은 약 1E15/㎠ - 2E16/㎠일 수 있고, 주입 에너지는 약 수백 KeV 내지 약 200 KeV일 수 있다. 다른 주입 파라미터들도 또한 유용할 수 있다.
일부 실시예들에서, 주입은 경사 주입을 포함할 수 있다. 이러한 경우들에서, LDD 확장부들과 제1 부-소오스 및 드레인 영역들에 대해 경사 주입이 사용될 수 있기 때문에 LDD 주입은 생략될 수 있다.
도 2j를 보면, 제2 부-소오스 영역(132)이 형성된다. 한 실시예에서, 제2 부-소오스 영역을 형성하기 위한 공정은 또한 기판 컨택 영역들(107)을 형성한다. 제2 부-소오스 및 기판 컨택 영역들은 제2 극성 타입 도펀트들을 가지는 고농도 도핑된 영역들이다. 예를 들면, 제2 부-소오스 및 기판 컨택 영역들의 깊이는 약 0.05 - 0.5 ㎛이다. 제2 부-소오스 영역은 디바이스 바디에 대한 바디 컨택으로서 역할한다. 제2 S/D 주입 마스크가 서로 다른 도핑된 영역들을 형성하기 위해 도펀트들을 주입하는 데 사용될 수 있다. 예를 들면, 제2 S/D 주입 마스크는 포토레지스트를 포함한다. 예를 들면, 주입량은 약 1E15/㎠ - 2E16/㎠일 수 있고, 주입 에너지는 약 수백 KeV 내지 약 200 KeV일 수 있다. 다른 주입 파라미터들도 또한 유용할 수 있다.
다른 실시예들에서, 제1 S/D 주입 마스크는 적절한 컨택 영역들과 함께 바디 컨택을 형성하는 데 사용될 수 있는 반면 제2 S/D 주입 마스크는 적절한 컨택 영역들과 함께 소오스 및 드레인 영역들을 형성하는 데 사용될 수 있다.
일부 실시예들에서, 제1 및 제2 부-소오스 영역들은 분리된 영역들이다. 예를 들면, 제1 및 제2 부-소오스 영역들을 분리하기 위해 표면 스페이서나 격리 영역이 제공될 수 있다. 분리된 제1 및 제2 부-소오스 영역들은 제2 격리 웰을 독립적으로 바이어스하는 데 유용할 수 있다.
공정은 계속하여 디바이스를 형성한다. 예를 들면, 부가적인 공정은 다양한 컨택 영역들과 게이트 전극 표면 위에 실리사이드 컨택들을 형성하는 것을 포함할 수 있다. 공정은 또한 계속하여 PMD 층과 셀의 단자들에 컨택들을 형성한다. 부가적인 공정들은 하나 이상의 배선 레벨(interconnect level)들의 형성, 최종 패시베이션(final passivation), 다이싱(dicing), 어셈블리(assembly), 그리고 패키징(packaging)을 포함할 수 있다. 다른 공정들도 또한 유용하다. 예를 들면, 배선들(interconnections)을 형성하기 전에 저전압, 중전압, 고전압 I/O 디바이스들과 같은 다른 컴포넌트들이 형성될 수 있다.
도 3a-f는 디바이스(300)의 또 다른 실시예를 형성하기 위한 공정을 도시한 것이다. 도 3a를 보면, 부분적으로 가공된 기판(105)이 도시되어 있다. 이 부분적으로 가공된 기판은 도 2f에서 서술된 것과 같은 공정 단계에 있다. 예를 들면, 기판은 격리 영역들(180a-b)과 다양한 도핑된 웰들 및 도핑된 영역들(112, 114, 116, 118)을 갖춘 기판 위에 형성된 게이트 층들(122, 124)을 포함한다.
도 3b에서, 게이트 층들은 하나 이상의 게이트들을 형성하도록 패터닝된다. 도시된 바와 같이, 게이트 층들은 트랜지스터 부-영역에서 제1 및 제2 트랜지스터들에 대응되는 제1 및 제2 게이트들(120)을 형성하도록 패터닝된다. 게이트는 게이트 유전체 층(122) 위에 게이트 전극 층(124)을 포함하고 폭 W2을 가진다. 한 실시예에서, W2 < W1 이다. 예를 들면, W2는 약 0.4 - 2 ㎛와 같다.
바디(150)가 트랜지스터 부-영역에 형성된다. 바디는 트랜지스터들의 소오스 영역들에 형성된다. 한 실시예에서, 바디는 게이트들 사이의 공통 소오스 영역에 형성된다. 예를 들면, 바디는 공통 소오스 영역에 제2 극성 타입 도펀트들을 주입함으로써 형성된다. n-타입 디바이스를 위한 바디를 형성하기 위해 p-타입 도펀트들이 주입될 수 있다. 반면에, p-타입 디바이스를 형성하기 위해 n-타입 도펀트들이 주입될 수 있다.
도 3c를 보면, 저농도 도핑된 드레인(LDD) 영역들(236)이 기판 위에서 트랜지스터들의 드레인 및 소오스 영역들에 형성된다. 한 실시예에서, LDD 영역들은 제1 극성 타입 도펀트들을 가지는 저농도 도핑된 영역들이다. 예를 들면, LDD 영역들의 깊이는 약 0.1 - 0.5 ㎛이다. 측벽 스페이서들(170)이 게이트들의 측벽들 위에 형성된다. 예를 들면, 측벽 스페이서들(170)은 실리콘 산화물일 수 있다. 실리콘 질화물과 같은 다른 유형의 유전체 물질도 또한 사용될 수 있다.
한 실시예에서, 도 3d에 도시된 바와 같이, 샐리사이드 블록 스페이서들(175)이 게이트들의 드레인 측에 형성된다. 한 실시예에서, 샐리사이드 블록 스페이서는 게이트와 그 드레인 사이를 분리하는 확장 부분을 포함한다. 그 분리는 드레인이 게이트와 오버랩되는 것을 방지하기에 충분해야 한다. 한 실시예에서, 분리 거리 DS는 약 0.4 ㎛이다. 다른 분리 거리들을 제공하는 것도 또한 유용할 수 있다. 드레인으로부터 게이트를 분리하는 것은 디바이스가 드레인에서의 더 높은 동작 전압을 견디는 데 도움이 된다.
샐리사이드 블록 스페이서들을 형성하기 위해, 유전체 층이 기판 위에 형성된다. 예를 들면, 유전체 층은 산화물, 질화물, 질산화물 또는 그들의 조합일 수 있다. 다른 유형의 유전체 물질들도 또한 샐리사이드 블록 스페이서들에 유용할 수 있다. 일부 실시예들에서, 블록 스페이서는 유전체 스택 또는 샌드위치를 형성하는 복수의 유전체 층들을 가질 수 있다. 한 실시예에서, 유전체 층은 측벽 스페이서들의 층과 서로 다르다. 예를 들면, 유전체 층은 측벽 스페이서들에 대해 선택적으로 패터닝될 수 있다. 유전체 층은 샐리사이드 블록 스페이서들을 형성하도록 패터닝된다.
다른 실시예들에서, 유전체 층은 샐리사이드 블록 스페이서들과 표면 스페이서들(176)을 형성하도록 패터닝된다. 표면 스페이서들은 소오스 영역의 제1 및 제2 부-소오스 영역들을 분리한다.
유전체 층은 예를 들어 마스킹 및 에칭 기법들을 사용하여 패터닝될 수 있다. 예를 들면, 제거될 유전체 층의 일부분들을 노출시키도록 포토레지스트 층이 유전체 층 위에 형성되고 리소그래피 마스크를 사용하여 패터닝된다. 유전체 층의 노출된 일부분들을 제거하기 위하여 RIE와 같은 이방성 에칭이 수행된다. 측벽 스페이서들은 게이트들의 측벽들 위에 남는다. 리소그래피 해상도를 개선하기 위해, 반사-방지 코팅(ARC)이 포토레지스트 아래에 제공될 수 있다. 유전체 층들을 패터닝하기 위한 다른 기법들도 또한 유용할 수 있다.
도 3e에서, 제1 부-소오스 영역들(131) 및 드레인 영역들(140)이 기판 위에 형성된다. 한 실시예에서, 제1 부-소오스 및 드레인 영역들을 형성하는 공정은 또한 깊은 디바이스 웰 컨택 영역들을 형성한다. 제1 부-소오스, 드레인 및 깊은 웰 컨택 영역들은 제1 극성 타입 도펀트들을 가지는 고농도 도핑된 영역들이다. 예를 들면, 제1 부-소오스, 드레인 및 깊은 웰 컨택 영역들의 깊이는 약 0.05 - 0.5 ㎛이다. 제1 S/D 주입 마스크가 서로 다른 도핑된 영역들을 형성하기 위해 도펀트들을 주입하는 데 사용될 수 있다. 예를 들면, 제1 S/D 주입 마스크는 포토레지스트를 포함한다. 주입 마스크는 트랜지스터들의 소오스(예컨대, 제1 부-소오스), 드레인 및 깊은 웰 컨택 영역들을 노출시키도록 패터닝될 수 있다.
도 3f를 보면, 격리된 바디 컨택(예컨대, 제2 부-소오스) 영역(132)이 형성된다. 한 실시예에서, 격리된 바디 컨택 영역을 형성하는 공정은 또한 기판 컨택 영역들(107)을 형성한다. 제2 격리된 바디 컨택 및 기판 컨택 영역들은 제2 극성 타입 도펀트들을 가지는 고농도 도핑된 영역들이다. 예를 들면, 제2 부-소오스 및 기판 컨택 영역들의 깊이는 약 0.05 - 0.5 ㎛이다. 제2 S/D 주입 마스크가 서로 다른 도핑된 영역들을 형성하기 위해 도펀트들을 주입하는 데 사용될 수 있다. 예를 들면, 제2 S/D 주입 마스크는 포토레지스트를 포함한다. 주입 마스크는 제2 격리된 바디 컨택과 기판 컨택을 노출시키도록 패터닝될 수 있다.
다른 실시예들에서, 적절한 컨택 영역들과 함께 격리된 바디 컨택을 형성하기 위해 제1 S/D 주입 마스크가 사용될 수 있는 반면 적절한 컨택 영역들과 함께 소오스 및 드레인 영역들을 형성하기 위해 제2 S/D 주입 마스크가 사용될 수 있다.
또 다른 실시예들에서, 예를 들어 드레인 및 제1 부-소오스 영역들을 형성할 때 LDD 영역들이 경사 주입을 사용하여 형성된다. 이는 측벽 스페이서들을 형성하기 전에 LDD 영역들을 형성할 필요를 없애준다.
서술된 바와 같이, 트랜지스터 쌍은 공통 소오스 영역으로 구성된다. 대체가능한 것으로, 트랜지스터 쌍은 공통 드레인 영역으로 구성될 수 있다. 게다가, 트랜지스터 영역은 다른 개수의 트랜지스터들을 포함할 수 있다. 예를 들면, 임의의 홀수 또는 짝수 개의 트랜지스터들이 제공될 수 있다. 3개 이상의 홀수 개의 응용들의 경우, 하나 이상의 트랜지스터 쌍들이 도 1a-b에서 서술된 것과 같은 부가적인 트랜지스터와 함께 제공될 수 있다. 다른 실시예들의 형성은 리소그래피 마스크 상의 패턴 변경을 수반한다. 어떠한 부가적인 단계들도 필요하지 않을 것이다. 뿐만 아니라, 서술된 바와 같은 공정은 개시된 특정 시퀀스의 단계들에 한정되는 것이 아니라는 것은 이해될 것이다. 예를 들면, 일부 단계들은 다른 시퀀스들로 수행될 수 있고 및/또는 부가적인 단계들이 더해질 수 있다.
서술된 실시예들은 IC들을 형성하기 위한 현재의 공정들과 고도로 호환된다. 예를 들면, 서술된 실시예들은 LV 및 HV 디바이스들을 형성하는 현재의 공정들과 고도로 호환된다. LV 및 HV 디바이스들을 형성하는 데 활용되는 다양한 웰들이 사용될 수 있다. 부가적인 바디 마스크가 바디를 형성하는 데에 채용될 수 있다.
본 발명은 본 발명의 사상과 본질적인 특징들을 벗어남이 없이 다른 특정 형태로 실시될 수 있다. 그러므로, 전술한 실시예들은 모든 점에 있어서 본 명세서에서 서술된 발명을 한정하는 것이 아니라 예시적인 것으로 고려되어야 한다. 따라서, 본 발명의 범위는 전술한 설명에 의해서가 아니라 첨부된 특허 청구 범위에 의해 표시되고, 특허 청구 범위에 기재된 발명들과 균등한 의미와 범위 내에 들어오는 모든 변경들도 본 발명의 범위에 포함되도록 의도하는 바이다.

Claims (20)

  1. 디바이스 영역이 정의된 기판을 제공하는 단계와, 상기 디바이스 영역은 제1 극성 타입 도펀트들(polarity type dopants)을 가지는 드리프트 웰(drift well)을 포함하며;
    상기 디바이스 영역에 트랜지스터의 게이트를 형성하는 단계와, 상기 게이트는 제1 및 제2 측들을 가지며;
    상기 드리프트 웰 내에 바디(body)를 형성하기 위해 상기 게이트의 제1 측에서 기판 안으로 제2 극성 타입 도펀트들을 주입하는 단계와, 상기 주입은 상기 게이트에 자기-정렬되고(self-aligned), 상기 바디는 상기 게이트의 상기 제1 측에서 길이 L을 갖는 언더랩(under-lap) 부분을 가지고, 상기 길이 L은 낮은 Rdson을 달성하도록 작으며; 그리고
    상기 게이트의 상기 제1 및 제2 측들에 인접하여 상기 기판의 상기 디바이스 영역에 제1 극성 타입 도펀트들을 가지는 제1 및 제2 확산 영역들(diffusion regions)을 형성하는 단계를 포함하며, 상기 제1 확산 영역은 상기 바디 내에 있고 상기 제2 확산 영역은 상기 드리프트 웰 내에 있는
    디바이스 형성 방법.
  2. 제1항에 있어서,
    상기 기판에 제1 극성 타입 도펀트들을 가지는 제1 격리 웰(isolation well)을 형성하는 단계와;
    상기 기판에 제2 극성 타입 도펀트들을 가지는 제2 격리 웰을 형성하는 단계를 더 포함하며, 상기 제 1 격리 웰은 상기 드리프트 웰을 감싸는
    디바이스 형성 방법.
  3. 제2항에 있어서,
    제2 극성 타입 도펀트들을 가지는 바디 커넥터(body connector)를 형성하는 단계를 더 포함하며, 상기 바디 커넥터는 상기 바디와 상기 제2 격리 웰 사이를 연결하는
    디바이스 형성 방법.
  4. 제3항에 있어서,
    상기 바디에 바디 컨택(body contact)을 형성하는 단계를 더 포함하며, 상기 바디 컨택은 상기 제2 격리 웰을 바이어스(bias)하기 위한 바이어스 단자를 제공하는
    디바이스 형성 방법.
  5. 제4항에 있어서,
    상기 제1 확산 영역과 상기 바디 컨택 사이에 공통의 연결을 형성하는 단계를 더 포함하는
    디바이스 형성 방법.
  6. 제1항에 있어서,
    상기 게이트의 상기 제2 측 위에 블록 스페이서(block spacer)를 형성하는 단계를 더 포함하며, 상기 블록 스페이서는 상기 바디와 상기 제2 확산 영역 사이의 드리프트 영역의 거리를 증가시키도록 상기 제2 확산 영역과 상기 게이트의 상기 제2 측 사이에 거리 Ds를 제공하는
    디바이스 형성 방법.
  7. 제1항에 있어서,
    상기 디바이스 영역은 핑거 배치(finger arrangement)로 배치된 복수의 트랜지스터들을 포함하는
    디바이스 형성 방법.
  8. 디바이스 영역에 제1 및 제2 격리 웰들을 갖춘 기판을 제공하는 단계와, 상기 제2 격리 웰은 상기 제1 격리 웰 내에 배치되며;
    상기 제2 격리 웰 내에 드리프트 웰을 형성하는 단계와;
    상기 기판 위에서 상기 디바이스 영역에 트랜지스터의 게이트를 형성하는 단계와, 상기 게이트는 제1 및 제2 측들을 가지며;
    상기 기판에서 상기 게이트의 상기 제1 측에 인접하여 상기 트랜지스터의 바디를 형성하는 단계와, 상기 바디를 형성하는 단계는 상기 게이트에 자기-정렬된 형성 공정이고, 상기 바디는 상기 게이트 아래에 언더랩 부분을 가지고, 상기 언더랩 부분은 상기 자기-정렬된 형성 공정에 의해 결정되는 길이 L을 가지며; 그리고
    상기 게이트의 상기 제1 및 제2 측들에 인접하여 제1 및 제2 확산 영역들을 형성하는 단계와, 상기 제1 확산 영역은 상기 바디 내에 있고 상기 제2 확산 영역은 상기 드리프트 웰 내에 있는
    디바이스 형성 방법.
  9. 제8항에 있어서,
    상기 드리프트 웰에 바디 커넥터를 형성하는 단계를 더 포함하며, 상기 바디 커넥터는 상기 바디를 상기 제2 격리 웰에 연결하는
    디바이스 형성 방법.
  10. 제9항에 있어서,
    바디 컨택을 형성하는 단계를 더 포함하며, 상기 바디 컨택은 상기 제2 격리 웰을 바이어스하는 바이어스 신호를 제공하는
    디바이스 형성 방법.
  11. 제10항에 있어서,
    상기 바디 컨택과 상기 제1 확산 영역은 공통으로 연결되는
    디바이스 형성 방법.
  12. 제8항에 있어서,
    상기 게이트의 상기 제2 측 위에 블록 스페이서를 형성하는 단계를 더 포함하며, 상기 블록 스페이서는 상기 바디와 상기 제2 확산 영역 사이의 드리프트 영역의 거리를 증가시키도록 상기 제2 확산 영역과 상기 게이트의 상기 제2 측 사이에 거리 Ds를 제공하는
    디바이스 형성 방법.
  13. 제12항에 있어서,
    상기 드리프트 웰에 바디 커넥터를 형성하는 단계를 더 포함하며, 상기 바디 커넥터는 상기 바디를 상기 제2 격리 웰에 연결하는
    디바이스 형성 방법.
  14. 제13항에 있어서,
    바디 컨택을 형성하는 단계를 더 포함하며, 상기 바디 컨택은 상기 제2 격리 웰에 바이어스 신호를 제공하는
    디바이스 형성 방법.
  15. 제14항에 있어서,
    상기 바디 컨택과 상기 제1 확산 영역은 공통으로 연결되는
    디바이스 형성 방법.
  16. 디바이스 영역이 정의된 기판과;
    상기 디바이스 영역에서 트랜지스터와, 상기 트랜지스터는
    제1 및 제2 측들을 가지는 게이트와,
    상기 디바이스 영역에서 상기 게이트의 상기 제1 측에 인접하여 제1 확산 영역과, 그리고
    상기 디바이스 영역에서 상기 게이트의 상기 제2 측에 인접하여 제2 확산 영역을 포함하며, 상기 제1 및 제2 확산 영역들은 제1 극성 타입의 도펀트들을 포함하며;
    상기 기판에서 상기 게이트의 상기 제1 측에 인접하여 배치되는 자기-정렬된 바디와, 상기 바디는 제2 극성 타입의 도펀트들을 포함하고, 상기 자기-정렬된 바디는 상기 제1 확산 영역을 감싸고, 상기 자기-정렬된 바디는 상기 게이트 아래에 언더랩 부분을 가지고, 상기 언더랩 부분은 길이 L을 가지며;
    상기 기판에서 상기 제1 극성 타입의 도펀트들을 가지는 드리프트 웰과, 상기 드리프트 웰은 상기 바디와 상기 제2 확산 영역의 적어도 일부분을 감싸며;
    상기 기판에서 상기 드리프트 웰을 감싸는 제2 격리 웰과, 상기 제2 격리 웰은 제2 극성 타입 도펀트들을 가지며; 그리고
    상기 바디와 상기 제2 격리 웰을 연결하고 제2 극성 타입 도펀트들을 가지는 바디 커넥터
    를 포함하는 디바이스.
  17. 제16항에 있어서,
    상기 기판에서 제1 극성 타입 도펀트들을 가지는 제1 격리 웰을 더 포함하며, 상기 제1 격리 웰은 상기 제2 격리 웰을 감싸고, 상기 제1 및 제2 격리 웰들은 상기 기판으로부터 상기 디바이스를 격리시키는
    디바이스.
  18. 제17항에 있어서,
    제2 극성 타입 도펀트들을 가지는 바디 컨택을 더 포함하며, 상기 바디 컨택은 상기 제2 격리 웰을 바이어스하기 위해 상기 제2 격리 웰에 연결되는
    디바이스.
  19. 제18항에 있어서,
    상기 바디 컨택과 상기 제1 확산 영역은 공통의 신호에 연결되는
    디바이스.
  20. 제16항에 있어서,
    상기 게이트의 상기 제2 측에 블록 스페이서를 더 포함하며, 상기 블록 스페이서는 상기 바디와 상기 제2 확산 영역 사이의 드리프트 영역의 거리를 증가시키도록 상기 제2 확산 영역과 상기 게이트의 상기 제2 측 사이에 거리 Ds를 제공하는
    디바이스.
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