JP2009252972A

JP2009252972A - 半導体装置

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Publication number: JP2009252972A
Application number: JP2008098560A
Authority: JP
Inventors: Tomoko Matsudai; 知子末代; Norio Yasuhara; 紀夫安原; Kazutoshi Nakamura; 和敏中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-04-04
Filing date: 2008-04-04
Publication date: 2009-10-29

Abstract

【課題】横型の電界効果トランジスタを備えた半導体装置であって、特性が良好な半導体装置を提供する。
【解決手段】半導体装置１において、Ｐ型基板の上層部分の一部にディープＮウエル（ＤＮＷ）４を形成し、このＤＮＷ４の上層部分の一部にＰウエル５を形成し、このＰウエル５の上層部分の一部にＮ^＋ソース領域７を形成し、ＤＮＷ４の上層部分におけるＰウエル５から離隔した位置に、Ｎ^＋ドレイン領域９を形成し、このＮ^＋ドレイン領域９に接し、一部がＮ^＋ソース領域７に向かってＰウエル５内に進出したＮ⁻型ドリフト領域１０を形成する。そして、Ｎ^＋ドレイン領域９をＤＮＷ４に接触させ、比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）の値を０．５以上１．０未満とする。
【選択図】図３

Description

本発明は、半導体装置に関し、特に、横型の電界効果トランジスタを備えた半導体装置に関する。

半導体基板にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）を作製する場合、エピタキシャル基板を用いる方法がよく使われる（例えば、特許文献１参照。）。例えば、Ｐ型の基板の上層部分に不純物濃度が高いＮ型の埋め込み層を形成し、この埋め込み層の上にＮ型のエピタキシャル層を形成し、このエピタキシャル層の上層部分の一部にＰ型のウエルを形成し、このウエル内にＮチャネル型のＭＯＳＦＥＴを形成する。この方法では、埋め込み層を用いて素子領域を囲み、埋め込み層にドレインと同じ電位を印加することで、ハイサイド仕様のＭＯＳＦＥＴを容易に形成することが可能となる。しかしながら、エピタキシャル成長法によって形成された基板は、一般的に高価であるという問題点がある。

そこで、上述の埋め込み層及びエピタキシャル層の代わりに、イオン・インプランテーションによってＮ型のインプラ層を形成することが考えられる。そして、このインプラ層の上層部分の一部にＰ型のウエルを形成し、このウエル内にＮ型のＭＯＳＦＥＴを形成する。このように、ＭＯＳＦＥＴをインプラ層の内部に形成することにより、高価なエピタキシャル基板を用いることなく、ハイサイド仕様のＭＯＳＦＥＴを形成することが可能となる。

但し、この技術では、インプラ層の不純物濃度をあまり高くすることができない。その理由は、インプラ層の濃度がその内部に形成されるウエルとの接合耐圧に制限されるためである。このため、インプラ層の抵抗率が高くなってしまう。この結果、比較的面積が大きいＬＤＭＯＳ（Laterally Diffused MOS：横方向拡散ＭＯＳ）を形成する場合には、素子領域におけるインプラ層内の電位分布が不均一になり、良好な特性が得られないという問題点がある。

特開２００２−２６１２９７号公報

本発明の目的は、横型の電界効果トランジスタを備えた半導体装置であって、特性が良好な半導体装置を提供することである。

本発明の一態様によれば、第１導電型の半導体基板と、前記半導体基板の上層部分の一部に形成された第２導電型のディープウエルと、前記ディープウエルの上層部分の一部に形成された第１導電型のウエルと、前記ウエルの上層部分の一部に形成された第２導電型の第１拡散領域と、前記ディープウエルの上層部分における前記ウエルから離隔した位置に形成され、前記ディープウエルに接した第２導電型の第２拡散領域と、前記第２拡散領域に接し、一部が前記第１拡散領域に向かって前記ウエル内に進出した第２導電型のドリフト領域と、前記ウエルにおける前記第１拡散領域と前記ドリフト領域との間の領域の直上域に設けられたゲート電極と、前記ウエルと前記ゲート電極との間に配置されたゲート絶縁膜と、を備えたことを特徴とする半導体装置が提供される。

本発明によれば、横型の電界効果トランジスタを備えた半導体装置であって、特性が良好な半導体装置を実現することができる。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する平面図であり、
図２は、図１に示すＡ−Ａ’線による断面図であり、
図３は、図２に示す領域Ｂを拡大して示す断面図であり、
図４は、図１に示すＢ−Ｂ’線による断面図である。
なお、図１において、Ｐ型基板上の構成物は、ゲート電極を除いて図示が省略されている。

図１に示すように、本実施形態に係る半導体装置１においては、ＬＤＭＯＳ２が形成されている。このＬＤＭＯＳ２においては、例えば、短冊状のドレイン領域の両側に、一対の短冊状のソース領域が形成されている。なお、ＬＤＭＯＳ２の平面レイアウトは図１に示すレイアウトに限定されず、任意に設計することができる。例えば、ドレイン領域の周囲に枠状のソース領域を配置したレイアウトとしてもよく、ソース領域の周囲に枠状のドレイン領域を配置したレイアウトとしてもよく、１本のストライプ状のソース領域の両側に２本のストライプ状のドレイン領域を配置したレイアウトとしてもよく、１本のストライプ状のドレイン領域と１本のストライプ状のソース領域を相互に平行に配置したレイアウトとしてもよい。また、これらのレイアウトを繰り返し配列させた構成としてもよい。

以下、ＬＤＭＯＳ２の構成を詳細に説明する。
図１乃至図４に示すように、半導体装置１においては、導電型がＰ型のＰ型基板３が設けられている。Ｐ型基板３は、例えば、単結晶のシリコンからなる基板である。そして、Ｐ型基板３の上層部分の一部には、導電型がＮ型のディープＮウエル（以下、「ＤＮＷ」ともいう）４が形成されている。ＤＮＷ４は、例えばイオン・インプランテーションによって形成されたものである。

ディープＮウエル４の上層部分の一部には、導電型がＰ型であり、上方から見た形状が枠状であるＰウエル（以下、「ＰＷ」ともいう）５が形成されている。Ｐウエル５の上層部分の一部には、導電型がＰ型であり、アクセプタ濃度がＰＷ５のアクセプタ濃度よりも高く、上方から見た形状が枠状であるチャネルインプラ領域６が形成されている。チャネルインプラ領域６は、閾値を調整するための領域である。チャネルインプラ領域６の上層部分の一部には、導電型がＮ型であり、ドナー濃度がディープＮウエル４のドナー濃度よりも高いＮ^＋ソース領域（第１拡散領域）７が形成されている。上方から見て、Ｎ^＋ソース領域７の形状は短冊状であり、相互に平行に延びるように、２ヶ所に配置されている。すなわち、Ｎ^＋ソース領域７は、Ｐウエル５の上層部分の一部に形成されている。

また、チャネルインプラ領域６の上層部分におけるＮ^＋ソース領域７に接する領域には、導電型がＰ型であり、アクセプタ濃度がチャネルインプラ領域６のアクセプタ濃度よりも高く、上方から見た形状が枠状であるＰ^＋コンタクト領域８が形成されている。例えば、Ｐ^＋コンタクト領域８はＮ^＋ソース領域７の外側に配置されている。一方、Ｎ^＋ソース領域７の内側には、Ｎ^＋ソース領域７に接するように、ＬＤＤ（Lightly Doped Drain：低不純物濃度ドレイン）領域１３が形成されている。Ｐウエル５、チャネルインプラ領域６及びＰ^＋コンタクト領域８は、略同心状に配列されている。

一方、ディープＮウエル４の上層部分におけるＰウエル５の内側であってＰウエル５から離隔した位置には、導電型がＮ型であり、ドナー濃度がＤＮＷ４のドナー濃度よりも高く、上方から見た形状が短冊状であるＮ^＋ドレイン領域（第２拡散領域）９が形成されている。Ｎ^＋ドレイン領域９は、２本のＮ^＋ソース領域７の間に配置されている。従って、Ｎ^＋ソース領域７及びＬＤＤ領域１３は、Ｎ^＋ドレイン領域９から見て素子の横方向（図１の横方向）にのみ設けられており、素子の長手方向（図１の縦方向）には設けられていない。これは、素子の長手方向においてチャネル領域が形成されることを防ぎ、不要な電流経路が形成されることを防止するためである。なお、素子を適切に設計すれば、Ｎ^＋ドレイン領域９の長手方向にＮ^＋ソース領域７を形成しても問題ない。Ｎ^＋ドレイン領域９はＤＮＷ４に接しており、従って、ＤＮＷ４に接続されている。

また、ディープＮウエル４の上層部分におけるＮ^＋ドレイン領域９の周囲には、導電型がＮ型であり、ドナー濃度がＮ^＋ドレイン領域９のドナー濃度よりも低く、上方から見た形状が枠状であるＮ⁻型ドリフト領域１０が形成されている。Ｎ⁻型ドリフト領域１０の内縁はＮ^＋ドレイン領域９に接しており、Ｎ⁻型ドリフト領域１０の外周部分はＮ^＋ソース領域７に向かってＰウエル５の上層部分内に進出している。すなわち、Ｐウエル５の内周部分とＮ⁻型ドリフト領域１０の外周部分とは、相互にオーバーラップしている。但し、Ｎ⁻型ドリフト領域１０は、チャネルインプラ領域６には接していない。また、図１、図２、図４に示すように、Ｎ⁻型ドリフト領域１０の長さ、すなわち、Ｎ^＋ドレイン領域９に接する端縁からその反対側の端縁までの距離は、素子の長手方向（図１の縦方向）の両端部において、素子の横方向（図１の横方向）の両端部よりも長くなっている。これにより、素子の長手方向における耐圧の低下を防止している。なお、これについては、素子を適切に設計すれば、考慮する必要はない。

更に、ディープＮウエル４の上層部分におけるＰウエル５の外側の領域の一部には、導電型がＮ型であり、ドナー濃度がＤＮＷ４のドナー濃度よりも高く、上方から見た形状が短冊状であるＮ^＋型領域１１が形成されている。更にまた、Ｐ型基板３の上層部分におけるＤＮＷ４の外部の領域の一部には、導電型がＰ型であり、アクセプタ濃度がＰ型基板のアクセプタ濃度よりも高く、上方から見た形状が短冊状であるＰ^＋型領域１２が形成されている。なお、図１に示す例では、Ｎ^＋型領域１１及びＰ^＋型領域１２は、素子の横方向一方の終端領域にのみ形成しているが、これらの領域は、終端領域のどの位置に形成してもよい。

更にまた、Ｐ型基板３の上方であって、Ｐウエル５及びチャネルインプラ領域６におけるＮ^＋ソース領域７とＮ⁻型ドリフト領域１０との間の領域の直上域には、ゲート電極１６が設けられている。上方から見て、ゲート電極１６の形状はＮ⁻型ドリフト領域１０を囲むような枠状である。また、ゲート電極１６における素子の長手方向両端部のゲート長は、素子の横方向両端部のゲート長よりも長い。これにより、素子の長手方向の両端部において耐圧が低下することを防止できる。また、素子の長手方向においてチャネル領域が形成されることを防止し、不要な電流経路が形成されることを防止できる。

ゲート電極１６の側面上には、側壁１５が設けられている。また、Ｐ型基板３の上面における後述する各電極が接触している領域を除く領域上には、ゲート絶縁膜１７が形成されている。すなわち、ゲート絶縁膜１７は、少なくともＰウエル５及びチャネルインプラ領域６とゲート電極１６との間に形成されている。更に、Ｎ^＋ソース領域７側の側壁１５の直下域は、ＬＤＤ領域１３となっている。なお、Ｎ⁻型ドリフト領域１０及びゲート電極１６もＰウエル５と略同心状に配置されており、その中心を含む領域に、Ｎ^＋ドレイン領域９が配置されている。この結果、Ｎ^＋ドレイン領域９はＤＮＷ４の中心付近に配置されている。

更にまた、Ｎ^＋ソース領域７及びＰ^＋コンタクト領域８は、Ｐ型基板３上に設けられたソース電極１８に接続されている。また、Ｎ^＋ドレイン領域９及びＮ^＋型領域１１は、Ｐ型基板３上に設けられたドレイン電極１９に接続されている。更に、Ｐ^＋型領域１２は、Ｐ型基板３上に設けられた基準電位電極（図示せず）に接続されている。

そして、Ｎ^＋ドレイン領域９からＮ^＋ソース領域７に向かう方向において、Ｎ⁻型ドリフト領域１０全体の長さをドリフト長Ｌ_{ｄｒｉｆｔ}とし、Ｎ⁻型ドリフト領域１０におけるＰウエル５内に進出した部分の長さをオーバーラップ量Ｌ_ｐｗとするとき、ドリフト長Ｌ_{ｄｒｉｆｔ}とオーバーラップ量Ｌ_ｐｗとの関係は、下記数式（１）を満たす。下記数式（１）の説明は、後述する。

０．５≦（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）＜１．０（１）

次に、半導体装置１の製造方法について説明する。
図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。

先ず、図５（ａ）に示すように、イオン・インプランテーションにより、Ｐ型基板３（図２参照）の上層部分の一部にディープＮウエル（ＤＮＷ）４を形成する。すなわち、Ｐ型基板３に対して、ドナーを選択的にイオン注入する。次に、Ｐ型基板３上に、枠状の開口部が形成されたレジストパターン３１を形成し、このレジストパターン３１をマスクとしてアクセプタをイオン注入することにより、ＤＮＷ４の上層部分の一部に枠状のＰウエル（ＰＷ）５を形成する。その後、レジストパターン３１を除去する。

次に、図５（ｂ）に示すように、Ｐ型基板３上にレジストパターン３２を形成し、このレジストパターン３２をマスクとしてアクセプタをイオン注入することにより、Ｐウエル５の上層部分の一部に枠状のチャネルインプラ領域６を形成する。その後、レジストパターン３２を除去する。

次に、図５（ｃ）に示すように、Ｐ型基板３に対して酸化雰囲気中で熱処理を施し、Ｐ型基板３の上面全体に熱酸化膜からなるゲート絶縁膜１７を形成する。次に、ゲート絶縁膜１７上の全面にポリシリコン膜を堆積させ、パターニングすることにより、チャネルインプラ領域６の内縁、すなわち、Ｐウエル５との境界を含む領域の直上域に、枠状のゲート電極１６を形成する。このとき、上方から見て、Ｐウエル５の内縁とゲート電極１６の内縁との間の距離が、前述のオーバーラップ量Ｌ_ｐｗとなる。

次に、図６（ａ）に示すように、Ｐ型基板３上に、ゲート電極１６の外縁を含む短冊状の領域のみを開口させたレジストパターン３３を形成し、このレジストパターン３３をマスクとしてドナーをイオン注入することにより、ＬＤＤ領域１３を形成する。その後、レジストパターン３３を除去する。

次に、図６（ｂ）に示すように、Ｐ型基板３上に、ゲート電極１６の内側を開口させたレジストパターン３４を形成し、このレジストパターン３４をマスクとしてドナーをイオン注入することにより、ＤＮＷ４の上層部分におけるゲート電極１６の内側部分に、Ｎ⁻型ドリフト領域１０を形成する。このとき、Ｎ⁻型ドリフト領域１０の一部はＰウエル５の上層部分に形成されるようにする。これにより、Ｎ⁻型ドリフト領域１０の一部とＰウエル５の一部とが重なり合う。その後、レジストパターン３４を除去する。

次に、図６（ｃ）に示すように、Ｐ型基板３上にゲート電極１６を覆うように絶縁膜を堆積させ、その後、エッチバックすることにより、ゲート電極１６の両側面上に側壁１５を形成する。次に、Ｐ型基板３上にレジストパターン３５を形成し、レジストパターン３５、ゲート電極１６及び側壁１５をマスクとして、ドナーをイオン注入する。

これにより、図７（ａ）に示すように、Ｎ^＋ソース領域７、Ｎ^＋ドレイン領域９及びＮ^＋型領域１１（図１及び図２参照）が形成される。このとき、Ｎ⁻型ドリフト領域１０におけるゲート電極１６側の端部からＮ^＋ドレイン領域９までの距離が、ドリフト長Ｌ_{ｄｒｉｆｔ}となる。その後、レジストパターン３５（図６（ｃ）参照）を除去する。次に、新たなレジストパターン（図示せず）をマスクとしてアクセプタをイオン注入することにより、Ｐ^＋コンタクト領域８及びＰ^＋型領域１２（図１及び図２参照）を形成する。その後、このレジストパターンを除去する。

次に、図７（ｂ）に示すように、Ｎ^＋ソース領域７及びＰ^＋コンタクト領域８の直上域に、これらに接続されるようにソース電極１８を形成すると共に、Ｎ^＋ドレイン領域９の直上域に、Ｎ^＋ドレイン領域９に接続されるようにドレイン電極１９を形成する。また、Ｎ^＋型領域１１（図１及び図２参照）の直上域に、Ｎ^＋型領域１１及びドレイン電極１９に接続される電極（図示せず）を形成し、Ｐ^＋型領域１２の直上域に、Ｐ^＋型領域１２に接続される基準電位電極（図示せず）を形成する。これにより、図１乃至図４に示すように、ＬＤＭＯＳ２が設けられた半導体装置１が作製される。

次に、本実施形態に係る半導体装置の作用効果について説明する。
図１〜図４に示すように、本実施形態に係る半導体装置１においては、ソース電極１８に負電位（又は基準電位）を印加し、ドレイン電極１９に正電位を印加した状態で、ゲート電極１６に制御電位を印加することにより、Ｎ^＋ソース領域７とＮ^＋ドレイン領域９との間を導通又は非導通とし、ＬＤＭＯＳ２として機能させることができる。このとき、ディープＮウエル（ＤＮＷ）４にもＮ^＋ドレイン領域９と同じ電位が印加され、ＬＤＭＯＳ２が半導体装置１における他の領域から絶縁される。

本実施形態においては、ＤＮＷ４をイオン・インプランテーションによって形成しているため、ＤＮＷ４及びＤＮＷ４内に形成された各領域の不純物濃度を精度よく制御することができ、半導体装置１の特性を良好にすることができる。また、素子全体をＤＮＷ４によって包囲するため、ハイサイド仕様のＬＤＭＯＳを構成することができる。

但し、ＤＮＷ４をイオン・インプランテーションで形成した場合、ＤＮＷ４内の不純物濃度を高くすることが困難である。これは、この濃度を高くすると、例えばＤＮＷ４とＰＷ５との間の接合耐圧が低下してしまうためである。このため、ＤＮＷ４の抵抗率が高くなる。このため、ＤＮＷ４内の電位分布が不均一になりやすい。そこで、本実施形態においては、素子内でＤＮＷ４をＮ^＋ドレイン領域９に接触させている。これにより、Ｎ^＋ドレイン領域９を介して、ＤＮＷ４の中心付近でも電位をドレイン電位に固定でき、ＤＭＷ４内の電位分布を均一化することができる。また、ＤＮＷ４内におけるＮ^＋ドレイン領域９の近傍の領域、すなわち、ＬＤＭＯＳ２の動作に大きな影響を与える領域の電位を特に安定させることができる。この結果、ＬＤＭＯＳ２の特性が良好になる。なお、この効果は、ＤＮＷ４をエピタキシャル成長によって形成した場合でも、同様に得ることができる。

これに対して、ＤＮＷ４がＮ^＋ドレイン領域９に接続されていないと、ＤＮＷ４の周辺部に配置されたＮ^＋型領域１１のみを介してＤＮＷ４に電位を印加することになるため、ＤＮＷ４内における電位分布が不均一になりやすい。

また、本実施形態においては、ＤＮＷ４をＮ^＋ドレイン領域９に接触させることにより、静耐圧を向上させることができる。以下、この効果を示すシミュレーション結果について説明する。
図８は、本実施形態に係る半導体装置の電位分布のシミュレーション結果を例示する図であり、図３と略同一の断面領域を示し、
図９は、横軸にドリフト長（Ｌ_{ｄｒｉｆｔ}）をとり、縦軸に静耐圧及びオン抵抗（ＲｏｎＡ）をとって、本実施形態に係る半導体装置においてドリフト長が素子特性に及ぼす影響を例示するグラフ図であり、
図１０は、比較例に係る半導体装置を示す断面図であり、
図１１は、比較例に係る半導体装置の電位分布のシミュレーション結果を例示する図である。

図８及び図１１において、太線はＰ型領域とＮ型領域との境界面を示す。また、図９に示すシミュレーション結果は、Ｎ⁻型ドリフト領域のドーズ量を１．５×１０^１２ｃｍ^−２とした場合の結果である。更に、図１０に示すように、比較例に係る半導体装置３６においては、本実施形態に係る半導体装置１（図３参照）と比較して、Ｐウエル５のドレイン側の側方には、ディープＰウエル（ＤＰＷ）３７が設けられており、ＤＰＷ３７の上層部分には、ＤＮＷ３８が設けられている。ＤＰＷ３７及びＤＮＷ３８は共にＰウエル５に接しており、ＤＮＷ３８はＮ^＋ドレイン領域９、Ｎ⁻型ドリフト領域１０及びＤＰＷ３７に接している。半導体装置３６における上記以外の構成は、半導体装置１と同様である。そして、図１１に示すシミュレーション結果は、半導体装置３６を想定した結果である。

図３に示すように、本実施形態に係る半導体装置１においては、Ｎ⁻型ドリフト領域１０、Ｎ^＋ドレイン領域９及びＤＮＷ４により、Ｐウエル５を回り込むような一体的なＮ型領域が形成されている。そして、Ｎ⁻型ドリフト領域１０とＤＮＷ４とが同電位となることにより、ＰＷ５とそのまわりのＮ型領域の界面から空乏層が広がる。また、Ｎ⁻型ドリフト領域１０は、ドレイン電圧が印加されたときに空乏化しやすいように、ドーズ量が低く設定されている。これにより、図８に示すように、Ｎ⁻型ドリフト領域１０を起点とする等電位面が、Ｐウエル５とＤＮＷ４との界面にほぼ沿って湾曲し、Ｐウエル５の下方に回り込む。そして、素子の横方向においては、ドリフト領域内にほぼ均一に等電位面が広がる。この結果、電界が極端に集中する領域がなくなり、等電位面の密度が低くなり、電界強度が緩和され、静耐圧が向上する。また、静耐圧がＰウエル５の形状及び不純物濃度に依存しにくくなる。

図９は、オーバーラップ量Ｌ_ｐｗを固定してドリフト長Ｌ_{ｄｒｉｆｔ}を変化させたときの素子特性をグラフに示したものである。図８からわかるように、素子の横方向については、ＰＷ５とＮ^＋型ドリフト領域１０とがオーバーラップしている領域にて印加電圧を分担し、耐圧を維持している。一方、Ｎ^＋型ドリフト領域１０におけるＰＷ５とオーバーラップしていない部分については、ＤＮＷ４内の不純物が拡散して不純物濃度が加算され、ドレイン電圧を印加したときに、効果的に空乏化しない。つまり、Ｎ^＋型ドリフト領域１０のうち、耐圧向上に寄与するのは、ＰＷ５とオーバーラップしている部分、すなわち、長さがＬ_ｐｗの部分だけである。よって、図９に示すように、オーバーラップ量Ｌ_ｐｗを固定した場合、ドリフト長Ｌ_{ｄｒｉｆｔ}を延ばしても耐圧向上にはほとんど寄与しない。一方、オン抵抗（ＲｏｎＡ）は、Ｎ^＋型ドリフト領域１０自体の長さであるＬ_{ｄｒｉｆｔ}の増加に伴い増加してしまう。

これに対して、図１０に示すように、比較例に係る半導体装置３６においては、Ｎ^＋ソース領域７及びＮ^＋ドレイン領域９の双方がＰ型領域内、すなわち、図１０に示す例では、Ｐウエル５及びＤＰＷ３７内に配置されていて、Ｎ^＋ドレイン領域９は、Ｐウエル５及びＤＰＷ３７によって、ＤＮＷ４から分離されている。この半導体装置３６においては、Ｎ⁻ドリフト領域１０及びＤＮＷ３８と、それらを囲むＰ型領域とが空乏化して印加電圧を分担するため、図１１に示すように、Ｎ^＋ドレイン領域９を囲むように等電位面が形成される。このため、Ｎ⁻型ドリフト領域にて電界強度が高くなり、静耐圧は低くなる。

また、本実施形態においては、上述の数式（１）に示すように、ドリフト長に対するオーバーラップ量の比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）を、０．５≦（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）＜１．０としている。これにより、高い静耐圧と低いオン抵抗とを両立させることができる。以下、この効果について詳細に説明する。

図１２は、横軸にオーバーラップ量（Ｌ_ｐｗ）をとり、縦軸に静耐圧及びオン抵抗（ＲｏｎＡ）をとって、本実施形態に係る半導体装置においてオーバーラップ量が素子特性に及ぼす影響を例示するグラフ図であり、
図１３は、横軸にドリフト長に対するオーバーラップ量の比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）をとり、縦軸に静耐圧及びオン抵抗（ＲｏｎＡ）をとって、本実施形態に係る半導体装置においてドリフト長とオーバーラップ量との比が素子特性に及ぼす影響を例示するグラフ図である。
図１２に示すシミュレーション結果は、Ｎ⁻型ドリフト領域のドリフト長Ｌ_{ｄｒｉｆｔ}を１．０μｍとし、ドーズ量を２．０×１０^１２ｃｍ^−２とした場合の結果である。また、図１３に示すシミュレーション結果は、オーバーラップ量Ｌ_ｐｗを一定とし、ドリフト長Ｌ_{ｄｒｉｆｔ}を変化させた場合の結果である。

図１２に示すように、半導体装置１においては、静耐圧はＰウエル５とＮ⁻型ドリフト領域１０とのオーバーラップ量Ｌ_ｐｗに依存し、オーバーラップ量がドリフト長未満の範囲では、オーバーラップ量が大きいほど静耐圧は向上する。これは、オーバーラップ量が大きくなると、Ｎ⁻型ドリフト領域１０のうち、空乏化して印加電圧を分担する領域が増えるため、等電位面の密度が低下し、電界強度が低下して静耐圧が向上するためである。また、オーバーラップ量が大きいほどオン抵抗は増加する。これは、オーバーラップ部分では、Ｎ⁻型ドリフト領域１０のドナーの作用がＰウエル５のアクセプタの作用によって相殺されてしまい、実効的なドナー濃度が低減するためであると考えられる。但し、オーバーラップ量がドリフト長と等しくなると、静耐圧は急激に低下する。これは、Ｐウエル５がＮ^＋ドレイン領域９に接触してしまい、半導体装置１の静耐圧がＰウエル５とＮ^＋ドレイン領域９との間の静耐圧によって決まるためと考えられる。

また、図１３に示すように、比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）が０．５以上の範囲では、比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）が増加すると、静耐圧及びオン抵抗は共に低下する。従って、比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）の値を選択することにより、静耐圧とオン抵抗とのバランスを決定することができる。一般に、静耐圧は高い方が好ましく、オン抵抗は低い方が好ましいが、両者はトレードオフの関係にある。このため、設計者は、比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）を０．５以上の範囲で任意に選択することにより、静耐圧及びオン抵抗の最適なバランスを実現すればよい。但し、上述の如く、Ｐウエル５をＮ^＋ドレイン領域９に接触させないためには、オーバーラップ量はドリフト長未満とする必要があり、従って、比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）は１．０未満とすることが好ましい。

これに対して、比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）が０．５未満の範囲では、比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）が減少するほどオン抵抗は増加するが、静耐圧はほとんど変化しない。すなわち、比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）を０．５未満に低減させても、オン抵抗が増加するのみで、静耐圧を向上させる効果は得られない。これは、比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）が０．５未満であると、設計値のドリフト長を十分に活かすことができず、耐圧が向上しないためであると考えられる。このため、設計者が比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）を０．５未満の範囲で選択する実益はほとんどないと言える。

以上より、比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）の値は、０．５以上１．０未満とすることが好ましい。なお、本実施形態の効果を検証するにあたり、ドリフト長Ｌ_{ｄｒｉｆｔ}及びオーバーラップ量Ｌ_ｐｗを、中耐圧ＬＤＭＯＳとして現実的な範囲である２．０μｍ以下の範囲で変化させ、また、各領域のドーズ量を変化させてシミュレーションを繰り返したが、その結果は上述の結果と同様であった。すなわち、比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）が０．５未満の範囲では、静耐圧は比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）の値にほとんど依存せず、０．５以上の範囲では、比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）の値の増加に伴って減少した。従って、ＬＤＭＯＳ２の各領域のサイズ及びドーズ量によらず、比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）の値は０．５以上１．０未満とすることが好ましい。

次に、本発明の第２の実施形態について説明する。
図１４は、本実施形態に係る半導体装置を例示する回路図であり、
図１５は、本実施形態に係る半導体装置を例示する断面図である。
なお、図１６においては、図示の便宜上、ディープＮウエル、Ｐウエル及びＮウエルにそれぞれ電位を印加するための拡散領域、並びに、各トランジスタのＬＤＤ領域及び側壁は、図示を省略している。

図１４に示すように、本実施形態に係る半導体装置４１はＤＣ−ＤＣコンバータである。すなわち、半導体装置４１においては、入力電位Ｖ_ｉｎと接地電位ＧＮＤとの間に、出力回路４２が接続されている。出力回路４２においては、例えばＮ型のＭＯＳＦＥＴからなるハイサイド・トランジスタＨＱと、例えばＮ型のＭＯＳＦＥＴからなるローサイド・トランジスタＬＱとが直列に接続されている。すなわち、ハイサイド・トランジスタＨＱのドレインに入力電位Ｖ_ｉｎが印加され、ハイサイド・トランジスタＨＱのソースはローサイド・トランジスタＬＱのドレインに接続されており、ローサイド・トランジスタＬＱのソースに接地電位ＧＮＤが印加される。そして、ハイサイド・トランジスタＨＱの構成は、前述の第１の実施形態におけるＬＤＭＯＳ２の構成と同じである。

また、半導体装置４１においては、出力回路４２を制御するコントロール回路４３が設けられている。コントロール回路４３は、ハイサイド・トランジスタＨＱのゲート電位及びローサイド・トランジスタＬＱのゲート電位を制御することにより、トランジスタＨＱ及びＬＱの導通／非導通をそれぞれ切替える回路である。コントロール回路４３においては、制御信号を出力するＰＷＭ（Pulse Width Modulation：パルス幅変調）制御回路４４と、ＰＷＭ制御回路４４から出力された制御信号を増幅する複数段のＣＭＯＳトランジスタ４５とが設けられている。各ＣＭＯＳトランジスタ４５においては、Ｐチャネル型ＭＯＳＦＥＴ（ＰＭＯＳ）４６と、Ｎチャネル型ＭＯＳＦＥＴ（ＮＭＯＳ）４７とが、相互に直列に接続されており、インバータとして機能する。コントロール回路４３から出力された制御信号は、ハイサイド・トランジスタＨＱのゲートに印加されると共に、インバータ４８を介してローサイド・トランジスタＬＱのゲートに印加される。

更に、半導体装置４１においては、インダクタ５１及びキャパシタ５２が設けられている。インダクタ５１は、ハイサイド・トランジスタＨＱとローサイド・トランジスタＬＱとの接続点Ｎと出力端子５３との間に接続されており、キャパシタ５２は、出力端子５３と接地電位ＧＮＤとの間に接続されている。これにより、インダクタ５１及びキャパシタ５２からなるＬＣ回路が構成されている。

そして、図１５に示すように、出力回路４２を構成するハイサイド・トランジスタＨＱ及びローサイド・トランジスタＬＱ、並びに、コントロール回路４３を構成するＰＭＯＳ４６及びＮＭＯＳ４７は、単一の半導体基板５０に形成されている。すなわち、半導体装置４１は、半導体基板５０上にＬＤＭＯＳとＣＭＯＳとを混載させた半導体装置である。なお、図１５においては、ローサイド・トランジスタＬＱは図示を省略している。一方、インダクタ５１及びキャパシタ５２は、半導体基板５０の外部に設けられている。半導体基板５０、インダクタ５１及びキャパシタ５２は、１枚のプリント基板（図示せず）上に実装されており、プリント基板に印刷された配線により、相互に接続されている。

半導体基板５０において、ハイサイド・トランジスタＨＱ、ローサイド・トランジスタＬＱ、ＰＭＯＳ４６及びＮＭＯＳ４７は、半導体基板５０の上層部分に形成された素子分離膜６１によって相互に区画され、絶縁されている。ハイサイド・トランジスタＨＱにおける各領域の導電型及び位置関係等のデバイス構造は、前述の第１の実施形態におけるＬＤＭＯＳ２（図１〜図４参照）と同じである。

一方、ＰＭＯＳ４６においては、半導体基板５０の上層部分にＰウエル６２が形成されており、Ｐウエル６２の上層部分には、Ｎ^＋型のソース領域６３及びドレイン領域６４が相互に離隔して設けられている。Ｐウエル６２におけるソース領域６３とドレイン領域６４との間の領域はチャネル領域６５となっており、チャネル領域６５の直上域には、ゲート絶縁膜６６及びゲート電極６７が設けられている。

また、ＮＭＯＳ４７においては、半導体基板５０の上層部分にＮウエル７２が形成されており、Ｎウエル７２の上層部分には、Ｐ^＋型のソース領域７３及びドレイン領域７４が相互に離隔して設けられている。Ｎウエル７２におけるソース領域７３とドレイン領域７４との間の領域はチャネル領域７５となっており、チャネル領域７５の直上域には、ゲート絶縁膜７６及びゲート電極７７が設けられている。

そして、ＰＭＯＳ４６のＰウエル６２は、ハイサイド・トランジスタＨＱのＰウエル５と同時に形成されたものである。従って、Ｐウエル６２の深さ及びドーズ量は、Ｐウエル５の深さ及びドーズ量にそれぞれ等しい。すなわち、半導体装置４１においては、コントロール回路４３を構成するＣＭＯＳ４５のＰウエル６２を、ＬＤＭＯＳ領域のＰウエル５にも兼用で使っている。

次に、本実施形態の作用効果について説明する。
本実施形態によれば、ハイサイド・トランジスタＨＱのＰウエル５とＰＭＯＳ４６のＰウエル６２とを同時に形成することにより、ＬＤＭＯＳとＣＭＯＳとを混載させた半導体装置を少ない工程数で効率的に製造することができる。

そして、前述の第１の実施形態において説明したように、ハイサイド・トランジスタＨＱ（ＬＤＭＯＳ２）においては、ディープＮウエル（ＤＮＷ）４がＮ^＋ドレイン領域９に接触しているため、ハイサイド・トランジスタＨＱ（ＬＤＭＯＳ２）の特性は、Ｐウエル５の形状及び不純物濃度にはあまり依存しない。このため、Ｐウエル５及びＰウエル６２は、専らＰＭＯＳ４６に要求される特性に基づいて設計することができる。この結果、ＬＤＭＯＳとＣＭＯＳとの混載が容易になる。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。

以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の各実施形態においては、ＬＤＭＯＳがＮチャネル型である例を示したが、本発明はＰチャネル型のＬＤＭＯＳについても適用可能である。また、本発明に係る半導体装置は、ＤＣ−ＤＣコンバータには限定されない。

本発明の第１の実施形態に係る半導体装置を例示する平面図である。図１に示すＡ−Ａ’線による断面図である。図２に示す領域Ｂを拡大して示す断面図である。図１に示すＢ−Ｂ’線による断面図である。（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。第１の実施形態に係る半導体装置の電位分布のシミュレーション結果を例示する図であり、図３と略同一の断面領域を示す。横軸にドリフト長（Ｌ_{ｄｒｉｆｔ}）をとり、縦軸に静耐圧及びオン抵抗（ＲｏｎＡ）をとって、第１の実施形態に係る半導体装置においてドリフト長が素子特性に及ぼす影響を例示するグラフ図である。比較例に係る半導体装置を示す断面図である。比較例に係る半導体装置の電位分布のシミュレーション結果を例示する図である。横軸にオーバーラップ量（Ｌ_ｐｗ）をとり、縦軸に静耐圧及びオン抵抗（ＲｏｎＡ）をとって、第１の実施形態に係る半導体装置においてオーバーラップ量が素子特性に及ぼす影響を例示するグラフ図である。横軸にドリフト長に対するオーバーラップ量の比（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）をとり、縦軸に静耐圧及びオン抵抗（ＲｏｎＡ）をとって、第１の実施形態に係る半導体装置においてドリフト長とオーバーラップ量との比が素子特性に及ぼす影響を例示するグラフ図である。本発明の第２の実施形態に係る半導体装置を例示する回路図である。第２の実施形態に係る半導体装置を例示する断面図である。

符号の説明

１半導体装置、２ＬＤＭＯＳ、３Ｐ型基板、４ディープＮウエル、５Ｐウエル、６チャネルインプラ領域、７Ｎ^＋ソース領域、８Ｐ^＋コンタクト領域、９Ｎ^＋ドレイン領域、１０Ｎ⁻型ドリフト領域、１１Ｎ^＋型領域、１２Ｐ^＋型領域、１３ＬＤＤ領域、１５側壁、１６ゲート電極、１７ゲート絶縁膜、１８ソース電極、１９ドレイン電極、３１〜３５レジストパターン、３６半導体装置、３７ディープＰウエル、３８ディープＮウエル、４１半導体装置、４２出力回路、４３コントロール回路、４４ＰＷＭ制御回路、４５ＣＭＯＳトランジスタ、４６ＰＭＯＳ、４７ＮＭＯＳ、４８インバータ、５０半導体基板、５１インダクタ、５２キャパシタ、５３出力端子、６１素子分離膜、６２Ｐウエル、６３ソース領域、６４ドレイン領域、６５チャネル領域、６６ゲート絶縁膜、６７ゲート電極、７２Ｎウエル、７３ソース領域、７４ドレイン領域、７５チャネル領域、７６ゲート絶縁膜、７７ゲート電極、Ｌ_{ｄｒｉｆｔ} ドリフト長、Ｌ_ｐｗオーバーラップ量

Claims

第１導電型の半導体基板と、
前記半導体基板の上層部分の一部に形成された第２導電型のディープウエルと、
前記ディープウエルの上層部分の一部に形成された第１導電型のウエルと、
前記ウエルの上層部分の一部に形成された第２導電型の第１拡散領域と、
前記ディープウエルの上層部分における前記ウエルから離隔した位置に形成され、前記ディープウエルに接した第２導電型の第２拡散領域と、
前記第２拡散領域に接し、一部が前記第１拡散領域に向かって前記ウエル内に進出した第２導電型のドリフト領域と、
前記ウエルにおける前記第１拡散領域と前記ドリフト領域との間の領域の直上域に設けられたゲート電極と、
前記ウエルと前記ゲート電極との間に配置されたゲート絶縁膜と、
を備えたことを特徴とする半導体装置。
前記ディープウエルは、イオン・インプランテーションによって形成されたものであることを特徴とする請求項１記載の半導体装置。
前記第２拡散領域から前記第１拡散領域に向かう方向において、前記ドリフト領域全体の長さをＬ_{ｄｒｉｆｔ}とし、前記ドリフト領域における前記ウエル内に進出した部分の長さをＬ_ｐｗとするとき、下記数式を満たすことを特徴とする請求項１または２に記載の半導体装置。
０．５≦（Ｌ_ｐｗ／Ｌ_{ｄｒｉｆｔ}）＜１．０
前記ディープウエル、前記ウエル、前記第１拡散領域、前記第２拡散領域、前記ドリフト領域、前記ゲート電極及び前記ゲート絶縁膜によって構成され、前記第１拡散領域及び前記第２拡散領域のうちの一方がソース領域であり他方がドレイン領域である第２導電型トランジスタが、ＤＣ−ＤＣコンバータのハイサイド・トランジスタであることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
前記半導体基板の上層部分の他の一部に形成されたＣＭＯＳトランジスタをさらに備え、
前記ＣＭＯＳトランジスタの第１導電型ウエルは、前記ウエルと同時に形成されたものであることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。