KR102030464B1 - 레터럴 타입의 전력 반도체 소자 - Google Patents
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Abstract
본 발명의 전력 반도체 소자는 실리콘 카바이드(SiC)를 포함하는 기판; 상기 기판에 수평 방향으로 서로 이격되게 형성된, 제 1 도전형의 소스 영역 및 제 1 도전형의 드레인 영역; 상기 소스 영역에 연결되며, 상기 드레인 영역으로부터 이격되게 상기 소스 영역 및 상기 드레인 영역 사이의 상기 기판에 형성된 상기 제 1 도전형의 반대인 제 2 도전형의 채널 영역; 상기 채널 영역과 연결되며, 상기 소스 영역을 둘러싸도록 상기 기판에 상기 채널 영역보다 깊이 형성되는, 제 2 도전형의 웰 영역; 상기 채널 영역 및 상기 드레인 영역 사이의 상기 기판에 형성된 제 1 도전형의 드리프트 영역; 상기 채널 영역 상의 게이트 절연층; 상기 채널 영역의 턴-온 및 턴-오프를 제어하도록, 상기 게이트 절연층 상에 형성된 게이트 전극; 상기 소스 영역에 전기적으로 연결된 소스 전극 및 상기 드레인 영역에 전기적으로 연결된 드레인 전극; 상기 게이트 전극과 상기 드레인 전극 사이의 상기 기판 상에 서로 이격되어 배치된 복수개의 플로팅 더미 패턴; 및 상기 기판 상에 형성되되, 상기 소스 전극, 상기 드레인 전극, 상기 게이트 전극, 상기 플로팅 더미 패턴을 전기적으로 절연하는 상부 절연층;을 포함한다.
Description
본 발명은 전력 반도체 소자에 관한 것으로서, 더 상세하게는 수평형 실리콘 카바이드(SiC) 모스펫 동작 구조를 가지는 전력 반도체 소자에 관한 것이다.
전력 반도체 소자는 점점 소형화되고 고성능화 되고 있다. 이에 따라, 전력 반도체 소자는 낮은 발열과 높은 내구성을 필요로 하게 되었고, 특히, 모스펫(MOSFET)은 낮은 온 저항(ON resistance), 문턱 전압 변동의 최소화, 누설 전류량 변동의 최소화 등이 요구되고 있다. 이러한 요구 사항을 만족시키기 위하여 실리콘 카바이드 반도체가 전력 반도체 시장의 화두가 되고 있다.
실리콘(Si) 대비 실리콘 카바이드(SiC)는 약 10배의 절연 내압의 성능을 갖고 있고 이동도 및 열방출, 효율 등 많은 부분에서 성능적으로 우세하다. 실리콘 카바이드(SiC)는 실리콘(Si) 대비 상술한 바와 같이 많은 장점을 가짐에도 불구하고 일부 기술적 한계를 갖고 있다. 우선, 도핑 및 트렌치를 위해서는 고온 장비가 필요하고 온도 확산에 따른 구조 형성이 힘들다. 따라서, 일반적인 버티컬(vertical) 형태의 실리콘 카바이드(SiC) 모스펫의 경우 메인 구조는 전체 에피택셜층 중에서 수 마이크로미터 내외에서 모두 형성된다. 일반적인 플라나(planar) 실리콘 카바이드(SiC) 모스펫의 경우 채널 저항이 높게 형성되는데 이는 실리콘 카바이드(SiC) 표면 거칠기 및 계면 차지 등의 영향으로 볼 수 있다. 일반적인 트렌치 실리콘 카바이드(SiC) 모스펫의 경우 트렌치 식각이 어렵고 표면 상태도 좋지 않다. 더욱이 식각을 한다 하더라도 트렌치 에지 부분의 강한 전계가 형성되므로 트렌치 벽면 보호가 이슈가 될 수 있다. 또한, 수평 내압을 위하여 에지 영역에 링 터미네이션(Ring termination)이 존재하게 되는데 이는 칩의 크기가 작으면 작을수록 전체 면적 대비 액티브(active) 영역이 줄어들게 된다.
관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.
본 발명은 상술한 실리콘 카바이드(SiC) 모스펫의 문제점들을 극복할 수 있는 레터럴 타입의 전력 반도체 소자를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 레터럴 타입의 전력 반도체 소자가 제공된다. 상기 레터럴 타입의 전력 반도체 소자는 실리콘 카바이드(SiC)를 포함하는 기판; 상기 기판에 수평 방향으로 서로 이격되게 형성된, 제 1 도전형의 소스 영역 및 제 1 도전형의 드레인 영역; 상기 소스 영역에 연결되며, 상기 드레인 영역으로부터 이격되게 상기 소스 영역 및 상기 드레인 영역 사이의 상기 기판에 형성된 상기 제 1 도전형의 반대인 제 2 도전형의 채널 영역; 상기 채널 영역과 연결되며, 상기 소스 영역을 둘러싸도록 상기 기판에 상기 채널 영역보다 깊이 형성되는, 제 2 도전형의 웰 영역; 상기 채널 영역 및 상기 드레인 영역 사이의 상기 기판에 형성된 제 1 도전형의 드리프트 영역; 상기 채널 영역 상의 게이트 절연층; 상기 채널 영역의 턴-온 및 턴-오프를 제어하도록, 상기 게이트 절연층 상에 형성된 게이트 전극; 상기 소스 영역에 전기적으로 연결된 소스 전극 및 상기 드레인 영역에 전기적으로 연결된 드레인 전극; 상기 게이트 전극과 상기 드레인 전극 사이의 상기 기판 상에 서로 이격되어 배치된 복수개의 플로팅 더미 패턴; 및 상기 기판 상에 형성되되, 상기 소스 전극, 상기 드레인 전극, 상기 게이트 전극, 상기 플로팅 더미 패턴을 전기적으로 절연하는 상부 절연층; 을 포함한다.
상기 레터럴 타입의 전력 반도체 소자에서, 상기 플로팅 더미 패턴은 상기 게이트 전극과 동일한 물질로 이루어질 수 있다.
상기 레터럴 타입의 전력 반도체 소자에서, 상기 복수의 플로팅 더미 패턴 중에서 상기 소스 영역에 상대적으로 더 가까운 상기 플로팅 더미 패턴 간의 이격거리가 상기 드레인 영역에 상대적으로 더 가까운 상기 플로팅 더미 패턴 간의 이격거리 보다 더 작을 수 있다.
상기 레터럴 타입의 전력 반도체 소자에서, 상기 복수의 플로팅 더미 패턴 중에서 상기 소스 영역에 상대적으로 더 가까운 상기 플로팅 더미 패턴의 폭이 상기 드레인 영역에 상대적으로 더 가까운 상기 플로팅 더미 패턴의 폭 보다 더 작을 수 있다.
상기 레터럴 타입의 전력 반도체 소자는, 상기 채널 영역이 턴-온 될 때 상기 채널 영역과 전기적으로 도통되도록, 상기 채널 영역과 연결되게 상기 제 2 도전형의 웰 영역 상의 상기 기판에 형성되며, 상기 제 1 도전형의 드리프트 영역보다 높고 상기 제 1 도전형의 소스 영역보다 낮은 도핑 농도를 갖는 제 1 도전형의 브릿지 영역; 을 더 포함할 수 있다.
상기 레터럴 타입의 전력 반도체 소자에서, 상기 제 1 도전형의 브릿지 영역의 일부는 상기 게이트 전극 하부에 위치되고, 타부는 상기 게이트 전극 외측의 상기 제 2 도전형의 웰 영역 상에 위치될 수 있다.
상기 레터럴 타입의 전력 반도체 소자에서, 상기 소스 영역 및 드레인 영역을 잇는 방향으로 볼 때, 상기 브릿지 영역의 타부의 길이가 상기 브릿지 영역의 일부의 길이보다 더 길 수 있다.
상기 레터럴 타입의 전력 반도체 소자에서, 상기 게이트 전극으로부터 노출되는, 상기 브릿지 영역의 타부 및 상기 드리프트 영역 내 상기 기판 표면부의 실리콘 카바이드는 상기 상부 절연층이 형성되기 전에 표면 거칠기를 낮추기 위한 표면 처리가 될 수 있다.
상기 레터럴 타입의 전력 반도체 소자에서, 상기 제 2 도전형의 웰 영역은, 상기 소스 영역을 감싸면서 상기 채널 영역이 형성되는, 제 1 웰 영역; 및 상기 제 1 웰 영역을 감싸면서 상기 브릿지 영역 하부로 신장되는 제 2 웰 영역;을 포함할 수 있다.
상기 레터럴 타입의 전력 반도체 소자에서, 상기 제 2 도전형의 웰 영역은 상기 제 1 웰 영역 내 상기 제 1 웰 영역보다 높은 농도의 제 2 도전형의 제 3 웰 영역;을 더 포함하고, 상기 소스 전극은 상기 소스 영역을 관통하여 상기 제 3 웰 영역과도 연결될 수 있다.
상기 레터럴 타입의 전력 반도체 소자에서, 상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 p형일 수 있다.
상기 레터럴 타입의 전력 반도체 소자에서, 상기 소스 전극 및 상기 드레인 전극은 상기 소스 영역 및 상기 드레인 영역과 접하는 스트라이프 타입의 하부 패턴; 상기 하부 패턴의 상부에 이격되어 배치된 패드 형태의 상부 패턴; 및 상기 하부 패턴과 상기 상부 패턴을 상하로 연결하는 콘택 패턴; 을 각각 포함할 수 있다.
상기 레터럴 타입의 전력 반도체 소자에서, 상기 기판의 에지 영역에서 스트라이프 타입의 상기 하부 패턴 중 상기 소스 전극은 상기 드레인 전극 보다 상기 기판의 상면 상에서 일방향으로 더 길게 신장하며 상기 소스 전극은 상기 일방향과 수직한 방향으로 T자 형상으로 더 연장될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 채널 저항을 개선하고, 칩 면적 중에서 액티브 면적의 상대적 비율이 증가되며, 드리프트 영역 구조 형성의 자유도가 확보될 수 있는 레터럴 타입의 전력 반도체 소자를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 레터럴 타입의 전력 반도체 소자의 일부를 도해하는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 레터럴 타입의 전력 반도체 소자에서 액티브 셀 영역의 도핑 프로파일과 전자 이동을 나타낸 도면이다.
도 3은 도 2에 도시된 레터럴 타입의 전력 반도체 소자의 Z 영역을 확대하여 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 레터럴 타입의 전력 반도체 소자에서 액티브 셀 어레이 구조를 도해하는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 레터럴 타입의 전력 반도체 소자의 일부를 도해하는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 레터럴 타입의 전력 반도체 소자에서 액티브 셀 영역의 도핑 프로파일과 전자 이동을 나타낸 도면이다.
도 7a 내지 도 7b는 본 발명의 다양한 실시예들에 따른 레터럴 타입의 전력 반도체 소자의 전기장(Electric Field) 프로파일을 나타낸 도면이고, 도 7c는 본 발명의 다양한 실시예들에 따른 레터럴 타입의 전력 반도체 소자의 전기장을 비교하여 나타낸 그래프이다.
도 8a 내지 도 8b는 본 발명의 다양한 실시예들에 따른 레터럴 타입의 전력 반도체 소자의 정전위(Electrostatic Potential)를 나타낸 도면이고, 도 8c는 본 발명의 다양한 실시예들에 따른 레터럴 타입의 전력 반도체 소자의 정전위를 비교하여 나타낸 그래프이다.
도 9는 본 발명의 일 실시예에 따른 레터럴 타입의 전력 반도체 소자에서 에지 영역의 소스 전극과 드레인 전극의 일부 구성을 도해하는 도면이다.
도 10은 본 발명의 일 실시예에 따른 레터럴 타입의 전력 반도체 소자에서 전극 구조의 일부를 도해하는 도면이다.
도 2는 본 발명의 일 실시예에 따른 레터럴 타입의 전력 반도체 소자에서 액티브 셀 영역의 도핑 프로파일과 전자 이동을 나타낸 도면이다.
도 3은 도 2에 도시된 레터럴 타입의 전력 반도체 소자의 Z 영역을 확대하여 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 레터럴 타입의 전력 반도체 소자에서 액티브 셀 어레이 구조를 도해하는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 레터럴 타입의 전력 반도체 소자의 일부를 도해하는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 레터럴 타입의 전력 반도체 소자에서 액티브 셀 영역의 도핑 프로파일과 전자 이동을 나타낸 도면이다.
도 7a 내지 도 7b는 본 발명의 다양한 실시예들에 따른 레터럴 타입의 전력 반도체 소자의 전기장(Electric Field) 프로파일을 나타낸 도면이고, 도 7c는 본 발명의 다양한 실시예들에 따른 레터럴 타입의 전력 반도체 소자의 전기장을 비교하여 나타낸 그래프이다.
도 8a 내지 도 8b는 본 발명의 다양한 실시예들에 따른 레터럴 타입의 전력 반도체 소자의 정전위(Electrostatic Potential)를 나타낸 도면이고, 도 8c는 본 발명의 다양한 실시예들에 따른 레터럴 타입의 전력 반도체 소자의 정전위를 비교하여 나타낸 그래프이다.
도 9는 본 발명의 일 실시예에 따른 레터럴 타입의 전력 반도체 소자에서 에지 영역의 소스 전극과 드레인 전극의 일부 구성을 도해하는 도면이다.
도 10은 본 발명의 일 실시예에 따른 레터럴 타입의 전력 반도체 소자에서 전극 구조의 일부를 도해하는 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
실리콘(Si) 대비 실리콘 카바이드(SiC)는 약 10배의 절연 내압의 성능을 갖고 있고 이동도 및 열방출, 효율 등 많은 부분에서 성능적으로 우세하다. 실리콘 카바이드(SiC)는 실리콘(Si) 대비 상술한 바와 같이 많은 장점을 가짐에도 불구하고 일부 기술적 한계를 갖고 있다. 우선, 도핑 및 트렌치를 위해서는 고온 장비가 필요하고 온도 확산에 따른 구조 형성이 힘들다. 따라서, 일반적인 버티컬(vertical) 형태의 실리콘 카바이드(SiC) 모스펫의 경우 메인 구조는 전체 에피택셜층 중에서 수 마이크로미터 내외에서 모두 형성된다. 일반적인 플라나(planar) 실리콘 카바이드(SiC) 모스펫의 경우 채널 저항이 높게 형성되는데 이는 실리콘 카바이드(SiC) 표면 거칠기 및 계면 차지 등의 영향으로 볼 수 있다. 일반적인 트렌치 실리콘 카바이드(SiC) 모스펫의 경우 트렌치 식각이 어렵고 표면 상태도 좋지 않다. 더욱이 식각을 한다 하더라도 트렌치 에지 부분의 강한 전계가 형성되므로 트렌치 벽면 보호가 이슈가 될 수 있다. 또한, 수평 내압을 위하여 에지 영역에 링 터미네이션(Ring termination)이 존재하게 되는데 이는 칩의 크기가 작으면 작을수록 전체 면적 대비 액티브(active) 영역이 줄어들게 된다.
본 발명은 상술한 실리콘 카바이드(SiC) 모스펫의 문제점들을 극복할 수 있는 레터럴 타입의 전력 반도체 소자를 제공하는 것을 목적으로 한다.
본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이고 제 2 도전형이 p형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 p형이고 제 2 도전형은 n형일 수도 있다.
도 1은 본 발명의 일 실시예에 따른 레터럴 타입의 전력 반도체 소자의 일부를 도해하는 단면도이고, 도 2는 본 발명의 일 실시예에 따른 레터럴 타입의 전력 반도체 소자에서 액티브 셀 영역의 도핑 프로파일과 전자 이동을 나타낸 도면이고, 도 3은 도 2에 도시된 레터럴 타입의 전력 반도체 소자의 Z 영역을 확대하여 나타낸 도면이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 의한 레터럴 타입의 전력 반도체 소자가 제공된다. 상기 레터럴 타입의 전력 반도체 소자는 실리콘 카바이드(SiC)를 포함하는 기판(100); 기판(100)에 수평 방향으로 서로 이격되게 형성된, 제 1 도전형의 소스 영역(118) 및 제 1 도전형의 드레인 영역(132); 소스 영역(118)에 연결되며, 드레인 영역(132)으로부터 이격되게 소스 영역(118) 및 드레인 영역(132) 사이의 기판(100)에 형성된 제 1 도전형의 반대인 제 2 도전형의 채널 영역(115); 채널 영역(115)과 연결되며, 소스 영역(118)을 둘러싸도록 기판(100)에 채널 영역(115)보다 깊이 형성되는, 제 2 도전형의 웰 영역(112, 114, 116); 채널 영역(115) 및 드레인 영역(132) 사이의 기판(100)에 형성된 제 1 도전형의 드리프트 영역(105); 채널 영역(115) 상의 게이트 절연층(미도시); 채널 영역(115)의 턴-온 및 턴-오프를 제어하도록, 상기 게이트 절연층 상에 형성된 게이트 전극(170); 소스 영역(118)에 전기적으로 연결된 소스 전극(150) 및 드리프트 영역(105)에 전기적으로 연결된 드레인 전극(160); 및 기판(100) 상에 형성되되, 소스 전극(150), 드레인 전극(160), 게이트 전극(170)을 전기적으로 절연하는 상부 절연층(190); 을 포함한다.
드레인 영역(132)의 내부는 제 1 도전형의 불순물 농도가 드레인 영역(132) 보다 상대적으로 더 높은 제 1 도전형의 도핑 영역(134)이 형성될 수 있다. 드레인 영역(132)은 제 1 도전형의 도핑 영역(134)을 감싸는 형태를 가질 수 있으며, 드레인 전극(160)은 제 1 도전형의 도핑 영역(134)과 연결되도록 구성될 수 있다. 한편, 기판(100)의 하부에는 제 1 도전형의 버퍼층(140)이 더 제공될 수 있다.
상기 레터럴 타입의 전력 반도체 소자는, 채널 영역(115)이 턴-온 될 때 채널 영역(115)과 전기적으로 도통되도록, 채널 영역(115)과 연결되게 제 2 도전형의 웰 영역의 일부(112) 상의 기판(100)에 형성되며, 제 1 도전형의 드리프트 영역(105)보다 높고 제 1 도전형의 소스 영역(118)보다 낮은 도핑 농도를 갖는 제 1 도전형의 브릿지 영역(120); 을 더 포함할 수 있다.
브릿지 영역(120)은 제 1 도전형 불순물의 임플란트 공정을 통해 구현되며 브릿지 영역(120)에 의하여 레터럴 타입의 전력 반도체 소자의 채널 길이는 줄어들고 차지 쉐어링을 통해 전압이 형성될 수 있다.
상기 레터럴 타입의 전력 반도체 소자에서, 제 2 도전형의 웰 영역(112, 114, 116)은, 소스 영역(118)을 감싸면서 채널 영역(115)이 형성되는, 제 1 웰 영역(114); 및 제 1 웰 영역(114)을 감싸면서 브릿지 영역(120) 하부로 신장되는 제 2 웰 영역(112);을 포함할 수 있다. 제 1 웰 영역(114)은 문턱 전압 및 채널 저항을 결정할 수 있으며, 제 2 웰 영역(112)은 전계 및 정션 보호를 위하여 제공된다. 한편, 단채널 및 리서프 효과를 위하여 제 2 도전형의 제 2 웰 영역(112) 및 제 1 도전형의 브릿지 영역(120)이 제공된다고 이해할 수 있다.
나아가, 상기 제 2 도전형의 웰 영역(112, 114, 116)은 제 1 웰 영역(114) 내 제 1 웰 영역(114) 보다 높은 농도의 제 2 도전형의 제 3 웰 영역(116);을 더 포함할 수 있다. 이 경우, 소스 전극(150)은 소스 영역(118)을 관통하여 제 3 웰 영역(116)과도 연결될 수 있다. 제 3 웰 영역(116)은 메탈 펀치를 방지할 수 있다.
상기 레터럴 타입의 전력 반도체 소자에서, 제 1 도전형의 브릿지 영역(120)의 일부는 게이트 전극(170) 하부에 위치되고, 제 1 도전형의 브릿지 영역(120)의 타부는 게이트 전극(170) 외측의 제 2 도전형의 제 2 웰 영역(112) 상에 위치될 수 있다. 이 경우, 소스 영역(118) 및 드레인 영역(132)을 잇는 방향으로 볼 때, 상기 브릿지 영역(120)의 타부의 길이가 상기 브릿지 영역(120)의 일부의 길이보다 더 길 수 있다.
한편, 소스 영역에서 드레인 영역으로 나아가는 방향으로, 게이트 전극(170)은 채널 영역(115) 보다 외측으로 더 신장하도록 구성되며, 제 2 도전형의 제 2 웰 영역(112)은 게이트 전극(170) 보다 외측으로 더 신장하도록 구성될 수 있다.
상술한 구조를 가지는 레터럴 타입의 전력 반도체 소자에서는, 액티브 영역은 소스와 드레인이 스트라이프 구조로 형성되어 단면에 수평하게 전류가 흐르며 전압 역시 수평하게 전계가 형성되며 공핍층이 형성된다. 채널 영역(115)의 턴-온 상태에서 전자는 소스 영역(118)에서 드레인 영역(132)으로 흐르게 되며, 드리프트 영역(105)에서는 쿨롱의 법칙에 의하여 퍼지는 양상이 나타난다.
상기 레터럴 타입의 전력 반도체 소자에서, 게이트 전극(170)으로부터 노출되는, 상기 브릿지 영역(120)의 타부 및 드리프트 영역(105) 내 기판(100) 표면부의 실리콘 카바이드는 상부 절연층(190)이 형성되기 전에 표면 거칠기를 낮추기 위한 표면 처리가 될 수 있다.
본 발명의 따른 레터럴 타입의 전력 반도체 소자에서는, 게이트 전극(170)이 드리프트 영역(105)을 모두 덮도록 형성되는 것이 아니라, 게이트 전극(170)으로부터 노출되는 기판(100) 표면부의 실리콘 카바이드 면적을 충분히 확보하는 것이 필요할 수 있다. 노출되는 기판(100) 표면부의 실리콘 카바이드는 표면 거칠기(roughness)를 낮추기 위한 표면 처리(예를 들어, 표면 클리닝)가 수행되어 채널 저항을 감소시킬 수 있다.
한편, 실리콘 카바이드 표면 및 영역에 포함된 차지의 영향을 감소시키기 위하여 상부 절연층(190)은 충분히 두꺼운 두께를 가지도록 형성될 수 있다. 예를 들어, 상부 절연층(190)은 계면 차지 영향성을 최소화하기 위하여 1 마이크로미터 이상의 두께를 가지도록 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 레터럴 타입의 전력 반도체 소자에서 액티브 셀 어레이 구조를 도해하는 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 레터럴 타입의 전력 반도체 소자에서 액티브 셀 어레이 구조는 실리콘 카바이드(SiC)를 포함하는 기판(100); 기판(100) 내에 형성된 소스 영역에 전기적으로 연결된 소스 전극(150) 및 드레인 영역(132)에 전기적으로 연결된 드레인 전극(160); 기판(100) 상에 형성된 게이트 전극(170); 기판(100) 상에 형성되되, 소스 전극(150), 드레인 전극(160), 게이트 전극(170)을 전기적으로 절연하는 상부 절연층(190);을 포함한다.
도 1에 도시된 레터럴 타입의 전력 반도체 소자는 소스 전극(150)과 드레인 전극(160)을 하나만 상정한 구조이지만, 실제 어레이 구조에서는 소스 전극(150)과 드레인 전극(160) 사이의 구조가 반복하여 배치될 수 있다. 이 경우, 소스 전극(150)과 드레인 전극(160)은 한 쌍이 서로 접하여 제공될 수 있다.
도 4에 도시된 소스 전극(150)과 드레인 전극(160)은 도 9에서 도시된 Y축 방향과 나란한 방향으로 신장하는 소스 전극(150)과 드레인 전극(160)의 단면에 해당할 수 있으며, 도 10에 도시된 스트라이프 타입의 하부 패턴(150, 160)에 해당할 수 있다.
지금까지 본 발명의 일 실시예에 따른 레터럴 타입의 전력 반도체 소자를 도면들을 참조하여 설명하였다.
이를 다른 관점으로 살펴보면, 상기 레터럴 타입의 전력 반도체 소자는 실리콘 카바이드 레터럴 모스펫 기술로, 전력이 입출력되는 메탈 영역; 각 신호들을 분리하는 절연층; 모스펫 동작을 위한 실리콘 카바이드 영역으로 구분될 수 있으며, 상기 실리콘 카바이드 영역은 액티브 영역과 에지 영역으로 구성될 수 있다.
상기 메탈 영역은 상부 메탈에 소스와 드레인, 게이트 패드가 위치하고 각 메탈은 절연층으로 분리되며, 하부 메탈은 소스와 드레인으로 구분되어 스트라이프 타입으로 형성되며, 상부와 하부 메탈은 수직으로 교차되어 콘택으로 연결된다. 소스 및 드레인 콘택은 리세스 에치를 진행하여 구현한다.
상기 레터럴 타입의 전력 반도체 소자에서, 절연층은 입출력 신호들을 분리하고, 실리콘 카바이드 표면 및 영역에 포함된 차지의 영향을 줄이기 위하여 충분히 1 마이크로미터 이상의 두꺼운 영역으로 형성될 수 있다.
상기 레터럴 타입의 전력 반도체 소자에서, 실리콘 카바이드 영역은 액티브 영역과 에지 영역으로 구분되며, 액티브 영역은 전류 전압이 형성되어 모스펫을 실제 구동하는 영역이며, 에지 영역은 모스펫의 파괴 성능을 결정하는 영역이다. 상기 액티브 영역은 소스와 드레인이 스트라이프 구조로 형성되어 단면에 수평하게 전류가 흐르며, 전압 역시 수평하게 전계가 형성되며 공핍층이 형성되고, 이 때 소스단에는 고농도 N층과 복수개의 P층이 형성되며, 드레인단에는 펀치 방지를 위한 고농도 N층이 형성될 수 있다.
상기 레터럴 타입의 전력 반도체 소자에서, 소스단의 P바디는 복수회의 임플란트를 통해 문턱전압 및 채널 저항을 결정하는 P층; 메탈의 펀치를 방지하는 고농도 P층; 전계 및 정션 보호를 위한 저농도 P층으로 구성될 수 있다. 상기 저농도 P층은 게이트 하단을 보호하기 위해 게이트 폴리 보다 더 넓은 면적으로 임플란트되며, 표면층은 N 임플란트를 통해 채널 길이는 줄이고 차지 쉐어링을 통해 전압은 형성함을 특징으로 할 수 있다.
한편, 상기 레터럴 타입의 전력 반도체 소자에서, 에지 영역은 하부 메탈의 수평 방향으로는 좌우 양 끝이 소스단으로 종료되고, 하부 메탈의 수직 방향으로는 소스보다 드레인이 짧게 끝나는 형태로 종료됨을 특징으로 할 수 있다. 나아가, 에지 영역의 수평 방향으로 형성된 마지막 소스단에는 코너 쪽의 슈페리얼 효과를 고려하여 액티브 영역의 P바디 보다 더 넓게 형성할 수 있으며, 에지 영역의 수직 방향으로 형성된 소스단에는 칩 코너 및 스트라이프 드레인의 마지막 단의 슈페리얼 효과를 고려하여 넓은 콘택 공간과 P바디층을 형성함을 특징으로 할 수 있다.
상술한 구조를 개시하는 상기 레터럴 타입의 전력 반도체 소자는 실리콘 카바이드 모스펫의 레터럴 동작 방식의 구조로, 일반적인 플라나 실리콘 카바이드 모스펫의 이슈가 되는 채널 저항을 표면 거칠기 개선 및 두꺼운 절연층을 통해 개선할 수 있고, 일반적인 트렌치 실리콘 카바이드 모스펫의 이슈인 트렌치 방법 및 거칠기 등을 생략함으로써 극복할 수 있다. 또한, 일반적인 전력 반도체의 버티컬(vertical) 구조가 갖는 링(Ring) 및 터미네이션(Termination)을 생략할 수 있으므로, 전체 칩 면적당 액티브 면적비를 극대화할 수 있다. 이는 칩 면적이 작으면 작을수록 그 효과가 증대한다.
이하에서는, 본 발명의 다른 실시예에 따른 레터럴 타입의 전력 반도체 소자를 설명한다.
도 5는 본 발명의 다른 실시예에 따른 레터럴 타입의 전력 반도체 소자의 일부를 도해하는 단면도이고, 도 6은 본 발명의 다른 실시예에 따른 레터럴 타입의 전력 반도체 소자에서 액티브 셀 영역의 도핑 프로파일과 전자 이동을 나타낸 도면이다.
도 5 및 도 6을 참조하면, 상기 레터럴 타입의 전력 반도체 소자는 실리콘 카바이드(SiC)를 포함하는 기판(100); 기판(100)에 수평 방향으로 서로 이격되게 형성된, 제 1 도전형의 소스 영역(118) 및 제 1 도전형의 드레인 영역(132); 소스 영역(118)에 연결되며, 드레인 영역(132)으로부터 이격되게 소스 영역(118) 및 드레인 영역(132) 사이의 기판(100)에 형성된 제 1 도전형의 반대인 제 2 도전형의 채널 영역(115); 채널 영역(115)과 연결되며, 소스 영역(118)을 둘러싸도록 기판(100)에 채널 영역(115)보다 깊이 형성되는, 제 2 도전형의 웰 영역(112, 114, 116); 채널 영역(115) 및 드레인 영역(132) 사이의 기판(100)에 형성된 제 1 도전형의 드리프트 영역(105); 채널 영역(115) 상의 게이트 절연층(미도시); 채널 영역(115)의 턴-온 및 턴-오프를 제어하도록, 상기 게이트 절연층 상에 형성된 게이트 전극(170a); 소스 영역(118)에 전기적으로 연결된 소스 전극(150) 및 드리프트 영역(105)에 전기적으로 연결된 드레인 전극(160); 게이트 전극(170a)과 드레인 전극(160) 사이의 상기 기판(100) 상에 서로 이격되어 배치된 복수개의 플로팅 더미 패턴(170b, 170c, 170d, 170e, 170f, 170g); 및 기판(100) 상에 형성되되, 소스 전극(150), 드레인 전극(160), 게이트 전극(170a), 복수개의 플로팅 더미 패턴(170b, 170c, 170d, 170e, 170f, 170g)을 전기적으로 절연하는 상부 절연층(190); 을 포함한다.
플로팅 더미 패턴(170b, 170c, 170d, 170e, 170f, 170g)은 게이트 전극(170a)과 동일한 물질로 이루어질 수 있다. 예를 들어, 플로팅 더미 패턴(170b, 170c, 170d, 170e, 170f, 170g)과 게이트 전극(170a)은 모두 폴리실리콘으로 이루어질 수 있다.
한편, 복수개의 플로팅 더미 패턴(170b, 170c, 170d, 170e, 170f, 170g) 중에서 소스 영역(118)에 상대적으로 더 가까운 플로팅 더미 패턴 간의 이격거리가 드레인 영역(132)에 상대적으로 더 가까운 플로팅 더미 패턴 간의 이격거리 보다 더 작을 수 있다. 예를 들어, 소스 영역(118)에 상대적으로 더 가까운 플로팅 더미 패턴(170b, 170c) 간의 이격거리가 드레인 영역(132)에 상대적으로 더 가까운 플로팅 더미 패턴(170f, 170g) 간의 이격거리 보다 더 작을 수 있다.
또한, 복수개의 플로팅 더미 패턴(170b, 170c, 170d, 170e, 170f, 170g) 중에서 소스 영역(118)에 상대적으로 더 가까운 플로팅 더미 패턴의 폭이 드레인 영역(132)에 상대적으로 더 가까운 플로팅 더미 패턴의 폭 보다 더 작을 수 있다. 예를 들어, 소스 영역(118)에 상대적으로 더 가까운 플로팅 더미 패턴(170b)의 폭이 드레인 영역(132)에 상대적으로 더 가까운 플로팅 더미 패턴(170g)의 폭 보다 더 작을 수 있다.
드레인 영역(132)의 내부는 제 1 도전형의 불순물 농도가 드레인 영역(132) 보다 상대적으로 더 높은 제 1 도전형의 도핑 영역(134)이 형성될 수 있다. 드레인 영역(132)은 제 1 도전형의 도핑 영역(134)을 감싸는 형태를 가질 수 있으며, 드레인 전극(160)은 제 1 도전형의 도핑 영역(134)과 연결되도록 구성될 수 있다. 한편, 기판(100)의 하부에는 제 1 도전형의 버퍼층(140)이 더 제공될 수 있다.
상기 레터럴 타입의 전력 반도체 소자는, 채널 영역(115)이 턴-온 될 때 채널 영역(115)과 전기적으로 도통되도록, 채널 영역(115)과 연결되게 제 2 도전형의 웰 영역의 일부(112) 상의 기판(100)에 형성되며, 제 1 도전형의 드리프트 영역(105)보다 높고 제 1 도전형의 소스 영역(118)보다 낮은 도핑 농도를 갖는 제 1 도전형의 브릿지 영역(120); 을 더 포함할 수 있다.
브릿지 영역(120)은 제 1 도전형 불순물의 임플란트 공정을 통해 구현되며 브릿지 영역(120)에 의하여 레터럴 타입의 전력 반도체 소자의 채널 길이는 줄어들고 차지 쉐어링을 통해 전압이 형성될 수 있다.
상기 레터럴 타입의 전력 반도체 소자에서, 제 2 도전형의 웰 영역(112, 114, 116)은, 소스 영역(118)을 감싸면서 채널 영역(115)이 형성되는, 제 1 웰 영역(114); 및 제 1 웰 영역(114)을 감싸면서 브릿지 영역(120) 하부로 신장되는 제 2 웰 영역(112);을 포함할 수 있다. 제 1 웰 영역(114)은 문턱 전압 및 채널 저항을 결정할 수 있으며, 제 2 웰 영역(112)은 전계 및 정션 보호를 위하여 제공된다. 한편, 단채널 및 리서프 효과를 위하여 제 2 도전형의 제 2 웰 영역(112) 및 제 1 도전형의 브릿지 영역(120)이 제공된다고 이해할 수 있다.
나아가, 상기 제 2 도전형의 웰 영역(112, 114, 116)은 제 1 웰 영역(114) 내 제 1 웰 영역(114) 보다 높은 농도의 제 2 도전형의 제 3 웰 영역(116);을 더 포함할 수 있다. 이 경우, 소스 전극(150)은 소스 영역(118)을 관통하여 제 3 웰 영역(116)과도 연결될 수 있다. 제 3 웰 영역(116)은 메탈 펀치를 방지할 수 있다.
상기 레터럴 타입의 전력 반도체 소자에서, 제 1 도전형의 브릿지 영역(120)의 일부는 게이트 전극(170a) 하부에 위치되고, 제 1 도전형의 브릿지 영역(120)의 타부는 게이트 전극(170a) 외측의 제 2 도전형의 제 2 웰 영역(112) 상에 위치될 수 있다. 이 경우, 소스 영역(118) 및 드레인 영역(132)을 잇는 방향으로 볼 때, 상기 브릿지 영역(120)의 타부의 길이가 상기 브릿지 영역(120)의 일부의 길이보다 더 길 수 있다.
한편, 소스 영역에서 드레인 영역으로 나아가는 방향으로, 게이트 전극(170a)은 채널 영역(115) 보다 외측으로 더 신장하도록 구성되며, 제 2 도전형의 제 2 웰 영역(112)은 게이트 전극(170a) 보다 외측으로 더 신장하도록 구성될 수 있다.
상술한 구조를 가지는 레터럴 타입의 전력 반도체 소자에서는, 액티브 영역은 소스와 드레인이 스트라이프 구조로 형성되어 단면에 수평하게 전류가 흐르며 전압 역시 수평하게 전계가 형성되며 공핍층이 형성된다. 채널 영역(115)의 턴-온 상태에서 전자는 소스 영역(118)에서 드레인 영역(132)으로 흐르게 되며, 드리프트 영역(105)에서는 쿨롱의 법칙에 의하여 퍼지는 양상이 나타난다.
상기 레터럴 타입의 전력 반도체 소자에서, 게이트 전극(170a) 및/또는 플로팅 더미 패턴(170b, 170c, 170d, 170e, 170f, 170g)으로부터 노출되는, 상기 브릿지 영역(120)의 타부 및 드리프트 영역(105) 내 기판(100) 표면부의 실리콘 카바이드는 상부 절연층(190)이 형성되기 전에 표면 거칠기를 낮추기 위한 표면 처리가 될 수 있다.
본 발명의 따른 레터럴 타입의 전력 반도체 소자에서는, 게이트 전극(170a) 및/또는 플로팅 더미 패턴(170b, 170c, 170d, 170e, 170f, 170g)이 드리프트 영역(105)을 모두 덮도록 형성되는 것이 아니라, 게이트 전극(170a) 및/또는 플로팅 더미 패턴(170b, 170c, 170d, 170e, 170f, 170g)으로부터 노출되는 기판(100) 표면부의 실리콘 카바이드 면적을 충분히 확보하는 것이 필요할 수 있다. 노출되는 기판(100) 표면부의 실리콘 카바이드는 표면 거칠기(roughness)를 낮추기 위한 표면 처리(예를 들어, 표면 클리닝)가 수행되어 채널 저항을 감소시킬 수 있다.
한편, 실리콘 카바이드 표면 및 영역에 포함된 차지의 영향을 감소시키기 위하여 상부 절연층(190)은 충분히 두꺼운 두께를 가지도록 형성될 수 있다. 예를 들어, 상부 절연층(190)은 계면 차지 영향성을 최소화하기 위하여 1 마이크로미터 이상의 두께를 가지도록 형성될 수 있다.
본 발명의 다른 실시예에 따른 레터럴 타입의 전력 반도체 소자에서 게이트 전극(170a)은 전력 반도체 소자의 동작 전압이 인가되는 전극이며, 게이트 전극(170a)은 제 2 도전형의 제 2 웰 영역(112) 보다 안쪽에 위치하며 EF를 보호하며, 채널이 형성될 수 있게 제 1 웰 영역(114)의 노출되는 면을 모두 포함하도록 구성될 수 있다. 이에 반하여, 플로팅 더미 패턴(170b, 170c, 170d, 170e, 170f, 170g)은 전기적으로 절연되어 있으며 EF 형성을 위한 더미 영역으로, 플로팅 더미 패턴(170b, 170c, 170d, 170e, 170f, 170g) 형성에 따라 EF를 사각형, 사다리꼴, 삼각형, 톱니 모양 등으로 형성하여 내압 상승 등의 성능 튜닝에 자유도를 확보할 수 있다는 특징으로 가진다.
도 7a 내지 도 7b는 본 발명의 다양한 실시예들에 따른 레터럴 타입의 전력 반도체 소자의 전기장(EF; Electric Field) 프로파일을 나타낸 도면이고, 도 7c는 본 발명의 다양한 실시예들에 따른 레터럴 타입의 전력 반도체 소자의 전기장을 비교하여 나타낸 그래프이다.
도 7a에 도시된 레터럴 타입의 전력 반도체 소자는 도 5에 도시된 구조(“Poly split”)에 해당하며, 도 7b에 도시된 레터럴 타입의 전력 반도체 소자는 도 1에 도시된 구조(“기준”)에 해당한다.
도 7c를 참조하면, 도 7a 내지 도 7b에 도시된 레터럴 타입의 전력 반도체 소자 중에서 도 7a에 도시된 레터럴 타입의 전력 반도체 소자에 구현되는 최대 전기장이 상대적으로 가장 낮음을 확인할 수 있다. 또한, 그래프 하단 면적은 내압을 의미하는 바, 도 7a에 도시된 레터럴 타입의 전력 반도체 소자의 내압이 상대적으로 최대임을 확인할 수 있다.
도 8a 내지 도 8b는 본 발명의 다양한 실시예들에 따른 레터럴 타입의 전력 반도체 소자의 정전위(Electrostatic Potential)를 나타낸 도면이고, 도 8c는 본 발명의 다양한 실시예들에 따른 레터럴 타입의 전력 반도체 소자의 정전위를 비교하여 나타낸 그래프이다.
도 8a에 도시된 레터럴 타입의 전력 반도체 소자는 도 5에 도시된 구조(“Poly split”)에 해당하며, 도 8b에 도시된 레터럴 타입의 전력 반도체 소자는 도 1에 도시된 구조(“기준”)에 해당한다.
도 8c를 참조하면, 도 8a 내지 도 8b에 도시된 레터럴 타입의 전력 반도체 소자 중에서 도 8a에 도시된 레터럴 타입의 전력 반도체 소자에 구현되는 정전위(Electrostatic Potential)가 상대적으로 가장 높음을 확인할 수 있다.
도 1에 도시된 레터럴 타입의 전력 반도체 소자는 내압을 형성하는 에피(EPI) 길이를 단위 셀 넓이가 되어야 하므로 칩 면적 당 단위셀 면적이 차지하는 비율에 한계가 있으나, 도 5에 도시된 레터럴 타입의 전력 반도체 소자는 이러한 단점을 보완하기 위하여 플로팅 더미 패턴의 도입을 통해 EF 모양을 형성하고 그에 따른 내압을 추가로 확보한다. 또한, 강건성, 정특성, 동특성에 따라 EF의 최고점 우치를 달리하여 파생 제품으로 응용이 가능하다.
도 9는 본 발명의 실시예들에 따른 레터럴 타입의 전력 반도체 소자에서 에지 영역의 소스 전극과 드레인 전극의 일부 구성을 도해하는 도면이고, 도 10은 본 발명의 실시예들에 따른 레터럴 타입의 전력 반도체 소자에서 전극 구조의 일부를 도해하는 도면이다.
도 9 및 도 10를 참조하면, 상기 레터럴 타입의 전력 반도체 소자에서, 소스 전극 및 드레인 전극은 소스 영역(도 1, 도 5의 118) 및 드레인 영역(도 1, 도 5의 132)과 접하는 스트라이프 타입의 하부 패턴(150, 160); 상기 스트라이프 타입의 하부 패턴(150, 160)의 상부에 이격되어 배치된 패드 형태의 상부 패턴(155, 165); 및 상기 스트라이프 타입의 하부 패턴(150, 160)과 상기 패드 형태의 상부 패턴(155, 165)을 상하로 연결하는 콘택 패턴(미도시);을 각각 포함할 수 있다.
상기 레터럴 타입의 전력 반도체 소자에서, 상기 기판의 에지 영역에서 스트라이프 타입의 하부 패턴(150, 160) 중 소스 전극(150)은 드레인 전극(160) 보다 상기 기판의 상면 상에서 일방향(도 9에서 Y축 방향과 나란한 방향)으로 더 길게 신장하며 소스 전극(150)은 상기 일방향과 수직한 방향(도 9에서 X축 방향과 나란한 방향)으로 T자 형상으로 더 연장될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100 : 기판
105 : 드리프트 영역
112, 114, 116 : 웰 영역
115 : 채널 영역
118 : 소스 영역
132 : 드레인 영역
150 : 소스 전극
160 : 드레인 전극
170a : 게이트 전극
170b, 170c, 170d, 170e, 170f, 170g : 플로팅 더미 패턴
190 : 상부 절연층
105 : 드리프트 영역
112, 114, 116 : 웰 영역
115 : 채널 영역
118 : 소스 영역
132 : 드레인 영역
150 : 소스 전극
160 : 드레인 전극
170a : 게이트 전극
170b, 170c, 170d, 170e, 170f, 170g : 플로팅 더미 패턴
190 : 상부 절연층
Claims (13)
- 실리콘 카바이드(SiC)를 포함하는 기판;
상기 기판에 수평 방향으로 서로 이격되게 형성된, 제 1 도전형의 소스 영역 및 제 1 도전형의 드레인 영역;
상기 소스 영역에 연결되며, 상기 드레인 영역으로부터 이격되게 상기 소스 영역 및 상기 드레인 영역 사이의 상기 기판에 형성된 상기 제 1 도전형의 반대인 제 2 도전형의 채널 영역;
상기 채널 영역과 연결되며, 상기 소스 영역을 둘러싸도록 상기 기판에 상기 채널 영역보다 깊이 형성되는, 제 2 도전형의 웰 영역;
상기 채널 영역 및 상기 드레인 영역 사이의 상기 기판에 형성된 제 1 도전형의 드리프트 영역;
상기 채널 영역 상의 게이트 절연층;
상기 채널 영역의 턴-온 및 턴-오프를 제어하도록, 상기 게이트 절연층 상에 형성된 게이트 전극;
상기 소스 영역에 전기적으로 연결된 소스 전극 및 상기 드레인 영역에 전기적으로 연결된 드레인 전극;
상기 게이트 전극과 상기 드레인 전극 사이의 상기 기판 상에 서로 이격되어 배치된 복수개의 플로팅 더미 패턴; 및
상기 기판 상에 형성되되, 상기 소스 전극, 상기 드레인 전극, 상기 게이트 전극, 상기 플로팅 더미 패턴을 전기적으로 절연하는 상부 절연층; 을 포함하며,
상기 복수의 플로팅 더미 패턴 중에서 상기 소스 영역에 상대적으로 더 가까운 상기 플로팅 더미 패턴 간의 이격거리가 상기 드레인 영역에 상대적으로 더 가까운 상기 플로팅 더미 패턴 간의 이격거리 보다 더 작은 것을 특징으로 하는,
레터럴 타입의 전력 반도체 소자. - 제 1 항에 있어서,
상기 플로팅 더미 패턴은 상기 게이트 전극과 동일한 물질로 이루어진 것을 특징으로 하는, 레터럴 타입의 전력 반도체 소자. - 삭제
- 실리콘 카바이드(SiC)를 포함하는 기판;
상기 기판에 수평 방향으로 서로 이격되게 형성된, 제 1 도전형의 소스 영역 및 제 1 도전형의 드레인 영역;
상기 소스 영역에 연결되며, 상기 드레인 영역으로부터 이격되게 상기 소스 영역 및 상기 드레인 영역 사이의 상기 기판에 형성된 상기 제 1 도전형의 반대인 제 2 도전형의 채널 영역;
상기 채널 영역과 연결되며, 상기 소스 영역을 둘러싸도록 상기 기판에 상기 채널 영역보다 깊이 형성되는, 제 2 도전형의 웰 영역;
상기 채널 영역 및 상기 드레인 영역 사이의 상기 기판에 형성된 제 1 도전형의 드리프트 영역;
상기 채널 영역 상의 게이트 절연층;
상기 채널 영역의 턴-온 및 턴-오프를 제어하도록, 상기 게이트 절연층 상에 형성된 게이트 전극;
상기 소스 영역에 전기적으로 연결된 소스 전극 및 상기 드레인 영역에 전기적으로 연결된 드레인 전극;
상기 게이트 전극과 상기 드레인 전극 사이의 상기 기판 상에 서로 이격되어 배치된 복수개의 플로팅 더미 패턴; 및
상기 기판 상에 형성되되, 상기 소스 전극, 상기 드레인 전극, 상기 게이트 전극, 상기 플로팅 더미 패턴을 전기적으로 절연하는 상부 절연층; 을 포함하며,
상기 복수의 플로팅 더미 패턴 중에서 상기 소스 영역에 상대적으로 더 가까운 상기 플로팅 더미 패턴의 폭이 상기 드레인 영역에 상대적으로 더 가까운 상기 플로팅 더미 패턴의 폭 보다 더 작은 것을 특징으로 하는, 레터럴 타입의 전력 반도체 소자. - 삭제
- 실리콘 카바이드(SiC)를 포함하는 기판;
상기 기판에 수평 방향으로 서로 이격되게 형성된, 제 1 도전형의 소스 영역 및 제 1 도전형의 드레인 영역;
상기 소스 영역에 연결되며, 상기 드레인 영역으로부터 이격되게 상기 소스 영역 및 상기 드레인 영역 사이의 상기 기판에 형성된 상기 제 1 도전형의 반대인 제 2 도전형의 채널 영역;
상기 채널 영역과 연결되며, 상기 소스 영역을 둘러싸도록 상기 기판에 상기 채널 영역보다 깊이 형성되는, 제 2 도전형의 웰 영역;
상기 채널 영역 및 상기 드레인 영역 사이의 상기 기판에 형성된 제 1 도전형의 드리프트 영역;
상기 채널 영역 상의 게이트 절연층;
상기 채널 영역의 턴-온 및 턴-오프를 제어하도록, 상기 게이트 절연층 상에 형성된 게이트 전극;
상기 소스 영역에 전기적으로 연결된 소스 전극 및 상기 드레인 영역에 전기적으로 연결된 드레인 전극;
상기 게이트 전극과 상기 드레인 전극 사이의 상기 기판 상에 서로 이격되어 배치된 복수개의 플로팅 더미 패턴;
상기 기판 상에 형성되되, 상기 소스 전극, 상기 드레인 전극, 상기 게이트 전극, 상기 플로팅 더미 패턴을 전기적으로 절연하는 상부 절연층; 및
상기 채널 영역이 턴-온 될 때 상기 채널 영역과 전기적으로 도통되도록, 상기 채널 영역과 연결되게 상기 제 2 도전형의 웰 영역 상의 상기 기판에 형성되며, 상기 제 1 도전형의 드리프트 영역보다 높고 상기 제 1 도전형의 소스 영역보다 낮은 도핑 농도를 갖는 제 1 도전형의 브릿지 영역;을 포함하며,
상기 제 1 도전형의 브릿지 영역의 일부는 상기 게이트 전극 하부에 위치되고, 타부는 상기 게이트 전극 외측의 상기 제 2 도전형의 웰 영역 상에 위치되는, 레터럴 타입의 전력 반도체 소자. - 제 6 항에 있어서,
상기 소스 영역 및 드레인 영역을 잇는 방향으로 볼 때, 상기 브릿지 영역의 타부의 길이가 상기 브릿지 영역의 일부의 길이보다 더 긴, 레터럴 타입의 전력 반도체 소자. - 제 6 항에 있어서,
상기 게이트 전극으로부터 노출되는, 상기 브릿지 영역의 타부 및 상기 드리프트 영역 내 상기 기판 표면부의 실리콘 카바이드는 상기 상부 절연층이 형성되기 전에 표면 거칠기를 낮추기 위한 표면 처리가 된, 레터럴 타입의 전력 반도체 소자. - 제 6 항에 있어서,
상기 제 2 도전형의 웰 영역은,
상기 소스 영역을 감싸면서 상기 채널 영역이 형성되는, 제 1 웰 영역; 및
상기 제 1 웰 영역을 감싸면서 상기 브릿지 영역 하부로 신장되는 제 2 웰 영역;
을 포함하는, 레터럴 타입의 전력 반도체 소자. - 제 9 항에 있어서,
상기 제 2 도전형의 웰 영역은 상기 제 1 웰 영역 내 상기 제 1 웰 영역보다 높은 농도의 제 2 도전형의 제 3 웰 영역;을 더 포함하고,
상기 소스 전극은 상기 소스 영역을 관통하여 상기 제 3 웰 영역과도 연결된, 레터럴 타입의 전력 반도체 소자. - 제 1 항에 있어서,
상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 p형인, 레터럴 타입의 전력 반도체 소자. - 제 1 항에 있어서,
상기 소스 전극 및 상기 드레인 전극은 상기 소스 영역 및 상기 드레인 영역과 접하는 스트라이프 타입의 하부 패턴; 상기 하부 패턴의 상부에 이격되어 배치된 패드 형태의 상부 패턴; 및 상기 하부 패턴과 상기 상부 패턴을 상하로 연결하는 콘택 패턴; 을 각각 포함하는, 레터럴 타입의 전력 반도체 소자. - 제 12 항에 있어서,
상기 기판의 에지 영역에서 스트라이프 타입의 상기 하부 패턴 중 상기 소스 전극은 상기 드레인 전극 보다 상기 기판의 상면 상에서 일방향으로 더 길게 신장하며 상기 소스 전극은 상기 일방향과 수직한 방향으로 T자 형상으로 더 연장되는 것을 특징으로 하는, 레터럴 타입의 전력 반도체 소자.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180037718A KR102030464B1 (ko) | 2018-03-30 | 2018-03-30 | 레터럴 타입의 전력 반도체 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180037718A KR102030464B1 (ko) | 2018-03-30 | 2018-03-30 | 레터럴 타입의 전력 반도체 소자 |
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| Publication Number | Publication Date |
|---|---|
| KR102030464B1 true KR102030464B1 (ko) | 2019-10-10 |
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020180037718A KR102030464B1 (ko) | 2018-03-30 | 2018-03-30 | 레터럴 타입의 전력 반도체 소자 |
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| KR (1) | KR102030464B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116825824A (zh) * | 2023-08-29 | 2023-09-29 | 北京智芯微电子科技有限公司 | 碳化硅与硅异质结的ldmos器件及制造方法 |
Citations (4)
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|---|---|---|---|---|
| JP2000312002A (ja) * | 1999-04-27 | 2000-11-07 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2009252972A (ja) * | 2008-04-04 | 2009-10-29 | Toshiba Corp | 半導体装置 |
| US20150008481A1 (en) * | 2013-07-02 | 2015-01-08 | Cambridge Microelectronics Ltd. | Lateral power semiconductor transistors |
| JP2017045884A (ja) * | 2015-08-27 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
-
2018
- 2018-03-30 KR KR1020180037718A patent/KR102030464B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN116825824B (zh) * | 2023-08-29 | 2023-12-15 | 北京智芯微电子科技有限公司 | 碳化硅与硅异质结的ldmos器件及制造方法 |
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