JP5309427B2

JP5309427B2 - 半導体装置

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Publication number: JP5309427B2
Application number: JP2006118666A
Authority: JP
Inventors: 功吉川; 博樹脇本
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2006-04-24
Filing date: 2006-04-24
Publication date: 2013-10-09
Anticipated expiration: 2026-04-24
Also published as: JP2007294556A

Description

この発明は、大電力用縦型絶縁ゲート半導体素子を有する半導体装置に関する。

従来、大電力用縦型絶縁ゲート半導体素子として、金属−酸化物−半導体構造を有する絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴとする）や絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）が公知である。これらの半導体素子は、高電力出力用途のために単独で形成されたり、他の高電圧出力用途のために並列に接続された構造として形成される。

このような縦型半導体素子を有する半導体装置では、主電流が流れる活性領域の外側で、かつＭＯＳゲート構造が形成された側（以下、上側とする）の主面に、ＰＮ接合を終端させるためのプレーナ型終端構造領域を設ける必要がある。この終端構造領域を設けない場合には、活性領域の外側に、ＰＮ接合部の曲率部分が存在することになる。この曲率部分では、活性領域内の平面状のＰＮ接合部よりも、電界の集中が起こりやすい。そのため、活性領域の外側の方が、活性領域よりも高電界となり、活性領域よりも先に臨界電界強度に到達するため、耐圧が低くなってしまう。

また、一般的に、プレーナ型終端構造領域を有する縦型デバイスでは、主電流を流すために半導体層に接している電極のうち、上側の電極の方が、反対側の電極よりも小さい。そのため、上側の電極の端部には、電流が集中しやすい。この対策として、活性領域から終端構造領域に遷移する領域（以下、遷移領域とする）を設けることが公知である。

プレーナ型終端構造の例としては、フローティングガードリング構造、フィールドプレート構造、リサーフ構造等、またはそれらを組み合わせた終端構造が公知である。また、プレーナ型終端構造領域においてトレンチ溝同士をループ状につなぎ合わせることにより、トレンチ溝の端面をなくし、トレンチ溝端面への電界集中による耐圧低下を防ぐようにした構造が公知である（例えば、特許文献１参照。）。

また、トレンチ溝よりも深いＰ型拡散領域を設けることにより、トレンチ溝端面への電界集中による耐圧低下を防ぐようにした構造が公知である（例えば、特許文献２参照。）。この特許文献２には、活性セル領域を囲む不活性セル領域と、不活性セル領域を囲むターミネーション領域を設けることによって、寄生ＮＰＮトランジスタが形成されるのを防ぎ、電流集中に起因する破壊を防ぐようにした構造も開示されている。

また、活性領域において、トレンチ溝内に誘電体膜を介して、エミッタ電極に接続された電極を形成することにより、半導体基板領域内に空間電荷領域を形成し、チャネル領域と半導体基板領域との接合に発生する空間電荷領域との結合により、半導体基板領域内の空間電荷領域における電界集中を緩和させるようにした構造が公知である（例えば、特許文献３参照。）。この公知例は、高耐圧を維持しつつ、オン抵抗を低減できる程度に半導体基板の不純物濃度を高くするものである。

また、活性領域を完全に囲む縁部終端構造を備えたパワーＭＯＳ素子が公知である（例えば、特許文献４参照。）。この縁部終端構造は、ソース領域、ドレイン領域およびチャンネル領域とは反対側の縁部に、絶縁体によって絶縁されている導電材料を有する終端トレンチの一部を含む。この縁部終端構造の導電材料は、接続孔、上面メタライゼーションおよび接続孔を介してソース領域およびドレイン領域に導電可能に接続されている。

また、第１導電型の半導体基板と、半導体基板上に設けられた第２導電型のエピタキシャル層と、エピタキシャル層の上面からエピタキシャル層の中に延在する第１導電型の第１の領域と、第１の領域を取り囲みかつ第１の領域から離間するようにエピタキシャル層の上面からエピタキシャル層の中に延在する第２の領域と、エピタキシャル層の上面から第２の領域およびエピタキシャル層を通って基板の中まで延在する傾斜した側壁と、第１の領域および第２の領域とエピタキシャル層との間に形成されたそれぞれのＰＮ接合と、傾斜した側壁中に設けられて、第２の領域を基板に電気的に接続する低抵抗路を構成する第１導電型の不純物の薄い注入層と、を有し、第１の領域と第２の領域との間に、降伏電圧特性を制御する手段が設けられている半導体デバイスが公知である。降伏電圧特性を制御する手段は、第１の領域から第２の領域に向かって横方向に延在する第１の接合終端延在領域と、第２の領域から第１の接合終端延在領域に向かって横方向に延在する第２の接合終端延在領域とを有している（例えば、特許文献５参照。）。

また、Ｎ⁺エミッタ領域が配置されるセルエリアと、当該セルエリア以外の領域である非セルエリアとの間にトレンチを形成し、Ｐベース層を分離した構造が公知である（例えば、特許文献６参照。）。トレンチ内にはゲート電極が埋設される。この公知例は、非セルエリアからセルエリアへ正孔が流れ込むことを防ぎ、ラッチアップ現象が生じることを回避することができる。

特開２００１−１６８３２９号公報（図３、図４）特開２００５−１９７３４号公報（図９、図１０、図１４）特開２００１−８５６８８号公報（図９、図１８）特表２００３−５１５９１５号公報（図４のＤ参照）特開平２−２２８６９号公報特開２００１−１６８３２４号公報（図３、段落００２９〜００３２）

しかしながら、上述した不活性セル領域を設ける場合には、不活性セル領域がＭＯＳＦＥＴ動作をしない領域であるため、単位面積あたりのオン抵抗の上昇を招くという問題点がある。また、終端構造領域と不活性セル領域に挟まれたトレンチ溝には、絶縁膜を介してゲート電極が埋め込まれているため、総ゲート長が長くなり、容量が増加するという問題点や、ゲートの信頼性が損なわれるという問題点がある。

特に、半導体装置の角部には、ゲート電極が埋め込まれたトレンチ溝に曲率部分がある。この曲率部分と、他のトレンチ溝が直線状に形成されている領域とでは、絶縁膜の成長速度が異なるため、ゲートの信頼性が低下するという問題点がある。また、ゲート電極とソース電極を分離するために一定以上のスペースを設ける必要があるため、トランジスタの動作領域が狭くなるという問題点もある。

この発明は、上述した従来技術による問題点を解消するため、終端構造領域および遷移領域を有する半導体装置であって、終端構造領域および遷移領域をより一層短くすることができる半導体装置を提供することを目的とする。また、この発明は、終端構造領域および遷移領域を有する半導体装置であって、総ゲート長を必要以上に長くすることなく、本来必要な領域にのみゲート電極を設置することができる半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、活性領域と該活性領域を囲む終端構造領域との間に遷移領域を有する半導体装置において、第１主面と第２主面を有する第１導電型のドリフト領域と、前記第１主面に沿って選択的に設けられた第２導電型のチャネル領域、該チャネル領域内に選択的に設けられた第１導電型の第１半導体領域、該第１半導体領域と前記チャネル領域の両方に接続された第１電極、前記第１半導体領域と前記ドリフト領域の間の前記チャネル領域に沿って設けられたゲート絶縁膜、および該ゲート絶縁膜に沿って設けられたゲート電極を有する前記活性領域と、前記第１主面から前記チャネル領域よりも深くまで達するトレンチ溝内に埋め込まれ、かつ前記第１電極に接続された電極、前記トレンチ溝の側壁および底部に沿って設けられた第２導電型の第１バイパス領域、および前記トレンチ溝の前記終端構造領域側に前記第１主面に沿って選択的に設けられた、前記第１バイパス領域と接する第２バイパス領域を有する前記遷移領域と、前記ドリフト領域の第２主面に沿って設けられた第１導電型の第２半導体領域と、前記第２半導体領域に接続された第２電極と、前記終端構造領域の外周縁に沿って前記第１主面から前記第２主面まで達する切断面と、を備え、前記第１バイパス領域の、前記トレンチ溝の側壁に沿って設けられた部分の幅が、前記チャネル領域側から前記トレンチ溝の底部にわたって等しい幅であり、前記第１バイパス領域と前記第２バイパス領域とが異なる領域であることを特徴とする。

また、この発明にかかる半導体装置は、活性領域と該活性領域を囲む終端構造領域との間に遷移領域を有する半導体装置において、第１主面と第２主面を有する第１導電型のドリフト領域と、前記第１主面に沿って選択的に設けられた第２導電型のチャネル領域、該チャネル領域内に選択的に設けられた第１導電型の第１半導体領域、該第１半導体領域と前記チャネル領域の両方に接続された第１電極、前記第１半導体領域と前記ドリフト領域の間の前記チャネル領域に沿って設けられたゲート絶縁膜、および該ゲート絶縁膜に沿って設けられたゲート電極を有する前記活性領域と、前記第１主面から前記チャネル領域よりも深くまで達するトレンチ溝内に埋め込まれ、かつ前記第１電極に接続された電極、前記トレンチ溝の側壁および底部に沿って設けられた第２導電型の第１バイパス領域、および前記トレンチ溝の前記終端構造領域側に前記第１主面に沿って選択的に設けられた、前記第１バイパス領域と接する第２バイパス領域を有する前記遷移領域と、前記ドリフト領域の第２主面に沿って設けられた第２導電型の第２半導体領域と、前記第２半導体領域に接続された第２電極と、前記終端構造領域の外周縁に沿って前記第１主面から前記第２主面まで達する切断面と、を備え、前記第１バイパス領域の、前記トレンチ溝の側壁に沿って設けられた部分の幅が、前記チャネル領域側から前記トレンチ溝の底部にわたって等しい幅であり、前記第１バイパス領域と前記第２バイパス領域とが異なる領域であることを特徴とする。

また、この発明にかかる半導体装置は、活性領域と該活性領域を囲む終端構造領域との間に遷移領域を有する半導体装置において、第１主面と第２主面を有する第１導電型のドリフト領域と、前記第１主面に沿って選択的に設けられた第２導電型のチャネル領域、該チャネル領域内に選択的に設けられた第１導電型の第１半導体領域、該第１半導体領域と前記チャネル領域の両方に接続された第１電極、前記第１半導体領域に隣接して前記第１主面から前記チャネル領域を貫通して前記ドリフト領域に達する第１トレンチ溝の内周面に沿って設けられたゲート絶縁膜、該ゲート絶縁膜を介して前記第１トレンチ溝内に埋め込まれたゲート電極を有する前記活性領域と、前記第１主面から前記チャネル領域よりも深くまで達する第２トレンチ溝内に埋め込まれ、かつ前記第１電極に接続された電極、前記第２トレンチ溝の側壁および底部に沿って設けられた第２導電型の第１バイパス領域、および前記第２トレンチ溝の前記終端構造領域側に前記第１主面に沿って選択的に設けられた、前記第１バイパス領域と接する第２バイパス領域を有する前記遷移領域と、前記ドリフト領域の第２主面に沿って設けられた第１導電型の第２半導体領域と、前記第２半導体領域に接続された第２電極と、前記終端構造領域の外周縁に沿って前記第１主面から前記第２主面まで達する切断面と、を備え、前記第１バイパス領域の、前記第２トレンチ溝の側壁に沿って設けられた部分の幅が、前記チャネル領域側から前記第２トレンチ溝の底部にわたって等しい幅であり、前記第１バイパス領域と前記第２バイパス領域とが異なる領域であることを特徴とする。

また、この発明にかかる半導体装置は、活性領域と該活性領域を囲む終端構造領域との間に遷移領域を有する半導体装置において、第１主面と第２主面を有する第１導電型のドリフト領域と、前記第１主面に沿って選択的に設けられた第２導電型のチャネル領域、該チャネル領域内に選択的に設けられた第１導電型の第１半導体領域、該第１半導体領域と前記チャネル領域の両方に接続された第１電極、前記第１半導体領域に隣接して前記第１主面から前記チャネル領域を貫通して前記ドリフト領域に達する第１トレンチ溝の内周面に沿って設けられたゲート絶縁膜、該ゲート絶縁膜を介して前記第１トレンチ溝内に埋め込まれたゲート電極を有する前記活性領域と、前記第１主面から前記チャネル領域よりも深くまで達する第２トレンチ溝内に埋め込まれ、かつ前記第１電極に接続された電極、前記第２トレンチ溝の側壁および底部に沿って設けられた第２導電型の第１バイパス領域、および前記第２トレンチ溝の前記終端構造領域側に前記第１主面に沿って選択的に設けられた、前記第１バイパス領域と接する第２バイパス領域を有する前記遷移領域と、前記ドリフト領域の第２主面に沿って設けられた第２導電型の第２半導体領域と、前記第２半導体領域に接続された第２電極と、前記終端構造領域の外周縁に沿って前記第１主面から前記第２主面まで達する切断面と、を備え、前記第１バイパス領域の、前記第２トレンチ溝の側壁に沿って設けられた部分の幅が、前記チャネル領域側から前記第２トレンチ溝の底部にわたって等しい幅であり、前記第１バイパス領域と前記第２バイパス領域とが異なる領域であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１トレンチ溝の深さと前記第２トレンチ溝の深さが同じであることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第２バイパス領域の不純物プロファイルと前記チャネル領域の不純物プロファイルが同じであることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記チャネル領域内に選択的に第２導電型のボディ領域が設けられており、前記第２バイパス領域の不純物プロファイルと前記ボディ領域の不純物プロファイルが同じであることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記活性領域のＭＯＳゲート構造が直線状に形成されていることを特徴とする。

この発明によれば、遷移領域に設けたトレンチ溝により、終端構造領域の少数キャリアが活性領域に流れ込むのを防ぐとともに、その少数キャリアをバイパス領域から引き抜くことにより、終端構造領域の近傍でターンオフ破壊やアバランシェ破壊が起こるのを回避できる。つまり、遷移領域のトレンチ溝に電流障壁および電圧障壁としての機能を付与することによって、動的な耐量を向上させることができる。

また、遷移領域のトレンチ溝の内部に電極を埋め込み、かつその電極の電位をゲート電極とは異なる電位に固定することによって、ゲート電極面積の増加を防ぐとともに、ゲート電位との絶縁に必要な領域を短くするか、なくすことができる。従って、高いゲート信頼性と幅の狭い遷移領域の両方を同時に実現することができる。さらに、遷移領域のトレンチ溝の深さを活性領域のトレンチ溝の深さと同じにしたり、バイパス領域の不純物プロファイルをチャネル領域やボディ領域の不純物プロファイルと同じにすることによって、プロセスを追加しないで遷移領域の構造を作製できるので、半導体製造プロセスを簡略化できる。

ところで、上記特許文献３に開示された半導体装置は、オン抵抗を低減できる程度に半導体基板の不純物濃度を高くするものである。そのため、活性領域のほぼ全面にわたって、トレンチ溝を形成し、そのトレンチ溝内に誘電体膜を介して電極を形成する必要がある。それに対して、本発明は、活性領域と終端構造領域の間の遷移領域にトレンチ溝を形成し、そのトレンチ溝を電極で埋めるものであるから、上記特許文献３に開示された半導体装置とは、その機構および構造が異なる。

本発明にかかる半導体装置によれば、終端構造領域および遷移領域をより一層短くすることができるという効果を奏する。また、総ゲート長を必要以上に長くすることなく、本来必要な領域にのみゲート電極を設置することができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
本発明を６００ＶプレーナゲートＭＯＳＦＥＴに適用した例について説明する。図１は、実施の形態１の半導体装置の第１主面側の平面レイアウトを示す図であり、第１主面上に形成されている電極や絶縁膜等を省略した図である。図１に示すように、活性領域１は、半導体装置の中央部に配置されている。遷移領域２は、活性領域１を囲むように、活性領域１の外側に配置されている。終端構造領域３は、遷移領域２を囲むように、遷移領域２の外側に配置されている。

遷移領域２には、チャネル領域４、トレンチ埋込領域５およびバイパス領域６が、活性領域１から終端構造領域３へ向かってこの順で、それぞれ半導体チップを一周するように配置されている。半導体チップの四隅の角部では、トレンチ埋込領域５は、約２００μｍ程度の曲率で直角に曲がるように形成されている。終端構造領域３の外周縁は、半導体装置の第１主面から第２主面まで達する切断面７ａ，７ｂとなっている。図示省略したが、終端構造領域３には、フィールドリミッティングリング等の終端構造が形成されている。

図示省略したが、活性領域１には、ＭＯＳゲート構造を構成するソース領域、チャネル領域およびボディ領域等が形成されている。特に限定しないが、例えば、活性領域１には、直線状に形成された複数のＭＯＳゲート構造がストライプ状に平行に配置されている。ここでは、図１の一点鎖線Ａ−Ａ’に垂直な方向（一点鎖線Ｂ−Ｂ’に平行な方向）に各ＭＯＳゲート構造が伸びているとする。また、活性領域１には、ゲートパッド８が設けられている。例えば、ゲートパッド８は、金属でできている。

次に、実施の形態１の半導体装置の断面の構成について説明する。図２および図３は、それぞれ図１の切断線Ａ−Ａ’およびＢ−Ｂ’における断面の構成を示す図である。活性領域１の構成は、次の通りである。例えば、Ｎ型のドリフト領域１１の濃度および厚さは、それぞれ約２．５×１０¹⁴ｃｍ^-3および５０μｍ程度である。Ｐ型のチャネル領域１２は、ドリフト領域１１の第１主面に沿って選択的に設けられている。例えば、チャネル領域１２の深さは、３μｍ程度である。Ｎ型の第１半導体領域であるソース領域１３は、チャネル領域１２内に選択的に設けられている。

ゲート絶縁膜１４は、チャネル領域１２の、ソース領域１３とドリフト領域１１の間の領域に沿って、第１主面上に設けられている。例えば、ゲート絶縁膜１４は、酸化シリコンでできている。ゲート電極１５は、ゲート絶縁膜１４に沿ってその上に設けられている。例えば、ゲート電極１５は、高濃度ドープドポリシリコンでできている。

また、Ｐ型のボディ領域１６が、チャネル領域１２内に選択的に設けられている。第１電極であるソース電極１７は、ソース領域１３に接続されているとともに、ボディ領域１６を介してチャネル領域１２に電気的に接続されている。例えば、ソース電極１７は、金属でできている。ソース電極１７とゲート電極１５は、層間絶縁膜１８により絶縁されている。上述したＭＯＳゲート構造は、一般的なＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ−ＭＯＳ）プロセスにより形成される。

遷移領域２の構成は、次の通りである。チャネル領域４およびバイパス領域６の導電型は、Ｐ型である。チャネル領域４およびバイパス領域６は、ドリフト領域１１の第１主面に沿って選択的に設けられている。チャネル領域４の幅については、自由に設計できる。チャネル領域４の深さおよび不純物プロファイルを活性領域１のチャネル領域１２の深さおよび不純物プロファイルと同じにして、両チャネル領域４，１２を同一のプロセスで形成するとよい。

バイパス領域６の深さは、トレンチ溝１９の深さよりも浅い。バイパス領域６の深さおよび不純物プロファイルを活性領域１のチャネル領域１２の深さおよび不純物プロファイルと同じにし、バイパス領域６を活性領域１のチャネル領域１２と同一のプロセスで形成してもよい。そうすれば、バイパス領域６を形成する工程を追加する必要がなくなり、好ましい。例えば、２×１０¹³〜２×１０¹⁴ｃｍ^-2程度のドーズ量でボロンイオンを注入し、その後に１１００℃で２００分程度の熱処理を行うことによって、活性領域１のチャネル領域１２とバイパス領域６を同時に形成することができる。

あるいは、バイパス領域６の深さおよび不純物プロファイルをボディ領域１６の深さおよび不純物プロファイルと同じにして、すなわちボディ領域２２をバイパス領域６として機能させ、ボディ領域２２をボディ領域１６と同一のプロセスで形成するようにしてもよい。トレンチ埋込領域５は、トレンチ溝１９に電極２０を充填した構成となっている。トレンチ溝１９は、ドリフト領域１１の第１主面から遷移領域２のチャネル領域４よりも深くまで達するように形成されている。例えば、トレンチ溝１９の幅および深さは、それぞれ約１μｍおよび約５μｍである。また、例えば、電極２０は、高ドープドポリシリコンでできている。

遷移領域２のチャネル領域４には、Ｐ型のボディ領域２１が選択的に設けられている。また、バイパス領域６には、Ｐ型のボディ領域２２が選択的に設けられている。また、Ｐ型のバイパス領域２３がトレンチ溝１９の側壁および底部に沿って設けられている。便宜上、このバイパス領域２３を第１バイパス領域２３とし、これと区別するため、遷移領域２の第１主面に沿って設けられたバイパス領域６を第２バイパス領域６とする。第１バイパス領域２３は、第２バイパス領域６および遷移領域２のチャネル領域４に接続している。

例えば、トレンチ溝形成用酸化膜マスクを用いてトレンチ溝１９を形成した後、その酸化膜マスクをイオン注入マスクとしてボロンの斜めイオン注入を行うことによって、第１バイパス領域２３を形成することができる。その際、ボロンイオンのドーズ量は、例えば２×１０¹³ｃｍ^-2程度であり、第１主面の法線方向に対するボロンイオンの注入角度は、例えば±７度程度であり、加速電圧は、例えば４５ｋｅＶであるのが適当である。また、イオン注入後、例えば１１００℃で３０分程度の熱拡散処理等を行う。

トレンチ溝１９内の電極２０は、ソース電極１７に接続されている。また、ソース電極１７は、ボディ領域２１，２２を介して遷移領域２のチャネル領域４および第２バイパス領域６に電気的に接続されている。

終端構造領域３の構成は、次の通りである。Ｐ型のフィールドリミッティングリング２４は、半導体チップを一周するように、ドリフト領域１１の第１主面に沿って選択的に設けられている。フィールドリミッティングリング２４と遷移領域２の間、およびフィールドリミッティングリング２４と切断面７ａ，７ｂの間には、フィールド酸化膜２５，２６が設けられている。フィールド酸化膜２５，２６上には層間絶縁膜２７，２８が設けられている。

フィールドプレート２９は、Ｐ型のボディ領域３０を介してフィールドリミッティングリング２４に電気的に接続されている。例えば、フィールドプレート２９は、金属でできている。例えば、層間絶縁膜１８，２７，２８は、ＢＰＳＧ（ＢｏｒｏｐｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）でできている。上述した終端構造は、一般的なＤＭＯＳプロセスにより形成される。

Ｎ型の第２半導体領域であるドレイン領域３１は、活性領域１、遷移領域２および終端構造領域３にわたって、ドリフト領域１１の第２主面に沿って設けられている。例えば、ドレイン領域３１の濃度および厚さは、それぞれ約２．０×１０¹⁸ｃｍ^-3および３００μｍである。第２電極であるドレイン電極３２は、ドレイン領域３１に電気的に接続されている。例えば、ドレイン電極３２は、金属でできている。

実施の形態２．
実施の形態２は、実施の形態１の変形例である。図４は、実施の形態２の半導体装置の第１主面側の平面レイアウトの要部を示す図であり、第１主面上に形成されている電極や絶縁膜等を省略した図である。図５および図６は、それぞれ図４の切断線Ｃ−Ｃ’およびＤ−Ｄ’における断面の構成を示す図である。これら切断線Ｃ−Ｃ’およびＤ−Ｄ’は、それぞれ図１の切断線Ａ−Ａ’およびＢ−Ｂ’に相当する。図４〜図６に示すように、実施の形態２が実施の形態１と異なるのは、活性領域１のＭＯＳゲート構造が、トレンチ溝４１、ゲート絶縁膜４２およびゲート電極４３からなるトレンチゲート構造４４になっていることである。

トレンチ溝４１は、ソース領域１３に隣接して、半導体装置の第１主面からチャネル領域１２を貫通してドリフト領域１１に達している。ゲート絶縁膜４２は、トレンチ溝４１の内周面に沿って設けられている。ゲート電極４３は、ゲート絶縁膜４２を介してトレンチ溝４１内に埋め込まれている。ゲート電極４３は、層間絶縁膜４５によりソース電極１７から絶縁されている。例えば、この層間絶縁膜４５は、ＢＰＳＧでできており、他の層間絶縁膜２７，２８と同時に形成される。その他の構成は、実施の形態１と同じである。

例えば、活性領域１のトレンチ溝４１と遷移領域２のトレンチ溝１９の深さを同じにし、ゲート絶縁膜４２およびゲート電極４３をそれぞれ酸化シリコンおよび高濃度ドープドポリシリコンで構成すれば、活性領域１内のトレンチゲート構造４４と、遷移領域２のトレンチ溝１９およびその中の電極２０を同一のプロセスで形成することができる。そうすれば、新たな工程を追加しなくても、遷移領域２の構造を形成することができるので、好ましい。

実施の形態１または２によれば、遷移領域２のトレンチ溝１９にＭＯＳゲート電極が形成されていないので、オン状態のときに、電流パスが形成されない。また、遷移領域２のトレンチ溝１９が電流障壁として機能するので、横方向の電流の流れを制限することができる。従って、活性領域１から終端構造領域３に電流が広がるのを抑制することができる。また、ターンオフ時には、遷移領域２のトレンチ溝１９が電位障壁として機能するので、第１バイパス領域２３に流れ込む電流によって上昇するトレンチ溝１９の底部の電位が、チャネル領域４に流れ込む電流によって発生するトレンチ溝１９の底部の電位上昇を上回るまで、活性領域１側のチャネル領域４に電流が流れ込まないようにすることができる。

従って、動的（スイッチング）耐量を向上させることができる。なお、遷移領域２のトレンチ溝１９と第１バイパス領域２３によって動的耐量を向上させているので、第２バイパス領域６を省略しても、同様の動的耐量の向上効果が得られる。第２バイパス領域６を省略する場合には、遷移領域２のトレンチ溝１９の終端構造領域３側において、第１バイパス領域２３がトレンチ溝１９の側壁に沿って第１主面に達し、ソース電極１７に接続される。

ここで、特許文献２に開示されているように、トレンチ溝よりも深い拡散層が形成されている場合には、トレンチ溝の電位障壁としての機能が失われてしまう。従って、その場合には、活性領域１側のチャネル領域４の幅を広げる必要があるので、遷移領域２の幅が広くなり、その分、活性領域１の面積が小さくなってしまうため、オン抵抗の上昇を招く、という不都合がある。

また、実施の形態１または２によれば、遷移領域２のトレンチ溝１９の内部にゲート電極が埋め込まれていないので、トレンチ溝１９の内部にゲート電極が埋め込まれている場合にその埋め込まれたゲート電極とソース電極との絶縁のために必要な領域が不要であるので、遷移領域２の幅を狭くすることができる。また、ＭＯＳゲート面積を広げずに済むので、ＭＯＳゲートの信頼性を損ねることがない。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態ではバイパス領域６とバイパス領域２３の組み合わせを有する構成を主に説明したが、いずれの実施の形態においても、この組み合わせに替えてバイパス領域６のみ、あるいはバイパス領域２３のみを有する構成としてもよい。また、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、活性領域１および終端構造領域３については、自由に構成することができる。さらに、上述した各例は、ＭＯＳＦＥＴの例であるが、本発明は、ＩＧＢＴにも適用可能である。ＩＧＢＴの場合には、第２半導体領域の導電型がＰ型となる。さらに、上述した各例では、第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明は、第１導電型をＰ型とし、第２導電型をＮ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、絶縁ゲート構造を有する半導体装置に有用であり、特に、パワーＭＯＳＦＥＴやＩＧＢＴに適している。

実施の形態１の第１主面側の平面レイアウトを示す図である。図１の切断線Ａ−Ａ’における断面の構成を示す図である。図１の切断線Ｂ−Ｂ’における断面の構成を示す図である。実施の形態２の第１主面側の平面レイアウトの要部を示す図である。図４の切断線Ｃ−Ｃ’における断面の構成を示す図である。図４の切断線Ｄ−Ｄ’における断面の構成を示す図である。

符号の説明

１活性領域
２遷移領域
３終端構造領域
６，２３バイパス領域
７ａ，７ｂ切断面
１１ドリフト領域
４，１２チャネル領域
１３第１半導体領域
１４，４２ゲート絶縁膜
１５，４３ゲート電極
１６，２１ボディ領域
１７第１電極
１９，４１トレンチ溝
２０電極
３１第２半導体領域
３２第２電極

Claims

活性領域と該活性領域を囲む終端構造領域との間に遷移領域を有する半導体装置において、
第１主面と第２主面を有する第１導電型のドリフト領域と、
前記第１主面に沿って選択的に設けられた第２導電型のチャネル領域、該チャネル領域内に選択的に設けられた第１導電型の第１半導体領域、該第１半導体領域と前記チャネル領域の両方に接続された第１電極、前記第１半導体領域と前記ドリフト領域の間の前記チャネル領域に沿って設けられたゲート絶縁膜、および該ゲート絶縁膜に沿って設けられたゲート電極を有する前記活性領域と、
前記第１主面から前記チャネル領域よりも深くまで達するトレンチ溝内に埋め込まれ、かつ前記第１電極に接続された電極、前記トレンチ溝の側壁および底部に沿って設けられた第２導電型の第１バイパス領域、および前記トレンチ溝の前記終端構造領域側に前記第１主面に沿って選択的に設けられた、前記第１バイパス領域と接する第２バイパス領域を有する前記遷移領域と、
前記ドリフト領域の第２主面に沿って設けられた第１導電型の第２半導体領域と、
前記第２半導体領域に接続された第２電極と、
前記終端構造領域の外周縁に沿って前記第１主面から前記第２主面まで達する切断面と、
を備え、
前記第１バイパス領域の、前記トレンチ溝の側壁に沿って設けられた部分の幅が、前記チャネル領域側から前記トレンチ溝の底部にわたって等しい幅であり、
前記第１バイパス領域と前記第２バイパス領域とが異なる領域であることを特徴とする半導体装置。
活性領域と該活性領域を囲む終端構造領域との間に遷移領域を有する半導体装置において、
第１主面と第２主面を有する第１導電型のドリフト領域と、
前記第１主面に沿って選択的に設けられた第２導電型のチャネル領域、該チャネル領域内に選択的に設けられた第１導電型の第１半導体領域、該第１半導体領域と前記チャネル領域の両方に接続された第１電極、前記第１半導体領域と前記ドリフト領域の間の前記チャネル領域に沿って設けられたゲート絶縁膜、および該ゲート絶縁膜に沿って設けられたゲート電極を有する前記活性領域と、
前記第１主面から前記チャネル領域よりも深くまで達するトレンチ溝内に埋め込まれ、かつ前記第１電極に接続された電極、前記トレンチ溝の側壁および底部に沿って設けられた第２導電型の第１バイパス領域、および前記トレンチ溝の前記終端構造領域側に前記第１主面に沿って選択的に設けられた、前記第１バイパス領域と接する第２バイパス領域を有する前記遷移領域と、
前記ドリフト領域の第２主面に沿って設けられた第２導電型の第２半導体領域と、
前記第２半導体領域に接続された第２電極と、
前記終端構造領域の外周縁に沿って前記第１主面から前記第２主面まで達する切断面と、
を備え、
前記第１バイパス領域の、前記トレンチ溝の側壁に沿って設けられた部分の幅が、前記チャネル領域側から前記トレンチ溝の底部にわたって等しい幅であり、
前記第１バイパス領域と前記第２バイパス領域とが異なる領域であることを特徴とする半導体装置。
活性領域と該活性領域を囲む終端構造領域との間に遷移領域を有する半導体装置において、
第１主面と第２主面を有する第１導電型のドリフト領域と、
前記第１主面に沿って選択的に設けられた第２導電型のチャネル領域、該チャネル領域内に選択的に設けられた第１導電型の第１半導体領域、該第１半導体領域と前記チャネル領域の両方に接続された第１電極、前記第１半導体領域に隣接して前記第１主面から前記チャネル領域を貫通して前記ドリフト領域に達する第１トレンチ溝の内周面に沿って設けられたゲート絶縁膜、該ゲート絶縁膜を介して前記第１トレンチ溝内に埋め込まれたゲート電極を有する前記活性領域と、
前記第１主面から前記チャネル領域よりも深くまで達する第２トレンチ溝内に埋め込まれ、かつ前記第１電極に接続された電極、前記第２トレンチ溝の側壁および底部に沿って設けられた第２導電型の第１バイパス領域、および前記第２トレンチ溝の前記終端構造領域側に前記第１主面に沿って選択的に設けられた、前記第１バイパス領域と接する第２バイパス領域を有する前記遷移領域と、
前記ドリフト領域の第２主面に沿って設けられた第１導電型の第２半導体領域と、
前記第２半導体領域に接続された第２電極と、
前記終端構造領域の外周縁に沿って前記第１主面から前記第２主面まで達する切断面と、
を備え、
前記第１バイパス領域の、前記第２トレンチ溝の側壁に沿って設けられた部分の幅が、前記チャネル領域側から前記第２トレンチ溝の底部にわたって等しい幅であり、
前記第１バイパス領域と前記第２バイパス領域とが異なる領域であることを特徴とする半導体装置。
活性領域と該活性領域を囲む終端構造領域との間に遷移領域を有する半導体装置において、
第１主面と第２主面を有する第１導電型のドリフト領域と、
前記第１主面に沿って選択的に設けられた第２導電型のチャネル領域、該チャネル領域内に選択的に設けられた第１導電型の第１半導体領域、該第１半導体領域と前記チャネル領域の両方に接続された第１電極、前記第１半導体領域に隣接して前記第１主面から前記チャネル領域を貫通して前記ドリフト領域に達する第１トレンチ溝の内周面に沿って設けられたゲート絶縁膜、該ゲート絶縁膜を介して前記第１トレンチ溝内に埋め込まれたゲート電極を有する前記活性領域と、
前記第１主面から前記チャネル領域よりも深くまで達する第２トレンチ溝内に埋め込まれ、かつ前記第１電極に接続された電極、前記第２トレンチ溝の側壁および底部に沿って設けられた第２導電型の第１バイパス領域、および前記第２トレンチ溝の前記終端構造領域側に前記第１主面に沿って選択的に設けられた、前記第１バイパス領域と接する第２バイパス領域を有する前記遷移領域と、
前記ドリフト領域の第２主面に沿って設けられた第２導電型の第２半導体領域と、
前記第２半導体領域に接続された第２電極と、
前記終端構造領域の外周縁に沿って前記第１主面から前記第２主面まで達する切断面と、
を備え、
前記第１バイパス領域の、前記第２トレンチ溝の側壁に沿って設けられた部分の幅が、前記チャネル領域側から前記第２トレンチ溝の底部にわたって等しい幅であり、
前記第１バイパス領域と前記第２バイパス領域とが異なる領域であることを特徴とする半導体装置。
前記第１トレンチ溝の深さと前記第２トレンチ溝の深さが同じであることを特徴とする請求項３または４に記載の半導体装置。
前記第２バイパス領域の不純物プロファイルと前記チャネル領域の不純物プロファイルが同じであることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
前記チャネル領域内に選択的に第２導電型のボディ領域が設けられており、前記第２バイパス領域の不純物プロファイルと前記ボディ領域の不純物プロファイルが同じであることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
前記活性領域のＭＯＳゲート構造が直線状に形成されていることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。