KR101366982B1 - 트렌치 게이트형 전력 반도체 소자 - Google Patents

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KR101366982B1
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electrode
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송인혁
박재훈
서동수
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Abstract

본 발명에 따른 트렌치 게이트형 전력 반도체 소자는 반도체 기판, 상기 반도체 기판상에 형성된 드리프트(drift)층, 상기 드리프트(drift)층 상에 형성된 웰(well)층, 상기 웰(well)층을 두께 방향으로 관통하여 상기 드리프트(drift)층에 이르도록 형성된 트렌치, 상기 트렌치의 바닥면으로부터 일정 높이까지 형성된 제1절연막, 상기 트렌치 내에 상기 제1절연막보다 낮은 높이로 형성된 제1전극, 상기 트렌치 내에 상기 제1절연막과 동일한 높이까지 형성된 층간 절연막 및 상기 웰(well)층 상에 형성되되, 상기 트렌치와 대응되는 부분은 상기 트렌치 내로 돌출 형성되어 상기 층간 절연막과 접하는 제2전극을 포함한다.

Description

트렌치 게이트형 전력 반도체 소자{Trench gate-type power semiconductor device}
본 발명은 트렌치 게이트형 전력 반도체 소자에 관한 것이다.
절연형 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor:IGBT)는, 전계 효과 트랜지스터의 높은 입력 임피던스와 바이폴라 트랜지스터의 높은 전류 드라이브 능력을 구비함으로써, 전력용 스위칭 소자로서 주로 사용된다.
이러한 절연형 게이트 바이폴라 트랜지스터는 크게 평면형 게이트 타입과 트렌치형 게이트 타입이 있으며, 최근 전류 밀도를 높이는 동시에 사이즈(size)는 줄일 수 있는 트렌치형 게이트 타입이 주로 개발 및 연구되는 추세이다.
한편, 종래 절연형 게이트 바이폴라 트랜지스터(IGBT)가 미국공개특허 제2011-180813호에 개시되어 있다.
본 발명의 일 측면은 이미터(emitter) 전극과 기판과의 접촉면 형성 시 오정렬(miss align)이 발생하지 않도록 하는 동시에 미세 피치 트렌치를 갖는 트렌치 게이트형 전력 반도체 소자를 제공하는 것이다.
본 발명의 다른 측면은 이미터(emitter) 전극과 기판과의 접촉 면적을 증가시켜 접촉 저항 증가 문제를 해결할 수 있는 트렌치 게이트형 전력 반도체 소자를 제공하는 것이다.
본 발명의 또 다른 측면은 이미터(emitter) 전극 표면의 단차를 제거하여 패키지(package) 조립 시 와이어(wire) 접합 면적을 증가시켜 와이어(wire) 오픈(open) 발생을 방지할 수 있는 트렌치 게이트형 전력 반도체 소자를 제공하는 것이다.
본 발명에 따른 트렌치 게이트형 전력 반도체 소자는, 일면 및 타면을 갖고, 제1도전형인 반도체 기판; 상기 반도체 기판 일면 상에 형성된 제2도전형의 드리프트(drift)층; 상기 드리프트(drift)층 상에 형성된 제1도전형의 웰(well)층; 상기 웰(well)층 표면으로부터 상기 웰(well)층을 두께 방향으로 관통하여 상기 드리프트(drift)층에 이르도록 형성된 트렌치; 상기 트렌치의 내벽에 형성되는 제1절연막; 상기 트렌치 내에 상기 제1절연막보다 낮은 높이로 형성된 제1전극; 상기 트렌치 내의 상기 제1전극 상에 형성되되, 상기 제1절연막과 동일한 높이까지 형성된 층간 절연막; 및 상기 웰(well)층 상에 형성되되, 상기 웰(well)층 표면과 접하는 제1면 및 상기 제1면과 대향하는 제2면으로 이루어지며, 상기 제1면 중 상기 트렌치와 대응되는 부분은 상기 트렌치 내로 돌출 형성되어 상기 층간 절연막과 접하는 제2전극을 포함하는 트렌치 게이트형 전력 반도체 소자에 있어서, 상기 트렌치의 내벽면 일부를 노출시켜, 상기 제2전극의 트렌치 내부로 돌출되는 부분을 트렌치의 노출부분에 직접 면접시켜 접촉 저항을 최소화 할 수 있도록, 상기 제1절연막은, 상기 트렌치의 바닥면으로부터 일정높이까지 형성되되, 트렌치의 입구부로부터 일정깊이까지는 형성되지 않은 것을 특징으로 한다.
이때, 상기 제1도전형은 P 형이고, 상기 제2도전형은 N 형일 수 있다.
또한, 상기 트렌치는 복수 개이고, 상기 웰(well)층 내에 상기 제2전극의 제1면 및 각 트렌치의 외벽과 접하도록 형성되되, 각각의 트렌치 및 이와 인접하는 트렌치 사이에서는 서로 이격 형성되며, 상기 드리프트(drift)층보다 고농도의 N 형인 제2전극영역 및 상기 웰(well)층 내에 서로 이격 형성된 제2전극영역 사이에 상기 제2전극영역 및 상기 제2전극의 제1면과 접하도록 형성되되, 상기 웰(well)층보다 고농도의 P 형인 바디(body)영역을 더 포함할 수 있다.
또한, 상기 트렌치는 복수 개이고, 상기 웰(well)층 내에 상기 제2전극의 제1면 및 상기 각각의 트렌치 및 이와 인접하는 트렌치 사이에 상기 트렌치의 외벽과 접하도록 형성되되, 상기 트렌치의 길이 방향으로 서로 이격 형성되며, 상기 드리프트(drift)층보다 고농도의 N 형인 제2전극영역 및 상기 이격 형성된 제2전극영역 사이에 상기 제2전극영역 및 상기 제2전극의 제1면과 접하도록 형성되되, 상기 웰(well)층보다 고농도의 P 형인 바디(body)영역을 더 포함할 수 있다.
또한, 상기 P 형의 반도체 기판과 상기 N 형의 드리프트(drift)층 사이에 형성되되, 상기 드리프트(drift)층보다 고농도의 N 형인 버퍼(buffer)층을 더 포함할 수 있다.
또한, 상기 N 형의 드리프트(drift)층과 P 형의 웰(well)층 사이에 형성되되, 상기 드리프트(drift)층보다 고농도의 N 형층을 더 포함할 수 있다.
또한, 상기 제1전극은 폴리 실리콘(poly silicon)으로 이루어질 수 있다.
또한, 상기 제1전극은 게이트(gate) 전극, 상기 제2전극은 이미터(emitter) 전극일 수 있다.
또한, 상기 층간 절연막은 BPSG(Boron Phosphorus Silicate Glass)로 이루어질 수 있다.
또한, 상기 반도체 기판 타면에 형성된 제3전극을 더 포함할 수 있다.
또한, 상기 제3전극은 컬렉터(collector) 전극일 수 있다.
또한, 본 발명에 따른 트렌치 게이트형 전력 반도체 소자는 일면 및 타면을 갖고, 제1도전형인 반도체 기판, 상기 반도체 기판 일면 상에 형성된 제2도전형의 드리프트(drift)층, 상기 드리프트(drift)층 상에 형성된 제1도전형의 웰(well)층, 상기 웰(well)층 표면으로부터 상기 웰(well)층을 두께 방향으로 관통하여 상기 드리프트(drift)층에 이르도록 형성된 트렌치, 상기 트렌치의 내벽에 형성되되, 상기 트렌치의 바닥면으로부터 일정 높이까지 형성된 제1절연막, 상기 트렌치 내에 상기 제1절연막보다 낮은 높이로 형성된 제1전극, 상기 트렌치 내의 상기 제1전극 상에 형성되되, 상기 제1절연막과 동일한 높이까지 형성된 층간 절연막 및 상기 웰(well)층 상에 형성되되, 상기 웰(well)층 표면과 접하는 제1면 및 상기 제1면과 대향하는 제2면으로 이루어지며, 상기 제1면 중 상기 트렌치와 대응되는 부분은 상기 트렌치 내로 돌출 형성되어 상기 층간 절연막과 접하는 제2전극을 포함하고, 여기에서 상기 제1도전형은 P 형, 상기 제2도전형은 N 형이고, 상기 트렌치는 복수 개이며, 상기 웰(well)층 내에 상기 제2전극의 제1면 및 각 트렌치의 외벽과 접하도록 형성되되, 각각의 트렌치 및 이와 인접하는 트렌치 사이에서는 서로 이격 형성되며, 상기 드리프트(drift)층보다 고농도의 N 형인 제2전극영역 및 상기 웰(well)층 내에 서로 이격 형성된 제2전극영역 사이에 상기 제2전극영역 및 상기 제2전극의 제1면과 접하도록 형성되되, 상기 웰(well)층보다 고농도의 P 형인 바디(body)영역을 더 포함할 수 있다.
또한, 본 발명에 따른 트렌치 게이트형 전력 반도체 소자는 일면 및 타면을 갖고, 제1도전형인 반도체 기판, 상기 반도체 기판 일면 상에 형성된 제2도전형의 드리프트(drift)층, 상기 드리프트(drift)층 상에 형성된 제1도전형의 웰(well)층, 상기 웰(well)층 표면으로부터 상기 웰(well)층을 두께 방향으로 관통하여 상기 드리프트(drift)층에 이르도록 형성된 트렌치, 상기 트렌치의 내벽에 형성되되, 상기 트렌치의 바닥면으로부터 일정 높이까지 형성된 제1절연막, 상기 트렌치 내에 상기 제1절연막보다 낮은 높이로 형성된 제1전극, 상기 트렌치 내의 상기 제1전극 상에 형성되되, 상기 제1절연막과 동일한 높이까지 형성된 층간 절연막 및 상기 웰(well)층 상에 형성되되, 상기 웰(well)층 표면과 접하는 제1면 및 상기 제1면과 대향하는 제2면으로 이루어지며, 상기 제1면 중 상기 트렌치와 대응되는 부분은 상기 트렌치 내로 돌출 형성되어 상기 층간 절연막과 접하는 제2전극을 포함하고, 여기에서 상기 제1도전형은 P 형, 상기 제2도전형은 N 형이고, 상기 트렌치는 복수 개이며, 상기 웰(well)층 내에 상기 제2전극의 제1면 및 상기 각각의 트렌치 및 이와 인접하는 트렌치 사이에 상기 트렌치의 외벽과 접하도록 형성되되, 상기 트렌치의 길이 방향으로 서로 이격 형성되며, 상기 드리프트(drift)층보다 고농도의 N 형인 제2전극영역 및 상기 이격 형성된 제2전극영역 사이에 상기 제2전극영역 및 상기 제2전극의 제1면과 접하도록 형성되되, 상기 웰(well)층보다 고농도의 P 형인 바디(body)영역을 더 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위한 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명은 층간 절연막을 트렌치 내에 매립함으로써, 제2전극 표면의 평탄화를 실현할 수 있으므로, 패키지 조립 시 발생될 수 있는 와이어 본딩(wire bonding) 불량을 해소할 수 있는 효과가 있다.
또한, 본 발명은 트렌치 입구부터 일정 깊이까지는 제1절연막을 형성하지 않고, 제1절연막이 형성되지 않은 부분에 제2전극이 삽입 형성됨에 따라, 제2전극과의 접촉 면적을 증가시켜 접촉 저항 증가를 방지할 수 있는 효과가 있다.
또한, 본 발명은 층간 절연막을 트렌치 내에 매립 형성함으로써, 층간 절연막 형성 시 발생할 수 있는 트렌치와 제2전극간 접촉 미스얼라인(miss align) 문제를 해결할 수 있는 효과가 있다.
또한, 본 발명은 상술한 바와 같이 트렌치와 제2전극간 접촉 미스얼라인(miss align) 문제를 해결함으로써, 전류가 한쪽 방향으로 치우치는 것을 방지하여 대용량 전류의 통과에 의한 제품 파괴 현상을 막을 수 있는 효과가 있다.
도 1은 본 발명의 제1실시 예에 따른 트렌치 게이트형 전력 반도체 소자의 구조를 나타낸 사시도,
도 2는 도 1의 제1실시 예에 따른 트렌치 게이트형 전력 반도체 소자의 A-A′단면도,
도 3은 본 발명의 제2실시 예에 따른 트렌치 게이트형 전력 반도체 소자의 구조를 나타낸 사시도, 및
도 4는 도 3의 제2실시 예에 따른 트렌치 게이트형 전력 반도체 소자의 B-B′단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명하기로 한다.
한편, 본 발명에서는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor:IGBT)를 예로 설명하고 있으나, 본 발명이 절연 게이트 바이폴라 트랜지스터(IGBT)에만 특별히 한정되는 것은 아니며, 모스 전계 효과 트랜지스터(MOS Field Effect Transistor:MOSFET)에도 적용 가능할 것이다.
제1실시예
도 1은 본 발명의 제1실시 예에 따른 트렌치 게이트형 전력 반도체 소자의 구조를 나타낸 사시도이고, 도 2는 도 1의 제1실시 예에 따른 트렌치 게이트형 전력 반도체 소자의 A-A′단면도이다.
도 1을 참조하면, 본 실시 예에 다른 트렌치 게이트형 전력 반도체 소자(100)는 제1도전형의 반도체 기판(110), 제2도전형의 드리프트(drift)층(120), 제1도전형의 웰(well)층(130), 트렌치(140), 트렌치(140) 내벽에 형성된 제1절연막(141), 트렌치(140) 내에 형성된 제1전극(150), 트렌치(140) 내에 제1전극(150) 상에 형성된 층간 절연막(160) 및 웰(well)층(130) 상에 형성된 제2전극(170)을 포함한다.
본 실시 예에서, 제1도전형의 반도체 기판(110)은 실리콘 웨이퍼(silicon wafer)로 이루어지며, 여기에서 상기 제1도전형은 P 형일 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 본 실시 예에 따른 반도체 기판(110)은 일면 및 타면을 가지며, 상기 일면 상에는 도 1 및 도 2에 도시한 바와 같이, 제2도전형의 드리프트(drift)층(120)이 형성될 수 있고, 상기 타면 상에는 도면상에 도시하지는 않았으나, 제3전극(미도시)이 형성될 수 있으며, 이때, 상기 제3전극은 컬렉터(collector) 전극(미도시)일 수 있고, 반도체 기판(110)은 컬렉터(collector) 영역으로 기능할 수 있다.
본 실시 예에서, 제2도전형의 드리프트(drift)층(120)은 반도체 기판(110) 일면 상에 에피택셜 성장(epitaxial growth)법을 이용하여 형성할 수 있으나, 특별히 이에 한정되는 것은 아니며, 여기에서, 상기 제2도전형은 N 형일 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 도 1 및 도 2에 도시하지는 않았으나, 본 실시 예에 따른 트렌치 게이트형 전력 반도체 소자(100)는 P 형의 반도체 기판(110)과 N 형의 드리프트(drift)층(120) 사이에 드리프트(drift)층(120) 보다 고농도인 N+ 형의 버퍼(buffer)층(미도시)이 더 형성될 수 있다. 이때, 상기 버퍼(buffer)층(미도시) 역시 에피택셜 성장(epitaxial growth)법을 이용하여 형성할 수 있으나, 특별히 이에 한정되는 것은 아니다.
상기 버퍼(buffer)층(미도시)은 절연 게이트 바이폴라 트랜지스터(IGBT)에 있어서, 게이트 전극과 이미터 전극이 단락되고, 컬렉터 전극은 이미터 전극에 대하여 양의 전압이 인가되는 순방향 차폐 모드에서 상기 드리프트(drift)층(120)과 상기 웰(well)층(130) 사이에 역전압이 인가되도록 하여 상기 드리프트(drift)층(120)과 상기 웰(well)층(130) 사이의 접합면으로부터 형성되는 공핍층이 P 형의 반도체 기판(110)으로 확장되지 못하도록 하기 위한 것으로, 상기 버퍼(buffer)층(미도시)을 형성함으로써, 드리프트(drift)층(120) 두께를 줄일 수 있으므로 소자의 온-상태 손실들을 감소시킬 수 있는 이점이 있다.
또한, 순방향 도통 시(게이트에 일정 전압 이상이 인가되어 채널이 형성되는 경우)에는 상기 버퍼(buffer)층(미도시)의 농도가 높고 두께가 두꺼울수록 P 형의 반도체 기판(110)으로부터 N 형의 드리프트(drift)층(120)으로의 홀(hole) 주입을 억제시켜 소자의 스위칭 속도를 빠르게 할 수 있다.
본 실시 예에서 제1도전형의 웰(well)층(130)은 도 1 및 도 2와 같이, 드리프트(drift)층(120) 상에 형성될 수 있다.
여기에서, 제1도전형은 전술한 바와 마찬가지로 P 형일 수 있으나, 특별히 이에 한정되는 것은 아니다.
이때, P 형의 웰(well)층(130)은 드리프트(drift)층(120) 표면에 P 형 불순물을 주입하여 깊이 방향으로 확산시킴으로써 형성할 수 있으나, 특별히 이에 한정되는 것은 아니다.
본 실시 예에서 트렌치(140)는 웰(well)층(130)을 관통하여 드리프트(drift)층(120)에 이르도록 형성될 수 있다.
구체적으로, 도 1 및 도 2를 참조하면, 트렌치(140)는 웰(well)층(130) 표면(130a)으로부터 상기 웰(well)층(130)을 두께 방향으로 관통하여 드리프트(drift)층(120)에 도달하는 깊이로 형성될 수 있으며, 이때, 동일한 깊이 및 동일한 폭을 갖는 트렌치(140)가 일정 간격으로 복수 개 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
여기에서, 상기 '동일'은 수학적인 의미에서 정확하게 동일한 치수의 두께를 의미하는 것은 아니며, 설계오차, 제조오차, 측정오차 등을 감안하여 실질적으로 동일한 두께를 의미하는 것이다. 이하, 본 설명에서 사용하는 '동일'의 의미는 전술한 바와 같이 실질적으로 동일함을 의미하는 것이다.
이때, 상기 트렌치(140)는 마스크를 이용한 에칭 공정을 통해 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 본 실시 예에서 트렌치(140)의 바닥면(140b)은 도 1 및 도 2와 같이, 드리프트(drift)층(120)에 위치할 수 있으나, 특별히 이에 한정되는 것은 아니다.
본 실시 예에서 트렌치(140) 내벽에는 제1절연막(141)이 형성될 수 있다.
이때, 제1절연막(141)은 트렌치(140)의 바닥면(140b)으로부터 일정 높이(b 영역)까지 형성될 수 있으며, 도 1 및 도 2에 도시한 바와 같이, 트렌치(140) 입구부로부터 일정 깊이(a 영역)까지는 형성되지 않을 수 있다.
이는, 후속 공정을 통해 형성될 이미터(emitter) 영역인 제2전극영역(180)과 이미터 전극(emitter)인 제2전극(170)의 접촉 면적을 증가시켜 접촉 저항 증가를 방지하기 위함이다.
여기에서, 제1절연막(141)은 열산화 공정을 통하여 형성된 산화막일 수 있으나, 특별히 이에 한정되는 것은 아니다.
본 실시 예에서 제1전극(150)은 트렌치(140) 내에 제1절연막(141)과 접하도록 형성되되, 제1절연막(141)이 형성된 높이보다 낮은 높이까지 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
여기에서, 제1전극(150)은 폴리 실리콘(poly silicon)으로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 본 실시 예에서는 제1전극(150)과 제2전극(170) 간의 절연을 위한 층간 절연막(160) 역시 트렌치(140) 내의 제1전극(150) 상에 형성되되, 제1절연막(141)이 형성된 높이와 동일한 높이까지 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
여기에서, 층간 절연막(160)은 BPSG(Boron Phosphorus Silicate Glass)로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
즉, 도 1 및 도 2에 도시한 바와 같이, 본 실시 예에서는 제1전극(150)과 층간 절연막(160) 모두 트렌치(140) 내에 매립되는 형태로 형성되되, 제1전극(150)의 두께 및 제1전극(150) 상에 형성된 층간 절연막(160)의 두께를 합한 총 두께가 제1절연막(141)의 높이와 대응되도록 형성하는 것이다.
종래 트렌치 게이트형 전력 반도체 소자에서는 게이트 전극과 이미터 전극의 절연을 위한 절연막을 웰(well)층 표면상에 형성함으로써, 웰(well)층 상에 형성되는 이미터 전극의 표면에 단차가 발생하는 문제가 있었다.
이와 같이, 이미터 전극 표면에 단차가 발생함에 따라, 이후 패키지(package) 조립 공정에서 와이어 본딩(wire bonding)을 위한 접촉 면적 감소로 인하여 와이어 오픈(wire open) 등의 문제가 발생할 수 있고, 이는 제품의 신뢰성 문제로 이어질 수 있다.
반면, 본 실시 예에서는 제1전극(150)과 제2전극(170)의 절연을 위한 층간 절연막(160)을 트렌치(140) 내의 일정 깊이까지 매립되도록 형성함으로써, 결과적으로 웰(well)층(130) 표면은 평탄화될 수 있고, 평탄화된 웰(well)층(130) 상에 형성되는 제2전극(170)의 표면 역시 평탄화될 수 있으므로 상술한 종래 기술에 따른 문제점을 해결할 수 있는 이점이 있다.
또한, 본 실시 예에서 제2전극(170)은 웰(well)층(130) 상에 형성되는데, 이때, 제2전극(170)은 웰(well)층(130) 표면과 접하는 제1면 및 상기 제1면과 대응되는 제2면으로 이루어질 수 있다.
여기에서, 제1면은 도 1 및 도 2에 도시한 바와 같이, 웰(well)층(130) 표면에 접하는 부분(170b)과 트렌치(140) 내로 삽입되어 층간 절연막(160)에 접하는 부분(170a)로 이루어질 수 있다.
즉, 앞서 설명한 바와 같이 제1전극(150) 및 층간 절연막(160)은 모두 트렌치(140)에 매립 형성되되, 제1절연막(141)이 형성된 높이까지만 형성되었으며, 이때, 제1절연막(141)은 트렌치(140) 바닥면(140b)부터 두께 방향으로 일정 높이(b)까지 형성되고, 트렌치(140) 입구부터 일정 깊이(a 영역)까지는 형성되지 않았다.
이에 따라, 제2전극(170)을 형성하기 전 웰(well)층(130)에는 트렌치(140) 형성 부분에 표면으로부터 두께 방향으로 오목한 홈(131)이 형성될 수 있으며, 이러한 웰(well)층(130) 상에 형성되는 제2전극(170)은 상기 오목한 홈(131)으로 삽입되어 층간 절연막(160)과 접하는 돌출부(170a)를 포함할 수 있다.
이와 같이, 제2전극(170)의 돌출부(170a)가 트렌치(140)의 a 영역으로 삽입되고, 트렌치(140)의 a 영역 외벽에는 제1절연막(141)이 형성되어 있지 않으므로, 제2전극(170)과 제2전극영역(180) 간의 접촉 면적이 증가하게 되고, 이에 따라, 접촉 저항이 증가하는 문제없이 트렌치(140) 간격을 미세 피치(pitch)로 구현하여 채널 밀도를 증가시킴으로써 도통 손실을 줄일 수 있는 이점이 있다.
또한, 본 실시 예에 따른 트렌치 게이트형 전력 반도체 소자(100)는 웰(well)층(130) 내에 제2전극(170)의 제1면 및 각 트렌치(140)의 외벽(140a)과 접하도록 형성되되, 각각의 트렌치(140) 및 이와 인접하는 트렌치(140) 사이에서는 서로 이격 형성된 제2전극영역(180)을 더 포함할 수 있다.
여기에서, 제2전극영역(180)은 상술한 N 형의 드리프트(drift)층(120) 보다 고농도인 N+ 형일 수 있으나, 특별히 이에 한정되는 것은 아니다.
예로써, 제2전극영역(180)은 N+ 형의 불순물을 웰(well)층(130) 표면에서 트렌치(140)와 인접한 위치에 주입하여 깊이 방향으로 확산시키는 방법을 이용하여 형성할 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 웰(well)층(130) 내에 서로 이격 형성된 제2전극영역(180) 사이에 각 제2전극영역(180) 및 제2전극(170)의 제1면과 접하도록 형성된 바디(body)영역(190)을 더 포함할 수 있다.
여기에서, 바디(body)영역(190)은 제2전극(170)에 낮은 접촉 저항을 제공하기 위하여 P 형의 웰(well)층(130) 보다 고농도인 P+ 형일 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 본 실시 예에 따른 트렌치 게이트형 전력 반도체 소자(100)는 도면상에 도시하지는 않았으나, 상기 N 형의 드리프트(drift)층(120)과 P 형의 웰(well)층(130) 사이에 드리프트(drift)층(120)보다 고농도인 N+ 층이 더 형성될 수 있다.
이와 같이, 상기 드리프트(drift)층(120)과 웰(well)층(130) 사이에 고농도의 N+ 층을 형성함으로써, 반도체 기판(110)으로부터 이미터 전극인 제2전극(170)으로 정공(홀:hole)이 통과하는 것을 방지하는 동시에 정공(홀:hole)을 축적하여 온(on) 전압을 저하시킬 수 있다.
제2실시예
도 3은 본 발명의 제2실시 예에 따른 트렌치 게이트형 전력 반도체 소자의 구조를 나타낸 사시도이고, 도 4는 도 3의 제2실시 예에 따른 트렌치 게이트형 전력 반도체 소자의 B-B′단면도이다.
본 실시 예에서는 상술한 제1실시 예와 중복되는 구성에 대한 설명은 생략할 것이며, 상기 제1실시 예와 동일한 구성에 대해서는 같은 도면부호를 부가할 것이다.
본 실시 예에 따른 트렌치 게이트형 전력 반도체 소자(200)는 도 3에 도시한 바와 같이, 제1실시예에 따른 트렌치 게이트형 전력 반도체 소자(100)와는 달리 제2전극영역(280) 및 제2전극영역(280)과 접하는 바디(body)영역(290)이 트렌치(140)의 길이 방향으로 교대로 배치될 수 있다.
구체적으로, 도 3을 살펴보면, 제2전극영역(280)은 트렌치(140)의 길이 방향을 따라 트렌치(140)에 접하되, 소정의 간격으로 이격 형성되고, 이격 형성된 제2전극영역(280) 사이에 제2전극영역(280)과 접하도록 바디(body)영역(290)이 형성된 형태인 것이다.
이때, 제2전극영역(280)과 바디(body)영역(290)의 배치순서는 특별히 제한되지 않는다.
최근 트렌치(140)와 트렌치(140) 사이 간격이 미세 피치(pitch)화 되어감에 따라, 트렌치(140)와 트렌치(140) 사이에 제2전극영역(280) 및 바디(body)영역(290)을 모두 형성하는 것이 어려워지고 있다.
이에 따라, 본 실시 예와 같이, 제2전극영역(280) 및 바디(body)영역(290)을 트렌치(140)의 길이 방향을 따라 교대로 배치되도록 형성함으로써, 제1실시예에 따른 패턴보다 미세 피치(pitch)를 갖는 트렌치(140) 사이에 용이하게 형성할 수 있는 이점이 있다.
또한, 제2전극영역(280)과 바디(body)영역(290) 모두 트렌치(140) 외벽에 접하도록 형성됨에 따라, 제2전극영역(180)만 제2전극(170)과의 접촉 면적을 증가시킨 제1실시예에 따른 구조와 비교하여 제2전극영역(280) 뿐 아니라 바디(body)영역(290)까지 제2전극(170)과의 접촉 면적이 증가되므로 접촉 저항 감소 효과가 배가될 수 있는 이점이 있다.
또한, 트렌치(140)와 트렌치(140) 사이에 하나의 영역만이 형성되므로, 제1실시예에 따른 구조와 비교하여 제2전극영역(280) 및 바디(body)영역(290) 형성 시 발생할 수 있는 미스얼라인(miss align)을 방지할 수 있는 이점이 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 200 : 트렌치 게이트형 전력 반도체 소자
110 : 반도체 기판
120 : 드리프트(drift)층
130 : 웰(well)층
131 : 홈
140 : 트렌치
140a : 트렌치 외벽
140b : 트렌치 바닥면
141 : 제1절연막
150 : 제1전극
160 : 층간 절연막
170 : 제2전극
170a : 제2전극의 돌출부
170b : 제2전극의 제1면
180, 280 : 제2전극영역
190, 290 : 바디(body)영역

Claims (13)

  1. 일면 및 타면을 갖고, 제1도전형인 반도체 기판; 상기 반도체 기판 일면 상에 형성된 제2도전형의 드리프트(drift)층; 상기 드리프트(drift)층 상에 형성된 제1도전형의 웰(well)층; 상기 웰(well)층 표면으로부터 상기 웰(well)층을 두께 방향으로 관통하여 상기 드리프트(drift)층에 이르도록 형성된 트렌치; 상기 트렌치의 내벽에 형성되는 제1절연막; 상기 트렌치 내에 상기 제1절연막보다 낮은 높이로 형성된 제1전극; 상기 트렌치 내의 상기 제1전극 상에 형성되되, 상기 제1절연막과 동일한 높이까지 형성된 층간 절연막; 및 상기 웰(well)층 상에 형성되되, 상기 웰(well)층 표면과 접하는 제1면 및 상기 제1면과 대향하는 제2면으로 이루어지며, 상기 제1면 중 상기 트렌치와 대응되는 부분은 상기 트렌치 내로 돌출 형성되어 상기 층간 절연막과 접하는 제2전극을 포함하는 트렌치 게이트형 전력 반도체 소자에 있어서,
    상기 트렌치의 내벽면 일부를 노출시켜, 상기 제2전극의 트렌치 내부로 돌출되는 부분을 트렌치의 노출부분에 직접 면접시켜 접촉 저항을 최소화 할 수 있도록, 상기 제1절연막은, 상기 트렌치의 바닥면으로부터 일정높이까지 형성되되, 트렌치의 입구부로부터 일정깊이까지는 형성되지 않은 것을 특징으로 하는 트렌치 게이트형 전력 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제1도전형은 P 형이고, 상기 제2도전형은 N 형인 것을 특징으로 하는 트렌치 게이트형 전력 반도체 소자.
  3. 청구항 2에 있어서,
    상기 트렌치는 복수 개이고,
    상기 웰(well)층 내에 상기 제2전극의 제1면 및 각 트렌치의 외벽과 접하도록 형성되되, 각각의 트렌치 및 이와 인접하는 트렌치 사이에서는 서로 이격 형성되며, 상기 드리프트(drift)층보다 고농도의 N 형인 제2전극영역; 및
    상기 웰(well)층 내에 서로 이격 형성된 제2전극영역 사이에 상기 제2전극영역 및 상기 제2전극의 제1면과 접하도록 형성되되, 상기 웰(well)층보다 고농도의 P 형인 바디(body)영역
    을 더 포함하는 것을 특징으로 하는 트렌치 게이트형 전력 반도체 소자.
  4. 청구항 2에 있어서,
    상기 트렌치는 복수 개이고,
    상기 웰(well)층 내에 상기 제2전극의 제1면 및 상기 각각의 트렌치 및 이와 인접하는 트렌치 사이에 상기 트렌치의 외벽과 접하도록 형성되되, 상기 트렌치의 길이 방향으로 서로 이격 형성되며, 상기 드리프트(drift)층보다 고농도의 N 형인 제2전극영역; 및
    상기 이격 형성된 제2전극영역 사이에 상기 제2전극영역 및 상기 제2전극의 제1면과 접하도록 형성되되, 상기 웰(well)층보다 고농도의 P 형인 바디(body)영역
    을 더 포함하는 것을 특징으로 하는 트렌치 게이트형 전력 반도체 소자.
  5. 청구항 2에 있어서,
    상기 P 형의 반도체 기판과 상기 N 형의 드리프트(drift)층 사이에 형성되되, 상기 드리프트(drift)층보다 고농도의 N 형인 버퍼(buffer)층을 더 포함하는 것을 특징으로 하는 트렌치 게이트형 전력 반도체 소자.
  6. 청구항 2에 있어서,
    상기 N 형의 드리프트(drift)층과 P 형의 웰(well)층 사이에 형성되되, 상기 드리프트(drift)층보다 고농도인 N 형층을 더 포함하는 것을 특징으로 하는 트렌치 게이트형 전력 반도체 소자.
  7. 청구항 1에 있어서,
    상기 제1전극은 폴리 실리콘(poly silicon)으로 이루어진 것을 특징으로 하는 트렌치 게이트형 전력 반도체 소자.
  8. 청구항 1에 있어서,
    상기 제1전극은 게이트(gate) 전극, 상기 제2전극은 이미터(emitter) 전극인 것을 특징으로 하는 트렌치 게이트형 전력 반도체 소자.
  9. 청구항 1에 있어서,
    상기 층간 절연막은 BPSG(Boron Phosphorus Silicate Glass)로 이루어진 것을 특징으로 하는 트렌치 게이트형 전력 반도체 소자.
  10. 청구항 1에 있어서,
    상기 반도체 기판 타면에 형성된 제3전극을 더 포함하는 것을 특징으로 하는 트렌치 게이트형 전력 반도체 소자.
  11. 청구항 10에 있어서,
    상기 제3전극은 컬렉터(collector) 전극인 것을 특징으로 하는 트렌치 게이트형 전력 반도체 소자.
  12. 삭제
  13. 삭제
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