JP2016115886A - 半導体装置 - Google Patents

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Abstract

【課題】帰還容量および出力容量の抑制と低いオン抵抗とを両立する。【解決手段】半導体装置１００は、Ｎ−型ドリフト層１０２と、Ｎ−型ドリフト層１０２の表面部に設けたＰ＋型拡散ウェル領域１０３、Ｐ型チャネルウェル領域１０４、およびＮ＋型拡散ウェル領域１０５と、ゲート絶縁膜１０６と、ゲート絶縁膜１０６に積層されたゲート電極１０７と、ドレイントレンチ１１１と、シリコン酸化膜１１２と絶縁膜１１３を挟みつつドレイントレンチ１１１内に設けられたフィールドプレート１１４と、フィールドプレート１１４上に形成されたフィールドプレート電極１１５と、を備えている。フィールドプレート１１４は、ドレイントレンチ１１１の底部１１１ｂに向かって先細りである。底部１１１ｂの側ほどドレイントレンチ１１１の側壁１１１ａとフィールドプレート１１４の側面１１４ａの距離Ｄを増加させている。【選択図】図１

Description

本発明は、半導体装置に関する。
従来、例えば、特開２０１１−１５１４０８号公報に開示されているように、フィールドプレートを設けた縦型の絶縁ゲート型トランジスタが知られている。縦型の絶縁ゲート型トランジスタにおいてフィールドプレートを設けることで、空乏層をドリフト層の厚さ方向に拡大することができる。これによりドリフト層を高濃度にしても大きな耐圧を得ることができるので、オン抵抗の低減および高耐圧を両立することができる。
特開２０１１−１５１４０８号公報
ドリフト層の厚さ方向に空乏層を拡大すると帰還容量および出力容量を低減することができ、高周波特性を向上させることができる。帰還容量はゲートとドレイン（あるいはコレクタ）間の容量であり、ゲート電極とドリフト層の間の容量成分である。出力容量は、ドレインとソース（あるいはエミッタ）の間の容量である。例えばＭＩＳＦＥＴであれば、出力容量は、ゲートドレイン間容量とドレインソース間容量の和として定義される。上記従来の技術ではトレンチ内のフィールドプレートの幅が一定とされており、フィールドプレートによる電界がドリフト層に均一に及ぶ。このため、フィールドプレートを設けると、ゲート電極から離れた部位でも空乏化が大きく助長される。その結果、帰還容量および出力容量をより小さくするためにゲート電極近傍の空乏化を助長しようとすると、オン抵抗が増大して飽和電流が低下する問題があった。
本発明は、上述のような課題を解決するためになされたもので、帰還容量および出力容量の抑制と低いオン抵抗とを両立するように改善された半導体装置を提供することを目的とする。
第１の発明にかかる半導体装置は、第１導電型の半導体からなるドリフト層と、前記ドリフト層の裏面の側に設けられ、前記ドリフト層と電気的に接続する第１電極と、前記ドリフト層の表面部に設けられ、前記第１導電型と反対の第２導電型の半導体からなる第１ウェル領域と、前記第１ウェル領域の表面部に部分的に設けられ、前記第１導電型の半導体からなる第２ウェル領域と、前記第２ウェル領域と電気的に接続する第２電極と、前記第１、２ウェル領域および前記ドリフト層の上にゲート絶縁膜を挟みつつ設けられたゲート電極と、前記ドリフト層の表面部における前記ゲート電極の隣に形成された第１溝に、絶縁膜を挟んで埋め込まれ、前記ゲート電極から絶縁されたフィールドプレートと、を備え、前記フィールドプレートが前記第１溝の底部に向かって先細りであり、前記底部側ほど前記第１溝の側壁と前記フィールドプレートの側面の距離を増加させたものである。
第２の発明にかかる半導体装置は、第１導電型の半導体からなるドリフト層と、前記ドリフト層の裏面の側に設けられ、前記ドリフト層と電気的に接続する第１電極と、前記ドリフト層の表面部に設けられた前記第１導電型と反対の第２導電型の半導体からなる第１ウェル領域と、前記第１ウェル領域の表面部に部分的に設けられた前記第１導電型の半導体からなる第２ウェル領域と、前記第２ウェル領域と電気的に接続する第２電極と、前記第１、２ウェル領域および前記ドリフト層の上に第１絶縁膜を挟みつつ設けられたゲート電極と、前記ドリフト層の上かつ前記ゲート電極の隣に、第２絶縁膜を挟みつつ設けられたフィールドプレートと、を備え、前記第２絶縁膜は前記ゲート電極から離れるほど厚さが増大する。
本発明によれば、フィールドプレートの形状を工夫したことで、ゲート電極から離れた部位では空乏化作用を弱めて抵抗を小さくすることができる。これにより、帰還容量および出力容量の抑制と、低いオン抵抗とを、両立することができる。
本発明の実施の形態１にかかる半導体装置を示す断面図である。 本発明の実施の形態１にかかる半導体装置に形成される空乏層を模式的に示す断面図である。 本発明の実施の形態２にかかる半導体装置を示す断面図である。 本発明の実施の形態２にかかる半導体装置に形成される空乏層を模式的に示す断面図である。 本発明の実施の形態３にかかる半導体装置を示す断面図である。 本発明の実施の形態３にかかる半導体装置に形成される空乏層を模式的に示す断面図である。 本発明の実施の形態４にかかる半導体装置を示す断面図である。 本発明の実施の形態５にかかる半導体装置を示す断面図である。 本発明の実施の形態５にかかる半導体装置に形成される空乏層を模式的に示す断面図である。 本発明の実施の形態１〜３、５にかかる半導体装置の効果を説明するための図である。 本発明の実施の形態１〜３、５にかかる半導体装置の効果を説明するための図である 本発明の実施の形態１〜３、５にかかる半導体装置の効果を説明するための図である 実施の形態に対する第１比較例にかかる半導体装置を示す断面図である。 実施の形態に対する第１比較例にかかる半導体装置に形成される空乏層を模式的に示す断面図である。 実施の形態に対する第２比較例にかかる半導体装置を示す断面図である。 実施の形態に対する第２比較例にかかる半導体装置に形成される空乏層を模式的に示す断面図である。
本発明は、縦型の絶縁ゲート型トランジスタに適用することができる。その具体例として開示する実施の形態１〜３、５にかかる半導体装置はＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ）であり具体的には縦型ＭＯＳＦＥＴ（ＶＤＭＯＳＦＥＴ）であり、実施の形態４にかかる半導体装置は縦型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。図１〜９に実施の形態１〜５にかかる半導体装置の断面図をそれぞれ示しているが、これらはいずれも仮想中心線ＣＬを基準に線対称の断面構造を備えており、言い換えると各実施の形態のフィールドプレートを挟んで対称な断面構造を備えている。仮想中心線ＣＬを基準に紙面上で左右対称の構造が設けられているので、各図では簡略化のために適宜に対称に設けられた構造のうち一方にのみ符号を付することがある。また、以下の実施の形態においては上下方向および表面裏面を定義して説明するが、これは構成要素間の相対的な位置関係を説明するために便宜上定めたものである。これらは鉛直方向あるいは水平方向とは無関係であり、本発明は限定的に解釈されない。また、以下の実施の形態ではＮチャネル型の絶縁ゲート型トランジスタについて説明するが、本発明はこれに限られない。例示した拡散領域／ドーピング領域それぞれの導電型について反対の導電型を用いれば、Ｐチャネル型の絶縁ゲート型トランジスタを得ることができ、この場合にも本発明は同等の効果を奏する。
実施の形態１．
［実施の形態１の装置の構成］
図１は、本発明の実施の形態１にかかる半導体装置１００を示す断面図である。図１に示すように、半導体装置１００は、シリコンからなるＮ＋型半導体基板１０１と、Ｎ＋型半導体基板１０１の表面側に設けたエピタキシャル層であるＮ−型ドリフト層１０２と、Ｎ−型ドリフト層１０２の表面部に設けたＰ＋型拡散ウェル領域１０３、Ｐ型チャネルウェル領域１０４、およびＮ＋型拡散ウェル領域１０５と、を備えている。Ｐ型チャネルウェル領域１０４は、Ｎ−型ドリフト層１０２の表面部に設けられている。Ｎ＋型拡散ウェル領域１０５は、縦型ＭＯＳＦＥＴにおけるソース拡散領域であり、Ｐ型チャネルウェル領域１０４の表面部に部分的に設けられている。
半導体装置１００は、さらに、ゲート絶縁膜１０６と、ゲート絶縁膜１０６に積層されたゲート電極１０７と、ゲート電極１０７の側面および上面を覆う層間膜１０８と、Ｎ＋型拡散ウェル領域１０５の表面に形成されこれと電気的に接続するソース電極１０９と、Ｎ−型ドリフト層１０２の裏面の側に設けられてＮ−型ドリフト層１０２と電気的に接続するドレイン電極１１０と、を備えている。ゲート絶縁膜１０６は、Ｎ−型ドリフト層１０２を熱酸化して形成したものであり、Ｎ−型ドリフト層１０２、Ｐ型チャネルウェル領域１０４、およびＮ＋型拡散ウェル領域１０５の上に伸びている。ゲート電極１０７は、ゲート絶縁膜１０６を挟みつつＮ−型ドリフト層１０２、Ｐ型チャネルウェル領域１０４、およびＮ＋型拡散ウェル領域１０５の上に重なるように設けられている。ゲート電極１０７は、導電材料、例えばポリシリコン又は高融点金属シリサイドで形成したものである。層間膜１０８は、ゲート電極を保護するものであり、ＣＶＤ法によって形成されている。ソース電極１０９は、Ｐ＋型拡散ウェル領域１０３、Ｎ＋型拡散ウェル領域１０５に電気的に接続されている。ドレイン電極１１０は、Ｎ＋型半導体基板１０１の裏面に電気的に接続されている。
半導体装置１００は、さらに、ドレイントレンチ１１１と、ドレイントレンチ１１１の内面に設けられたシリコン酸化膜１１２と、シリコン酸化膜１１２に重ねられサイドウォールとしても機能する絶縁膜１１３と、ドレイントレンチ１１１内に設けられたフィールドプレート１１４と、フィールドプレート１１４上に形成されたフィールドプレート電極１１５と、を備えている。ドレイントレンチ１１１は、Ｎ−型ドリフト層１０２の表面部におけるゲート電極１０７の隣に形成された溝である。ドレイントレンチ１１１は、２つのゲート電極１０７の間に形成されている。シリコン酸化膜１１２は、ドレイントレンチ１１１の側壁および底部に熱酸化等の方法で形成されている。シリコン酸化膜１１２はフィールドプレート１１４の絶縁のために設けられており、シリコン酸化膜１１２の代替として、他の絶縁材料によってドレイントレンチ１１１内に絶縁層を形成してもよい。
サイドウォールとして機能する絶縁膜１１３は、例えばドレイントレンチ１１１にＣＶＤ法等でシリコン酸化膜を成膜し、ドライエッチング法等でエッチングして形成される。ドレイントレンチ１１１の側壁１１１ａの側に設けられた絶縁膜１１３の厚さは、ゲート電極１０７側に近づくほど薄く、ドレイントレンチ１１１の底部１１１ｂの側ほど厚くなるようにエッチングする。これにより、図１に示すように絶縁膜１１３には曲線的に径が先細りとなるテーパ形状の穴が加工される。なお、半導体装置１００では、一例として、絶縁膜１１３が、側壁１１１ａの側のみならず、底部１１１ｂの側にも設けられている。しかしながら本発明はこれに限られず、絶縁膜１１３は底部１１１ｂの側には設けられておらず、エッチングにより形成した穴から底部１１１ｂ上のシリコン酸化膜１１２が露出していてもよい。
フィールドプレート１１４は、絶縁膜１１３上に導電材料で形成された導電体であり、例えばポリシリコン、またはタングステン等の高融点金属で形成される。フィールドプレート１１４は、ドレイントレンチ１１１に、シリコン酸化膜（ＳｉＯ２膜）１１２および絶縁膜１１３を挟んで埋め込まれている。フィールドプレート１１４は、層間膜１０８によってゲート電極１０７から絶縁されている。フィールドプレート電極１１５は、フィールドプレートと電気的に接続し、かつソース電極１０９に接続される。なお、フィールドプレート電極１１５は、ソース電極１０９と直接に接続しなくともよく、ソース電極１０９と同電位（具体的には、接地）となる他の電極に接続してもよい。
フィールドプレート１１４は、ドレイントレンチ１１１の底部１１１ｂに向かって先細りである。底部１１１ｂの側ほどドレイントレンチ１１１の側壁１１１ａとフィールドプレート１１４の側面１１４ａの距離Ｄを増加させている。特に本実施の形態では側面１１４ａが曲面となっており、フィールドプレート１１４の中心側に滑らかに凹んでいる。
［実施の形態１の装置の動作］
（第１比較例）
図１３は、実施の形態に対する第１比較例にかかる半導体装置８００を示す断面図である。図１３に示す半導体装置８００は、第１比較例としての縦型ＭＯＳＦＥＴである。半導体装置８００は、ドレイントレンチ１１１周りの構造を有さない点を除き、実施の形態１にかかる半導体装置１００と同様の構成を備えている。図１４は、実施の形態に対する第１比較例にかかる半導体装置８００に形成される空乏層１３０１を模式的に示す断面図である。図１３および図１４においては、図１および図２と同一または対応する構成については同一の符号を付し、説明を省略あるいは簡略化する。
空乏層１３０１は、半導体装置８００のドレイン電極１１０に正の電圧を印加し、ソース電極１０９を接地した時にＮ−型ドリフト層１０２に形成される。空乏層１３０１は、ゲート電極１０７直下の近傍にも形成される。このように空乏層１３０１が形成されると帰還容量Ｃｇｄおよび出力容量Ｃｄｓが横型ＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ）に比べて大きくなるので、半導体装置８００は高周波動作に不利である。帰還容量Ｃｇｄは、ゲートドレイン間容量であり、ゲート電極１０７とＮ−型ドリフト層１０２の間の容量成分である。出力容量Ｃｄｓは、ドレインソース間容量であり、ゲートドレイン間容量とドレインソース間容量の和として定義されている。
（第２比較例）
図１５は、実施の形態に対する第２比較例にかかる半導体装置９００を示す断面図である。図１５に示す半導体装置９００は、高周波動作の向上のために改善された構造を備える。半導体装置９００は、ドレイントレンチ１４０１、この内部に設けられたシリコン酸化膜１４０２およびフィールドプレート１４０３を有している点で実施の形態１にかかる半導体装置１００と共通している。しかし、フィールドプレート１４０３の太さが一定である点で、実施の形態１にかかる半導体装置１００とは異なっている。図１６は、実施の形態に対する第２比較例にかかる半導体装置９００に形成される空乏層１５０１を模式的に示す断面図である。図１５および図１６においては、図１と同一または対応する構成については同一の符号を付し、説明を省略あるいは簡略化する。
ドレイントレンチ１４０１は、ゲート電極１０７間のＮ−型ドリフト層１０２に形成されている。シリコン酸化膜１４０２は、ドレイントレンチ１４０１の側壁に熱酸化等の方法で形成されている。フィールドプレート１４０３は、例えばシリコン酸化膜１４０２上にポリシリコンまたは高融点金属で形成される。フィールドプレート電極１４０４はフィールドプレート１４０３と電気的に接続され、ソース電極１０９に接続されている。
図１６の空乏層１５０１は、第２比較例の半導体装置９００においてドレイン電極１１０に正の電圧を印加し、ソース電極１０９を接地した時にＮ−型ドリフト層１０２に形成される空乏層である。ゲートドレイン間容量の大きさは、ゲートとドレインの間の空乏層の奥行き方向寸法、つまり図１６におけるＮ−型ドリフト層１０２の厚さ方向寸法と反比例する。フィールドプレート１４０３がＮ−型ドリフト層１０２の空乏化を助長するので、空乏層１５０１はＮ−型ドリフト層１０２の深い部分まで広がる。このため、第１比較例と比べてゲートドレイン間容量を低減し、帰還容量Ｃｇｄ、出力容量Ｃｄｓを低下させることができる。
しかしながら、第２比較例では、フィールドプレート１４０３の太さが一定であるので、Ｎ−型ドリフト層１０２の深い部分でも空乏化が強く助長される。Ｎ−型ドリフト層１０２の深い部分での空乏化はドレイン電流経路の抵抗を増大させるので、オン抵抗Ｒｏｎの増大を招いてしまう。
（実施の形態１の動作および作用効果）
図２は、本発明の実施の形態１にかかる半導体装置１００に形成される空乏層を模式的に示す断面図である。空乏層２０１は、半導体装置１００のドレイン電極１１０に正の電圧を印加し、ソース電極１０９を接地した時にＮ−型ドリフト層１０２に形成される。実施の形態１においては、フィールドプレート１１４がドレイントレンチ１１１の底部１１１ｂに向かって先細りであり、底部１１１ｂの側ほどドレイントレンチ１１１の側壁１１１ａとフィールドプレート１１４の側面１１４ａの距離Ｄを増加させている。従って、フィールドプレート１１４とＮ−型ドリフト層１０２との間隔である距離Ｄを、ゲート電極１０７近傍で大きくゲート電極１０７の遠方で小さくなるように調整することができる。これによりフィールドプレート１１４による電界をゲート電極１０７近傍で大きく作用させゲート電極１０７の遠方で小さく作用させることができる。フィールドプレート１１４による電界がドレイントレンチ１１１の底部１１１ｂの側にいくほど弱くなるので、ドレイントレンチ１１１の底部１１１ｂの側においては空乏層２０１を拡大する作用を弱めることができる。フィールドプレート１１４によりゲート電極１０７の下方へ空乏層２０１を伸ばしつつも、Ｎ−型ドリフト層１０２の深い部分では空乏化作用を弱めてオン抵抗Ｒｏｎを小さくしドレイン電流経路の電気抵抗を減らすことができる。これにより、帰還容量Ｃｇｄおよび出力容量Ｃｄｓの抑制と、オン抵抗Ｒｏｎの抑制とを、両立することができる。
図１０〜１２は、本発明の実施の形態１にかかる半導体装置１００の効果を説明するための図であり、各種の電気的特性を示す特性カーブ群を示すグラフである。なお、図１０〜１２には、後述する実施の形態２、３、５にかかる半導体装置の効果を説明するデータも併記されている。
図１０は、ゲートドレイン間の帰還容量Ｃｇｄのドレインソース間電圧Ｖｄｓ依存性を示す図である。特性カーブ１１は第１比較例にかかる半導体装置８００のデータである。特性カーブ１３は実施の形態１にかかる半導体装置１００のデータである。特性カーブ１４は第２比較例にかかる半導体装置９００のデータである。なお、特性カーブ１２は後述する実施の形態５にかかる半導体装置７００のデータである。
図１１は、ドレインソース間の出力容量Ｃｄｓのドレインソース間電圧Ｖｄｓ依存性を示す図である。特性カーブ２１は第１比較例にかかる半導体装置８００のデータである。特性カーブ２３は実施の形態１にかかる半導体装置１００のデータである。特性カーブ２４は第２比較例にかかる半導体装置９００のデータである。なお、特性カーブ２２は後述する実施の形態５にかかる半導体装置７００のデータであり、特性カーブ２５は後述する実施の形態２のソーストレンチ電極３０４を第２比較例の半導体装置９００に設けた場合のデータである。
図２、図１４、および図１６に示すように、Ｐ＋型拡散ウェル領域１０３、Ｐ型チャネルウェル領域１０４、およびＮ−型ドリフト層１０２が互いに形成するＰＮ接合により、空乏層２０１、１３０１、１５０１がそれぞれ形成される。第１比較例にかかる特性カーブ１１、２１においては、ドレインソース間電圧Ｖｄｓの増大に応じて空乏層１３０１が広がることによって、帰還容量Ｃｇｄおよび出力容量Ｃｄｓが低下する。第２比較例にかかる特性カーブ１４、２４においては、ソース（接地）接続されたフィールドプレート１４０３によりＮ−型ドリフト層１０２の空乏化が助長され、帰還容量Ｃｇｄ、出力容量Ｃｄｓが急激に低下する。一方、実施の形態１では第２比較例よりも空乏化の助長を抑制しているので、実施の形態１にかかる特性カーブ１３、２３は特性カーブ１１、２１と特性カーブ１４、２４との中間の特性が得られている。
図１２は、同一のドレインソース間降伏電圧を有する縦型ＭＯＳＦＥＴを想定してチャネル反転層が最大になるゲート電圧を印加した際の、ドレインソース電流Ｉｄｓのドレインソース間電圧Ｖｄｓ依存性を示している。特性カーブ３１は第１比較例にかかる半導体装置８００のデータである。特性カーブ３３は実施の形態１にかかる半導体装置１００のデータである。特性カーブ３４は第２比較例にかかる半導体装置９００のデータである。なお、特性カーブ３２は後述する実施の形態５にかかる半導体装置７００のデータであり、特性カーブ３５は後述する実施の形態２のソーストレンチ電極３０４を第２比較例の半導体装置９００に設けた場合のデータである。
第１比較例は、図１４に示すようにゲート電極１０７の直下における空乏層１３０１の断面形状が小さな曲率半径を有するので、Ｎ−型ドリフト層１０２を比抵抗の高い層としなければならない。その結果、オン抵抗の増大を招く。一方、第２比較例は、フィールドプレート１４０３によるＮ−型ドリフト層１０２の空乏化により、第１比較例よりもＮ−型ドリフト層１０２の比抵抗を低く設計することができ、オン抵抗の低減が可能となる。但し、ドレイントレンチ１４０１の側壁の側においてＮ−型ドリフト層１０２の空乏化が助長されることにより、ドレインソース電流Ｉｄｓが飽和し易くなる。これが図１５における特性カーブ３１、３４の違いとして現れている。
実施の形態１では、底部１１１ｂの側ほどフィールドプレート１１４による電界を徐々に弱くしているので、第２比較例と比べて、帰還容量Ｃｇｄおよび出力容量Ｃｄｓの低下率を緩やかにできる。これは、図１０および図１１における実施の形態１の特性カーブ１３、２３と第２比較例の特性カーブ１４、２４とを比べることで理解される。Ｎ−型ドリフト層１０２の深い部分における空乏化を抑制できるので、オン抵抗の低減が図られ、ドレインソース電流Ｉｄｓが飽和する電流値を増大させることもできる。
高周波帯域での動作には帰還容量Ｃｇｄ、出力容量Ｃｄｓを低減することが好ましく、高電力増幅を実現するためにはオン抵抗を低くしてドレイン飽和電流を大きくすることが好ましい。実施の形態１によれば、高いドレイン電圧印加時の帰還容量Ｃｇｄおよび出力容量Ｃｄｓの低減と、低いドレイン電圧印加時のオン抵抗低減とを両立することができる。その結果、実施の形態１にかかる半導体装置１００は、高周波帯域での高電力増幅を行う場合に優位性を発揮する。
実施の形態１ではフィールドプレート１１４の側面１１４ａが曲面となっており、断面視においてフィールドプレート１１４は自身の中心側に滑らかに凹んでいる。これにより、フィールドプレート１１４とＮ−型ドリフト層１０２との間隔である距離Ｄを、底部１１１ｂ側にいくほど連続的に且つ二次関数的に増加させることができる。その結果、Ｎ−型ドリフト層１０２の深い部分においてより急峻にフィールドプレート１１４による電界を弱めることができる。
フィールドプレート１１４は、ドレイントレンチ１１１の底部１１１ｂの側にいくほど連続的に先細りとなることが好ましい。その理由としては、仮にシリコン酸化膜１１２を階段状に形成してフィールドプレートが階段状の先細りとなる段差部を有するようにした場合、ドレイン電圧印加時に、フィールドプレート周辺の電界強度が不連続的に変化する。このような電界強度の不連続は、降伏電圧の低下、キャリアの速度低下を引き起こす。これを避けるためには、シリコン酸化膜１１２の形状を連続的に変化させることによりフィールドプレート１１４を連続的に先細りとすることが好ましい。このような好ましい形態の一つとして、実施の形態１では、フィールドプレート１１４の側面１１４ａが曲面である。ただし、曲面に限られず、フィールドプレート１１４が直線的な先細りすなわちテーパ状となってもよい。この場合には側面１１４ａが平らな斜面となる。製造工程を考えた場合にも曲面状あるいはテーパ状に加工することが現実的であり、製造しやすさの点でも好ましい。なお、実施の形態１では、側面１１４ａがフィールドプレート１１４の中心側に向かって凹む凹曲面である。しかしながら本発明はこれに限られず、側面１１４ａがフィールドプレート１１４の外側に向かって出張る凸曲面であってもよい。また、曲面と平らな斜面とを組み合わせて側面１１４ａを形成しても良い。いずれの場合でも先細り形状とすることでフィールドプレート１１４による電界強度の変化率を様々に調整することができる。なお、上記理由から連続的な先細りとすることが好ましいものの、本発明はこれに限られず、フィールドプレート１１４が２段、３段、４段、あるいはそれ以上の段数で階段状に先細りとなっていてもよい。
図１に示すように、ドレイントレンチ１１１の径Ｗは、深さ方向に沿って一定であることが好ましい。これによりトレンチ形成工程が簡略となるなどの利点がある。ただし本発明はこれに限られず、ドレイントレンチ１１１の径が一定でなくともよく、底部１１１ｂに向かってテーパあるいは逆テーパが付いていてもよい。このような変形を加えた場合にはドレイントレンチ１１１のテーパよりもフィールドプレート１１４の先細り形状を鋭くすることで、底部１１１ｂの側ほど側壁１１１ａと側面１１４ａの距離Ｄを増加させればよい。
半導体装置１００では、絶縁膜１１３の下層にシリコン酸化膜１１２が形成されているので、ドレイントレンチ１１１の側壁１１１ａにおける界面準位を低減することができる。これにより、半導体装置１００を連続動作させた場合にホットキャリアによる特性劣化が生ずるのを抑制することができる。
ドレイントレンチ１１１を深く形成することで、ゲート電極１０７とＮ−型ドリフト層１０２との降伏電圧が増大するが、これと同時にオン抵抗も増大する。このような関係から必要以上に降伏電圧を増大させると高周波動作の低下が伴うので、ドレイントレンチ１１１を適切な深さに留めることが好ましい。通常、縦型ＭＯＳＦＥＴでは「Ｐ＋型拡散ウェル領域１０３とＮ−型ドリフト層１０２とのＰＮ接合の降伏電圧（以下、第１降伏電圧）」を電源電圧の４倍から６倍に設定することが好ましい。また、この第１降伏電圧よりも、「ゲート電極１０７とＮ−型ドリフト層１０２との降伏電圧（以下、第２降伏電圧）」を高く設定することが好ましい。従って、ドレイントレンチ１１１の深さは、上記の第１降伏電圧が電源電圧の４〜６倍となり、かつ第１降伏電圧よりも第２降伏電圧が高くなる程度の深さに決めることが好ましい。
実施の形態２．
図３は、本発明の実施の形態２にかかる半導体装置３００を示す断面図である。図４は、半導体装置３００に形成される空乏層４０１を模式的に示す断面図である。図３および図４において、図１および図２と同一または対応する構成については同一の符号を付し、説明を省略あるいは簡略化する。
実施の形態２にかかる半導体装置３００は、ソーストレンチ３０１、Ｐ＋型ウェル領域３０２、３０３、およびソーストレンチ電極３０４を備えている。この点で、実施の形態１と実施の形態２は異なっている。ソーストレンチ３０１は、Ｎ＋型拡散ウェル領域１０５の隣に開口された溝である。Ｐ＋型ウェル領域３０２は、ソーストレンチ３０１の形成後にソーストレンチ３０１の側壁に不純物注入を行って形成することができる。好ましくは、ソーストレンチ３０１の側壁に１０〜４５度の入射角度を付けてＰ型イオンを注入することによりＰ＋型ウェル領域３０２を形成してもよい。Ｐ＋型ウェル領域３０３も、ソーストレンチ３０１の形成後にソーストレンチ３０１の底部に不純物注入することで形成できる。好ましくは、ソーストレンチ３０１の底部に０〜７度の入射角度でＰ型イオンを注入することによりＰ＋型ウェル領域３０３を形成してもよい。ソーストレンチ電極３０４は、導電材料、例えばポリシリコンまたは高融点金属をソーストレンチ３０１に埋め込んだものであり、ソース電極１０９と電気的に接続している。図４に示す空乏層４０１は、ドレイン電極１１０に正の電圧を印加し、ソース電極１０９を接地した時にＮ−型ドリフト層１０２に形成される。
熱拡散によりＰ＋型拡散ウェル領域１０３を形成した場合、Ｐ＋型拡散ウェル領域１０３の深い位置ではＰ型不純物濃度が低下する。熱拡散によりＮ−型ドリフト層１０２の深い部分までＰ＋型拡散ウェル領域１０３を形成するためには、その拡散深さに応じて横方向の拡散幅を大きく確保しなければならない。実施の形態２では、Ｎ−型ドリフト層１０２の深い部分まで開口したソーストレンチ３０１の底部に、直接に高濃度のＰ＋型ウェル領域３０２を形成している。さらに、実施の形態２では熱拡散ではなくイオン注入によりＰ＋型ウェル領域３０２を形成しており、高濃度のＰ＋型ウェル領域３０２を必要な深さまで正確に形成できる。
Ｎ−型ドリフト層１０２の深い位置に形成した高濃度なＰ＋型ウェル領域３０２により、空乏層４０１の水平方向広がりを助長できる。チャネル直下におけるＮ−型ドリフト層１０２に低ドレイン電圧でも厚い空乏層が形成されやすくなるので、実施の形態２ではＮ−型ドリフト層１０２を高濃度にすることが可能となる。なお、高濃度のＰ＋型ウェル領域３０３とＮ−型ドリフト層１０２との電界が高くなるので、ドレインソース間電圧印加による降伏はＰ＋型ウェル領域３０３の端部で生じる。
図１１における特性カーブ２５、および図１２における特性カーブ３５は、第２比較例の半導体装置９００にソーストレンチ電極３０４を追加した場合のデータである。ソーストレンチ電極３０４、Ｐ＋型ウェル領域３０２、およびＰ＋型ウェル領域３０３を備えることにより、ドレインソース間電圧Ｖｄｓが低くともチャネル直下のＮ−型ドリフト層１０２を厚く空乏化させることができる。その結果、図１１の特性カーブ２５に示すように、出力容量Ｃｄｓが、より低いドレインソース間電圧Ｖｄｓで急激に低下する。このため、実施の形態１よりさらに高周波特性の向上が可能となる。
ドレイントレンチ１１１およびソーストレンチ３０１の深さは、次のような基準でそれぞれ設計することができる。
（１）ソーストレンチ３０１をＮ−型ドリフト層１０２の表面部から深く形成するほど、Ｐ＋型ウェル領域３０３とＮ−型ドリフト層１０２とのＰＮ接合の降伏電圧（第１降伏電圧）が低下する。ドレイントレンチ１１１をＮ−型ドリフト層１０２の表面部から深く形成するほど、ゲート電極１０７とＮ−型ドリフト層１０２との降伏電圧（第２降伏電圧）が増加する。
（２）「Ｐ＋型ウェル領域３０３とＮ−型ドリフト層１０２とのＰＮ接合の降伏電圧（実施の形態１で述べた第１降伏電圧）」を電源電圧の４倍から６倍に設定することが好ましい。ドレイントレンチ１１１を深くすることでドレインソース間の降伏電圧が増大するものの、オン抵抗も増大するため高周波特性が低下する。このため電源電圧の４〜６倍の範囲内の降伏電圧が得られる程度に、ドレイントレンチ１１１の深さを設定することが好ましい。
（３）「ゲート電極１０７とＮ−型ドリフト層１０２との降伏電圧（実施の形態１で述べた第２降伏電圧）」は、上記第１降伏電圧よりも高く設定することが好ましい。ソーストレンチ３０１が深いほど第１降伏電圧が低下するので、第２降伏電圧＞第１降伏電圧とするためにはソーストレンチ３０１をドレイントレンチ１１１よりも深くすることが好ましい。これによりドレインソース間の降伏電流を低抵抗のソーストレンチ電極３０４に流すことができるので、サージ電流、負荷変動時の反射電力に起因するゲート絶縁膜の破壊等を防止することができる。
実施の形態２にかかる半導体装置３００によれば、ドレインソース間電圧印加時の空乏層４０１の広がりを実施の形態１よりも更に助長できる。このため、実施の形態１よりもＮ−型ドリフト層１０２をさらに高濃度に設定できる。従って、さらなるオン抵抗Ｒｏｎの低減が図れ、高出力化が可能となる。
実施の形態２にかかる半導体装置３００は、製造技術の観点からも優位性がある。第１、２比較例および実施の形態１におけるＰ＋型拡散ウェル領域１０３は、Ｎ−型ドリフト層１０２の表面部から不純物注入したウェル領域である。動作電圧、降伏電圧を設定するためには、Ｐ＋型拡散ウェル領域１０３の深さを変更することによりＮ−型ドリフト層１０２中の電界強度および空乏層形状を最適化する必要がある。Ｐ＋型拡散ウェル領域１０３の横方向への広がりを考慮してマスクパターンレイアウトを設計するなど、用途ごとの基本構造の設計も必要となる。これに対し、実施の形態２ではソーストレンチ３０１とドレイントレンチ１１１それぞれの深さを変えつつ、Ｐ＋型ウェル領域３０３を設けることにより、比較的容易にＮ−型ドリフト層１０２の厚さ方向における空乏層４０１の幅を制御できる。共通の基本構造に対してソーストレンチ３０１とドレイントレンチ１１１の深さを調節することで、複数の動作電圧、降伏電圧対応した縦型ＭＯＳＦＥＴを比較的容易に供給できる。
実施の形態３．
図５は、本発明の実施の形態３にかかる半導体装置５００を示す断面図である。図６は、半導体装置５００に形成される空乏層６０１を模式的に示す断面図である。図５および図６において、図１〜図４と同一または対応する構成については同一の符号を付し、説明を省略あるいは簡略化する。
ソーストレンチ５０１は、Ｎ＋型拡散ウェル領域１０５の隣に開口された溝である。ソーストレンチ５０１は、実施の形態２のソーストレンチ３０１に比べて、ゲート電極１０７に近接して設けられている。ソーストレンチ５０１の側壁および底部に不純物注入を行うことで、実施の形態２と同様にＰ＋型ウェル領域３０２、３０３が形成されている。図５に示すように、ソーストレンチ５０１は、層間膜１０８の隣から、層間膜１０８の直下のＮ＋型拡散ウェル領域１０５と接しつつ形成されて、Ｐ＋型ウェル領域３０３に達している。ソーストレンチ電極３０４の上端部がソース電極１０９と接続し、ソーストレンチ電極３０４の側面がＮ＋型拡散ウェル領域１０５と接続する。
図６に示す空乏層６０１は、ドレイン電極１１０に正の電圧を印加し、ソース電極１０９を接地した時にＮ−型ドリフト層１０２に形成される。
実施の形態１、２にかかる半導体装置１００、３００では、Ｎ＋型拡散ウェル領域１０５の表面部がソース電極１０９と直接に接続している。これに対し実施の形態３では、Ｎ＋型拡散ウェル領域１０５とソース電極１０９とがソーストレンチ電極３０４を介して電気的に接続している。
半導体装置５００では、ソーストレンチ５０１を備える点では実施の形態２と共通しているので、実施の形態２と同様の電気的特性（図１１および図１２の特性カーブ２５、３５）が得られる。
実施の形態２では、Ｎ＋型拡散ウェル領域１０５の表面部とソース電極１０９とを接続させるために、Ｎ＋型拡散ウェル領域１０５の表面部がゲート絶縁膜１０６の端部から半導体装置５００の幅方向（図の紙面右方向）に広がりを有している。これに対し、実施の形態３ではソーストレンチ電極５０４を介してＮ＋型拡散ウェル領域１０５とソース電極１０９を電気的に接続している。このため、実施の形態３ではＮ＋型拡散ウェル領域１０５がゲート絶縁膜１０６の端部で終端しており、ゲート電極１０７の側にソーストレンチ５０１が近づけられている。従って、実施の形態３によれば、実施の形態２よりもさらに縦型ＭＯＳＦＥＴの基本構造の横幅を短縮することが可能となり、小型化された半導体装置５００が提供される。
実施の形態４．
図７は、本発明の実施の形態４にかかる半導体装置６５０を示す断面図である。半導体装置６５０は、縦型の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）に対して、実施の形態１にかかるドレイントレンチ１１１およびフィールドプレート１１４を適用したものである。実施の形態１ではＮ＋型半導体基板１０１の上にＮ−型ドリフト層１０２などを形成している。これに対し、図７に示す半導体装置６５０はＰ＋型半導体基板１６０１の上にＮ−型ドリフト層１０２などを形成したものである。この点を除いては、実施の形態１と実施の形態４は同様の構造を備えている。図７において図１〜６と同一または対応する構成については同一の符号を付し、説明を省略あるいは簡略化する。
言い換えると、半導体装置６５０は、実施の形態１にかかる半導体装置１００においてＮ−型ドリフト層１０２とドレイン電極１１０との間にＰ型半導体層を挿入したものである。ただし、ドレインがコレクタとなり、ソースがエミッタとなるので、例えばソース電極１０９およびドレイン電極１１０に相当する電極は、ＩＧＢＴである半導体装置６５０では、それぞれエミッタ電極１６０９およびコレクタ電極１６１０として機能する。他にも、実施の形態１〜３の説明においてドレイントレンチ１１１、ソーストレンチ３０１、５０１などの構成を、それぞれ「コレクタトレンチ」、「エミッタトレンチ」などと読みかえればよい。半導体装置６５０においても、実施の形態１で述べたのと同様に、フィールドプレート１１４により電界を調整することができる。従って、ＰＮ接合による空乏層を調整し、帰還容量Ｃｇｄ、出力容量Ｃｄｓ、オン抵抗、およびコレクタエミッタ電流特性について同様の効果を得ることができる。なお、半導体装置６５０に対して実施の形態１において説明した各種の変形を適用してもよく、実施の形態２、３で説明したソーストレンチ３０１、５０１などを半導体装置６５０に適用してもよい。
実施の形態５．
図８は、本発明の実施の形態５にかかる半導体装置７００を示す断面図である。図９は、半導体装置７００に形成される空乏層８０１を模式的に示す断面図である。実施の形態５と実施の形態１〜４との違いは、フィールドプレートの構造にある。実施の形態１〜４では、Ｎ−型ドリフト層１０２に設けたドレイントレンチ１１１にフィールドプレート１１４を埋め込んでいる。これに対し、実施の形態５にかかる半導体装置６５０は、Ｎ−型ドリフト層１０２にトレンチを形成することなく平面フィールドプレート７０２を設けている。図８および図９において図１〜図７と同一または対応する構成については同一の符号を付し、説明を省略あるいは簡略化する。
半導体装置７００は、ＬＯＣＯＳ酸化膜７０１、フィールドプレート７０２、およびフィールドプレート電極７０３を備える点を除き、実施の形態１〜４で述べたのと同様の層構造を有している。ＬＯＣＯＳ酸化膜７０１は、ゲート電極１０７の直下に位置する第１部分７０１ａと、ゲート電極１０７の隣に設けられ第１部分７０１ａよりも厚く形成された第２部分７０１ｂとを備えている。ゲート電極１０７は、Ｎ−型ドリフト層１０２、Ｐ型チャネルウェル領域１０４、およびＮ＋型拡散ウェル領域１０５の上に、ＬＯＣＯＳ酸化膜７０１の第１部分７０１ａを挟みつつ設けられている。この第１部分７０１ａは、ゲート絶縁膜として機能する。フィールドプレート７０２は、Ｎ−型ドリフト層１０２の上かつゲート電極１０７の隣に、ＬＯＣＯＳ酸化膜７０１の第２部分７０１ｂを挟みつつ設けられている。第２部分７０１ｂは、ゲート電極１０７から離れるほど厚さＴが増大する。フィールドプレート７０２は、ＬＯＣＯＳ酸化膜７０１の第２部分７０１ｂの上方において層間膜１０８を開口し、ここに導電材料を埋め込んだものである。フィールドプレート７０２の導電材料は、例えばポリシリコン、またはタングステン等の高融点金属を用いることができる。フィールドプレート電極７０３はフィールドプレート７０２の上に形成され、これと電気的に接続するとともに、ソース電極１０９と同電位に接続される。なお、実施の形態５では１つの連続したＬＯＣＯＳ酸化膜７０１に第１部分７０１ａおよび第２部分７０１ｂを設けているが、本発明はこれに限られるものではない。１つの連続した絶縁膜でなくともよく、第１部分７０１ａおよび第２部分７０１ｂに当たる位置にそれぞれ絶縁膜を形成してもよい。
図９に示す空乏層８０１は、ドレイン電極１１０に正の電圧を印加し、ソース電極１０９を接地した時にＮ−型ドリフト層１０２に形成される。ＬＯＣＯＳ酸化膜７０１上に形成されたフィールドプレート７０２により、Ｎ−型ドリフト層１０２表面の空乏化が助長される。厚さＴの増大により、フィールドプレート７０２とＮ−型ドリフト層１０２との間隔を、ゲート電極１０７近傍で大きくゲート電極１０７の遠方で小さくしている。これによりフィールドプレート７０２の電界をゲート電極１０７近傍で大きく作用させかつゲート電極１０７の遠方で小さく作用させ、空乏層８０１の幅を増大する作用を調整することができる。ゲート電極１０７の遠方では、フィールドプレート７０２による電界を弱くして、空乏層８０１の拡大作用を弱めてオン抵抗Ｒｏｎを小さくすることができる。
図１０および図１１に示す特性カーブ１２、２２のように、帰還容量Ｃｇｄ、出力容量Ｃｄｓは第１比較例の特性カーブ１１、２１よりも低くでき、第１比較例より高周波特性の向上が可能となる。また、実施の形態５は、Ｎ−型ドリフト層１０２の空乏化助長により空乏層８０１を厚く形成できるので、Ｎ−型ドリフト層１０２濃度を高く設計することが可能となる。このためオン抵抗Ｒｏｎを低減でき、半導体装置７００の高出力化が可能となる。
空乏層８０１は、第１比較例の空乏層１３０１より深く（言い換えると、Ｎ−型ドリフト層１０２の厚さ方向に大きく）、ゲート電極１０７直下において大きな曲率半径を有する。ＬＯＣＯＳ酸化膜７０１の第２部分７０１ｂを厚くすることで、フィールドプレート７０２とＮ−型ドリフト層１０２との間に発生する寄生容量を削減することもできる。
なお、実施の形態５ではＬＯＣＯＳ酸化膜７０１を用いているが、本発明はこれに限られない。Ｎ−型ドリフト層１０２の表面部にゲート電極１０７から離れるほど深くなる溝を設けて、この溝に絶縁膜を埋め込むことによりこの埋込絶縁膜を第２部分７０１ｂの代わりにしてもよい。
Ｎ−型ドリフト層１０２の表面部は、フィールドプレート７０２の下側においてゲート電極１０７から離れるほど深く凹んだ凹部１０２ａを有している。凹部１０２ａとフィールドプレート７０２との間に第２部分７０１ｂが挟まれていることで、第２部分７０１ｂはＮ−型ドリフト層１０２の側に凸となる曲面を備える。ＬＯＣＯＳ酸化膜７０１は、半導体基板（シリコン基板）自身を熱酸化して形成されるので、基板の表面と裏面の両側に成長する。ＬＯＣＯＳ酸化膜７０１において、膜厚の５５％が元の基板面の上部に成長し、膜厚の４５％は基板面の下部に成長する。ドレイン電流は、Ｐ型チャネルウェル領域１０４の表面側に形成される電子チャネルを水平に流れ、Ｎ−型ドリフト層１０２の内部をその深さ方向に流れる。ＬＯＣＯＳ酸化膜７０１が下部にも成長していると電流の経路に曲率を与えることができるので、キャリアの散乱を抑制し高速動作が可能となるという利点がある。
好ましい形態として、第２部分７０１ｂは、ゲート電極１０７から離れるほど連続的に厚さＴが増大している。具体的には、フィールドプレート７０２の側に滑らかに凸となる曲面を有している。厚さＴの増大が連続的であることが好ましい理由は、実施の形態１でフィールドプレート１１４を連続的な先細りとすることが好ましいと述べたのと同様である。第２部分７０１ｂの厚さＴの増大は必ずしも曲面形状に限らず、第２部分７０１ｂが図８の断面視で直線的なテーパ形状となっていてもよい。このテーパ形状の変形例では、第２部分７０１ｂがフィールドプレート７０２の側に凸となる平らな斜面を含む。また、連続的な厚さＴの増大が好ましいものの、本発明はこれに限定されず、第２部分７０１ｂの厚さＴが階段状に増大していてもよい。
なお、実施の形態５では縦型ＭＯＳＦＥＴにフィールドプレート７０２を適用しているが、本発明はこれに限られず、ＩＧＢＴに対してもフィールドプレート７０２を適用できる。図示は省略するが、半導体装置７００において、Ｎ＋型半導体基板１０１に代えてＰ＋型半導体基板を用いることによってフィールドプレート７０２を備えたＩＧＢＴを得ることもできる。また、上記実施の形態５の中で述べた各種変形を同様に適用することもできる。これは、実施の形態４でＰ＋型半導体基板１６０１を用いることで実施の形態１のフィールドプレート１１４を備えたＩＧＢＴを得たのと同様である。
なお、上述した実施の形態１〜５では半導体材料としてシリコンを用いているが、本発明はこれに限られない。シリコンに比べてバンドギャップが大きいワイドバンドギャップ半導体を用いてもよい。ワイドバンドギャップ半導体として、具体的には、例えば化合物半導体材料である炭化珪素（ＳｉＣ）又は窒化ガリウム（ＧａＮ）系材料を用いても良く、あるいはダイヤモンドを用いても良い。
１００、３００、５００、６５０、７００、８００、９００ 半導体装置、１０１ Ｎ＋型半導体基板、１０２ Ｎ−型ドリフト層、１０２ａ 凹部、１０３ Ｐ＋型拡散ウェル領域、１０４ Ｐ型チャネルウェル領域、１０５ Ｎ＋型拡散ウェル領域、１０６ ゲート絶縁膜、１０７ ゲート電極、１０８ 層間膜、１０９ ソース電極、１１０ ドレイン電極、１１１、１４０１ ドレイントレンチ、１１１ａ 側壁、１１１ｂ 底部、１１２、１４０２ シリコン酸化膜、１１３ 絶縁膜、１１４、７０２、１４０３ フィールドプレート、１１４ａ 側面、１１５、７０３、１４０４ フィールドプレート電極、２０１、４０１、６０１、８０１、１３０１、１５０１ 空乏層、３０１、５０１ ソーストレンチ、３０２ Ｐ＋型ウェル領域、３０３ Ｐ＋型ウェル領域、３０４、５０４ ソーストレンチ電極、７０１ ＬＯＣＯＳ酸化膜、７０１ａ 第１部分、７０１ｂ 第２部分、１６０１ Ｐ＋型半導体基板、１６０９ エミッタ電極、１６１０ コレクタ電極

Claims (10)

  1. 第１導電型の半導体からなるドリフト層と、
    前記ドリフト層の裏面の側に設けられ、前記ドリフト層と電気的に接続する第１電極と、
    前記ドリフト層の表面部に設けられ、前記第１導電型と反対の第２導電型の半導体からなる第１ウェル領域と、
    前記第１ウェル領域の表面部に部分的に設けられ、前記第１導電型の半導体からなる第２ウェル領域と、
    前記第２ウェル領域と電気的に接続する第２電極と、
    前記第１、２ウェル領域および前記ドリフト層の上にゲート絶縁膜を挟みつつ設けられたゲート電極と、
    前記ドリフト層の表面部における前記ゲート電極の隣に形成された第１溝に、絶縁膜を挟んで埋め込まれ、前記ゲート電極から絶縁されたフィールドプレートと、
    を備え、
    前記フィールドプレートが前記第１溝の底部に向かって先細りであり、前記底部の側ほど前記第１溝の側壁と前記フィールドプレートの側面の距離を増加させた半導体装置。
  2. 前記フィールドプレートが直線的に先細りとなる請求項１に記載の半導体装置。
  3. 前記フィールドプレートの前記側面が曲面である請求項１に記載の半導体装置。
  4. 前記第１ウェル領域に設けられた第２溝の底部への不純物添加により前記第２導電型の第３ウェル領域が形成され、
    前記第２溝に埋め込まれた導電材料からなり且つ前記第２電極と電気的に接続した溝電極を、さらに備える請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記第２溝が、前記第１溝よりも深い請求項４に記載の半導体装置。
  6. 前記ゲート電極の側面を覆う側面絶縁膜を備え、
    前記溝電極は、前記側面絶縁膜の隣から、前記側壁絶縁膜の直下の前記第２ウェル領域と接しつつ、前記第１ウェル領域に達する請求項４または５に記載の半導体装置。
  7. 前記ドリフト層と前記第１電極の間に前記第２導電型の半導体層が設けられた請求項１〜６のいずれか１項に記載の半導体装置。
  8. 第１導電型の半導体からなるドリフト層と、
    前記ドリフト層の裏面の側に設けられ、前記ドリフト層と電気的に接続する第１電極と、
    前記ドリフト層の表面部に設けられた前記第１導電型と反対の第２導電型の半導体からなる第１ウェル領域と、
    前記第１ウェル領域の表面部に部分的に設けられた前記第１導電型の半導体からなる第２ウェル領域と、
    前記第２ウェル領域と電気的に接続する第２電極と、
    前記第１、２ウェル領域および前記ドリフト層の上に第１絶縁膜を挟みつつ設けられたゲート電極と、
    前記ドリフト層の上かつ前記ゲート電極の隣に、第２絶縁膜を挟みつつ設けられたフィールドプレートと、
    を備え、
    前記第２絶縁膜は前記ゲート電極から離れるほど厚さが増大する半導体装置。
  9. 前記第２絶縁膜は、前記フィールドプレートの側に凸となるように前記ゲート電極から離れるほど連続的に厚くなる請求項８に記載の半導体装置。
  10. 前記ドリフト層の表面部は、前記フィールドプレートの下側において前記ゲート電極から離れるほど連続的に深く凹む凹部を有し、
    前記第２絶縁膜が前記凹部と前記フィールドプレートとの間に設けられた請求項８または９に記載の半導体装置。
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