JP7476485B2 - 窒化物半導体装置 - Google Patents

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Description

本発明は、窒化物半導体装置に関する。
従来、半導体基板のドリフト領域内にトレンチを設け、トレンチ内にゲート絶縁膜とゲート電極とを設けた構造が知られている（例えば、特許文献１参照）。
国際公開第２０１６／０６７３７４号
ゲート電極の容量を低減することが可能な窒化物半導体装置が望まれている。
本発明は上記課題に着目してなされたものであって、ゲート電極の容量を低減することが可能な窒化物半導体装置を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る窒化物半導体装置は、窒化物半導体層と、第１導電型のソース領域と、第２導電型のウェル領域と、トレンチと、第１導電型の不純物領域と、絶縁膜と、ゲート絶縁膜と、ゲート電極と、を備える。第１導電型のソース領域は、窒化物半導体層の表面側に設けられている。第２導電型のウェル領域は、窒化物半導体層に設けられ、窒化物半導体層の表面に平行な第１方向及び第１方向と交差する第２方向においてソース領域に隣接している。トレンチは、窒化物半導体層に設けられ、第１方向においてウェル領域を挟んでソース領域の反対側に位置する。第１導電型の不純物領域は、窒化物半導体層に設けられ、ウェル領域とトレンチとの間に位置する。絶縁膜は、トレンチの底面上に設けられている。ゲート絶縁膜は、ウェル領域上に設けられている。ゲート電極は、絶縁膜上からゲート絶縁膜上にかけて設けられている。ゲート絶縁膜の厚さよりも絶縁膜の厚さの方が大きい。
本発明によれば、ゲート電極の容量を低減することが可能な窒化物半導体装置を提供することができる。
図１は、本発明の実施形態１に係る窒化ガリウム半導体装置の構成例を示す平面図である。 図２は、本発明の実施形態１に係る縦型ＭＯＳＦＥＴの構成例を示す断面図である。 図３は、本発明の実施形態１に係る縦型ＭＯＳＦＥＴにおいて、窒化ガリウム半導体層の表面側の構成例を示す平面図である。 図４Ａは、本発明の実施形態１に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。 図４Ｂは、本発明の実施形態１に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。 図４Ｃは、本発明の実施形態１に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。 図４Ｄは、本発明の実施形態１に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。 図４Ｅは、本発明の実施形態１に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。 図５Ａは、本発明の実施形態１に係る縦型ＭＯＳＦＥＴの製造方法（変形例１）を工程順に示す断面図である。 図５Ｂは、本発明の実施形態１に係る縦型ＭＯＳＦＥＴの製造方法（変形例１）を工程順に示す断面図である。 図５Ｃは、本発明の実施形態１に係る縦型ＭＯＳＦＥＴの製造方法（変形例１）を工程順に示す断面図である。 図５Ｄは、本発明の実施形態１に係る縦型ＭＯＳＦＥＴの製造方法（変形例１）を工程順に示す断面図である。 図５Ｅは、本発明の実施形態１に係る縦型ＭＯＳＦＥＴの製造方法（変形例１）を工程順に示す断面図である。 図６Ａは、本発明の実施形態１に係る縦型ＭＯＳＦＥＴの製造方法（変形例２）を工程順に示す断面図である。 図６Ｂは、本発明の実施形態１に係る縦型ＭＯＳＦＥＴの製造方法（変形例２）を工程順に示す断面図である。 図６Ｃは、本発明の実施形態１に係る縦型ＭＯＳＦＥＴの製造方法（変形例２）を工程順に示す断面図である。 図７は、本発明の実施形態２に係る縦型ＭＯＳＦＥＴの構成例を示す断面図である。 図８は、本発明の実施形態３に係る縦型ＭＯＳＦＥＴの構成例を示す断面図である。 図９は、本発明の実施形態３に係る縦型ＭＯＳＦＥＴの構成例を示す断面図である。 図１０は、本発明の実施形態３に係る縦型ＭＯＳＦＥＴの構成例を示す断面図である。 図１１は、本発明の実施形態３に係る縦型ＭＯＳＦＥＴにおいて、窒化ガリウム半導体層の表面側の構成例を示す平面図である。 図１２は、本発明の実施形態の変形例に係る縦型ＭＯＳＦＥＴの構成例を示す平面図である。
以下に本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下の説明では、Ｚ軸の正方向を「上」と称し、Ｚ軸の負方向を「下」と称する場合がある。「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、紙面を１８０度回転すれば「上」が「下」に、「下」が「上」になることは勿論である。
また以下の説明では、第１導電型がＮ型、第２導電型がＰ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をＰ型、第２導電型をＮ型としても構わない。またＰやＮに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じＰとＰとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
＜実施形態１＞
（ＧａＮ半導体装置の構成例）
図１は、本発明の実施形態１に係る窒化ガリウム半導体装置（本発明の「窒化物半導体装置」の一例；以下、ＧａＮ半導体装置）の構成例を示す平面図である。図１は、Ｘ－Ｙ平面図である。Ｘ軸方向（本発明の「第１方向」の一例）及びＹ軸方向は、後述のＧａＮ層２０の表面２０ａ（図２参照）に平行な方向である。Ｘ軸方向は、後述するトレンチ３０（図２参照）の幅方向でもある。Ｚ軸方向（本発明の「第２方向」の一例）は、ＧａＮ層２０の表面２０ａに直交する方向である。Ｚ軸方向は、後述するトレンチ３０の深さ方向でもある。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
図１に示すように、ＧａＮ半導体装置１００は、活性領域１１０とエッジ終端領域１３０とを有する。活性領域１１０は、ゲートパッド１１２及びソースパッド１１４を有する。ゲートパッド１１２及びソースパッド１１４は、後述のゲート電極５１及びソース電極５３にそれぞれ電気的に接続された電極パッドである。
Ｚ軸方向からの平面視で、エッジ終端領域１３０は、活性領域１１０の周囲を囲んでいる。エッジ終端領域１３０は、ガードリング構造、フィールドプレート構造及びＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造の一以上を有してよい。エッジ終端領域１３０は、活性領域１１０で発生した空乏層をエッジ終端領域１３０まで広げることにより、活性領域１１０での電界集中を防ぐ機能を有してよい。
（縦型ＭＯＳＦＥＴの構成例）
図２は、本発明の実施形態１に係る縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１の構成例を示す断面図である。図２は、図１に示す活性領域１１０に含まれる縦型ＭＯＳＦＥＴ１の繰り返しの単位構造を示している。図３は、本発明の実施形態１に係る縦型ＭＯＳＦＥＴ１において、窒化ガリウム半導体層（以下、ＧａＮ層）２０の表面２０ａ側の構成例を示す平面図である。図３をＡ－Ａ’線で切断した断面が、図２の断面図に対応している。
ＧａＮ半導体装置１００は、図２に示す縦型ＭＯＳＦＥＴ１を複数備える。ＧａＮ半導体装置１００では、縦型ＭＯＳＦＥＴ１がＸ軸方向に繰り返し設けられている。なお、図２及び図３では、縦型ＭＯＳＦＥＴ１の構造を説明する便宜上から、仮想線ＣＬを図示している。仮想線ＣＬは、Ｚ軸方向に平行な直線であり、図２に示す単位構造のＸ軸方向における中心を通る。
図２に示すように、縦型ＭＯＳＦＥＴ１は、窒化ガリウム基板（以下、ＧａＮ基板）１０と、ＧａＮ層２０と、ＧａＮ層２０に設けられたトレンチ３０と、ゲート絶縁膜４２と、トレンチ３０の底面３０ａ上に設けられた絶縁膜４３と、ゲート電極５１と、ソース電極５３及びドレイン電極５５を有する。
ＧａＮ基板１０は、ＧａＮ単結晶基板である。ＧａＮ基板１０は、第１導電型（Ｎ型）の基板であり、例えばＮ＋型の基板である。ＧａＮ基板１０に含まれるＮ型不純物は、Ｓｉ（シリコン）、Ｏ（酸素）及びＧｅ（ゲルマニウム）のうちの一種類以上の元素である。一例を挙げると、ＧａＮ基板１０に含まれるＮ型不純物はＳｉ又はＯであり、ＧａＮ基板１０におけるＳｉ又はＯの不純物濃度は２×１０１８ｃｍ－３以上である。
なお、ＧａＮ基板１０は、転位密度が１×１０７ｃｍ－２未満の低転位自立基板であってもよい。ＧａＮ基板１０が低転位自立基板であることにより、ＧａＮ基板１０上に形成されるＧａＮ層２０の転位密度も低くなる。また、低転位基板をＧａＮ基板１０に用いることで、ＧａＮ基板１０に大面積のパワーデバイスが形成される場合でも、パワーデバイスにおけるリーク電流を少なくすることができる。これにより、製造装置は、パワーデバイスを高い良品率で製造することができる。また、熱処理において、イオン注入された不純物が転位に沿って深く拡散することを防止することができる。
ＧａＮ層２０は、ＧａＮ基板１０の表面１０ａ上に設けられている。ＧａＮ層２０は、ＧａＮ単結晶層であり、ＧａＮ基板１０の表面上にエピタキシャル形成された層である。ＧａＮ層２０には、Ｎ－型のドリフト領域２１と、Ｐ型のウェル領域２２と、Ｎ＋型のソース領域２３と、Ｎ型のＪＦＥＴ領域２４（本発明の「不純物領域」の一例）とが設けられている。
ドリフト領域２１は、ＧａＮ基板１０とＪＦＥＴ領域２４との間の電流経路として機能する。ドリフト領域２１は、ＧａＮ層２０を形成するエピタキシャル成長の過程でＮ型不純物がドープされることにより形成される。ドリフト領域２１は、ソース領域２３及びＪＦＥＴ領域２４の各々と比べて、Ｎ型の不純物濃度が低い。
ウェル領域２２は、ＧａＮ層２０を形成するエピタキシャル成長の過程でＰ型不純物がドープされることにより形成される。あるいは、後述の変形例１で説明するように、ウェル領域２２は、ＧａＮ層２０の表面２０ａから所定の深さにＰ型不純物がイオン注入され、熱処理されることにより形成されてもよい。ウェル領域２２において、ゲート絶縁膜４２と接する部分とその近傍が、縦型ＭＯＳＦＥＴ１のチャネル領域となる。
ソース領域２３は、ＧａＮ層２０の表面２０ａ側に設けられており、ウェル領域２２の内側に位置する。Ｘ軸方向、Ｙ軸方向及びＺ軸方向において、ソース領域２３とウェル領域２２は互いに接している。ソース領域２３は、ＧａＮ層２０の表面２０ａから所定の深さにＮ型不純物がイオン注入され、熱処理されることにより形成される。
ＪＦＥＴ領域２４は、トレンチ３０の周囲に位置し、ドリフト領域２１とウェル領域２２との間の電流経路として機能する。ＪＦＥＴ領域２４は、ＧａＮ層２０の表面２０ａから所定の深さにＮ型不純物がイオン注入され、熱処理されることにより形成される。ＪＦＥＴ領域２４は、第１ＪＦＥＴ領域２４Ａ（本発明の「第１不純物領域」の一例）と、Ｚ軸方向において第１ＪＦＥＴ領域２４Ａに隣接する第２ＪＦＥＴ領域２４Ｂ（本発明の「第２不純物領域」の一例）と、を有する。第１ＪＦＥＴ領域２４Ａよりも第２ＪＦＥＴ領域２４Ｂの方が、ＧａＮ層２０の裏面２０ｂに近い側に位置する。
例えば、第１ＪＦＥＴ領域２４Ａは、Ｘ軸方向においてトレンチ３０とウェル領域２２との間に位置する。第１ＪＦＥＴ領域２４Ａは、トレンチ３０の側面３０ｂに面し、かつウェル領域２２に隣接している。第２ＪＦＥＴ領域２４Ｂは、Ｚ軸方向において、トレンチ３０とＧａＮ層２０の裏面２０ｂとの間に位置する。第２ＪＦＥＴ領域２４Ｂは、トレンチ３０の底面３０ａに面し、かつドリフト領域２１に隣接している。第１ＪＦＥＴ領域２４Ａは、第２ＪＦＥＴ領域２４ＢよりもＮ型の不純物濃度が高い。
図２及び図３に示すように、縦型ＭＯＳＦＥＴ１の繰り返しの単位構造において、ウェル領域２２は、第１ウェル領域２２－１と、第２ウェル領域２２－２とを有する。第１ウェル領域２２－１と、第２ウェル領域２２－２は、仮想線ＣＬを軸に線対称に配置されている。同様に、縦型ＭＯＳＦＥＴ１の繰り返しの単位構造において、ソース領域２３は、第１ソース領域２３－１と、第２ソース領域２３－２とを有する。第１ソース領域２３－１と、第２ソース領域２３－２は、仮想線ＣＬを軸に線対称に配置されている。
第１ソース領域２３－１及び第２ソース領域２３－２は、それぞれ、ＧａＮ層２０の表面２０ａ側に設けられている。第１ソース領域２３－１は、第１ウェル領域２２－１の内側に位置し、Ｘ軸方向、Ｙ軸方向及びＺ軸方向において第１ウェル領域２２－１と接している。同様に、第２ソース領域２３－２は、第２ウェル領域２２－２の内側に位置し、Ｘ軸方向、Ｙ軸方向及びＺ軸方向において、第２ウェル領域２２－２と接している。
図２に示すように、トレンチ３０は、第１ウェル領域２２－１と第２ウェル領域とに挟まれた領域に位置する。すなわち、Ｘ軸方向において、トレンチ３０は、第１ウェル領域２２－１を挟んで第１ソース領域２３－１の反対側に位置する。トレンチ３０は、第２ウェル領域２２－２を挟んで第２ソース領域２３－２の反対側に位置する。仮想線ＣＬは、トレンチ３０のＸ軸方向の中心（すなわち、幅方向の中心）を通る。
ウェル領域２２においてＰ型の不純物濃度からＮ型の不純物濃度を相殺したアクセプタ濃度をＮａとする。ウェル領域２２においてゲート絶縁膜４２で覆われている部位のＸ軸方向の長さをｄａとする。第１ＪＦＥＴ領域２４Ａにおいて、Ｎ型の不純物濃度からＰ型の不純物濃度を相殺したドナー濃度をＮｄ１とする。第１ＪＦＥＴ領域２４ＡのＸ軸方向の長さをｄｄ１とする。第２ＪＦＥＴ領域２４Ｂにおけるドナー濃度をＮｄ２とする。第２ＪＦＥＴ領域２４ＢのＸ軸方向の長さをｄｄ２とする。このとき、縦型ＭＯＳＦＥＴ１は、下記の式（１）を満たすことが好ましい。縦型ＭＯＳＦＥＴ１は、下記の式（１）を満たすことによって、ドレイン－ソース間のオフ耐圧を高くすることができる。
Ｎａ×ｄａ＞Ｎｄ１×ｄｄ１＞Ｎｄ２×ｄｄ２…（１）
または、ウェル領域２２におけるＰ型の不純物濃度をＮＡとし、第１ＪＦＥＴ領域２４ＡにおけるＮ型の不純物濃度をＮＤ１とし、第２ＪＦＥＴ領域２４ＢにおけるＮ型の不純物濃度をＮＤ２としてもよい。ＮＡ≒Ｎａ、ＮＤ１≒Ｎｄ１、かつＮＤ２≒Ｎｄ２の場合、縦型ＭＯＳＦＥＴ１は、下記の式（１）’を満たすことが好ましい。縦型ＭＯＳＦＥＴ１は、下記の式（１）’を満たすことによって、上記の式（１）を満たす場合と同様の効果を奏する。
ＮＡ×ｄａ＞ＮＤ１×ｄｄ１＞ＮＤ２×ｄｄ２…（１）’
ゲート絶縁膜４２は、ウェル領域２２上に設けられている。ゲート絶縁膜４２は、例えばシリコン酸化膜（ＳｉＯ２膜）又は酸化アルミニウム（Ａｌ２Ｏ３）膜である。絶縁膜４３は、トレンチ３０の底面３０ａ上（すなわち、第２ＪＦＥＴ領域２４Ｂ上）に設けられている。絶縁膜４３は、例えばＳｉＯ２膜又はＡｌ２Ｏ３膜である。ゲート絶縁膜４２と絶縁膜４３は互いに隣接している。ゲート絶縁膜４２の厚さＴ４２よりも、絶縁膜４３の厚さＴ４３の方が大きい。例えば、ゲート絶縁膜４２の厚さＴ４２は、５０ｎｍ以上１００ｎｍ以下である。絶縁膜４３の厚さＴ４３は、１００ｎｍ以上１μｍ以下である。絶縁膜４３の厚さＴ４３は、最小でゲート絶縁膜４２の厚さＴ４２の最大値であり、最大でトレンチ３０の深さＴ３０（後述の図４Ｂ参照）程度である。
ゲート電極５１は、ゲート絶縁膜４２上から絶縁膜４３上にかけて連続して設けられている。ゲート電極５１は、平坦なゲート絶縁膜４２上に設けられたプレーナ型の電極である。例えば、ゲート電極５１は、ゲートパッド１１２と異なる材料で形成されている。ゲート電極５１は不純物をドープしたポリシリコンで形成され、ゲートパッド１１２はＡｌまたはＡｌ‐Ｓｉの合金で形成されている。
ソース電極５３は、ソース領域２３上に設けられており、ソース領域２３と電気的に接続している。ソース電極５３は、図示しない層間絶縁膜を介してゲート電極５１を覆うように設けられてもよい。
ソース電極５３は、ソースパッド１１４と同一の材料で形成されている。例えば、ソース電極５３とソースパッド１１４は、ＡｌまたはＡｌ－Ｓｉの合金からなる。また、ソース電極５３は、ＧａＮ層２０の表面２０ａとの間にバリアメタル層を有してもよい。バリアメタル層の材料としてチタン（Ｔｉ）を使用してもよい。つまり、ソース電極５３は、Ｔｉ層及びＡｌ層の積層、または、Ｔｉ層及びＡｌ－Ｓｉの合金層の積層であってもよい。ソース電極５３は、ソースパッド１１４を兼ねた電極であってもよいし、ソースパッド１１４とは別に設けられた電極であってもよい。
ドレイン電極５５は、ＧａＮ基板１０の裏面側に設けられており、ＧａＮ基板１０と電気的に接続している。ドレイン電極５５もソース電極５３と同様の材料で構成されている。
（製造方法）
次に、本発明の実施形態１に係る縦型ＭＯＳＦＥＴ１の製造方法を説明する。図４Ａから図４Ｅは、本発明の実施形態１に係る縦型ＭＯＳＦＥＴ１の製造方法を工程順に示す断面図である。縦型ＭＯＳＦＥＴ１は、成膜装置、露光装置、エッチング装置など、各種の製造装置によって製造される。
図４Ａに示すように、製造装置は、ＧａＮ基板１０上にＧａＮ層２０を形成する。例えば、製造装置は、有機金属成長法（ＭＯＣＶＤ）又はハライド気相成長法（ＨＶＰＥ）等により、Ｎ＋型のＧａＮ基板１０上にＧａＮ層２０をエピタキシャル形成する。ＧａＮ層２０の形成工程では、Ｎ型不純物としてＳｉを含むドリフト領域２１と、Ｐ型不純物としてＭｇを含むウェル領域２２とが連続して形成される。
ＧａＮ層２０をエピタキシャル形成する過程で、ＧａＮ層２０に含まれる不純物をＮ型不純物とすることでドリフト領域２１が形成される。また、ＧａＮ層２０に含まれる不純物をＳｉ等のＮ型不純物からＭｇ等のＰ型不純物に切り替えることで、ＧａＮ層２０にウェル領域２２が形成される。ドリフト領域２１におけるＳｉの濃度は、例えば５×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である。ドリフト領域２１の厚さは、例えば５μｍ以上５０μｍ以下である。ウェル領域２２におけるＭｇの濃度は、例えば５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下である。ウェル領域２２の厚さは、例えば０．５μｍ以上２μｍ以下である。
次に、図４Ｂに示すように、製造装置は、ＧａＮ層２０上にマスクＭ１を形成する。マスクＭ１は、ＧａＮ層２０に対して選択的に除去可能なＳｉＯ２膜、Ａｌ２Ｏ３膜又はフォトレジストで構成されている。マスクＭ１は、トレンチ３０が形成される領域（以下、トレンチ形成領域）の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、ＧａＮ層２０においてマスクＭ１から露出している部分をエッチングすることによって、ＧａＮ層２０にトレンチ３０を形成する。製造装置はトレンチ３０をウェル領域２２よりも浅く形成する。すなわち、ＧａＮ層２０の表面２０ａからトレンチ３０の底面３０ａまでの深さをＴ３０とし、ＧａＮ層２０の表面２０ａからウェル領域２２の底面までの深さをＴ２２としたとき、Ｔ３０＜Ｔ２２となるように、製造装置はトレンチ３０を形成する。例えば、深さＴ３０は、０．２μｍ以上１μｍ以下である。深さＴ２２は、０．５μｍ以上１．５μｍ以下である。
次に、製造装置は、ＧａＮ層２０において、ＪＦＥＴ領域２４（図２参照）が形成される領域（以下、ＪＦＥＴ形成領域）２４’にＮ型不純物としてＯ又はＳｉをイオン注入する。Ｎ型不純物のドーズ量は、５×１０１１ｃｍ－２以上１×１０１３ｃｍ－２以下である。このイオン注入工程では、製造装置は、トレンチ３０の底面３０ａよりも側面３０ｂにより多くのＮ型不純物を導入する。
例えば、製造装置は、トレンチ３０の底面３０ａと側面３０ｂとに１回目のイオン注入を行った後、マスクＭ１を除去する。次に、製造装置は、トレンチ３０の側面３０ｂを露出し、それ以外の領域（トレンチ３０の底面３０ａを含む）を覆う形状のマスク（図示せず）を形成する。そして、製造装置は、このマスクから露出している側面に２回目のイオン注入を行う。これにより、製造装置は、トレンチ３０の底面３０ａよりも側面３０ｂにより多くのＮ型不純物を導入することができる。
または、製造装置は、トレンチ３０の形成前にＮ型不純物をイオン注入することによって、トレンチ３０の側面３０ｂにより多くのＮ型不純物を導入するようにしてもよい。例えば、製造装置は、ＧａＮ層２０において、マスクＭ１から露出しているトレンチ形成領域にイオン注入する。このイオン注入では、製造装置は、Ｎ型不純物の注入ピーク深さを、深さＴ３０よりも浅くする。次に、製造装置は、トレンチ形成領域をエッチングして、トレンチ３０を形成する。その後、製造装置はマスクＭ１を除去する。このような方法でも、製造装置は、トレンチ３０の底面３０ａよりも側面３０ｂに、より多くのＮ型不純物を導入することができる。
上記のようにトレンチ３０の形成前にＮ型不純物をイオン注入する場合、製造装置は、このイオン注入を、注入ピーク深さを変えて複数回に分けて行ってもよい。例えば、製造装置は、ＧａＮ層２０において、マスクＭ１から露出しているトレンチ形成領域に１回目のイオン注入を行う。１回目のイオン注入では、Ｎ型不純物の注入ピーク深さを、深さＴ３０よりも浅くする。次に、製造装置は、マスクＭ１から露出しているトレンチ形成領域に２回目のイオン注入を行う。２回目のイオン注入では、Ｎ型不純物の注入ピーク深さを、１回目のイオン注入よりもさらに浅くする。２回目のイオン注入の後、製造装置は、トレンチ形成領域をエッチングして、トレンチ３０を形成する。その後、製造装置はマスクＭ１を除去する。このような方法でも、製造装置は、トレンチ３０の底面３０ａよりも側面３０ｂに、より多くのＮ型不純物を導入することができる。
次に、図４Ｃに示すように、製造装置は、ＧａＮ層２０において、ソース領域２３（図２参照）が形成される領域（以下、ソース形成領域）２３’にＮ型不純物としてＳｉをイオン注入する。例えば、製造装置は、ＧａＮ層２０上にマスクＭ２を形成する。マスクＭ２は、ＳｉＯ２膜、Ａｌ２Ｏ３膜又はフォトレジストで構成されている。マスクＭ２は、ソース形成領域２３’の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ２が形成されたＧａＮ層２０にＳｉをイオン注入する。イオン注入後、製造装置は、ＧａＮ層２０上からマスクＭ２を除去する。
次に、製造装置は、ＧａＮ基板１０及びＧａＮ層２０を備える積層体に、最大温度が１０００℃以上１２００℃以下の熱処理を施す。この熱処理は、例えば急速加熱処理である。この熱処理により、ＧａＮ層２０に導入されたＳｉ、Ｏ等のＮ型不純物と、Ｍｇ等のＰ型不純物とが活性化される。図４Ｄに示すように、ＧａＮ層２０に、ＪＦＥＴ領域２４とソース領域２３とが形成されるとともに、ドリフト領域２１が画定される。また、この熱処理により、ＧａＮ層２０において、イオン注入により生じた欠陥をある程度回復することができる。
なお、この熱処理工程では、予め、ＧａＮ層２０の表面２０ａに保護膜（図示せず）を形成していてもよい。保護膜は、耐熱性が高く、保護膜からＧａＮ層２０側へ不純物が拡散せず、かつ、ＧａＮ層２０に対して選択的に除去可能であることが好ましい。耐熱性が高いとは、例えば、１０００℃以上１２００℃以下の温度で熱処理された場合においても保護膜にピット（貫通開口）が形成されない程度に、保護膜が実質的に分解しないことを意味する。保護膜として、窒化アルミニウム（ＡｌＮ）膜、ＳｉＯ２膜または窒化シリコン（ＳｉＮ）膜が例示される。なお、保護膜は、ＡｌＮ膜上に他の膜を積層した積層膜でもよい。他の膜として、ＳｉＯ２膜、ＳｉＮ膜及びＧａＮ膜のうちの１種以上が例示される。
次に、製造装置は、トレンチ３０の底面３０ａ上に絶縁膜４３を形成する。例えば、製造装置は、ＧａＮ層２０の表面２０ａ上にＣＶＤ法により絶縁膜を形成し、次にフォトリソグラフィー及びエッチング技術を用いて絶縁膜を所定形状に成形する。これにより、製造装置は、トレンチ３０の底面３０ａ上に絶縁膜４３を形成する。
次に、図４Ｅに示すように、製造装置は、ウェル領域２２上にゲート絶縁膜４２を形成する。例えば、製造装置は、ＣＶＤ法により絶縁膜を形成し、次にフォトリソグラフィー及びエッチング技術を用いて絶縁膜を所定形状に成形する。これにより、製造装置は、ウェル領域２２上にゲート絶縁膜４２を形成する。次に、製造装置は、ゲート電極５１、ソース電極５３（図２参照）、ドレイン電極５５（図２参照）を順次形成する。以上の工程を経て、縦型ＭＯＳＦＥＴ１が完成する。
以上説明したように、本開示の実施形態１に係る縦型ＭＯＳＦＥＴ１は、ＧａＮ層２０と、Ｎ型のソース領域２３と、Ｐ型のウェル領域２２と、トレンチ３０と、Ｎ型のＪＦＥＴ領域２４と、絶縁膜４３と、ゲート絶縁膜４２と、ゲート電極５１と、を備える。Ｎ型のソース領域２３は、ＧａＮ層２０の表面２０ａ側に設けられている。Ｐ型のウェル領域２２は、ＧａＮ層２０に設けられ、ＧａＮ層２０の表面２０ａに平行なＸ軸方向及びＹ軸方向と、Ｘ軸方向及びＹ軸方向と直交するＺ軸方向においてソース領域２３に隣接している。トレンチ３０は、ＧａＮ層２０に設けられ、Ｘ軸方向においてウェル領域２２を挟んでソース領域２３の反対側に位置する。Ｎ型のＪＦＥＴ領域２４は、ＧａＮ層２０に設けられ、ウェル領域２２とトレンチ３０との間に位置する。絶縁膜４３は、トレンチ３０の底面３０ａ上に設けられている。ゲート絶縁膜４２は、ウェル領域２２上に設けられている。ゲート電極５１は、絶縁膜４３上からゲート絶縁膜４２上にかけて設けられている。ゲート絶縁膜４２の厚さＴ４３よりも絶縁膜４３の厚さＴ４２の方が大きい。
これによれば、トレンチ３０内に厚い絶縁膜４３が存在することによって、ゲート電極５１とドレイン電極５５との間の距離を長くすることができる。これにより、縦型ＭＯＳＦＥＴ１は、ゲート電極５１とドレイン電極５５との間に生じる、ゲート電極５１の容量Ｃｇｄを低減することができる。また、容量Ｃｇｄを低減するための厚い絶縁膜４３はゲート電極５１とチャネルとの間から外れた位置にあるため、縦型ＭＯＳＦＥＴ１の閾値電圧Ｖｔｈは絶縁膜４３の厚さに影響されない。これにより、縦型ＭＯＳＦＥＴ１は、容量Ｃｇｄを低減しつつ、閾値電圧Ｖｔｈの制御性を高く保持することができる。
また、縦型ＭＯＳＦＥＴ１のチャネルは、トレンチ３０の側面３０ｂではなく、ウェル領域２２の表面近傍に形成されるプレーナ構造である。このため、トレンチ３０を形成する際のエッチングダメージがチャネルに及ぶことを防ぐことができる。これにより、縦型ＭＯＳＦＥＴ１は、ゲート電極５１の容量Ｃｇｄを低減しつつ、チャネルにおけるキャリアの移動度を高く保持することができる。
また、縦型ＭＯＳＦＥＴ１は、ＧａＮ層２０において、ＧａＮ層２０の裏面２０ｂ側とＪＦＥＴ領域２４との間に設けられ、ウェル領域２２とＪＦＥＴ領域２４とに隣接するＮ－型のドリフト領域２１、をさらに備える。ドリフト領域２１よりもＪＦＥＴ領域２４の方がＮ型の不純物濃度が高い。これによれば、縦型ＭＯＳＦＥＴ１は、オン抵抗の上昇をさらに抑制することができる。
また、ＪＦＥＴ領域２４は、Ｘ軸方向においてウェル領域２２とトレンチ３０との間に位置する第１ＪＦＥＴ領域２４Ａと、Ｚ軸方向においてＧａＮ層２０の裏面２０ｂとトレンチ３０との間に位置し、第１ＪＦＥＴ領域２４Ａに隣接する第２ＪＦＥＴ領域２４Ｂと、を有する。第１ＪＦＥＴ領域２４Ａは、第２ＪＦＥＴ領域２４ＢよりもＮ型の不純物濃度が高い。これによれば、第１ＪＦＥＴ領域２４Ａは、トレンチ３０の側面３０ｂに沿う電流経路として機能する。この電流経路はオン抵抗を律速する可能性があるが、この電流経路の電気抵抗はＮ型不純物の高濃度化により低減される。このため、縦型ＭＯＳＦＥＴ１は、オン抵抗の上昇をさらに抑制することができる。
（変形例１）
上記の実施形態１では、ＧａＮ層２０をエピタキシャル形成する過程で、ＧａＮ層に含まれる不純物をＮ型不純物からＰ型不純物に切り替えることで、ＧａＮ層２０にウェル領域２２が形成されることを説明した。しかしながら、本発明の実施形態において、ウェル領域２２の形成方法はこれに限定されるものではない。本発明の実施形態において、ウェル領域２２はイオン注入により形成されてもよい。
図５Ａから図５Ｅは、本発明の実施形態１に係る縦型ＭＯＳＦＥＴ１の製造方法（変形例１）を工程順に示す断面図である。図５Ａに示すように、製造装置は、ＭＯＣＶＤ又はＨＶＰＥ等により、Ｎ＋型のＧａＮ基板１０上にＧａＮ層２０をエピタキシャル形成する。ＧａＮ層２０の形成工程では、Ｎ型不純物としてＳｉを含むドリフト領域２１を形成する。
次に、製造装置は、ＧａＮ層２０において、ウェル領域２２（図２参照）が形成される領域（以下、ウェル形成領域）２２’にＰ型不純物としてＭｇをイオン注入する。例えば、製造装置は、ＧａＮ層２０上にマスクＭ３を形成する。マスクＭ３は、ＳｉＯ２膜、Ａｌ２Ｏ３膜又はフォトレジストで構成されている。マスクＭ３は、ウェル形成領域２２’の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ３が形成されたＧａＮ層２０にＭｇをイオン注入する。イオン注入後、製造装置は、ＧａＮ層２０上からマスクＭ３を除去する。
次に、製造装置は、ＧａＮ層２０におけるソース形成領域２３’にＮ型不純物としてＳｉをイオン注入する。ソース形成領域２３’へのＮ型不純物のイオン注入の方法は、上記の実施形態１で説明した方法と同じである。例えば、製造装置は、ＧａＮ層２０上にマスクＭ２（図４Ｃ参照）を形成し、マスクＭ２が形成されたＧａＮ層２０にＳｉをイオン注入する。イオン注入後、製造装置は、ＧａＮ層２０上からマスクＭ２を除去する。
次に、図５Ｂに示すように、製造装置は、ＧａＮ層２０にトレンチ３０を形成する。トレンチ３０の形成方法は、上記の実施形態１で説明した方法と同じである。例えば、製造装置は、ＧａＮ層２０上にマスクＭ１（図４Ｂ参照）を形成し、ＧａＮ層２０においてマスクＭ１から露出している部分をエッチングすることによって、ＧａＮ層２０にトレンチ３０を形成する。
次に、製造装置は、ＧａＮ層２０におけるＪＦＥＴ形成領域２４’にＮ型不純物としてＯ又はＳｉをイオン注入する。ＪＦＥＴ形成領域２４’へのＮ型不純物のイオン注入の方法は、上記の実施形態１で説明した方法と同じである。例えば、製造装置は、トレンチ３０の底面３０ａと側面３０ｂとに１回目のイオン注入を行った後、マスクＭ１を除去する。次に、製造装置は、トレンチ３０の側面３０ｂを露出し、それ以外の領域（トレンチ３０の底面３０ａを含む）を覆う形状のマスク（図示せず）を形成する。そして、製造装置は、このマスクから露出している側面に２回目のイオン注入を行う。これにより、製造装置は、トレンチ３０の底面３０ａよりも側面３０ｂにより多くのＮ型不純物を導入することができる。
なお、上記の実施形態１と同様に、変形例１においても、製造装置は、トレンチ３０の形成前にＮ型不純物をイオン注入することによって、トレンチ３０の側面３０ｂにより多くのＮ型不純物を導入するようにしてもよい。また、トレンチ３０の形成前にＮ型不純物をイオン注入する場合、製造装置は、このイオン注入を、注入ピーク深さを変えて複数回に分けて行ってもよい。
これ以降の工程は、上記の実施形態１と同様である。製造装置は、ＧａＮ基板１０及びＧａＮ層２０を備える積層体に、最大温度が１０００℃以上１２００℃以下の熱処理を施す。この熱処理により、ＧａＮ層２０に導入されたＳｉ、Ｏ等のＮ型不純物と、Ｍｇ等のＰ型不純物とが活性化される。図５Ｃに示すように、ＧａＮ層２０に、ＪＦＥＴ領域２４とソース領域２３とが形成されるとともに、ドリフト領域２１が画定される。また、この熱処理により、ＧａＮ層２０において、イオン注入により生じた欠陥をある程度回復することができる。
次に、製造装置は、トレンチ３０の底面３０ａ上に絶縁膜４３を形成する。次に、図５Ｄに示すように、製造装置は、ウェル領域２２上にゲート絶縁膜４２を形成する。次に、製造装置は、ゲート電極５１、ソース電極５３、ドレイン電極５５（図２参照）を順次形成する。以上の工程を経て、縦型ＭＯＳＦＥＴ１が完成する。
（変形例２）
上記の実施形態１と、その変形例１では、トレンチ３０の底面３０ａにＮ型不純物を導入して、底面３０ａ下に第２ＪＦＥＴ領域２４Ｂを形成することを説明した。しかしながら、本発明の実施形態では、トレンチ３０の底面３０ａにＮ型不純物を導入しなくてもよい。トレンチ３０の底面３０ａ下に第２ＪＦＥＴ領域２４Ｂは存在しなくてもよい。
図６Ａから図６Ｃは、本発明の実施形態１に係る縦型ＭＯＳＦＥＴ１の製造方法（変形例２）を工程順に示す断面図である。図６Ａに示すように、ＧａＮ層２０において、ウェル形成領域２２’にＰ型不純物をイオン注入し、ソース形成領域２３’にＮ型不純物をイオン注入し、トレンチ３０を形成する工程までは、上記の変形例１と同じである。トレンチ３０を形成した後、図６Ｂに示すように、製造装置は、ＧａＮ層２０上にマスクＭ４を形成する。マスクＭ４は、ＳｉＯ２膜、Ａｌ２Ｏ３膜又はフォトレジストで構成されている。マスクＭ４は、ＧａＮ層２０の表面２０ａとトレンチ３０の底面３０ａとを覆い、トレンチ３０の側面を露出する形状を有する。
製造装置は、マスクＭ４が形成されたＧａＮ層２０にＳｉ又はＯを斜めイオン注入する。斜めイオン注入とは、トレンチ３０の深さ方向（Ｚ軸方向）と交差する方向に不純物をイオン注入することを意味する。これにより、トレンチ３０の側面３０ｂにＮ型不純物を導入するとともに、トレンチ３０の底面３０ａにはＮ型不純物を導入しないようにすることができる。図６Ｃに示すように、トレンチ３０の側面３０ｂにＪＦＥＴ形成領域２４’が形成されるが、トレンチ３０の底面３０ａにはＪＦＥＴ形成領域２４’は形成されない。イオン注入後、製造装置は、ＧａＮ層２０上からマスクＭ４を除去する。
これ以降の工程は、上記の実施形態１と同様である。製造装置は、ＧａＮ基板１０及びＧａＮ層２０を備える積層体に熱処理を施す。これにより、ＧａＮ層２０に導入されたＮ型不純物と、Ｐ型不純物とを活性化されて、ＧａＮ層２０にウェル領域２２、ソース領域２３（図２参照）及びＪＦＥＴ領域２４（図２参照）が形成されるとともに、ドリフト領域２１が画定される。変形例２では、ＪＦＥＴ領域２４はトレンチ３０の側面３０ｂに形成されるが、トレンチ３０の底面３０ａには形成されない。トレンチ３０の側面３０ｂに形成されたＪＦＥＴ領域２４は、Ｚ軸方向において、ドリフト領域２１に接している。
次に、製造装置は、トレンチ３０の底面３０ａ上に絶縁膜４３（図２参照）を形成し、ウェル領域２２上にゲート絶縁膜４２（図２参照）を形成する。次に、製造装置は、ゲート電極５１（図２参照）、ソース電極５３（図２参照）、ドレイン電極５５（図２参照）を順次形成する。以上の工程を経て、縦型ＭＯＳＦＥＴ１が完成する。
＜実施形態２＞
上記の実施形態１では、ＧａＮ層２０において、Ｎ－型のドリフト領域２１とＰ型のウェル領域２２とがＺ軸方向で隣接している態様を示した。しかしながら、本発明の実施形態では、ドリフト領域２１とウェル領域２２との間に、ウェル領域２２と同じ導電型の不純物領域が存在していてもよい。また、この不純物領域は電位が固定されていてもよい。
図７は、本発明の実施形態２に係る縦型ＭＯＳＦＥＴ１Ａの構成例を示す断面図である。図７に示すように、縦型ＭＯＳＦＥＴ１Ａにおいて、ＧａＮ層２０は、Ｎ－型のドリフト領域２１とＰ型のウェル領域２２との間に配置されたＰ＋型の不純物領域（以下、Ｐ＋領域）２５を有する。Ｐ＋領域２５は、ＧａＮ層２０をエピタキシャル形成する過程で形成される。例えば、ドリフト領域２１が形成された後、ＧａＮ層２０に導入される不純物をＳｉ等のＮ型不純物からＭｇ等のＰ型不純物に切り替えることで、Ｎ－型のドリフト領域２１上にＰ＋領域２５が形成される。Ｐ＋領域２５の厚さは、例えば０．１μｍ以上０．５μｍ以下である。Ｐ＋領域２５におけるＭｇの濃度は、例えば５×１０１８ｃｍ－３以上５×１０１９ｃｍ－３以下である。これによれば、Ｐ＋領域２５とＮ－型のドリフト領域２１との間で空乏層が広がり、Ｐ＋領域２５とドリフト領域２１との間で耐圧が向上する。
ＧａＮ層２０には、Ｐ＋領域２５を底面とするコンタクトホール２６が設けられている。ソース電極５３は、コンタクトホール２６を通してＰ＋領域２５に電気的に接続している。これによれば、Ｐ＋領域２５の電位と、Ｐ＋領域２５に隣接するＰ型のウェル領域２２の電位とをソース電位（例えば、０Ｖ）に固定することができる。ウェル領域２２の電位が固定されることによって、縦型ＭＯＳＦＥＴ１の特性の変動が抑制される。
実施形態２において、トレンチ３０は、ウェル領域２２よりも深く形成されている。トレンチ３０の厚さをＴ３０とし、ウェル領域２２の厚さをＴ２２としたとき、Ｔ３０＞Ｔ２２となっている。また、トレンチ３０の底面３０ａ下にＪＦＥＴ領域２４は存在しない。トレンチ３０の底面３０ａは、ドリフト領域２１となっている。ＪＦＥＴ領域２４は、トレンチ３０の側面３０ｂにのみ設けられている。ＪＦＥＴ領域２４は、Ｚ軸方向において、ドリフト領域２１に接している。
本発明の実施形態２に係る縦型ＭＯＳＦＥＴ１Ａは、実施形態１で説明した縦型ＭＯＳＦＥＴ１と同様に、トレンチ３０内に厚い絶縁膜４３を備える。これにより、縦型ＭＯＳＦＥＴ１Ａは、縦型ＭＯＳＦＥＴ１と同様に、ゲート電極５１の容量Ｃｇｄを低減することができる。また、縦型ＭＯＳＦＥＴ１Ａは、ＧａＮ層２０にＰ＋領域２５を備える。これにより、縦型ＭＯＳＦＥＴ１Ａは、耐圧を高めたり、ウェル領域２２の電位を固定して特性の変動を抑制したりすることができる。
＜実施形態３＞
本発明の実施形態では、トレンチ３０の底面３０ａ下に第２ＪＦＥＴ領域２４Ｂが存在する領域と、トレンチ３０の底面３０ａ下に第２ＪＦＥＴ領域２４Ｂが存在しない領域とが混在していてもよい。
図８から図１０は、本発明の実施形態３に係る縦型ＭＯＳＦＥＴ１Ｂの構成例を示す断面図である。図１１は、本発明の実施形態３に係る縦型ＭＯＳＦＥＴ１Ｂにおいて、ＧａＮ層２０の表面２０ａ側の構成例を示す平面図である。図１１をＢ－Ｂ’線で切断した断面が、図８の断面図に対応している。図１１をＣ－Ｃ’線で切断した断面が、図９の断面図に対応している。図１１をＤ－Ｄ’線で切断した断面が、図１０の断面図に対応している。
図８から図１０に示すように、縦型ＭＯＳＦＥＴ１Ｂでは、トレンチ３０の底面３０ａ下に第２ＪＦＥＴ領域２４Ｂが存在する第１領域Ｒ１と、トレンチ３０の底面３０ａ下に第２ＪＦＥＴ領域２４Ｂが存在しない第２領域Ｒ２とが混在している。図８は第１領域Ｒ１を示しており、図９は第２領域Ｒ２を示している。
図８に示すように、第１領域Ｒ１では、Ｎ－型のドリフト領域２１とＮ型の第１ＪＦＥＴ領域２４Ａとの間がＮ型の第２ＪＦＥＴ領域２４Ｂによって電気的に接続されており、ドリフト領域２１から第１ＪＦＥＴ領域２４Ａへの電流経路が確保されている。これに対して、図９に示すように、第２領域Ｒ２では、Ｎ－型のドリフト領域２１とＮ型の第１ＪＦＥＴ領域２４Ａとの間にＰ型のウェル領域２２が介在しており、ドリフト領域２１から第１ＪＦＥＴ領域２４Ａへの電流経路が遮断されている。図１１に示すように、第１領域Ｒ１と第２領域Ｒ２は、例えばＹ軸方向に沿って交互に配置されている。
本発明の実施形態３に係る縦型ＭＯＳＦＥＴ１Ｂは、実施形態１で説明した縦型ＭＯＳＦＥＴ１と同様に、トレンチ３０内に厚い絶縁膜４３を備える。これにより、縦型ＭＯＳＦＥＴ１Ｂは、縦型ＭＯＳＦＥＴ１と同様に、ゲート電極５１の容量Ｃｇｄを低減することができる。また、縦型ＭＯＳＦＥＴ１Ｂは、トレンチ３０の底面３０ａ下に第２ＪＦＥＴ領域２４Ｂが存在する第１領域Ｒ１と、トレンチ３０の底面３０ａ下に第２ＪＦＥＴ領域２４Ｂが存在しない第２領域Ｒ２とを備える。第２領域Ｒ２では、Ｐ型のウェル領域２２とＮ－型のドリフト領域２１との間に空乏層が形成されるため、第１領域Ｒ１と比べて、ゲート電極５１とドレイン電極５５との間の誘電率が低くなる。これにより、縦型ＭＯＳＦＥＴ１Ａは、ゲート電極５１の容量Ｃｇｄをさらに低減することができる。
（その他の実施形態）
上記のように、本発明は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。
例えば、ゲート絶縁膜４２には、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜も使用可能である。また、ゲート絶縁膜４２には、単層の絶縁膜をいくつか積層した複合膜等も使用可能である。ゲート絶縁膜４２としてＳｉＯ２膜以外の絶縁膜を用いた縦型ＭＯＳＦＥＴは、縦型ＭＩＳＦＥＴと呼んでもよい。ＭＩＳＦＥＴは、ＭＯＳＦＥＴを含む、より包括的な絶縁ゲート型トランジスタを意味する。
また、図３及び図１１では、ウェル領域２２及びソース領域２３がそれぞれＹ軸方向に延設されてストライプ状に配置されている態様を示した。しかしながら、本発明の実施形態において、ウェル領域２２及びソース領域２３の配置はストライプ状に限定されない。
図１２は、本発明の実施形態の変形例に係る縦型ＭＯＳＦＥＴの構成例を示す平面図である。図１２に示すように、ウェル領域２２及びソース領域２３は島状に配置されていてもよい。また、ウェル領域２２及びソース領域２３の平面視による形状は円形、楕円形又は多角形であってもよい。一例を挙げると、八角形のウェル領域２２の内側に八角形のソース領域２３が配置され、ウェル領域２２及びソース領域２３で構成される島が、Ｘ軸方向及びＹ軸方向に等間隔に配置されていてもよい。隣り合う一方のウェル領域２２と他方のウェル領域２２との間にトレンチ３０が配置され、トレンチ３０内にゲート絶縁膜４２（図２参照）よりも厚膜の絶縁膜４３（図２参照）が配置されている。このような態様であっても、上記の実施形態と同様にゲート電極５１の容量Ｃｇｄを低減することができる。なお、この例では、図１２をＥ－Ｅ’線で切断した断面が、図２、図７又は図８に対応する。
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
なお、本発明は以下のような構成も取ることができる。
（１）窒化物半導体層と、
前記窒化物半導体層の表面側に設けられた第１導電型のソース領域と、
前記窒化物半導体層に設けられ、前記窒化物半導体層の表面に平行な第１方向及び前記第１方向と交差する第２方向において前記ソース領域に隣接する第２導電型のウェル領域と、
前記窒化物半導体層に設けられ、前記第１方向において前記ウェル領域を挟んで前記ソース領域の反対側に位置するトレンチと、
前記窒化物半導体層に設けられ、前記ウェル領域と前記トレンチとの間に位置する第１導電型の不純物領域と、
前記トレンチの底面上に設けられた絶縁膜と、
前記ウェル領域上に設けられたゲート絶縁膜と、
前記絶縁膜上から前記ゲート絶縁膜上にかけて設けられたゲート電極と、を備え、
前記ゲート絶縁膜の厚さよりも前記絶縁膜の厚さの方が大きい、窒化物半導体装置。
（２）前記窒化物半導体層において、前記窒化物半導体層の表面の反対側である裏面側と前記不純物領域との間に設けられ、前記ウェル領域と前記不純物領域とに隣接する第１導電型のドリフト領域、をさらに備え、
前記ドリフト領域よりも前記不純物領域の方が第１導電型の不純物濃度が高い、
前記（１）に記載の窒化物半導体装置。
（３）前記不純物領域は、
前記ウェル領域と前記トレンチとの間に位置する第１不純物領域と、
前記窒化物半導体層の表面の反対側である裏面と前記トレンチとの間に位置し、前記第１不純物領域に隣接する第２不純物領域と、を有し、
前記第１不純物領域は、前記第２不純物領域よりも第１導電型の不純物濃度が高い、
前記（１）又は（２）に記載の窒化物半導体装置。
（４）前記不純物領域は、
前記ウェル領域と前記トレンチとの間に位置する第１不純物領域と、
前記窒化物半導体層の表面の反対側である裏面と前記トレンチとの間に位置し、前記第１不純物領域に隣接する第２不純物領域と、を有し、
第１導電型はＮ型であり、第２導電型はＰ型であり、
前記ウェル領域においてＰ型の不純物濃度からＮ型の不純物濃度を相殺したアクセプタ濃度をＮａとし、
前記ウェル領域において前記ゲート絶縁膜で覆われている部位の前記第１方向の長さをｄａとし、
前記第１不純物領域においてＮ型の不純物濃度からＰ型の不純物濃度を相殺したドナー濃度をＮｄ１とし、
前記第１不純物領域の前記第２方向の長さをｄｄ１とし、
前記第２不純物領域におけるドナー濃度をＮｄ２とし、
前記第２不純物領域の前記第２方向の長さをｄｄ２としたとき、
Ｎａ×ｄａ＞Ｎｄ１×ｄｄ１＞Ｎｄ２×ｄｄ２、を満たす、
前記（１）から（３）のいずれか１項に記載の窒化物半導体装置。
（５）前記不純物領域は、
前記ウェル領域と前記トレンチとの間に位置する第１不純物領域と、
前記窒化物半導体層の表面の反対側である裏面と前記トレンチとの間に位置し、前記第１不純物領域に隣接する第２不純物領域と、を有し、
前記ウェル領域における第２導電型の不純物濃度をＮＡとし、
前記ウェル領域において前記ゲート絶縁膜で覆われている部位の前記第１方向の長さをｄａとし、
前記第１不純物領域における第１導電型の不純物濃度をＮＤ１とし、
前記第１不純物領域の前記第２方向の長さをｄｄ１とし、
前記第２不純物領域における第１導電型の不純物濃度をＮＤ２とし、
前記第２不純物領域の前記第２方向の長さをｄｄ２としたとき、
ＮＡ×ｄａ＞ＮＤ１×ｄｄ１＞ＮＤ２×ｄｄ２、を満たす、
前記（１）から（３）のいずれか１項に記載の窒化物半導体装置。
（６）前記窒化物半導体層の表面から前記トレンチの底面までの深さは、前記窒化物半導体層の表面から前記ウェル領域の底面までの深さよりも浅い、
前記（１）から（５）のいずれか１項に記載の窒化物半導体装置。
（７）前記ウェル領域に隣接し、前記ウェル領域よりも第２導電型の不純物濃度が高い第２導電型の高濃度不純物領域、をさらに備える
前記（１）から（５）のいずれか１項に記載の窒化物半導体装置。
（８）前記窒化物半導体層の表面から前記トレンチの底面までの深さは、前記窒化物半導体層の表面から前記高濃度不純物領域の底面までの深さよりも深い、
前記（７）に記載の窒化物半導体装置。
（９）前記不純物領域として前記第１不純物領域及び前記第２不純物領域が存在する第１領域と、
前記不純物領域として前記第１不純物領域が存在し、かつ前記第２不純物領域は存在しない第２領域と、さらに備える
前記（３）から（５）のいずれか１項に記載の窒化物半導体装置。
１、１Ａ、１Ｂ 縦型ＭＯＳＦＥＴ
１０ ＧａＮ基板
１０ａ、２０ａ 表面
２０ ＧａＮ層
２０ｂ 裏面
２１ ドリフト領域
２２ ウェル領域
２２’ ウェル形成領域
２２－１ 第１ウェル領域
２２－２ 第２ウェル領域
２３ ソース領域
２３’ ソース形成領域
２３－１ 第１ソース領域
２３－２ 第２ソース領域
２４ ＪＦＥＴ領域
２４’ ＪＦＥＴ形成領域
２４Ａ 第１ＪＦＥＴ領域
２４Ｂ 第２ＪＦＥＴ領域
２５ Ｐ＋領域
２６ コンタクトホール
３０ トレンチ
３０ａ 底面
３０ｂ 側面
４２ ゲート絶縁膜
４３ 絶縁膜
５１ ゲート電極
５３ ソース電極
５５ ドレイン電極
１００ ＧａＮ半導体装置
１１０ 活性領域
１１２ ゲートパッド
１１４ ソースパッド
１３０ エッジ終端領域
Ｃｇｄ 容量
ＣＬ 仮想線
Ｍ１、Ｍ２、Ｍ３、Ｍ４ マスク
Ｒ１ 第１領域
Ｒ２ 第２領域

Claims (10)

  1. 窒化物半導体層と、
    前記窒化物半導体層の表面側に設けられた第１導電型のソース領域と、
    前記窒化物半導体層に設けられ、前記窒化物半導体層の表面に平行な第１方向及び前記第１方向と交差する第２方向において前記ソース領域に隣接する第２導電型のウェル領域と、
    前記窒化物半導体層に設けられ、前記第１方向において前記ウェル領域を挟んで前記ソース領域の反対側に位置するトレンチと、
    前記窒化物半導体層に設けられ、前記ウェル領域と前記トレンチとの間に位置する第１導電型の不純物領域と、
    前記トレンチの底面上に設けられた絶縁膜と、
    前記ウェル領域上に設けられたゲート絶縁膜と、
    前記絶縁膜上から前記ゲート絶縁膜上にかけて設けられたゲート電極と、を備え、
    前記ゲート絶縁膜の厚さよりも前記絶縁膜の厚さの方が大きく、
    前記不純物領域は、
    前記第１方向において前記ウェル領域と前記トレンチとの間に位置する第１不純物領域と、
    前記第２方向において前記窒化物半導体層の表面の反対側である裏面と前記トレンチとの間に位置し、前記第１不純物領域に隣接する第２不純物領域と、を有し、
    前記第１不純物領域は、前記第２不純物領域よりも第１導電型の不純物濃度が高い、窒化物半導体装置。
  2. 窒化物半導体層と、
    前記窒化物半導体層の表面側に設けられた第１導電型のソース領域と、
    前記窒化物半導体層に設けられ、前記窒化物半導体層の表面に平行な第１方向及び前記第１方向と交差する第２方向において前記ソース領域に隣接する第２導電型のウェル領域と、
    前記窒化物半導体層に設けられ、前記第１方向において前記ウェル領域を挟んで前記ソース領域の反対側に位置するトレンチと、
    前記窒化物半導体層に設けられ、前記ウェル領域と前記トレンチとの間に位置する第１導電型の不純物領域と、
    前記トレンチの底面上に設けられた絶縁膜と、
    前記ウェル領域上に設けられたゲート絶縁膜と、
    前記絶縁膜上から前記ゲート絶縁膜上にかけて設けられたゲート電極と、を備え、
    前記ゲート絶縁膜の厚さよりも前記絶縁膜の厚さの方が大きく、
    前記不純物領域は、
    前記第１方向において前記ウェル領域と前記トレンチとの間に位置する第１不純物領域と、
    前記第２方向において前記窒化物半導体層の表面の反対側である裏面と前記トレンチとの間に位置し、前記第１不純物領域に隣接する第２不純物領域と、を有し、
    第１導電型はＮ型であり、第２導電型はＰ型であり、
    前記ウェル領域においてＰ型の不純物濃度からＮ型の不純物濃度を相殺したアクセプタ濃度をＮａとし、
    前記ウェル領域において前記ゲート絶縁膜で覆われている部位の前記第１方向の長さをｄａとし、
    前記第１不純物領域においてＮ型の不純物濃度からＰ型の不純物濃度を相殺したドナー濃度をＮｄ１とし、
    前記第１不純物領域の前記第１方向の長さをｄｄ１とし、
    前記第２不純物領域におけるドナー濃度をＮｄ２とし、
    前記第２不純物領域の前記第１方向の長さをｄｄ２としたとき、
    Ｎａ×ｄａ＞Ｎｄ１×ｄｄ１＞Ｎｄ２×ｄｄ２、を満たす、窒化物半導体装置。
  3. 窒化物半導体層と、
    前記窒化物半導体層の表面側に設けられた第１導電型のソース領域と、
    前記窒化物半導体層に設けられ、前記窒化物半導体層の表面に平行な第１方向及び前記第１方向と交差する第２方向において前記ソース領域に隣接する第２導電型のウェル領域と、
    前記窒化物半導体層に設けられ、前記第１方向において前記ウェル領域を挟んで前記ソース領域の反対側に位置するトレンチと、
    前記窒化物半導体層に設けられ、前記ウェル領域と前記トレンチとの間に位置する第１導電型の不純物領域と、
    前記トレンチの底面上に設けられた絶縁膜と、
    前記ウェル領域上に設けられたゲート絶縁膜と、
    前記絶縁膜上から前記ゲート絶縁膜上にかけて設けられたゲート電極と、を備え、
    前記ゲート絶縁膜の厚さよりも前記絶縁膜の厚さの方が大きく、
    前記不純物領域は、
    前記第１方向において前記ウェル領域と前記トレンチとの間に位置する第１不純物領域と、
    前記第２方向において前記窒化物半導体層の表面の反対側である裏面と前記トレンチとの間に位置し、前記第１不純物領域に隣接する第２不純物領域と、を有し、
    前記ウェル領域に隣接し、前記ウェル領域よりも第２導電型の不純物濃度が高い第２導電型の高濃度不純物領域、をさらに備え、
    前記窒化物半導体層の表面から前記トレンチの底面までの深さは、前記窒化物半導体層の表面から前記高濃度不純物領域の底面までの深さよりも深い、窒化物半導体装置。
  4. 前記不純物領域として前記第１不純物領域及び前記第２不純物領域が存在する第１領域と、
    前記不純物領域として前記第１不純物領域が存在し、かつ前記第２不純物領域は存在しない第２領域と、をさらに備える請求項１に記載の窒化物半導体装置。
  5. 前記窒化物半導体層において、前記裏面側と前記不純物領域との間に設けられ、前記ウェル領域と前記不純物領域とに隣接する第１導電型のドリフト領域、をさらに備え、
    前記ドリフト領域よりも前記不純物領域の方が第１導電型の不純物濃度が高い、請求項１に記載の窒化物半導体装置。
  6. 前記窒化物半導体層の表面から前記トレンチの底面までの深さは、前記窒化物半導体層の表面から前記ウェル領域の底面までの深さよりも浅い、請求項１に記載の窒化物半導体装置。
  7. 前記ウェル領域に隣接し、前記ウェル領域よりも第２導電型の不純物濃度が高い第２導電型の高濃度不純物領域、をさらに備える請求項１に記載の窒化物半導体装置。
  8. 窒化物半導体層と、
    前記窒化物半導体層の表面側に設けられた第１導電型のソース領域と、
    前記窒化物半導体層に設けられ、前記窒化物半導体層の表面に平行な第１方向及び前記第１方向と交差する第２方向において前記ソース領域に隣接する第２導電型のウェル領域と、
    前記窒化物半導体層に設けられ、前記第１方向において前記ウェル領域を挟んで前記ソース領域の反対側に位置するトレンチと、
    前記窒化物半導体層に設けられ、前記ウェル領域と前記トレンチとの間に位置する第１導電型の不純物領域と、
    前記トレンチの底面上に設けられた絶縁膜と、
    前記ウェル領域上に設けられたゲート絶縁膜と、
    前記絶縁膜上から前記ゲート絶縁膜上にかけて設けられたゲート電極と、を備え、
    前記ゲート絶縁膜の厚さよりも前記絶縁膜の厚さの方が大きく、
    前記不純物領域は、
    前記ウェル領域と前記トレンチとの間に位置する第１不純物領域と、
    前記窒化物半導体層の表面の反対側である裏面と前記トレンチとの間に位置し、前記第１不純物領域に隣接する第２不純物領域と、を有し、
    前記第１不純物領域は、前記第２不純物領域よりも第１導電型の不純物濃度が高い、窒化物半導体装置。
  9. 窒化物半導体層と、
    前記窒化物半導体層の表面側に設けられた第１導電型のソース領域と、
    前記窒化物半導体層に設けられ、前記窒化物半導体層の表面に平行な第１方向及び前記第１方向と交差する第２方向において前記ソース領域に隣接する第２導電型のウェル領域と、
    前記窒化物半導体層に設けられ、前記第１方向において前記ウェル領域を挟んで前記ソース領域の反対側に位置するトレンチと、
    前記窒化物半導体層に設けられ、前記ウェル領域と前記トレンチとの間に位置する第１導電型の不純物領域と、
    前記トレンチの底面上に設けられた絶縁膜と、
    前記ウェル領域上に設けられたゲート絶縁膜と、
    前記絶縁膜上から前記ゲート絶縁膜上にかけて設けられたゲート電極と、を備え、
    前記ゲート絶縁膜の厚さよりも前記絶縁膜の厚さの方が大きく、
    前記ウェル領域に隣接し、前記ウェル領域よりも第２導電型の不純物濃度が高い第２導電型の高濃度不純物領域、をさらに備え、
    前記窒化物半導体層の表面から前記トレンチの底面までの深さは、前記窒化物半導体層の表面から前記高濃度不純物領域の底面までの深さよりも深い、窒化物半導体装置。
  10. 前記不純物領域として前記第１不純物領域及び前記第２不純物領域が存在する第１領域と、
    前記不純物領域として前記第１不純物領域が存在し、かつ前記第２不純物領域は存在しない第２領域と、をさらに備える請求項８に記載の窒化物半導体装置。
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