CN111009569B - 高压元件及其制造方法 - Google Patents
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- CN111009569B CN111009569B CN201811166763.8A CN201811166763A CN111009569B CN 111009569 B CN111009569 B CN 111009569B CN 201811166763 A CN201811166763 A CN 201811166763A CN 111009569 B CN111009569 B CN 111009569B
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- 238000000034 method Methods 0.000 title claims abstract description 63
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 210000000746 body region Anatomy 0.000 claims abstract description 90
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical group [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 84
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 77
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 76
- 239000010703 silicon Substances 0.000 claims abstract description 76
- 238000009826 distribution Methods 0.000 claims abstract description 69
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 66
- 239000013078 crystal Substances 0.000 claims abstract description 47
- 239000004065 semiconductor Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 32
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 36
- 238000005468 ion implantation Methods 0.000 claims description 19
- 229910052796 boron Inorganic materials 0.000 claims description 17
- 125000006850 spacer group Chemical group 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 16
- 238000000137 annealing Methods 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 12
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000010292 electrical insulation Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 6
- 239000007787 solid Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000001953 recrystallisation Methods 0.000 description 2
- 241000695274 Processa Species 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- -1 germanium ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明涉及一种高压元件及其制造方法。高压元件包含：硅晶层、阱区、本体区、栅极以及源极与漏极。其中，硅晶层形成于半导体基板上。阱区具有N型导电型，形成于硅晶层中。本体区具有P型导电型，形成于阱区中。栅极位于阱区上方并连接于阱区。源极与漏极具有N型导电型，分别位于栅极的外部不同侧下方的本体区中与阱区中。反转区定义于源极与阱区间的本体区中，用以在导通操作中作为反转电流通道。反转区具有锗原子分布区，且其中的锗原子浓度高于1*1013个/cm2。漂移区定义于本体区与漏极之间的阱区中，用以在导通操作中作为漂移电流通道。
Description
技术领域
本发明涉及一种高压元件及其制造方法，特别是指一种能够降低导通阻值的高压元件及其制造方法。
背景技术
图1A与图1B分别显示一种已知高压元件100的俯视示意图与剖视示意图。所谓的高压元件，是指于正常操作时，施加于漏极的电压高于5V。一般而言，高压元件100的漏极19与栅极17间，具有漂移区12a(如图1B中虚框线范围所示意)，将漏极19与本体区16分隔，且漂移区12a在通道方向(如图1A与图1B中虚线箭头所示意)的长度根据高压元件100正常操作时所承受的操作电压而调整。如图1A与图1B所示，高压元件100包含：阱区12、绝缘结构13、漂移氧化区14、本体区16、本体极16’、栅极17、源极18、与漏极19。其中，阱区12的导电型为N型，形成于半导体基板11上，绝缘结构13为区域氧化(local oxidation of silicon，LOCOS)结构，以定义操作区13a，作为高压元件100操作时主要的作用区。操作区13a的范围如图1A中，粗黑虚线框所示意。栅极17覆盖部分漂移氧化区14。
本体区16包括反转区15定义于接近阱区12的上表面的源极18与阱区12间的本体区16中，如图1B中的椭圆虚框线所示意，用以作为高压元件100在导通操作中的反转电流通道。一般而言，在反转区15中，以硼原子作为P型杂质，掺杂于本体区16中，使得在导通操作中，栅极17被施加操作电压时，形成反转电流通道，提供导通电流流经的路径，此为本领域技术人员所熟知，在此不予赘述。然而，这些硼原子在高压元件100的制造过程中的热工艺步骤，常会随着晶格的缺陷而扩散，造成反转区15的范围不容易控制，使得反转电流通道的长度增加，造成导通电阻的升高，
有鉴于此，本发明提出一种能够在高压元件导通操作时，抑制硼原子扩散，降低导通电阻的高压元件及其制造方法。
发明内容
就其中一观点言，本发明提供了一种高压元件，包含一硅晶层，形成于一半导体基板上；一阱区，具有一N型导电型，形成于该硅晶层中；一本体区，具有一P型导电型，形成于该阱区中；一栅极，位于该阱区上方并连接于该阱区；以及一源极与一漏极，具有该N型导电型，该源极与该漏极分别位于该栅极的外部不同侧下方的该本体区中与该阱区中；其中，一反转区定义于该源极与该阱区间的该本体区中，用以作为该高压元件在一导通操作中的一反转电流通道，其中该反转区具有一锗原子分布区，且其中的锗原子浓度高于1*1013个/cm2；其中，一漂移区定义于该本体区与该漏极之间的该阱区中，用以作为该高压元件在一导通操作中的一漂移电流通道。
就另一观点言，本发明提供了一种高压元件制造方法，包含：形成一硅晶层于一半导体基板上；形成一阱区于该硅晶层中，该阱区具有一N型导电型；形成一本体区于该阱区中，该本体区具有一P型导电型；形成一栅极于该阱区上方并连接于该阱区；以及形成一源极与一漏极，具有该N型导电型，该源极与该漏极分别位于该栅极的外部不同侧下方的该本体区中与该阱区中；其中，一反转区定义于该源极与该阱区间的该本体区中，用以作为该高压元件在一导通操作中的一反转电流通道，其中该反转区具有一锗原子分布区，且其中的锗原子浓度高于1*1013个/cm2；其中，一漂移区定义于该本体区与该漏极之间的该阱区中，用以作为该高压元件在一导通操作中的一漂移电流通道。
在一种较佳的实施型态中，该高压元件还包含一漂移氧化区，形成于该漂移区上并连接于该漂移区，且至少部分该漂移氧化区位于部分该栅极下并连接于该栅极，其中该漂移氧化区包括一区域氧化(local oxidation of silicon，LOCOS)结构、一浅沟槽绝缘(shallow trench isolation，STI)结构或一化学气相沉积(chemical vapor deposition，CVD)氧化区。
在一种较佳的实施型态中，该高压元件还包含一本体极，具有该P型导电型，用以作为该本体区的一电气接点，该本体极形成于该本体区中。
在一种较佳的实施型态中，该栅极包括：一介电层，形成于该阱区上并连接于阱区；一导电层，用以作为该栅极的电气接点，形成所有该介电层上并连接于该介电层；以及一间隔层，形成于该导电层的两侧以作为该栅极的两侧的电气绝缘层。
在一种较佳的实施型态中，该反转区还具有一硼原子分布区，且该锗原子分布区用以限制该硼原子分布区的扩散范围。
在一种较佳的实施型态中，该形成该本体区于该阱区中的步骤，包括：以一第一离子注入工艺步骤，注入多个锗原子于该锗原子分布区，而使该锗原子分布区具有一非结晶形(amorphous)区域；于该锗原子被注入于该锗原子分布区后，以一第二离子注入工艺步骤，注入多个硼原子于包括该锗原子分布区的部分该阱区中；以及于该硼原子被注入于该阱区后，以一热退火(theraml annealing)工艺步骤，使该锗原子分布区成为结晶形的(crystalline)，并形成该本体区与其中的反转区。
在前述的实施型态中，该非结晶形区域的深度较佳地小于0.1微米。
以下通过具体实施例详加说明，应当更容易了解本发明的目的、技术内容、特点及其所实现的功效。
附图说明
图1A与图1B分别显示一种现有技术高压元件100的俯视示意图与剖视示意图。
图2显示本发明的第一个实施例。
图3显示本发明的第二个实施例。
图4显示本发明的第三个实施例。
图5显示本发明的第四个实施例。
图6A-图6H显示本发明的第五个实施例。
图中符号说明
100，200，300，400，500 高压元件
11，21，31，41，51 半导体基板
11’，21’，31’，41’，51’ 硅晶层
11a，21a，31a，41a，51a 上表面
11b，21b，31b，41b，51b 下表面
12，22，32，42，52 阱区
12a，22a，32a，42a，52a 漂移区
13，23，33，43，53 绝缘结构
13a，23a，33a，43a，53a 操作区
14，24，34，44 漂移氧化区
15，25，35，45，55 反转区
16，26，36，46，56 本体区
16’，26’，36’，46’，56’ 本体极
17，27，37，47，57 栅极
18，28，38，48，58 源极
19，29，39，49，59 漏极
261 光阻层
271，371，471，571 介电层
272，372，472，572 导电层
273，373，473，573 间隔层
具体实施方式
有关本发明的前述及其他技术内容、特点与功效，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
请参考图2，其显示本发明的第一个实施例。图2显示高压元件200的剖线剖视示意图。如图2所示，高压元件200包含：硅晶层21’、阱区22、绝缘结构23、漂移氧化区24、本体区26、本体极26’、栅极27、源极28、以及漏极29。
其中，硅晶层21’形成于半导体基板21上，硅晶层21’于垂直方向(如图2中的实线箭头方向所示意，下同)上，具有相对的上表面21a与下表面21b。半导体基板21例如但不限于为一具有P型导电型的半导体硅基板。硅晶层21’例如以外延工艺步骤，形成于半导体基板21上，或是以半导体基板21的部分，作为硅晶层21’。形成硅晶层21’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图2，其中，绝缘结构23形成于上表面21a上并连接于上表面21a，用以定义操作区23a。绝缘结构23并不限于如图2所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。操作区23a是高压元件200在导通操作时的电压电流主要作用区。漂移氧化区24形成于该上表面21a上并连接于上表面21a，且位于操作区23a中的漂移区22a(如图2中虚线框所示意)上并连接于漂移区22a。至少部分漂移氧化区24位于部分栅极27下并连接于栅极27，其中漂移氧化区24例如可包括如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可以包括一浅沟槽绝缘(shallow trench isolation，STI)结构或一化学气相沉积(chemicalvapor deposition，CVD)氧化区。
阱区22具有N型导电型，形成于硅晶层21’中，且于垂直方向上，阱区22位于上表面21a下并连接于上表面21a。形成阱区22的方法，例如但不限于以离子注入工艺步骤，将N型导电型杂质，以加速离子的形式，注入硅晶层21’中，以形成阱区22。
本体区26具有P型导电型，形成于操作区23a的阱区22中，且于垂直方向上，本体区26位于上表面21a下并连接于上表面21a。本体极26’具有P型导电型，用以作为本体区26的电气接点，于垂直方向上，本体极26’形成于上表面21a下并连接于上表面21a的本体区26中。
栅极27形成于硅晶层21’的上表面21a上的操作区23a中，于垂直方向上，部分阱区22位于栅极27的下方并连接于栅极27。其中，栅极27至少包含：介电层271、导电层272以及间隔层273。介电层271形成于上表面21a上并连接于上表面21a，且介电层271于垂直方向上，连接阱区22。导电层272用以作为栅极27的电气接点，形成于所有介电层271上并连接于介电层271。间隔层273形成于导电层272的两侧以作为栅极27的两侧的电气绝缘层。
请继续参阅图2，源极28与漏极29具有N型导电型，于垂直方向上，源极28与漏极29形成于上表面21a下并连接于上表面21a的操作区23a中，且源极28与漏极29分别位于栅极27在通道方向的外部下方不同侧的本体区26中与远离本体区26侧的阱区22中。其中，于通道方向上，反转区25定义于源极28与阱区22间，连接上表面21a的本体区26，如图中椭圆虚线所示意，用以作为高压元件200在导通操作中的反转电流通道。其中，于通道方向上，漂移区22a定义于本体区26与漏极29之间，连接上表面21a的阱区22，用以作为高压元件200在导通操作中的漂移电流通道。
需说明的是，所谓反转电流通道是指高压元件200在导通操作中因施加于栅极27的电压，而使栅极27的下方形成反转层(inversion layer)以使导通电流通过的区域，介于源极28与漂移电流通道之间，此为本领域技术人员所熟知，在此不予赘述，本发明其他实施例以此类推。
需说明的是，所谓漂移电流通道是指高压元件200在导通操作中使导通电流以漂移的方式通过的区域，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，上表面21a并非指一完全平坦的平面，而是指硅晶层21’的一个表面。在本实施例中，例如漂移氧化区24与上表面21a接触的部分上表面21a，就具有下陷的部分。
需说明的是，栅极27包括与上表面连接的介电层271、具有导电性的导电层272、以及具有电绝缘特性的间隔层273，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，前述的“P型导电型”与“N型导电型”是指于高压元件中，以不同导电型的杂质掺杂于半导体组成区域(例如但不限于前述的阱区、本体区、源极与漏极等区域)内，使得半导体组成区域成为P或N型导电型。
此外需说明的是，所谓的高压元件，是指于正常操作时，施加于漏极的电压高于一特定的电压，例如5V，且高压阱区25与漏极29的横向距离(漂移区长度)根据正常操作时所承受的操作电压而调整，因而可操作于前述较高的特定电压。此都为本领域技术人员所熟知，在此不予赘述。
需注意的是，本发明的基本概念中，高压元件200包含硅晶层21’、阱区22、本体区26、栅极27、源极28、以及漏极29；而在一种较佳的实施方式方式中，可还附属包含绝缘结构23、漂移氧化区24、与本体极26’。
值得注意的是，本发明优于现有技术的其中一个技术特征，在于：根据本发明，以图2所示的实施例为例，反转区25具有重叠的硼原子分布区与锗原子分布区，且其中的锗原子浓度高于1*1013个/cm2，且该锗原子分布区用以限制该硼原子分布区的扩散范围。其中，形成本体区26的步骤例如包括：以第一离子注入工艺步骤，注入锗原子于锗原子分布区，而使锗原子分布区成为非结晶形的(amorphous)；于锗原子被注入于锗原子分布区后，以第二离子注入工艺步骤，注入硼原子于包括锗原子分布区的部分阱区22中；以及于该硼原子被注入于阱区22后，以一热退火(theraml annealing)工艺步骤，使锗原子分布区成为结晶形的(crystalline)，并形成本体区26与其中的反转区25。
当锗原子被注入于锗原子分布区后，因为锗原子相对于硅原子大，可将原本在反转区25结晶形的(crystalline)硅晶格，撞击成非结晶形的。接着注入硼原子在非结晶形的阱区22(包含锗原子分布区)。之后再以热退火工艺步骤，例如但不限于形成间隔层273的同一个热退火工艺步骤，使非结晶形的部分本体区26再结晶，因为有锗原子，再结晶的硅-锗晶格相较于没有锗原子的硅晶格，可以更快速达到完美结晶，也就是说，在热退火工艺步骤的过程中，根据本发明的本体区26缺陷(defect)较少，使得硼原子在前述热退火工艺步骤中的扩散范围受到限制，避免反转区25的范围扩大(相较于没有注入锗原子的现有技术。
在现有技术中，因为没有锗原子，以图1所示的高压元件100为例，虽然在热退火工艺步骤中，现有技术高压元件100中的硅晶格，虽然也会再结晶(re-crystalize)，但其再结晶的速度相较于本发明慢。一般而言，根据本发明的高压元件中的硅-锗晶格，再结晶仅需要数个微秒(micro-second)即可达到完美晶格；而现有技术的高压元件中的硅晶格，再结晶则需要数秒(second)才能可达到完美晶格。因此，在现有技术中，由于再结晶需要较长时间，硼原子在热退火工艺步骤中的扩散范围，在高温下与较长时间中，会随着硅晶格中的缺陷扩散，导致反转区15扩散范围相对本发明更大，造成反转电流通道较长，导通电阻较高，操作速度较慢。因此，根据本发明，可以降低高压元件操作时的导通电阻，提高操作速度。
请参考图3，其显示本发明的第二个实施例。图3显示高压元件300的剖线剖视示意图。如图3所示，高压元件300包含：硅晶层31’、阱区32、绝缘结构33、漂移氧化区34、本体区36、本体极36’、栅极37、源极38以及漏极39。
其中，硅晶层31’形成于半导体基板31上，硅晶层31’于垂直方向(如图3中的实线箭头方向所示意，下同)上，具有相对的上表面31a与下表面31b。半导体基板31例如但不限于为P型导电型的半导体硅基板。硅晶层31’例如以外延的步骤，形成于半导体基板31上，或是以半导体基板31的部分，作为硅晶层31’。形成硅晶层31’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图3，其中，绝缘结构33形成于上表面31a上并连接于上表面31a，用以定义操作区33a。绝缘结构33并不限于如图3所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。操作区33a是高压元件300在导通操作时的电压电流主要作用区。漂移氧化区34形成于该上表面31a上并连接于上表面31a，且位于操作区33a中的漂移区32a(如图3中虚线框所示意)上并连接于漂移区32a。
阱区32具有N型导电型，形成于硅晶层31’中，且于垂直方向上，阱区32位于上表面31a下并连接于上表面31a。形成阱区32的方法，例如但不限于以离子注入工艺步骤，将N型导电型杂质，以加速离子的形式，注入硅晶层31’中，以形成阱区32。
本体区36具有P型导电型，形成于操作区33a的阱区32中，且于垂直方向上，本体区36位于上表面31a下并连接于上表面31a。本体极36’具有N型导电型，用以作为本体区36的电气接点，于垂直方向上，本体极36’形成于上表面31a下并连接于上表面31a的本体区36中。
栅极37形成于硅晶层31’的上表面31a上的操作区33a中，于垂直方向上，部分阱区32位于栅极37的下方并连接于栅极37。其中，栅极37至少包含：介电层371、导电层372以及间隔层373。介电层371形成于上表面31a上并连接于上表面31a，且介电层371于垂直方向上，连接阱区32。导电层372用以作为栅极37的电气接点，形成所有介电层371上并连接于介电层371。间隔层373形成于导电层372的两侧以作为栅极37的两侧的电气绝缘层。
请继续参阅图3，源极38与漏极39具有N型导电型，于垂直方向上，源极38与漏极39形成于上表面31a下并连接于上表面31a的操作区33a中，且源极38与漏极39分别位于栅极37在通道方向的外部下方不同侧的本体区36中与远离本体区36侧的阱区32中。其中，于通道方向上，反转区35定义于源极38与阱区32间，连接上表面31a的本体区36，如图中椭圆虚线所示意，用以作为高压元件300在导通操作中的反转电流通道。其中，于通道方向上，漂移区32a定义于本体区36与漏极39之间，连接上表面31a的阱区32，用以作为高压元件300在导通操作中的漂移电流通道。
反转区35具有重叠的硼原子分布区与锗原子分布区，且其中的锗原子浓度高于1*1013个/cm2，且该锗原子分布区用以限制该硼原子分布区的扩散范围。其中，形成本体区36的步骤例如包括：以第一离子注入工艺步骤，注入锗原子于锗原子分布区，而使锗原子分布区成为非结晶形的(amorphous)；于锗原子被注入于锗原子分布区后，以第二离子注入工艺步骤，注入硼原子于包括锗原子分布区的部分阱区32中；以及于该硼原子被注入于阱区32后，以一热退火(theraml annealing)工艺步骤，使锗原子分布区成为结晶形的(crystalline)，并形成本体区36与其中的反转区35。
本实施例与第一个实施例不同之处，在于，在第一个实施例中，漂移氧化区24为LOCOS结构，而在本实施例中，漂移氧化区34为化学气相沉积(chemical vapordeposition，CVD)氧化区。CVD氧化区由CVD工艺沉积步骤而形成，为本领域技术人员所熟知，在此不予赘述。
请参考图4，其显示本发明的第三个实施例。图4显示高压元件400的剖线剖视示意图。如图4所示，高压元件400包含：硅晶层41’、阱区42、绝缘结构43、漂移氧化区44、本体区46、本体极46’、栅极47、源极48以及漏极49。
其中，硅晶层41’形成于半导体基板41上，硅晶层41’于垂直方向(如图4中的实线箭头方向所示意，下同)上，具有相对的上表面41a与下表面41b。半导体基板41例如但不限于为一P型导电型的半导体硅基板。硅晶层41’例如以外延的步骤，形成于半导体基板41上，或是以半导体基板41的部分，作为硅晶层41’。形成硅晶层41’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图4，其中，绝缘结构43形成于上表面41a上并连接于上表面41a，用以定义操作区43a。绝缘结构43并不限于如图4所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。操作区43a是高压元件400在导通操作时的电压电流主要作用区。漂移氧化区44形成于该上表面41a上并连接于上表面41a，且位于操作区43a中的漂移区42a(如图4中虚线框所示意)上并连接于漂移区42a。
阱区42具有N型导电型，形成于硅晶层41’中，且于垂直方向上，阱区42位于上表面41a下并连接于上表面41a。形成阱区42的方法，例如但不限于以离子注入工艺步骤，将N型导电型杂质，以加速离子的形式，注入硅晶层41’中，以形成阱区42。
本体区46具有P型导电型，形成于操作区43a的阱区42中，且于垂直方向上，本体区46位于上表面41a下并连接于上表面41a。本体极46’具有N型导电型，用以作为本体区46的电气接点，于垂直方向上，本体极46’形成于上表面41a下并连接于上表面41a的本体区46中。
栅极47形成于硅晶层41’的上表面41a上的操作区43a中，于垂直方向上，部分阱区42位于栅极47的下方并连接于栅极47。其中，栅极47至少包含：介电层471、导电层472以及间隔层473。介电层471形成于上表面41a上并连接于上表面41a，且介电层471于垂直方向上，连接阱区42。导电层472用以作为栅极47的电气接点，形成所有介电层471上并连接于介电层471。间隔层473形成于导电层472的两侧以作为栅极47的两侧的电气绝缘层。
请继续参阅图4，源极48与漏极49具有N型导电型，于垂直方向上，源极48与漏极49形成于上表面41a下并连接于上表面41a的操作区43a中，且源极48与漏极49分别位于栅极47在通道方向的外部下方不同侧的本体区46中与远离本体区46侧的阱区42中。其中，于通道方向上，反转区45定义于源极48与阱区42间，连接上表面41a的本体区46，如图中椭圆虚线所示意，用以作为高压元件400在导通操作中的反转电流通道。其中，于通道方向上，漂移区42a定义于漏极49与本体区46之间，连接上表面41a的阱区42，用以作为高压元件400在导通操作中的漂移电流通道。
反转区45具有重叠的硼原子分布区与锗原子分布区，且其中的锗原子浓度高于1*1013个/cm2，且该锗原子分布区用以限制该硼原子分布区的扩散范围。其中，形成本体区46的步骤例如包括：以第一离子注入工艺步骤，注入锗原子于锗原子分布区，而使锗原子分布区成为非结晶形的(amorphous)；于锗原子被注入于锗原子分布区后，以第二离子注入工艺步骤，注入硼原子于包括锗原子分布区的部分阱区42中；以及于该硼原子被注入于阱区42后，以一热退火(theraml annealing)工艺步骤，使锗原子分布区成为结晶形的(crystalline)，并形成本体区46与其中的反转区45。
本实施例与第一个实施例不同之处，在于，在第一个实施例中，漂移氧化区24为LOCOS结构，而在本实施例中，漂移氧化区44为浅沟槽绝缘(shallow trench isolation，STI)结构。STI结构为本领域技术人员所熟知，在此不予赘述。
请参考图5，其显示本发明的第四个实施例。图5显示高压元件500的剖线剖视示意图。如图5所示，高压元件500包含：硅晶层51’、阱区52、绝缘结构53、本体区56、本体极56’、栅极57、源极58以及漏极59。
其中，硅晶层51’形成于半导体基板51上，硅晶层51’于垂直方向(如图5中的实线箭头方向所示意，下同)上，具有相对的上表面51a与下表面51b。半导体基板51例如但不限于为一P型导电型的半导体硅基板。硅晶层51’例如以外延的步骤，形成于半导体基板51上，或是以半导体基板51的部分，作为硅晶层51’。形成硅晶层51’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图5，其中，绝缘结构53形成于上表面51a上并连接于上表面51a，用以定义操作区53a。绝缘结构53并不限于如图5所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。操作区53a是高压元件500在导通操作时的电压电流主要作用区。
阱区52具有N型导电型，形成于硅晶层51’中，且于垂直方向上，阱区52位于上表面51a下并连接于上表面51a。形成阱区52的方法，例如但不限于以离子注入工艺步骤，将N型导电型杂质，以加速离子的形式，注入硅晶层51’中，以形成阱区52。
本体区56具有P型导电型，形成于操作区53a的阱区52中，且于垂直方向上，本体区56位于上表面51a下并连接于上表面51a。本体极56’具有N型导电型，用以作为本体区56的电气接点，于垂直方向上，本体极56’形成于上表面51a下并连接于上表面51a的本体区56中。
栅极57形成于硅晶层51’的上表面51a上的操作区53a中，于垂直方向上，部分阱区52位于栅极57的下方并连接于栅极57。其中，栅极57至少包含：介电层571、导电层572以及间隔层573。介电层571形成于上表面51a上并连接于上表面51a，且介电层571于垂直方向上，连接阱区52。导电层572用以作为栅极57的电气接点，形成所有介电层571上并连接于介电层571。间隔层573形成于导电层572的两侧以作为栅极57的两侧的电气绝缘层。
请继续参阅图5，源极58与漏极59具有N型导电型，于垂直方向上，源极58与漏极59形成于上表面51a下并连接于上表面51a的操作区53a中，且源极58与漏极59分别位于栅极57在通道方向的外部下方不同侧的本体区56中与远离本体区56侧的阱区52中。其中，于通道方向上，反转区56a定义于源极58与阱区52间，连接上表面51a的本体区56，如图中椭圆虚线所示意，用以作为高压元件500在导通操作中的反转电流通道。其中，于通道方向上，漂移区52a定义于漏极59与本体区56之间，连接上表面51a的阱区52中，用以作为高压元件500在导通操作中的漂移电流通道。
反转区55具有重叠的硼原子分布区与锗原子分布区，且其中的锗原子浓度高于1*1013个/cm2，且该锗原子分布区用以限制该硼原子分布区的扩散范围。其中，形成本体区56的步骤例如包括：以第一离子注入工艺步骤，注入锗原子于锗原子分布区，而使锗原子分布区成为非结晶形的(amorphous)；于锗原子被注入于锗原子分布区后，以第二离子注入工艺步骤，注入硼原子于包括锗原子分布区的部分阱区52中；以及于该硼原子被注入于阱区52后，以一热退火(theraml annealing)工艺步骤，使锗原子分布区成为结晶形的(crystalline)，并形成本体区56与其中的反转区55。
本实施例与第一个实施例不同之处，在于，在第一个实施例中，漂移氧化区24为LOCOS结构，而在本实施例中，并不包含漂移氧化区，而是以漂移区52a在通道方向上的长度来调整可承受的操作电压。
请参考图6A-图6H，其显示本发明的第五个实施例。图6A-图6H显示高压元件200制造方法。图6B显示图6A中AA’剖线剖视示意图。如图6A与图6B所示，首先形成硅晶层21’于半导体基板21上，硅晶层21’于垂直方向(如图6B中的实线箭头方向所示意，下同)上，具有相对的上表面21a与下表面21b。半导体基板21例如但不限于为具有P型导电型的半导体硅基板。硅晶层21’例如以外延的步骤，形成于半导体基板21上，或是以半导体基板21的部分，作为硅晶层21’。形成硅晶层21’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图6A与图6B，接着，形成绝缘结构23与漂移氧化区24于上表面21a上并连接于上表面21a。绝缘结构23用以定义操作区23a(如图6A中虚线框所示意)。绝缘结构23并不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。漂移氧化区24形成于上表面21a上并连接于上表面21a，且位于操作区23a中的漂移区22a上并连接于漂移区22a(参考图2中虚线框)。
接着，请参阅图6C，形成阱区22具有N型导电型，形成于硅晶层21’中，且于垂直方向上，阱区22位于上表面21a下并连接于上表面21a。例如但不限于以离子注入工艺步骤，将N型导电型杂质，以加速离子的形式，如图6D中虚线箭头所示意，注入硅晶层21’中，以形成阱区22。
接着，请参阅图6D，例如以微影工艺步骤形成光阻层261为屏蔽，以第一离子注入工艺步骤，如图中多个向下的虚线箭头所示意，将多个锗离子注入锗原子分布区26a，而使锗原子分布区26a成为非结晶形的(amorphous)，且其中的锗原子浓度高于1*1013个/cm2。在一种较佳的实施例中，锗原子分布区26a的深度，例如小于0.1微米，在更佳的实施例中，锗原子分布区26a的范围是自上表面21a向下至0.03微米深度的区域。
接着，请参阅图6E，于锗原子被注入于锗原子分布区26a后，例如仍以微影工艺步骤所形成的光阻层261为屏蔽，以第二离子注入工艺步骤，如图中多个向下的虚线箭头所示意，注入多个硼原子于包括锗原子分布区26a的部分阱区22中的硼原子分布区26b。
反转区25具有重叠的硼原子分布区与锗原子分布区，且该锗原子分布区用以限制该硼原子分布区的扩散范围。其中，形成本体区26的步骤例如包括：；以及于该硼原子被注入于阱区22后，以一热退火(theraml annealing)工艺步骤，使锗原子分布区成为结晶形的(crystalline)，并形成本体区26与其中的反转区25。
接着，请参阅图6F，形成栅极27的介电层271与导电层272于硅晶层21’的上表面21a上的操作区23a中，部分本体区26位于栅极27正下方并连接于栅极27，以提供高压元件200在导通操作中的反转电流通道。
请继续参阅图6F，例如在形成栅极27的介电层271与导电层272后，形成轻掺杂区281，以避免高压元件200于导通操作时，间隔层273下方的本体区26无法形成反转电流通道。形成轻掺杂区281的方法，例如将N型导电型杂质掺杂至本体区26中，以形成轻掺杂区281。其中，本实施例可利用例如但不限于离子注入工艺步骤，将N型导电型杂质，以加速离子的形式，注入本体区26中，以形成轻掺杂区281。
接着，请参阅图6G，形成间隔层273于导电层272侧面之外，以形成栅极27。形成间隔层273的工艺步骤，包括一热退火(theraml annealing)工艺步骤，例如利用此热退火工艺步骤，如图中多个虚曲线箭头所示意，使锗原子分布区26a再结晶而成为结晶形的(crystalline)，并同时形成本体区26与其中的反转区25。
接着，请参阅图6H，形成本体极26’、源极28以及漏极29于上表面21a下并连接于上表面21a的操作区23a中。源极28与漏极29分别位于栅极27在通道方向的外部下方不同侧的本体区26中与远离本体区26侧的阱区22中，且于通道方向上，漂移区22a位于漏极29与本体区26之间，靠近上表面21a的阱区22中，用以作为高压元件200在导通操作中的漂移电流通道。源极28与漏极29具有N型导电型，形成源极28与漏极29的步骤，例如但不限于利用由微影工艺步骤形成光阻层为屏蔽，将N型导电型杂质分别掺杂至本体区26与阱区22中，以形成源极28与漏极29。
以上已针对较佳实施例来说明本发明，但以上所述，仅是为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如临界电压调整区等；又如，微影技术并不限于光罩技术，也可包含电子束微影技术。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必须实现所有的目的或优点，因此，权利要求的任一项也不应以此为限。
Claims (10)
1.一种高压元件，包含：
一硅晶层，形成于一半导体基板上；
一阱区，具有一N型导电型，形成于该硅晶层中；
一本体区，具有一P型导电型，形成于该阱区中；
一栅极，位于该阱区上方并连接于该阱区；以及
一源极与一漏极，具有该N型导电型，该源极与该漏极分别位于该栅极的外部不同侧下方的该本体区中与该阱区中；
其中，一反转区定义于该源极与该阱区间的该本体区中，用以作为该高压元件在一导通操作中的一反转电流通道，其中该反转区具有一锗原子分布区，且其中的锗原子浓度高于1*1013个/cm2；
其中，一漂移区定义于该本体区与该漏极之间的该阱区中，用以作为该高压元件在一导通操作中的一漂移电流通道；
其中，该反转区还具有一硼原子分布区，且该锗原子分布区用以限制该硼原子分布区的扩散范围。
2.如权利要求1所述的高压元件，还包含一漂移氧化区，形成于该漂移区上并连接于该漂移区，且至少部分该漂移氧化区位于部分该栅极下并连接于该栅极，其中该漂移氧化区包括一区域氧化结构、一浅沟槽绝缘结构或一化学气相沉积氧化区。
3.如权利要求1所述的高压元件，还包含一本体极，具有该P型导电型，用以作为该本体区的一电气接点，该本体极形成于该本体区中。
4.如权利要求1所述的高压元件，其中该栅极包括：
一介电层，形成于该阱区上并连接于该阱区；
一导电层，用以作为该栅极的电气接点，形成所有该介电层上并连接于该介电层；以及
一间隔层，形成于该导电层的两侧以作为该栅极的两侧的电气绝缘层。
5.一种高压元件制造方法，包含：
形成一硅晶层于一半导体基板上；
形成一阱区于该硅晶层中，该阱区具有一N型导电型；
形成一本体区于该阱区中，该本体区具有一P型导电型；
形成一栅极于该阱区上方并连接于该阱区；以及
形成一源极与一漏极，具有该N型导电型，该源极与该漏极分别位于该栅极的外部不同侧下方的该本体区中与该阱区中；
其中，一反转区定义于该源极与该阱区间的该本体区中，用以作为该高压元件在一导通操作中的一反转电流通道，其中该反转区具有一锗原子分布区，且其中的锗原子浓度高于1*1013个/cm2；
其中，一漂移区定义于该本体区与该漏极之间的该阱区中，用以作为该高压元件在一导通操作中的一漂移电流通道，
其中，该反转区还具有一硼原子分布区，且该锗原子分布区用以限制该硼原子分布区的扩散范围。
6.如权利要求5所述的高压元件制造方法，还包含形成一漂移氧化区于该漂移区上并连接于该漂移区，且至少部分该漂移氧化区位于部分该栅极下并连接于该栅极，其中该漂移氧化区包括一区域氧化结构、一浅沟槽绝缘结构或一化学气相沉积氧化区。
7.如权利要求5所述的高压元件制造方法，还包含形成一本体极，具有该P型导电型，用以作为该本体区的一电气接点，该本体极形成于该本体区中。
8.如权利要求5所述的高压元件制造方法，其中该栅极至少包含：
一介电层，形成于该阱区上并连接于该阱区；
一导电层，用以作为该栅极的电气接点，形成所有该介电层上并连接于该介电层；以及
一间隔层，形成于该导电层的两侧以作为该栅极的两侧的电气绝缘层。
9.如权利要求5所述的高压元件制造方法，其中该形成该本体区于该阱区中的步骤，包括：
以一第一离子注入工艺步骤，注入多个锗原子于该锗原子分布区，而使该锗原子分布区具有一非结晶形区域；
于该锗原子被注入于该锗原子分布区后，以一第二离子注入工艺步骤，注入多个硼原子于包括该锗原子分布区的部分该阱区中；以及
于该硼原子被注入于该阱区后，以一热退火工艺步骤，使该锗原子分布区成为结晶形的，并形成该本体区与其中的反转区。
10.如权利要求9所述的高压元件制造方法，其中该非结晶形区域的深度小于0.1微米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811166763.8A CN111009569B (zh) | 2018-10-08 | 2018-10-08 | 高压元件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201811166763.8A CN111009569B (zh) | 2018-10-08 | 2018-10-08 | 高压元件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111009569A CN111009569A (zh) | 2020-04-14 |
| CN111009569B true CN111009569B (zh) | 2023-06-27 |
Family
ID=70111073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811166763.8A Active CN111009569B (zh) | 2018-10-08 | 2018-10-08 | 高压元件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111009569B (zh) |
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|---|---|---|---|---|
| CN104659094A (zh) * | 2013-11-22 | 2015-05-27 | 立锜科技股份有限公司 | 横向双扩散金属氧化物半导体元件及其制造方法 |
| TW201721872A (zh) * | 2013-11-15 | 2017-06-16 | 立錡科技股份有限公司 | 橫向雙擴散金屬氧化物半導體元件製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2018
- 2018-10-08 CN CN201811166763.8A patent/CN111009569B/zh active Active
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| CN104659094A (zh) * | 2013-11-22 | 2015-05-27 | 立锜科技股份有限公司 | 横向双扩散金属氧化物半导体元件及其制造方法 |
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| Publication number | Publication date |
|---|---|
| CN111009569A (zh) | 2020-04-14 |
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |