JPH09219520A - トランジスタ及びその製造方法 - Google Patents
トランジスタ及びその製造方法Info
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- JPH09219520A JPH09219520A JP9012150A JP1215097A JPH09219520A JP H09219520 A JPH09219520 A JP H09219520A JP 9012150 A JP9012150 A JP 9012150A JP 1215097 A JP1215097 A JP 1215097A JP H09219520 A JPH09219520 A JP H09219520A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】トランジスタのゲート電極の側面及び下部に長
いチャンネルを形成し、ショートチャンネル効果を抑制
する。 【解決手段】ゲート形成領域に第１ゲート絶縁膜１０
２、ゲート電極１０５及びゲート絶縁膜１０６’パター
ンを形成した後、エピタキシャル層を成長させて半導体
層１１０を形成する（Ｄ）。その後、側壁スペーサ１０
８’を除去し（Ｅ）、シリコンを熱酸化し、この熱酸化
膜を成長させて第２ゲート絶縁膜１１４を形成し、半導
体層１１０内にｎ+ 又はｐ+ ソース／ドレイン１１２を
形成する（Ｆ）。これにより、ゲート電極１０５側面及
び下部にチャンネルが形成され、ショートチャンネル効
果が抑止される。
いチャンネルを形成し、ショートチャンネル効果を抑制
する。 【解決手段】ゲート形成領域に第１ゲート絶縁膜１０
２、ゲート電極１０５及びゲート絶縁膜１０６’パター
ンを形成した後、エピタキシャル層を成長させて半導体
層１１０を形成する（Ｄ）。その後、側壁スペーサ１０
８’を除去し（Ｅ）、シリコンを熱酸化し、この熱酸化
膜を成長させて第２ゲート絶縁膜１１４を形成し、半導
体層１１０内にｎ+ 又はｐ+ ソース／ドレイン１１２を
形成する（Ｆ）。これにより、ゲート電極１０５側面及
び下部にチャンネルが形成され、ショートチャンネル効
果が抑止される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、トランジスタ及び
その製造方法に係るもので、詳しくは、微細線の幅を有
した高集積半導体素子に適合する高架ソース／ドレイン
(elevated source/drain) 構造のトランジスタ及びそ製
造方法に関する。
その製造方法に係るもので、詳しくは、微細線の幅を有
した高集積半導体素子に適合する高架ソース／ドレイン
(elevated source/drain) 構造のトランジスタ及びそ製
造方法に関する。
【０００２】
【従来の技術】従来、高架ソース／ドレイントランジス
タを製造する方法においては、図７（Ａ）に示すよう
に、シリコン基板１０上にゲート絶縁膜１２を形成し、
該ゲート絶縁膜１２上にポリシリコン膜１４を所定厚さ
に蒸着した後、図７（Ｂ）に示すように、前記ゲート絶
縁膜１２表面所定部位が露出するように該ポリシリコン
膜１４を食刻してゲート電極１４’を形成し、該ゲート
電極１４’が包含された前記ゲート絶縁膜１２上に化学
気相蒸着ＣＶＤ法を施して酸化膜の第１絶縁膜１６を蒸
着する。
タを製造する方法においては、図７（Ａ）に示すよう
に、シリコン基板１０上にゲート絶縁膜１２を形成し、
該ゲート絶縁膜１２上にポリシリコン膜１４を所定厚さ
に蒸着した後、図７（Ｂ）に示すように、前記ゲート絶
縁膜１２表面所定部位が露出するように該ポリシリコン
膜１４を食刻してゲート電極１４’を形成し、該ゲート
電極１４’が包含された前記ゲート絶縁膜１２上に化学
気相蒸着ＣＶＤ法を施して酸化膜の第１絶縁膜１６を蒸
着する。
【０００３】次いで、図８（Ｃ）に示すように、マスク
を用いずに該第１絶縁膜１６をエッチバック(etch-bac
k) して前記ゲート電極１４’の側壁に第１絶縁膜側壁
スペーサ１６’を形成し、それをマスクとして下部の前
記ゲート絶縁膜１２を食刻し、前記シリコン基板１０表
面所定部位を露出させる。その後、図８（Ｄ）に示すよ
うに、前記露出したシリコン基板１０上のみに選択的に
半導体層のエピ層を成長させ、該成長された半導体層内
にｎ+ 又はｐ+ 不純物をイオン注入してソース／ドレイ
ン１８を形成する。
を用いずに該第１絶縁膜１６をエッチバック(etch-bac
k) して前記ゲート電極１４’の側壁に第１絶縁膜側壁
スペーサ１６’を形成し、それをマスクとして下部の前
記ゲート絶縁膜１２を食刻し、前記シリコン基板１０表
面所定部位を露出させる。その後、図８（Ｄ）に示すよ
うに、前記露出したシリコン基板１０上のみに選択的に
半導体層のエピ層を成長させ、該成長された半導体層内
にｎ+ 又はｐ+ 不純物をイオン注入してソース／ドレイ
ン１８を形成する。
【０００４】これにより、トランジスタの製造工程が終
了する。
了する。
【０００５】
【発明が解決しようとする課題】然るに、このような従
来のトランジスタの製造方法では、半導体素子の高集積
化に伴い、漸次パターンサイズが小さくなり、ショート
チャンネル効果(short channel effect)が発生するおそ
れがある。本発明はこのような従来の課題に鑑みてなさ
れたもので、ゲートの側面及び下部に長いチャンネルを
形成し、ショートチャンネル効果を抑制し得るトランジ
スタ及びその製造方法を提供することを目的とする。
来のトランジスタの製造方法では、半導体素子の高集積
化に伴い、漸次パターンサイズが小さくなり、ショート
チャンネル効果(short channel effect)が発生するおそ
れがある。本発明はこのような従来の課題に鑑みてなさ
れたもので、ゲートの側面及び下部に長いチャンネルを
形成し、ショートチャンネル効果を抑制し得るトランジ
スタ及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】このため、請求項１の発
明にかかるトランジスタは、半導体基板と、該半導体基
板上に形成された第１ゲート絶縁膜と、該ゲート絶縁膜
上に形成されたゲート電極と、該ゲート電極の側面に形
成された第２ゲート絶縁膜と、該第２ゲート絶縁膜を介
してゲート電極の側面を囲むように半導体基板上に形成
された半導体層と、該半導体層の表面から所定深さであ
ってゲート電極の両側の領域に形成されたソース／ドレ
イン領域と、を備えて構成されている。
明にかかるトランジスタは、半導体基板と、該半導体基
板上に形成された第１ゲート絶縁膜と、該ゲート絶縁膜
上に形成されたゲート電極と、該ゲート電極の側面に形
成された第２ゲート絶縁膜と、該第２ゲート絶縁膜を介
してゲート電極の側面を囲むように半導体基板上に形成
された半導体層と、該半導体層の表面から所定深さであ
ってゲート電極の両側の領域に形成されたソース／ドレ
イン領域と、を備えて構成されている。
【０００７】請求項２の発明にかかる製造方法では、半
導体基板上に第１ゲート絶縁膜を形成し、該第１ゲート
絶縁膜上のゲート電極形成領域に、順次、ゲート電極、
絶縁膜パターンを形成するゲート電極形成工程と、該ゲ
ート電極及び絶縁膜パターンの両側面に、側壁スペーサ
を形成する側壁スペーサ形成工程と、該側壁スペーサ両
側の半導体基板表面が露出するように第１ゲート絶縁膜
を食刻する第１ゲート絶縁膜食刻工程と、前記半導体基
板の表面が露出した部位に半導体層を形成する半導体層
形成工程と、前記側壁スペーサを除去する側壁スペーサ
除去工程と、該側壁スペーサが除去された部位及び前記
半導体層上に第２ゲート絶縁膜を成長させる第２ゲート
絶縁膜形成工程と、前記半導体層内に不純物をイオン注
入してソース／ドレイン領域を形成するソース／ドレイ
ン形成工程と、を順次行うようにしている。
導体基板上に第１ゲート絶縁膜を形成し、該第１ゲート
絶縁膜上のゲート電極形成領域に、順次、ゲート電極、
絶縁膜パターンを形成するゲート電極形成工程と、該ゲ
ート電極及び絶縁膜パターンの両側面に、側壁スペーサ
を形成する側壁スペーサ形成工程と、該側壁スペーサ両
側の半導体基板表面が露出するように第１ゲート絶縁膜
を食刻する第１ゲート絶縁膜食刻工程と、前記半導体基
板の表面が露出した部位に半導体層を形成する半導体層
形成工程と、前記側壁スペーサを除去する側壁スペーサ
除去工程と、該側壁スペーサが除去された部位及び前記
半導体層上に第２ゲート絶縁膜を成長させる第２ゲート
絶縁膜形成工程と、前記半導体層内に不純物をイオン注
入してソース／ドレイン領域を形成するソース／ドレイ
ン形成工程と、を順次行うようにしている。
【０００８】かかる構成によれば、ゲート電極形成工程
において、半導体基板上に第１ゲート絶縁膜が形成さ
れ、第１ゲート絶縁膜上のゲート電極形成領域に、順
次、ゲート電極、絶縁膜パターンが形成され、側壁スペ
ーサ形成工程において、ゲート電極及び絶縁膜パターン
の両方側面に側壁スペーサが形成され、食刻工程におい
て、側壁スペーサの両方側の半導体基板表面の所定部位
が露出するように第１ゲート絶縁膜が食刻され、半導体
層成長工程において、半導体基板上に半導体層が形成さ
れ、側壁スペーサ除去工程において、側壁スペーサが除
去され、第２ゲート絶縁膜形成工程において、該側壁ス
ペーサが除去された部位及び前記半導体層上に第２ゲー
ト絶縁膜が形成され、ソース／ドレイン形成工程におい
て、半導体層内に不純物がイオン注入されてソース／ド
レイン領域が形成される。
において、半導体基板上に第１ゲート絶縁膜が形成さ
れ、第１ゲート絶縁膜上のゲート電極形成領域に、順
次、ゲート電極、絶縁膜パターンが形成され、側壁スペ
ーサ形成工程において、ゲート電極及び絶縁膜パターン
の両方側面に側壁スペーサが形成され、食刻工程におい
て、側壁スペーサの両方側の半導体基板表面の所定部位
が露出するように第１ゲート絶縁膜が食刻され、半導体
層成長工程において、半導体基板上に半導体層が形成さ
れ、側壁スペーサ除去工程において、側壁スペーサが除
去され、第２ゲート絶縁膜形成工程において、該側壁ス
ペーサが除去された部位及び前記半導体層上に第２ゲー
ト絶縁膜が形成され、ソース／ドレイン形成工程におい
て、半導体層内に不純物がイオン注入されてソース／ド
レイン領域が形成される。
【０００９】請求項３の発明にかかる製造方法では、前
記ゲート電極が、タングステンにて形成される。かかる
構成によれば、ゲート電極が、耐熱性に優れたタングス
テン膜を用いて形成されるため、タングステンの熱酸化
時、酸化が抑制される。請求項４の発明にかかる製造方
法では、前記側壁スペーサ形成工程は、前記絶縁膜パタ
ーン及び第１ゲート絶縁膜上に窒化膜を形成した後、該
窒化膜をエッチバックして側壁スペーサを形成する工程
である。
記ゲート電極が、タングステンにて形成される。かかる
構成によれば、ゲート電極が、耐熱性に優れたタングス
テン膜を用いて形成されるため、タングステンの熱酸化
時、酸化が抑制される。請求項４の発明にかかる製造方
法では、前記側壁スペーサ形成工程は、前記絶縁膜パタ
ーン及び第１ゲート絶縁膜上に窒化膜を形成した後、該
窒化膜をエッチバックして側壁スペーサを形成する工程
である。
【００１０】かかる構成によれば、側壁スペーサは、窒
化膜により形成される。これにより第１ゲート絶縁膜１
０２は酸化膜で形成され、第１ゲート絶縁膜１０２を食
刻するとき、側壁スペーサをマスクとして食刻比が選択
されて第１ゲート絶縁膜１０２が食刻される。請求項５
の発明にかかる製造方法では、前記半導体層形成工程
は、エピタキシャル層を成長させて半導体層を形成する
工程である。
化膜により形成される。これにより第１ゲート絶縁膜１
０２は酸化膜で形成され、第１ゲート絶縁膜１０２を食
刻するとき、側壁スペーサをマスクとして食刻比が選択
されて第１ゲート絶縁膜１０２が食刻される。請求項５
の発明にかかる製造方法では、前記半導体層形成工程
は、エピタキシャル層を成長させて半導体層を形成する
工程である。
【００１１】かかる構成によれば、エピタキシャル層が
成長して半導体層が形成される。請求項６の発明にかか
る製造方法では、前記第２ゲート絶縁膜形成工程は、熱
酸化膜を成長させて第２ゲート絶縁膜を形成する工程で
ある。かかる構成によれば、熱酸化膜が成長して第２ゲ
ート絶縁膜が形成される。請求項７の発明にかかる製造
方法では、前記ソース／ドレイン形成工程は、半導体層
（１１４）内に不純物濃度が低い低濃度イオン注入領域
を形成してから、該領域よりも不純物濃度が高くなるよ
うに不純物をイオン注入する工程である。
成長して半導体層が形成される。請求項６の発明にかか
る製造方法では、前記第２ゲート絶縁膜形成工程は、熱
酸化膜を成長させて第２ゲート絶縁膜を形成する工程で
ある。かかる構成によれば、熱酸化膜が成長して第２ゲ
ート絶縁膜が形成される。請求項７の発明にかかる製造
方法では、前記ソース／ドレイン形成工程は、半導体層
（１１４）内に不純物濃度が低い低濃度イオン注入領域
を形成してから、該領域よりも不純物濃度が高くなるよ
うに不純物をイオン注入する工程である。
【００１２】かかる構成によれば、半導体層内に低濃度
イオン注入領域が形成されてから不純物がイオン注入さ
れてソース／ドレイン領域が形成される。これにより、
ソース及びドレインのエッジに電界(electrical field)
が集中しなくなり、ホットキャリヤ効果(hot carrier e
ffect)が改善される。請求項８の発明にかかる製造方法
では、半導体基板上に第１ゲート絶縁膜を形成し、該第
１ゲート絶縁膜上のゲート電極形成領域に、順次、ゲー
ト電極、絶縁膜パターンを形成するゲート電極形成工程
と、該ゲート電極及び絶縁膜パターンの両側面に、絶縁
物質からなる側壁スペーサを形成する側壁スペーサ形成
工程と、該側壁スペーサ両側の半導体基板表面が露出す
るように第１ゲート絶縁膜を食刻する第１ゲート絶縁膜
食刻工程と、前記半導体基板の表面が露出した部位に半
導体層を形成する半導体層形成工程と、該半導体層内に
不純物をイオン注入してソース／ドレイン領域を形成す
るソース／ドレイン形成工程と、を順次行うようにして
いる。
イオン注入領域が形成されてから不純物がイオン注入さ
れてソース／ドレイン領域が形成される。これにより、
ソース及びドレインのエッジに電界(electrical field)
が集中しなくなり、ホットキャリヤ効果(hot carrier e
ffect)が改善される。請求項８の発明にかかる製造方法
では、半導体基板上に第１ゲート絶縁膜を形成し、該第
１ゲート絶縁膜上のゲート電極形成領域に、順次、ゲー
ト電極、絶縁膜パターンを形成するゲート電極形成工程
と、該ゲート電極及び絶縁膜パターンの両側面に、絶縁
物質からなる側壁スペーサを形成する側壁スペーサ形成
工程と、該側壁スペーサ両側の半導体基板表面が露出す
るように第１ゲート絶縁膜を食刻する第１ゲート絶縁膜
食刻工程と、前記半導体基板の表面が露出した部位に半
導体層を形成する半導体層形成工程と、該半導体層内に
不純物をイオン注入してソース／ドレイン領域を形成す
るソース／ドレイン形成工程と、を順次行うようにして
いる。
【００１３】かかる構成によれば、ゲート電極形成工程
において、半導体基板上に第１ゲート絶縁膜が形成さ
れ、該第１ゲート絶縁膜上のゲート電極形成領域に、順
次、ゲート電極、絶縁膜パターンが形成され、側壁スペ
ーサ形成工程において、ゲート電極及び絶縁膜パターン
の両側面に、絶縁物質からなる側壁スペーサが形成さ
れ、第１ゲート絶縁膜食刻工程において、側壁スペーサ
両側の半導体基板表面が露出するように第１ゲート絶縁
膜が形成され、半導体層形成工程において、半導体基板
の表面が露出した部位に半導体層が形成され、ソース／
ドレイン形成工程において、半導体層内に不純物がイオ
ン注入されてソース／ドレイン領域が形成される。
において、半導体基板上に第１ゲート絶縁膜が形成さ
れ、該第１ゲート絶縁膜上のゲート電極形成領域に、順
次、ゲート電極、絶縁膜パターンが形成され、側壁スペ
ーサ形成工程において、ゲート電極及び絶縁膜パターン
の両側面に、絶縁物質からなる側壁スペーサが形成さ
れ、第１ゲート絶縁膜食刻工程において、側壁スペーサ
両側の半導体基板表面が露出するように第１ゲート絶縁
膜が形成され、半導体層形成工程において、半導体基板
の表面が露出した部位に半導体層が形成され、ソース／
ドレイン形成工程において、半導体層内に不純物がイオ
ン注入されてソース／ドレイン領域が形成される。
【００１４】請求項９の発明にかかる製造方法では、前
記側壁スペーサ形成工程において形成される側壁スペー
サは、酸化膜又は誘電体膜である。かかる構成によれ
ば、絶縁膜側壁スペーサは、酸化膜又は誘電体膜により
形成される。請求項10の発明にかかる製造方法では、前
記誘電体膜がTa2O5 にて形成される。
記側壁スペーサ形成工程において形成される側壁スペー
サは、酸化膜又は誘電体膜である。かかる構成によれ
ば、絶縁膜側壁スペーサは、酸化膜又は誘電体膜により
形成される。請求項10の発明にかかる製造方法では、前
記誘電体膜がTa2O5 にて形成される。
【００１５】かかる構成によれば、絶縁膜側壁スペーサ
はTa2O5 からなる誘電膜により形成される。請求項11の
発明にかかる製造方法では、前記側壁スペーサ形成工程
は、前記絶縁膜パターン及び第１ゲート絶縁膜上に絶縁
膜を形成した後、該絶縁膜及び第１ゲート絶縁膜をエッ
チバックして側壁スペーサを形成する工程である。
はTa2O5 からなる誘電膜により形成される。請求項11の
発明にかかる製造方法では、前記側壁スペーサ形成工程
は、前記絶縁膜パターン及び第１ゲート絶縁膜上に絶縁
膜を形成した後、該絶縁膜及び第１ゲート絶縁膜をエッ
チバックして側壁スペーサを形成する工程である。
【００１６】かかる構成によれば、第１絶縁膜パターン
及び第１ゲート絶縁膜上に絶縁膜が形成された後、絶縁
膜及び第１ゲート絶縁膜がエッチバックされることによ
り、側壁スペーサが形成される。請求項12の発明にかか
る製造方法では、前記半導体層形成工程は、エピタキシ
ャル層を成長させて半導体層を形成する工程である。
及び第１ゲート絶縁膜上に絶縁膜が形成された後、絶縁
膜及び第１ゲート絶縁膜がエッチバックされることによ
り、側壁スペーサが形成される。請求項12の発明にかか
る製造方法では、前記半導体層形成工程は、エピタキシ
ャル層を成長させて半導体層を形成する工程である。
【００１７】かかる構成によれば、エピタキシャル層が
成長して半導体層が形成される。請求項13の発明にかか
る製造方法では、前記ソース／ドレイン形成工程は、半
導体層内に低濃度イオン注入領域を形成してから不純物
をイオン注入する工程である。かかる構成によれば、半
導体層内に低濃度イオン注入領域が形成されてから不純
物がイオン注入されてソース／ドレイン領域が形成され
る。
成長して半導体層が形成される。請求項13の発明にかか
る製造方法では、前記ソース／ドレイン形成工程は、半
導体層内に低濃度イオン注入領域を形成してから不純物
をイオン注入する工程である。かかる構成によれば、半
導体層内に低濃度イオン注入領域が形成されてから不純
物がイオン注入されてソース／ドレイン領域が形成され
る。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図６に基づいて説明する。図２（Ｆ）に示すように、
本実施の形態のトランジスタでは、半導体基板としての
シリコン基板１００上に第１ゲート絶縁膜１０２を介し
てゲート電極１０５が形成され、半導体層１１０が第２
ゲート絶縁膜１１４を介してゲート電極１０５の側面を
囲むようにシリコン基板１００上に形成されている。
〜図６に基づいて説明する。図２（Ｆ）に示すように、
本実施の形態のトランジスタでは、半導体基板としての
シリコン基板１００上に第１ゲート絶縁膜１０２を介し
てゲート電極１０５が形成され、半導体層１１０が第２
ゲート絶縁膜１１４を介してゲート電極１０５の側面を
囲むようにシリコン基板１００上に形成されている。
【００１９】シリコン基板１００、半導体層１１０に
は、夫々、ＰＭＯＳトランジスタを形成するときは不純
物である燐(phosphorus)がドーピングされ、ＮＭＯＳト
ランジスタを形成するときはボロン(boron) がドーピン
グされる。また、シリコン基板１００のドーピング濃度
は半導体層１１０のドーピング濃度よりも高く、そのド
ーピング濃度は、ＰＭＯＳ、ＮＭＯＳトランジスタの場
合、いずれにしても以下の通りである。
は、夫々、ＰＭＯＳトランジスタを形成するときは不純
物である燐(phosphorus)がドーピングされ、ＮＭＯＳト
ランジスタを形成するときはボロン(boron) がドーピン
グされる。また、シリコン基板１００のドーピング濃度
は半導体層１１０のドーピング濃度よりも高く、そのド
ーピング濃度は、ＰＭＯＳ、ＮＭＯＳトランジスタの場
合、いずれにしても以下の通りである。
【００２０】 (1)シリコン基板１００：７Ｅ１６〜７Ｅ１７atom/m3 (2)半導体層１１０ ：５Ｅ１６〜１Ｅ１８atom/m3 ソース／ドレイン１１２は、ゲート電極１０５の両側の
領域に半導体層１１０の表面から所定の深さまで形成さ
れ、第２ゲート絶縁膜１１４はこの半導体層１１０上ま
で形成されている。
領域に半導体層１１０の表面から所定の深さまで形成さ
れ、第２ゲート絶縁膜１１４はこの半導体層１１０上ま
で形成されている。
【００２１】尚、第１ゲート絶縁膜１０２の膜厚は、４
０〜１２０Åであり、第２ゲート絶縁膜の膜厚は、４５
〜１６０Åである。このように形成されたトランジスタ
では、シリコン基板１００上に半導体層１１０を介して
ソース／ドレイン１１２が形成され、ゲート電極１０５
側面に形成された第２ゲート絶縁膜１１４がゲート絶縁
膜として作用するため、その結果、ゲート電極１０５側
面及び下部にチャンネルが形成されて同一面積に対する
チャンネル長さが長くなり、ショートチャンネル効果を
抑止することができる。
０〜１２０Åであり、第２ゲート絶縁膜の膜厚は、４５
〜１６０Åである。このように形成されたトランジスタ
では、シリコン基板１００上に半導体層１１０を介して
ソース／ドレイン１１２が形成され、ゲート電極１０５
側面に形成された第２ゲート絶縁膜１１４がゲート絶縁
膜として作用するため、その結果、ゲート電極１０５側
面及び下部にチャンネルが形成されて同一面積に対する
チャンネル長さが長くなり、ショートチャンネル効果を
抑止することができる。
【００２２】また、シリコン基板１００のドーピング濃
度が半導体層１１０のドーピング濃度よりも高くなって
いるため、ゲート電極１０５の下部チャンネルが形成さ
れるシリコン基板１００では、突抜け(punch through)
電圧が高くなる。尚、図３に示すように、低濃度イオン
注入領域(lightly doped drain region；ＬＤＤ領域）
１１１を形成してもよい。低濃度イオン注入領域１１１
を形成することにより、ソース及びドレインのエッジに
電界が集中しなくなり、ホットキャリヤ効果を改善する
ことができる。また、低濃度イオン注入領域１１１を形
成しても、シリコン基板１００と半導体層１１０とのド
ーピング濃度が異なっているので、ゲート電極１０５の
側面チャンネルが形成される半導体層１１０側ではチャ
ンネルと低濃度イオン注入領域１１０とが接する部分に
おける漏洩電流(leakage current）は減少する。
度が半導体層１１０のドーピング濃度よりも高くなって
いるため、ゲート電極１０５の下部チャンネルが形成さ
れるシリコン基板１００では、突抜け(punch through)
電圧が高くなる。尚、図３に示すように、低濃度イオン
注入領域(lightly doped drain region；ＬＤＤ領域）
１１１を形成してもよい。低濃度イオン注入領域１１１
を形成することにより、ソース及びドレインのエッジに
電界が集中しなくなり、ホットキャリヤ効果を改善する
ことができる。また、低濃度イオン注入領域１１１を形
成しても、シリコン基板１００と半導体層１１０とのド
ーピング濃度が異なっているので、ゲート電極１０５の
側面チャンネルが形成される半導体層１１０側ではチャ
ンネルと低濃度イオン注入領域１１０とが接する部分に
おける漏洩電流(leakage current）は減少する。
【００２３】次に、かかるトランジスタの製造方法の第
１の実施の形態について説明する。第１の実施の形態に
おいては、図１（Ａ）に示すように、シリコン基板１０
０上に第１ゲート絶縁膜１０２を形成し、該第１ゲート
絶縁膜１０２上に、順次、耐熱性に優れたタングステン
膜１０４、酸化膜からなる第１絶縁膜１０６を蒸着す
る。
１の実施の形態について説明する。第１の実施の形態に
おいては、図１（Ａ）に示すように、シリコン基板１０
０上に第１ゲート絶縁膜１０２を形成し、該第１ゲート
絶縁膜１０２上に、順次、耐熱性に優れたタングステン
膜１０４、酸化膜からなる第１絶縁膜１０６を蒸着す
る。
【００２４】次いで、感光膜をマスクとして写真食刻法
により、第１絶縁膜１０６とタングステン膜１０４とを
食刻し、ゲート電極を形成すべき領域に、絶縁膜パター
ン１０６’及びゲート電極１０５を形成する。この工程
がゲート電極形成工程に相当する。その後、図１（Ｂ）
に示すように、絶縁膜パターン１０６’及び第１ゲート
絶縁膜１０２上に窒化膜１０８を蒸着する。
により、第１絶縁膜１０６とタングステン膜１０４とを
食刻し、ゲート電極を形成すべき領域に、絶縁膜パター
ン１０６’及びゲート電極１０５を形成する。この工程
がゲート電極形成工程に相当する。その後、図１（Ｂ）
に示すように、絶縁膜パターン１０６’及び第１ゲート
絶縁膜１０２上に窒化膜１０８を蒸着する。
【００２５】その後、図１（Ｃ）に示すように、マスク
を用いずに該窒化膜１０８をエッチバックし、前記絶縁
膜パターン１０６’とゲート電極１０５との両側面に窒
化膜側壁スペーサ１０８’を形成し、この窒化膜側壁ス
ペーサ１０８’をマスクとして絶縁膜パターン１０６’
及びゲート電極１０５の左右両方側の第１ゲート絶縁膜
１０２を食刻し、シリコン基板１００の表面を露出させ
る。この工程が側壁スペーサ形成工程及び第１ゲート絶
縁膜食刻工程に相当する。
を用いずに該窒化膜１０８をエッチバックし、前記絶縁
膜パターン１０６’とゲート電極１０５との両側面に窒
化膜側壁スペーサ１０８’を形成し、この窒化膜側壁ス
ペーサ１０８’をマスクとして絶縁膜パターン１０６’
及びゲート電極１０５の左右両方側の第１ゲート絶縁膜
１０２を食刻し、シリコン基板１００の表面を露出させ
る。この工程が側壁スペーサ形成工程及び第１ゲート絶
縁膜食刻工程に相当する。
【００２６】次いで、図２（Ｄ）に示すように、該露出
したシリコン基板１００上にのみ、シリコンを選択的に
前記ゲート電極１０５と略同じ高さまでエピタキシャル
成長させて半導体層１１０を形成する。尚、半導体層１
１０は、前述のようにシリコン基板１００と不純物濃度
が異なるように形成される。この工程が半導体層形成工
程に相当する。
したシリコン基板１００上にのみ、シリコンを選択的に
前記ゲート電極１０５と略同じ高さまでエピタキシャル
成長させて半導体層１１０を形成する。尚、半導体層１
１０は、前述のようにシリコン基板１００と不純物濃度
が異なるように形成される。この工程が半導体層形成工
程に相当する。
【００２７】その後、図２（Ｅ）に示すように、H3PO4
溶液を用いて窒化膜側壁スペーサ１０８’を除去する。
この工程が側壁スペーサ除去工程に相当する。次いで、
図２（Ｆ）に示すように、加熱炉(furnace) 内でシリコ
ンを熱酸化し、前記ゲート電極１０５側面の窒化膜側壁
スペーサ１０８’の除去された部位及び半導体層１１０
上に熱酸化膜を成長させて第２ゲート絶縁膜１１４を形
成し、前記半導体層１１０内にｎ+ 又はｐ+ ソース／ド
レイン１１２を形成し、トランジスタが製造される。こ
の工程が第２ゲート絶縁膜形成工程及びソース／ドレイ
ン形成工程に相当する。
溶液を用いて窒化膜側壁スペーサ１０８’を除去する。
この工程が側壁スペーサ除去工程に相当する。次いで、
図２（Ｆ）に示すように、加熱炉(furnace) 内でシリコ
ンを熱酸化し、前記ゲート電極１０５側面の窒化膜側壁
スペーサ１０８’の除去された部位及び半導体層１１０
上に熱酸化膜を成長させて第２ゲート絶縁膜１１４を形
成し、前記半導体層１１０内にｎ+ 又はｐ+ ソース／ド
レイン１１２を形成し、トランジスタが製造される。こ
の工程が第２ゲート絶縁膜形成工程及びソース／ドレイ
ン形成工程に相当する。
【００２８】このようにしてゲート電極１０５側面に形
成された熱酸化膜としての第２ゲート絶縁膜１１４がゲ
ート絶縁膜として作用し、その結果、ゲート電極１０５
側面及び下部にチャンネルが形成されて同一面積に対す
るチャンネル長さが長く、ショートチャンネル効果を抑
止することができるようなトランジスタを形成すること
ができる。
成された熱酸化膜としての第２ゲート絶縁膜１１４がゲ
ート絶縁膜として作用し、その結果、ゲート電極１０５
側面及び下部にチャンネルが形成されて同一面積に対す
るチャンネル長さが長く、ショートチャンネル効果を抑
止することができるようなトランジスタを形成すること
ができる。
【００２９】且つ、ゲート電極１０５が、耐熱性に優れ
たタングステン膜を用いて形成されるため、タングステ
ンの熱酸化時、酸化が抑制され、ゲート絶縁膜の質を高
めることができる。尚、前述のように低濃度イオン注入
領域１１１を形成するときは、前記ｎ+ 又はｐ+ 不純物
を注入する前に、先ず、イオン注入エネルギー及び放射
線量(dose)を調節してイオンを低濃度に注入して、図３
に示すような低濃度イオン注入領域１１１を形成し、そ
の後、ソース／ドレイン１１２を形成する。
たタングステン膜を用いて形成されるため、タングステ
ンの熱酸化時、酸化が抑制され、ゲート絶縁膜の質を高
めることができる。尚、前述のように低濃度イオン注入
領域１１１を形成するときは、前記ｎ+ 又はｐ+ 不純物
を注入する前に、先ず、イオン注入エネルギー及び放射
線量(dose)を調節してイオンを低濃度に注入して、図３
に示すような低濃度イオン注入領域１１１を形成し、そ
の後、ソース／ドレイン１１２を形成する。
【００３０】不純物イオンの注入条件は、以下の通りで
ある。 (1) ＰＭＯＳトランジスタの場合 (i) 低濃度不純物イオンの注入条件 (a) 注入する不純物イオン：ＢＦ2 (b) エネルギー：３〜３０ＫｅＶ (c) 不純物(dose)：１Ｅ１２〜３Ｅ１３atom/cm2 (ii)高濃度不純物イオンの注入条件 (a) 注入する不純物イオン：ＢＦ2 、ボロン (b) エネルギー：３〜３５ＫｅＶ (c) 不純物：１Ｅ１４〜１Ｅ１６atom/m2 (2) ＮＭＯＳトランジスタの場合 (i) 低濃度不純物イオンの注入条件 (a) 注入する不純物イオン：燐 (b) エネルギー：３〜３０ＫｅＶ (c) 不純物(dose)：１Ｅ１２〜３Ｅ１３atom/cm2 (ii)高濃度不純物イオンの注入条件 (a) 注入する不純物イオン：燐 (b) エネルギー：３〜３５ＫｅＶ (c) 不純物：１Ｅ１２〜３Ｅ１３atom/m2 次に、トランジスタの製造方法の第２の実施の形態につ
いて説明する。
ある。 (1) ＰＭＯＳトランジスタの場合 (i) 低濃度不純物イオンの注入条件 (a) 注入する不純物イオン：ＢＦ2 (b) エネルギー：３〜３０ＫｅＶ (c) 不純物(dose)：１Ｅ１２〜３Ｅ１３atom/cm2 (ii)高濃度不純物イオンの注入条件 (a) 注入する不純物イオン：ＢＦ2 、ボロン (b) エネルギー：３〜３５ＫｅＶ (c) 不純物：１Ｅ１４〜１Ｅ１６atom/m2 (2) ＮＭＯＳトランジスタの場合 (i) 低濃度不純物イオンの注入条件 (a) 注入する不純物イオン：燐 (b) エネルギー：３〜３０ＫｅＶ (c) 不純物(dose)：１Ｅ１２〜３Ｅ１３atom/cm2 (ii)高濃度不純物イオンの注入条件 (a) 注入する不純物イオン：燐 (b) エネルギー：３〜３５ＫｅＶ (c) 不純物：１Ｅ１２〜３Ｅ１３atom/m2 次に、トランジスタの製造方法の第２の実施の形態につ
いて説明する。
【００３１】このものは、側壁スペーサを絶縁物質によ
り形成し、この側壁スペーサを第２ゲート絶縁膜として
用いるようにしたものである。第２の実施の形態におい
ては、図４（Ａ）に示すように、シリコン基板１００上
に第１ゲート絶縁膜１０２を形成し、該ゲート絶縁膜１
０２上に、順次、ポリシリコン膜１０４’、酸化膜であ
る第１絶縁膜１０６を蒸着する。
り形成し、この側壁スペーサを第２ゲート絶縁膜として
用いるようにしたものである。第２の実施の形態におい
ては、図４（Ａ）に示すように、シリコン基板１００上
に第１ゲート絶縁膜１０２を形成し、該ゲート絶縁膜１
０２上に、順次、ポリシリコン膜１０４’、酸化膜であ
る第１絶縁膜１０６を蒸着する。
【００３２】次いで、図４（Ｂ）に示すように、感光膜
をマスクとし、写真食刻法を用いて第１絶縁膜１０６と
ポリシリコン膜１０４’とを食刻し、ゲート電極形成領
域に、夫々、絶縁膜パターン１０６’、ゲート電極１０
５を形成し、絶縁膜パターン１０６’及び第１ゲート絶
縁膜１０２上に第２絶縁膜１１６を蒸着する。このと
き、該第２絶縁膜１１６をＣＶＤ法により蒸着し、第２
絶縁膜１１６には、酸化膜及びTa2O5 の誘電体膜のうち
の何れか一つを用いる。
をマスクとし、写真食刻法を用いて第１絶縁膜１０６と
ポリシリコン膜１０４’とを食刻し、ゲート電極形成領
域に、夫々、絶縁膜パターン１０６’、ゲート電極１０
５を形成し、絶縁膜パターン１０６’及び第１ゲート絶
縁膜１０２上に第２絶縁膜１１６を蒸着する。このと
き、該第２絶縁膜１１６をＣＶＤ法により蒸着し、第２
絶縁膜１１６には、酸化膜及びTa2O5 の誘電体膜のうち
の何れか一つを用いる。
【００３３】その後、図５（Ｃ）に示すように、マスク
を用いずに第２絶縁膜１１６及び第１ゲート絶縁膜１０
２をエッチバックし、絶縁膜パターン１０６’とゲート
電極１０５との両側面に第２絶縁膜側壁スペーサ１１
６’を形成し、シリコン基板１００の表面の所定部位を
露出させる。次いで、図５（Ｄ）に示すように、該露出
したシリコン基板１００上にシリコンを選択的にゲート
電極１０５と略同じ高さまでエピタキシャル層を成長さ
せて半導体層１１０を形成し、その後、該半導体層１１
０内にｎ+ 又はｐ+ 不純物をイオン注入してｎ+ 又はｐ
+ ソース／ドレイン１１２を形成し、トランジスタが製
造される。
を用いずに第２絶縁膜１１６及び第１ゲート絶縁膜１０
２をエッチバックし、絶縁膜パターン１０６’とゲート
電極１０５との両側面に第２絶縁膜側壁スペーサ１１
６’を形成し、シリコン基板１００の表面の所定部位を
露出させる。次いで、図５（Ｄ）に示すように、該露出
したシリコン基板１００上にシリコンを選択的にゲート
電極１０５と略同じ高さまでエピタキシャル層を成長さ
せて半導体層１１０を形成し、その後、該半導体層１１
０内にｎ+ 又はｐ+ 不純物をイオン注入してｎ+ 又はｐ
+ ソース／ドレイン１１２を形成し、トランジスタが製
造される。
【００３４】このように形成されたトランジスタでは、
ゲート電極１０５側面に形成された第２絶縁膜側壁スペ
ーサ１１６’がゲート絶縁膜として作用し、ゲート電極
１０５側面及びその下部にチャンネルが形成されて同一
面積に対するチャンネル長さが長くなり、ショートチャ
ンネル効果を抑止することができる。また、側壁スペー
サを絶縁物質で形成するので、側壁スペーサを除去する
工程を省くことができる。
ゲート電極１０５側面に形成された第２絶縁膜側壁スペ
ーサ１１６’がゲート絶縁膜として作用し、ゲート電極
１０５側面及びその下部にチャンネルが形成されて同一
面積に対するチャンネル長さが長くなり、ショートチャ
ンネル効果を抑止することができる。また、側壁スペー
サを絶縁物質で形成するので、側壁スペーサを除去する
工程を省くことができる。
【００３５】尚、低濃度イオン注入領域１１１を形成す
るときは、第１の実施の形態と同様に、ｎ+ 又はｐ+ 不
純物を注入する以前に、先ず、イオン注入エネルギ及び
放射線量を調節してイオンを低濃度に注入し、その後、
ソース／ドレイン１１２を形成する。これにより、図６
に示すような低濃度イオン注入領域１１１が形成され、
ソース及びドレインのエッジに電界集中がなく、ホット
キャリヤ効果を改善したトランジスタを製造することが
できる。
るときは、第１の実施の形態と同様に、ｎ+ 又はｐ+ 不
純物を注入する以前に、先ず、イオン注入エネルギ及び
放射線量を調節してイオンを低濃度に注入し、その後、
ソース／ドレイン１１２を形成する。これにより、図６
に示すような低濃度イオン注入領域１１１が形成され、
ソース及びドレインのエッジに電界集中がなく、ホット
キャリヤ効果を改善したトランジスタを製造することが
できる。
【００３６】尚、低濃度イオン注入領域１１１を形成す
るときの条件は、第１の実施の形態と同様である。
るときの条件は、第１の実施の形態と同様である。
【００３７】
【発明の効果】以上説明したように、請求項１の発明に
係るトランジスタによれば、チャンネルがゲート電極の
下部から側面にかけて形成されているため、チャンネル
が長くなり、ショートチャンネル効果を抑制することが
でき、信頼性が向上する。請求項２の発明に係る製造方
法によれば、ゲート電極の下部及び側面にチャンネルが
形成されたトランジスタを製造することができ、チャン
ネルが長くなるので、ショートチャンネル効果を抑制し
て信頼性の高いトランジスタを製造できるという効果が
ある。
係るトランジスタによれば、チャンネルがゲート電極の
下部から側面にかけて形成されているため、チャンネル
が長くなり、ショートチャンネル効果を抑制することが
でき、信頼性が向上する。請求項２の発明に係る製造方
法によれば、ゲート電極の下部及び側面にチャンネルが
形成されたトランジスタを製造することができ、チャン
ネルが長くなるので、ショートチャンネル効果を抑制し
て信頼性の高いトランジスタを製造できるという効果が
ある。
【００３８】請求項３の発明にかかる製造方法によれ
ば、ゲート電極が、耐熱性に優れたタングステン膜を用
いて形成されるため、タングステンの熱酸化時、酸化が
抑制され、ゲート絶縁膜の質を高めることができる。請
求項４の発明にかかる製造方法によれば、側壁スペーサ
を窒化膜により形成するので、食刻比を選択して第１ゲ
ート絶縁膜を食刻することができる。
ば、ゲート電極が、耐熱性に優れたタングステン膜を用
いて形成されるため、タングステンの熱酸化時、酸化が
抑制され、ゲート絶縁膜の質を高めることができる。請
求項４の発明にかかる製造方法によれば、側壁スペーサ
を窒化膜により形成するので、食刻比を選択して第１ゲ
ート絶縁膜を食刻することができる。
【００３９】請求項５の発明にかかる製造方法によれ
ば、エピタキシャル層を成長させて半導体層を形成する
ことができる。請求項６の発明にかかる製造方法によれ
ば、熱酸化膜により第２ゲート絶縁膜を形成することが
できる。請求項７の発明にかかる製造方法によれば、低
濃度イオン注入領域が形成されるので、ソース及びドレ
インのエッジに電界が集中しなくなり、ホットキャリヤ
効果を改善することができる。
ば、エピタキシャル層を成長させて半導体層を形成する
ことができる。請求項６の発明にかかる製造方法によれ
ば、熱酸化膜により第２ゲート絶縁膜を形成することが
できる。請求項７の発明にかかる製造方法によれば、低
濃度イオン注入領域が形成されるので、ソース及びドレ
インのエッジに電界が集中しなくなり、ホットキャリヤ
効果を改善することができる。
【００４０】請求項８の発明にかかる製造方法によれ
ば、請求項２の場合と同様に、チャンネルが長くなり、
ショートチャンネル効果を抑制して信頼性の高いトラン
ジスタを製造できるという効果がある。また、側壁スペ
ーサを絶縁物質で形成するので、側壁スペーサを除去す
る工程を省くことができる。請求項９の発明にかかる製
造方法によれば、側壁スペーサを誘電体膜により形成す
ることができる。
ば、請求項２の場合と同様に、チャンネルが長くなり、
ショートチャンネル効果を抑制して信頼性の高いトラン
ジスタを製造できるという効果がある。また、側壁スペ
ーサを絶縁物質で形成するので、側壁スペーサを除去す
る工程を省くことができる。請求項９の発明にかかる製
造方法によれば、側壁スペーサを誘電体膜により形成す
ることができる。
【００４１】請求項10の発明にかかる製造方法によれ
ば、側壁スペーサをTa2O5 からなる誘電体膜により形成
することができる。請求項11の発明にかかる製造方法に
よれば、絶縁膜及び第１ゲート絶縁膜をエッチバックし
て側壁スペーサを形成することができる。請求項12の発
明にかかる製造方法によれば、エピタキシャル層を成長
させて半導体層を形成することができる。
ば、側壁スペーサをTa2O5 からなる誘電体膜により形成
することができる。請求項11の発明にかかる製造方法に
よれば、絶縁膜及び第１ゲート絶縁膜をエッチバックし
て側壁スペーサを形成することができる。請求項12の発
明にかかる製造方法によれば、エピタキシャル層を成長
させて半導体層を形成することができる。
【００４２】請求項13の発明にかかる製造方法によれ
ば、ソース／ドレイン領域を形成することにより、ソー
ス及びドレインのエッジに電界が集中しなくなり、ホッ
トキャリヤ効果を改善することができる。
ば、ソース／ドレイン領域を形成することにより、ソー
ス及びドレインのエッジに電界が集中しなくなり、ホッ
トキャリヤ効果を改善することができる。
【図１】本発明の第１の実施の形態を示す工程図。
【図２】同上工程図。
【図３】ＬＤＤ領域を備えた第１の実施の形態のトラン
ジスタの断面図。
ジスタの断面図。
【図４】本発明の第２の実施の形態を示す工程図。
【図５】同上工程図。
【図６】ＬＤＤ領域を備えた第２の実施の形態のトラン
ジスタの断面図。
ジスタの断面図。
【図７】従来の工程図。
【図８】同上工程図。
１００ シリコン基板 １０２ 第１ゲート絶縁膜 １０４ タングステン膜 １０４’ポリシリコン膜 １０５ ゲート電極 １０６ 第１絶縁膜 １０６’絶縁膜パターン １０８ 窒化膜 １１０ 半導体層 １１２ ソース／ドレイン １１４ 第２ゲート絶縁膜 １１６ 第２絶縁膜 １１６’第２絶縁膜側壁スペーサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャン レオル キム 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、サチャン−ドン、47
Claims (13)
- 【請求項１】半導体基板（１００）と、 該半導体基板（１００）上に形成された第１ゲート絶縁
膜（１０２）と、 該ゲート絶縁膜（１０２）上に形成されたゲート電極
（１０５）と、 該ゲート電極（１０５）の側面に形成された第２ゲート
絶縁膜（１１４）と、 該第２ゲート絶縁膜（１１４）を介してゲート電極（１
０５）の側面を囲むように半導体基板（１００）上に形
成された半導体層（１１０）と、 該半導体層（１１０）の表面から所定深さあってゲート
電極（１０５）の両側の領域に形成されたソース／ドレ
イン領域（１１２）と、を備えて構成されたことを特徴
とするトランジスタ。 - 【請求項２】半導体基板（１００）上に第１ゲート絶縁
膜（１０２）を形成し、該第１ゲート絶縁膜（１０２）
上のゲート電極形成領域に、順次、ゲート電極（１０
５）、絶縁膜パターン（１０６')を形成するゲート電極
形成工程と、 該ゲート電極（１０５）及び絶縁膜パターン（１０６')
の両側面に、側壁スペーサ（１０８')を形成する側壁ス
ペーサ形成工程と、 該側壁スペーサ（１０８')両側の半導体基板表面が露出
するように第１ゲート絶縁膜（１０２）を食刻する第１
ゲート絶縁膜食刻工程と、 前記半導体基板の表面が露出した部位に半導体層（１１
０）を形成する半導体層形成工程と、 前記側壁スペーサ（１０８')を除去する側壁スペーサ除
去工程と、 該側壁スペーサ（１０８')が除去された部位及び前記半
導体層（１１０）上に第２ゲート絶縁膜（１１４）を成
長させる第２ゲート絶縁膜形成工程と、 前記半導体層（１１０）内に不純物をイオン注入してソ
ース／ドレイン領域（１１２）を形成するソース／ドレ
イン形成工程と、を順次行うことを特徴とするトランジ
スタの製造方法。 - 【請求項３】前記ゲート電極（１０５）は、タングステ
ンにて形成されることを特徴とする請求項２記載のトラ
ンジスタの製造方法。 - 【請求項４】前記側壁スペーサ形成工程は、前記絶縁膜
パターン（１０６')及び第１ゲート絶縁膜（１０２）上
に窒化膜（１０８）を形成した後、該窒化膜（１０８）
をエッチバックして側壁スペーサ（１０８')を形成する
工程であることを特徴とする請求項２又は請求項３記載
のトランジスタの製造方法。 - 【請求項５】前記半導体層形成工程は、エピタキシャル
層を成長させて半導体層（１１０）を形成する工程であ
ることを特徴とする請求項２〜請求項４のいずれか１つ
に記載のトランジスタの製造方法。 - 【請求項６】前記第２ゲート絶縁膜形成工程は、熱酸化
膜を成長させて第２ゲート絶縁膜（１１４）を形成する
工程であることを特徴とする請求項２〜請求項５のいず
れか１つに記載のトランジスタの製造方法。 - 【請求項７】前記ソース／ドレイン形成工程は、半導体
層（１１４）内に不純物濃度が低い低濃度イオン注入領
域を形成してから、該領域よりも不純物濃度が高くなる
ように不純物をイオン注入する工程であることを特徴と
する請求項２〜請求項６のいずれか１つに記載のトラン
ジスタの製造方法。 - 【請求項８】半導体基板（１００）上に第１ゲート絶縁
膜（１０２）を形成し、該第１ゲート絶縁膜（１０２）
上のゲート電極形成領域に、順次、ゲート電極（１０
５）、絶縁膜パターン（１０６')を形成するゲート電極
形成工程と、 該ゲート電極（１０５）及び絶縁膜パターン（１０６')
の両側面に、絶縁物質からなる側壁スペーサ（１１６')
を形成する側壁スペーサ形成工程と、 該側壁スペーサ（１１６')両側の半導体基板表面が露出
するように第１ゲート絶縁膜（１０２）を食刻する第１
ゲート絶縁膜食刻工程と、 前記半導体基板の表面が露出した部位に半導体層（１１
０）を形成する半導体層形成工程と、 該半導体層（１１０）内に不純物をイオン注入してソー
ス／ドレイン領域（１１２）を形成するソース／ドレイ
ン形成工程と、を順次行うことを特徴とするトランジス
タの製造方法。 - 【請求項９】前記側壁スペーサ形成工程において形成さ
れる側壁スペーサ（１１６')は、誘電体膜であることを
特徴とする請求項８記載のトランジスタの製造方法。 - 【請求項10】前記誘電体膜は、Ta2O5 にて形成されるこ
とを特徴とする請求項９記載のトランジスタの製造方
法。 - 【請求項11】前記側壁スペーサ形成工程は、前記絶縁膜
パターン（１０６')及び第１ゲート絶縁膜（１０２）上
に絶縁膜（１１６）を形成した後、該絶縁膜（１１６）
及び第１ゲート絶縁膜（１０２）をエッチバックして側
壁スペーサ（１１６')を形成する工程であることを特徴
とする請求項８〜請求項10のいずれか１つに記載のトラ
ンジスタの製造方法。 - 【請求項12】前記半導体層形成工程は、エピタキシャル
層を成長させて半導体層（１１０）を形成する工程であ
ることを特徴とする請求項８〜請求項11のいずれか１つ
に記載のトランジスタの製造方法。 - 【請求項13】前記ソース／ドレイン形成工程は、半導体
層（１１０）内に低濃度イオン注入領域を形成してから
不純物をイオン注入する工程であることを特徴とする請
求項８〜請求項12のいずれか１つに記載のトランジスタ
の製造方法。
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