DE19630609C2 - Verfahren zum Herstellen eines Transistors - Google Patents
Verfahren zum Herstellen eines TransistorsInfo
- Publication number
- DE19630609C2 DE19630609C2 DE19630609A DE19630609A DE19630609C2 DE 19630609 C2 DE19630609 C2 DE 19630609C2 DE 19630609 A DE19630609 A DE 19630609A DE 19630609 A DE19630609 A DE 19630609A DE 19630609 C2 DE19630609 C2 DE 19630609C2
- Authority
- DE
- Germany
- Prior art keywords
- insulating film
- forming
- gate
- gate electrode
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 20
- 125000006850 spacer group Chemical group 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 4
- 101100346656 Drosophila melanogaster strat gene Proteins 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000012535 impurity Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- IOVCWXUNBOPUCH-UHFFFAOYSA-M Nitrite anion Chemical compound [O-]N=O IOVCWXUNBOPUCH-UHFFFAOYSA-M 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
Die vorliegende Erfindung bezieht sich auf ein Verfahren zum
Herstellen eines Transistors und insbesondere auf ein Verfahren
zum Herstellen eines Transistors mit einem angehobenen
Source/Drain-Aufbau.
Ein herkömmlicher angehobener Source/Drain-Transistor ist in den
Fig. 1A bis 1D gezeigt.
In Fig. 1A umfaßt ein herkömmlicher angehobener Source/Drain-
Transistor einen Gate-Isolierfilm 12, der auf einem Silicium
substrat 10 gebildet ist. Ein Polysiliciumfilm 14 ist auf den
Gate-Isolierfilm 12 aufgetragen. Der Polysiliciumfilm 14 wird
geätzt, um einen vorbestimmten Teil des Gate-Isolierfilmes 12
freizulegen. Somit wird ein Polysilicium-Gate 14' gebildet, wie
dies in Fig. 1B gezeigt ist. Ein Oxidfilm (erster Isolierfilm
16) wird auf den Gate-Isolierfilm 12 und das Gate 14' durch ein
chemisches Dampfabscheidungsverfahren aufgetragen.
Danach wird, wie in Fig. 1C gezeigt ist, eine erste Isolier
seitenwand-Abstandseinheit 16' an einer Seitenfläche des Poly
silicium-Gates 14' durch Rückätzen des ersten Isolierfilmes 10
ohne Verwendung einer Maske gebildet. Ein vorbestimmter Teil der
Oberfläche des Siliciumsubstrates 10 wird durch Ätzen eines entspre
chenden Teiles des Gate-Isolierfilmes mittels der ersten Isolier
seitenwand-Abstandseinheit 16' als Maske freigelegt.
Sodann wird, wie in Fig. 1D gezeigt wird, eine epitaxiale
Schicht selektiv auf die Oberfläche des freiliegenden Silicium
substrates 10 aufgetragen, und eine Source/Drain 18 wird durch
Ionenimplantieren eines n+- oder p+-Fremdstoffes in die aufge
tragene epitaxiale Schicht gebildet.
Jedoch hat der mit dem oben erläuterten Verfahren hergestellte
Transistor einen Nachteil, daß aufgrund der mit größer werdendem
Integrationsmaß der Halbleitervorrichtung eintretenden Verrin
gerung einer Musterabmessung ein Kurzkanaleffekt auftreten kann.
Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren
zum Herstellen eines Transistors anzugeben, bei dem Probleme
aufgrund von Einschränkungen und Nachteilen des Standes der
Technik vermieden sind und bei dem insbesondere ein Kurzkanal
effekt verhindert werden kann.
Zur Lösung dieser Aufgabe sieht die vorliegende Erfindung ein
Verfahren vor, wie dieses insbesondere in Patentanspruch 1
angegeben ist.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich insbe
sondere aus den Unteransprüchen.
Die Erfindung schafft also ein Verfahren zum Herstellen eines
Transistors, das die folgenden Schritte aufweist: Bilden eines
Gate-Isolierfilmes auf einem Substrat, Bilden einer Gate-
Elektrode auf dem Gate-Isolierfilm auf dem Substrat und Bilden
eines ersten Isolierfilmmusters auf der Gate-Elektrode, Bilden
einer Seitenwand-Abstandseinheit an Seitenflächen des ersten
Isolierfilmmusters und der Gate-Elektrode, Ätzen des Gate-
Isolierfilmes und Freilegen eines Teiles einer Oberfläche des
Substrates, Bilden einer epitaxialen Schicht auf dem Substrat,
wo der Gate-Isolierfilm geätzt ist, Entfernen der Seitenwand-
Abstandseinheit, Aufwachsen eines thermischen Oxidfilmes auf
einem Teil entsprechend dort, wo die Seitenwand-Abstandseinheit
entfernt ist, und auf einem oberen Teil der epitaxialen Schicht,
und Bilden eines Source/Drain-Bereiches durch Ionenimplantieren
eines Fremdstoffes in die epitaxiale Schicht.
Gemäß einem weiteren Aspekt umfaßt die vorliegende Erfindung ein
Verfahren zum Herstellen eines Transistors mit einem ersten
Schritt zum Bilden einer Gate-Elektrode auf einem Gate-Isolier
film auf einem Substrat und eines ersten Isolierfilmmusters auf der
Gate-Elektrode, einem zweiten Schritt zum Bilden einer Seiten
wand-Abstandseinheit bei Seitenflächen des ersten Isolierfilm
musters und der Gate-Elektrode, einem dritten Schritt zum Ätzen
eines Gate-Isolierfilmes, um eine vorbestimmte Oberfläche auf
den linken und rechten Seiten der Seitenwand-Abstandseinheit
freizulegen, einem vierten Schritt zum Bilden einer epitaxialen
Schicht auf dem Substrat, auf welchem die Oberfläche freigelegt
ist, einem fünften Schritt zum Entfernen der Seitenwand-Abstands
einheit, einem sechsten Schritt zum Aufwachsen eines thermischen
Oxidfilmes auf einem vorbestimmten Teil, auf dem die Seitenwand-
Abstandseinheit entfernt ist und auf einem oberen Teil der
epitaxialen Schicht, und einem siebten Schritt zum Bilden eines
Source/Drain-Bereiches durch Ionenimplantieren eines Fremd
stoffes in die epitaxiale Schicht.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher
erläutert. Es zeigen:
Fig. 1A bis 1D Schnittdarstellungen zur Erläuterung eines
Herstellungsverfahrens eines herkömmlichen Transistors,
Fig. 2A bis 2F Schnittdarstellungen zur Erläuterung eines
Herstellungsverfahrens eines Transistors nach einem Ausführungs
beispiel der vorliegenden Erfindung, und
Fig. 3A bis 3D Schnittdarstellungen eines anderen Herstel
lungsverfahrens eines Transistors.
Die vorliegende Erfindung ist grundsätzlich auf ein Verfahren
zum Herstellen eines Transistors gerichtet, der einen Kanal an
einer Seitenwand eines Gates und an einem unteren Teil aufweist,
um einen Kurzkanaleffekt zu verhindern, der auftreten kann, wenn
das Integrationsmaß bzw. die Integrationsdichte der Halbleiter
vorrichtung größer wird.
Das Transistor-Herstellungsverfahren in einem Ausführungsbei
spiel der vorliegenden Erfindung wird nunmehr anhand der Fig.
2A bis 2F erläutert.
Wie in Fig. 2A gezeigt ist, wird ein Gate-Isolierfilm 102 auf
einem Siliciumsubstrat 100 gebildet, und ein Wolframfilm 104
wird auf den Gate-Isolierfilm 102 aufgetragen. Ein Oxidfilm
(erster Isolierfilm 106) wird auf den Wolframfilm 104 aufge
tragen.
Danach werden, wie in Fig. 2B gezeigt ist, der erste Isolier
film 106 und der Wolframfilm 104 geätzt, um einen vorbestimmten
Teil des Gate-Isolierfilmes 102 durch einen photolithographi
schen Prozeß freizulegen, der einen photoempfindlichen Film als
Maske verwendet. Als Ergebnis werden ein erstes Isolierfilm
muster 106' und eine Gate-Elektrode 105 gebildet. Ein Nitridfilm
108 wird auf die gesamte Oberfläche des Gate-Isolierfilmes 102
einschließlich des ersten Isolierfilmmusters 106' und der Gate-
Elektrode 105 aufgetragen.
Sodann wird, wie in Fig. 2C gezeigt ist, eine Nitrid-Seiten
wand-Abstandseinheit 108' an Seitenflächen des ersten Isolier
filmmusters 106' und der Gate-Elektrode 105 durch Rückätzen des
Nitritfilmes 108 ohne Maske gebildet. Anschließend wird eine
vorbestimmte Oberfläche des Siliciumsubstrates 100 durch Ätzen
des Gate-Isolierfilmes 102 auf den linken und rechten Seiten
hiervon unter Verwendung der Nitridfilm-Seitenwand-Abstandsein
heit 108' als Maske freigelegt.
Wie in Fig. 2D gezeigt ist, wird eine epitaxiale Schicht 110
selektiv auf der Oberfläche des freiliegenden Siliciumsubstrates
100 aufgewachsen, um die gleiche Höhe wie die Gate-Elektrode 105
anzunehmen. Zusätzlich wird, wie in Fig. 2E gezeigt ist, die
Nitrid-Seitenwand-Abstandseinheit 108' mittels einer Lösung, wie
beispielsweise H3PO4 und anderen Äquivalenten, entfernt.
Wie in Fig. 2F gezeigt ist, wird das Silicium in einem Ofen
thermisch oxidiert, und ein thermische Oxidfilm 114 wird auf
einem vorbestimmten Teil (wo die Nitridfilm-Seitenwand-Abstands
einheit 108' entfernt wird) der Seitenfläche der Gate-Elektrode
105 und der epitaxialen Schicht 110 aufgewachsen. Eine n+- oder
eine p+-Source/Drain 112 wird durch Ionenimplantieren eines n+-
oder eines p+-Fremdstoffes in die expitaxiale Schicht 110 er
zeugt, um so den Transistorherstellungsprozeß abzuschließen.
Beim Implantieren des n+- oder p+-Fremdstoffes können die
gewünschten Source/Drain nach Herstellen einer LLD (schwach
dotierten Drain) gebildet werden, indem die Ionenimplantations
energie und die Dosis hiervon gesteuert werden.
Wenn der Transistor mit dem oben beschriebenen Verfahren herge
stellt wird, wirkt der Transistor, da der an einer Seitenwand
der Gate-Elektrode 105 gebildete thermische Oxidfilm 114 als ein
Gate-Isolierfilm dient, als ein Transistor mit einem Kanal, der
an einer Seitenfläche sowie an einem unteren Teil der Gate-
Elektrode 105 gebildet ist. Das heißt, es ist möglich, einen
Transistor mit einem länglichen oder gestreckten Kanal bezüglich
der gleichen Oberfläche herzustellen.
Darüberhinaus wird die Gate-Elektrode mittels eines Wolfram
filmes gebildet, der eine hochschmelzende Charakteristik hat,
die die Qualität des Gate-Isolierfilmes steigert, da das Wolfram
während des thermischen Oxidationsprozesses eine starke Antioxid
eigenschaft aufweist.
Ein weiteres Transistor-Herstellungsverfahren
wird nunmehr anhand der
Fig. 3A bis 3D erläutert.
Wie in Fig. 3A gezeigt ist, wird ein Gate-Isolierfilm 102 auf
einem Siliciumsubstrat 100 gebildet, ein Polysiliciumfilm 104
wird auf dem Gate-Isolierfilm 102 gebildet, und ein Oxidfilm
(erster Isolierfilm 106) wird auf dem Polysiliciumfilm 104 gebil
det.
Sodann werden, wie in Fig. 3B gezeigt ist, der erste Isolier
film 106 und der Polysiliciumfilm 104 geätzt, um eine vorbe
stimmte Oberfläche des Gate-Isolierfilmes 102 durch einen photo
lithographischen Prozeß mittels eines photoempfindlichen Filmes
als Maske freizulegen. Ein erstes Isolierfilmmuster 106' und
eine Gate-Elektrode 105 werden so gebildet. Ein zweiter Isolier
film 116 wird auf die gesamte Oberfläche des Gate-Isolierfilmes
102, das erste Isoliermuster 106' und die Gate-Elektrode 105
aufgetragen. Hier wird der zweite Isolierfilm 116 entweder mit
einem Oxidfilm, der mit einer chemischen Dampfabscheidung aufge
tragen ist, oder mit einem dielektrischen Film, wie beispiels
weise Ta2O5 oder anderen Äquivalenten, erzeugt.
Danach werden, wie in Fig. 3C gezeigt ist, der zweite Isolier
film 116 und der Gate-Isolierfilm 102 ohne eine Maske rück
geätzt, und eine zweite Isolierseitenwand-Abstandseinheit 116'
wird auf Seitenflächen des ersten Isolierfilmmusters 106' und
der Gate-Elektrode 105 gebildet. Somit wird eine vorbestimmte
Oberfläche des Siliciumsubstrates 100 freigelegt.
Wie in Fig. 3D gezeigt ist, wird eine epitaxiale Schicht 110
selektiv auf der freiliegenden Oberfläche des Siliciumsubstrates
100 bis zu der gleichen Höhe wie die Gate-Elektrode 105 aufge
wachsen. Eine n+- oder eine p+-Source/Drain 112 wird durch Ionen
implantieren eines n+- oder eines p+-Fremdstoffes in die
epitaxiale Schicht 110 gebildet, um so den Transistorherstel
lungsprozeß abzuschließen. Wenn hier der n+- oder der p+-Fremd
stoff implantiert wird, so kann die Source/Drain mittels einer
LDD erzeugt werden, indem die Ionenimplantationsenergie und die
Dosis hiervon gesteuert werden und indem eine Ionenimplantation
erneut vorgenommen wird.
Da in diesem Fall die Seitenwand-Abstandseinheit des zweiten
Isolierfilmes 116', der an einer Seitenfläche der Gate-Elektrode
105 gebildet ist, als ein Gate-Isolierfilm wirkt, kann ein ge
wünschter Transistor mit einem Kanal erhalten werden, der an
einer Seitenfläche und an einem unteren Teil des Gates 105 ge
bildet ist. Das heißt, bei dem oben beschriebenen Transistor ist
es möglich, einen Kurzkanaleffekt einzuschränken, indem ein Tran
sistor erzeugt wird, der einen länglichen oder gestreckten Kanal
bezüglich der gleichen Oberfläche aufweist.
Damit liefert die vorliegende Erfindung ein verbessertes
Transistor-Herstellungsverfahren, das einen Kurzkanaleffekt ver
hindern kann, indem ein Transistor hergestellt wird, der einen
Kanal aufweist, der an einer Seitenwand des Gates und an einem
unteren Teil gebildet ist, und indem der Kanal gestreckt oder
verlängert wird.
Wie oben beschrieben ist, weist das erfindungsgemäße Verfahren
zum Herstellen eines Transistors die folgenden Vorteile auf:
Da es möglich ist, ein Substrat zu bilden, das verschiedene Do
tierdichten an einer unteren Kanalseite und an einer Seitenflä
chen-Kanalseite des Gates hat, kann erstens eine gewünschte
Durchgreifspannung an dem Substrat (Siliciumsubstrat) bei einer
Kanalseite unterhalb des Gates mit einer hohen Dotierdichte er
zielt werden. Darüberhinaus ist es möglich, einen Leckstrom bei
einem vorbestimmten Teil zu verringern, wo ein Kanal und ein
LDD-Bereich einander bei dem Substrat (einer epitaxialen
Schicht) auf einer Gate-Seitenfläche berühren, wo die Dotier
dichte niedrig ist.
Da zweitens ein thermischer Oxidfilm als ein Gate-Isolierfilm
verwendet wird, ist es möglich, die Qualität des Gate-Isolier
filmes zu steigern.
Da drittens ein Kanal an einer Gate-Seitenfläche und an einem
unteren Teil gebildet wird, und da es möglich ist, einen Tran
sistor mit einem länglichen oder gestreckten Kanal bezüglich der
gleichen Oberfläche herzustellen, ist es auch möglich, einen
Transistor hoher Zuverlässigkeit zu fertigen, der wirksam den
Kurzkanaleffekt beschränken kann.
Claims (6)
1. Verfahren zum Herstellen eines Transistors mit den fol
genden Schritten:
Bilden eines Gate-Isolierfilmes (102) auf einem Substrat (100),
Bilden einer Gate-Elektrode (105) auf dem Gate-Isolierfilm (102) und Bilden eines ersten Isolierfilmmusters (106') auf der Gate- Elektrode (105),
Bilden einer Seitenwand-Abstandseinheit (108') auf Seitenflächen des ersten Isolierfilmmusters (106') und der Gate-Elektrode (105),
Ätzen des Gate-Isolierfilmes (102) und Freilegen eines Teiles einer Oberfläche des Substrates (100),
Bilden einer epitaxialen Schicht (110) auf dem Sustrat (100), wo der Gate-Isolierfilm 102 geätzt ist,
Entfernen der Seitenwand-Abstandseinheit (108'),
Aufwachsen eines thermischen Oxidfilmes (114) auf einem Teil entsprechend dort, wo die Seitenwand-Abstandseinheit (108') entfernt ist und auf einem oberen Teil der epitaxialen Schicht (110), und
Bilden eines Source/Drain-Bereiches (112) durch Ionenimplan tieren eines Fremdstoffes in die epitaxiale Schicht (110).
Bilden eines Gate-Isolierfilmes (102) auf einem Substrat (100),
Bilden einer Gate-Elektrode (105) auf dem Gate-Isolierfilm (102) und Bilden eines ersten Isolierfilmmusters (106') auf der Gate- Elektrode (105),
Bilden einer Seitenwand-Abstandseinheit (108') auf Seitenflächen des ersten Isolierfilmmusters (106') und der Gate-Elektrode (105),
Ätzen des Gate-Isolierfilmes (102) und Freilegen eines Teiles einer Oberfläche des Substrates (100),
Bilden einer epitaxialen Schicht (110) auf dem Sustrat (100), wo der Gate-Isolierfilm 102 geätzt ist,
Entfernen der Seitenwand-Abstandseinheit (108'),
Aufwachsen eines thermischen Oxidfilmes (114) auf einem Teil entsprechend dort, wo die Seitenwand-Abstandseinheit (108') entfernt ist und auf einem oberen Teil der epitaxialen Schicht (110), und
Bilden eines Source/Drain-Bereiches (112) durch Ionenimplan tieren eines Fremdstoffes in die epitaxiale Schicht (110).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die
Gate-Elektrode (105) Wolfram umfaßt.
3. Verfahren nach Anspruch 1 oder 2, gekennzeichnet durch den
weiteren Schritt des Bildens eines schwachdotierten Drain-
Bereiches innerhalb der epitaxialen Schicht (110) nach Auf
wachsen des thermischen Oxidfilmes (114).
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekenn
zeichnet, daß der Schritt des Bildens der Seitenwand-Abstands
einheit (108') die folgenden Schritte umfaßt:
Bilden eines Nitridfilmes (108) auf Oberflächen des Gate- Isolierfilmes (102), des ersten Isolierfilmmusters (106') und der Gate-Elektrode (105) und
Rückätzen des Nitridfilmes (108).
Bilden eines Nitridfilmes (108) auf Oberflächen des Gate- Isolierfilmes (102), des ersten Isolierfilmmusters (106') und der Gate-Elektrode (105) und
Rückätzen des Nitridfilmes (108).
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekenn
zeichnet, daß beim Entfernen der Seitenwand-Abstandseinheit
(108') eine H3PO4-Lösung verwendet wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekenn
zeichnet, daß beim Ätzen des Gate-Isolierfilmes (102) die Sub
stratoberfläche auf rechter und linker Seite der Seitenwand-
Abstandseinheit (108') freigelegt wird.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960002734A KR100218299B1 (ko) | 1996-02-05 | 1996-02-05 | 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE19630609A1 DE19630609A1 (de) | 1997-08-07 |
| DE19630609C2 true DE19630609C2 (de) | 2000-12-21 |
Family
ID=19450770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19630609A Expired - Fee Related DE19630609C2 (de) | 1996-02-05 | 1996-07-29 | Verfahren zum Herstellen eines Transistors |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5869375A (de) |
| JP (1) | JP2847511B2 (de) |
| KR (1) | KR100218299B1 (de) |
| DE (1) | DE19630609C2 (de) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481984B1 (ko) * | 1997-12-31 | 2005-07-04 | 매그나칩 반도체 유한회사 | 반도체장치및그제조방법 |
| US6278165B1 (en) * | 1998-06-29 | 2001-08-21 | Kabushiki Kaisha Toshiba | MIS transistor having a large driving current and method for producing the same |
| TW395058B (en) * | 1999-01-13 | 2000-06-21 | Mosel Vitelic Inc | Manufacturing method of Metal-Oxide Semiconductor (MOS) transistor with an elevate-type source and drain |
| EP1246258B1 (de) * | 2000-01-07 | 2011-02-23 | Sharp Kabushiki Kaisha | Halbleiteranordnung und informationsverarbeitungsanordnung |
| TW444342B (en) * | 2000-02-17 | 2001-07-01 | United Microelectronics Corp | Manufacturing method of metal interconnect having inner gap spacer |
| US6440807B1 (en) | 2001-06-15 | 2002-08-27 | International Business Machines Corporation | Surface engineering to prevent EPI growth on gate poly during selective EPI processing |
| JP4867176B2 (ja) | 2005-02-25 | 2012-02-01 | ソニー株式会社 | 半導体装置の製造方法 |
| US7419866B2 (en) * | 2006-03-15 | 2008-09-02 | Freescale Semiconductor, Inc. | Process of forming an electronic device including a semiconductor island over an insulating layer |
| US7868391B2 (en) * | 2009-06-04 | 2011-01-11 | International Business Machines Corporation | 3-D single gate inverter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0493520B1 (de) * | 1989-09-22 | 1995-06-14 | The Board Of Regents, The University Of Texas System | Misfet-anordnung mit abmessungen im submikrometerbereich und beseitigung der heissen ladungsträger |
| DE4212829C2 (de) * | 1991-05-15 | 1996-12-19 | Gold Star Electronics | Verfahren zur Herstellung von Metall-Oxid-Halbleiter-Feldeffekttransistoren |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553614A (en) * | 1978-06-21 | 1980-01-11 | Hitachi Ltd | Insulating gate type fet device and its manufacturing method |
| JPS63287064A (ja) * | 1987-05-19 | 1988-11-24 | Fujitsu Ltd | Ｍｉｓ形半導体装置およびその製造方法 |
| US5093275A (en) * | 1989-09-22 | 1992-03-03 | The Board Of Regents, The University Of Texas System | Method for forming hot-carrier suppressed sub-micron MISFET device |
| JPH0817235B2 (ja) * | 1990-08-29 | 1996-02-21 | 株式会社東芝 | オフセットゲート構造トランジスタおよびその製造方法 |
| US5168072A (en) * | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
| US5371026A (en) * | 1992-11-30 | 1994-12-06 | Motorola Inc. | Method for fabricating paired MOS transistors having a current-gain differential |
-
1996
- 1996-02-05 KR KR1019960002734A patent/KR100218299B1/ko not_active IP Right Cessation
- 1996-07-29 DE DE19630609A patent/DE19630609C2/de not_active Expired - Fee Related
-
1997
- 1997-01-27 JP JP9012150A patent/JP2847511B2/ja not_active Expired - Fee Related
- 1997-02-05 US US08/796,038 patent/US5869375A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0493520B1 (de) * | 1989-09-22 | 1995-06-14 | The Board Of Regents, The University Of Texas System | Misfet-anordnung mit abmessungen im submikrometerbereich und beseitigung der heissen ladungsträger |
| DE4212829C2 (de) * | 1991-05-15 | 1996-12-19 | Gold Star Electronics | Verfahren zur Herstellung von Metall-Oxid-Halbleiter-Feldeffekttransistoren |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2847511B2 (ja) | 1999-01-20 |
| KR100218299B1 (ko) | 1999-09-01 |
| DE19630609A1 (de) | 1997-08-07 |
| KR970063780A (ko) | 1997-09-12 |
| US5869375A (en) | 1999-02-09 |
| JPH09219520A (ja) | 1997-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69031447T2 (de) | Verfahren zur Herstellung von MIS-Halbleiterbauelementen | |
| DE4224793C2 (de) | Dünnfilmfeldeffektelement und Herstellungsverfahren dafür | |
| DE19654738B4 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung | |
| DE4212503C2 (de) | Verfahren zur Herstellung eines Feldisolatorbereichs in einer Halbleitervorrichtung | |
| DE2700873C2 (de) | Verfahren zur Herstellung von komplementären Isolierschicht-Feldeffekttransistoren | |
| DE4235534C2 (de) | Verfahren zum Isolieren von Feldeffekttransistoren | |
| DE4437068C2 (de) | Dünnfilmtransistor und Verfahren zu seiner Herstellung | |
| DE10335101B4 (de) | Verfahren zur Herstellung einer Polysiliziumleitung mit einem Metallsilizidgebiet, das eine Linienbreitenreduzierung ermöglicht | |
| DE4109184C2 (de) | Verfahren zum Bilden einer Feldoxidschicht eines Halbleiterbauteils | |
| DE3618000A1 (de) | Verfahren zur herstellung von transistoren auf einem siliziumsubstrat | |
| DE2445879C2 (de) | Verfahren zum Herstellen eines Halbleiterbauelementes | |
| DE10297583B4 (de) | Verfahren zum Herstellen eines Soi-Bauteils mit unterschiedlichen Siliziumdicken | |
| DE3825701A1 (de) | Verfahren zur herstellung eines bipolaren transistors | |
| DE10351008A1 (de) | Verbesserte Technik zur Herstellung von Transistoren mit erhöhten Drain- und Sourcegebieten mit unterschiedlicher Höhe | |
| DE2703013A1 (de) | Verfahren zur bildung eines schmalen spalts bzw. schlitzes in einer materialschicht | |
| DE2729973A1 (de) | Verfahren zur herstellung einer halbleiteranordnung | |
| DE19630609C2 (de) | Verfahren zum Herstellen eines Transistors | |
| DE10052680C2 (de) | Verfahren zum Einstellen einer Form einer auf einem Substrat gebildeten Oxidschicht | |
| DE4409367A1 (de) | Verfahren zum Herstellen eines Dünnfilmtransistors | |
| DE69027644T2 (de) | Verfahren zur Herstellung eines bipolaren Transistors | |
| DE4138057C2 (de) | Halbleitereinrichtung und Verfahren zu deren Herstellung | |
| DE69022710T2 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung. | |
| DE19717880C2 (de) | Verfahren zur Bildung eines Isolationsbereichs einer Halbleitereinrichtung | |
| DE19540665C2 (de) | Halbleiterbauelement und Verfahren zu dessen Herstellung | |
| DE19835891A1 (de) | Verfahren zur Herstellung eines Halbleiterbauteils |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| 8339 | Ceased/non-payment of the annual fee |