DE2703013A1

DE2703013A1 - Verfahren zur bildung eines schmalen spalts bzw. schlitzes in einer materialschicht

Info

Publication number: DE2703013A1
Application number: DE19772703013
Authority: DE
Inventors: Richard T Simko
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1976-02-02
Filing date: 1977-01-26
Publication date: 1977-08-11
Also published as: US4053349A; JPS52109880A; JPS5514544B2

Description

PATENTANWÄLTE ZENZ & HEIßER D 43OO LSSEN 1 ΛΜ RUHRSl LIIJ I H.I (OJOU Λ'-.^r Seite I 159

INTEL CORPORATION 3065 Bowers Avenue, Santa Clara, Kalifornien 95051, U.S.A.

Verfahren zur Bildung eines schmalen Spalts bzw. Schlitzes in einer Materialschicht

Die Erfindung bezieht sich auf ein Verfahren zur Bildung eines schmalen Spalts bzw. Schlitzes in einer Materialschicht, insbesondere bei der Herstellung von Halbleiterbauelementen.

Bei der Herstellung von Halbleiterbauelementen ist es häufig erforderlich, schmale Spalte oder Schlitze in einer Materialschicht auszubilden. Ein besonderes Beispiel hierfür ist das Gebiet von ladungsgekoppelten Bauelementen (CCD), bei denen ein Siliziumsubstrat als Ladungsubertragungsmedium verwendet wird, und eine Reihe von aus polykristallinem Silizium bestehenden, als solche häufig als Polysilizium-Gates bezeichnete Gate-Elektroden, die voneinander und vom Substrat vollständig isoliert sind, sowohl als Speicherelektroden als auch als Übertragungselektroden dienen. Bei Verwendung eines vierphasigen Taktsystems dienen zwei Gate-Elektroden als Haltegates, unter denen flache oder tiefe Pontentialsenken von den Taktspannungen gebildet werden, um die Übertragung eines "Eimers" ("bucket") von Ladung aufrechtzuerhalten und zu unterstützen. Die anderen beiden Gate-Elektroden liegen zwischen den Haltegates und wirken als Übertragungsgates oder Ventile zur Erhaltung und danach zur Bewegung der Ladungsmenge von unterhalb eines Speichergates zum nächsten bei Anlegen geeigneter Taktspannungen. In einem praktischen Falle haben

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die Speichergates eine Breite von 12 um und sind durch einen Spalt von einer Breite von 6 um voneinander getrennt, in welchem die Übertragungsgates angeordnet sind, wobei jedes Übertragungsgate den Rand eines benachbarten, Speichergates um 3 pm überlappt. Die obengenannten Werte sind etwa die kleinsten Werte, die mit Hilfe von gegenwärtigen Fotolithographiemethoden in der Massenproduktion herstellbar sind, bei denen eine ^3 pm Ausrichtungsgrenze bei der Anordnung einer Fotolackmaske besteht und einige Maskierschritte zur Ausbildung der oben beschriebenen Gate-Struktur erforderlich sind. Eine nach gegenwärtigen Methoden unter Verwendung eines vierphasigen Vier-Gate-Systems hergestellte Einzelzelle nimmt daher einen Platz mit einer Linearabmessung von 36 pm ein, und für einen typischen Sechzehntausend-Bit-CCD-Speicher ist eine Fläche von angenähert 0,2 χ 0,56 cm erforderlich. Obwohl diese Abmessung klein erscheinen kann, besteht ein ständig wachsender Bedarf an einer Reduktion des Bauvolumens und einer Erhöhung der Dichte der Bauelemente, um den Energiebedarf und die Kühlungsanforderungen zu reduzieren und die Herstellungsausbeute zu erhöhen. Wenn auch mit Hilfe der Elektronenstrahlmethoden kleinere Bauelementengrößen erzielbar sind, sind derartige Methoden ziemlich langsam und sehr kostenaufwendig, so daß diese Methoden zur chargenweisen Herstellung von Bauelementen bei niedrigen Herstellungskosten ungeeignet sind.

Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Herstellung sehr enger Spalte in Halbleitermaterialien unter Verwendung herkömmlicher Maskiermethoden und damit eine verbesserte Methode zur Ausbildung einer gedrängten Gate-Struktur für CCD-Speicher bzw. zur Verwendung in Verbindung mit Ionenimplantationsmethoden anzugeben.

Erfindungsgemäß werden zu diesem Zweck auf einer Materialschicht erste und zweite Maskierschichten angeordnet und

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zur Freilegung eines Oberflächenabschnitts des Materials selektiv entfernt. Sodann wird eine dritte Maskierschicht auf dem Material niedergeschlagen. Die ersten und dritten Schichten und die Materialschicht werden sodann zur Bildung des gewünschten engen Spalts selektiv geätzt.

Bei einem ersten Beispiel der Erfindung werden die ersten und dritten Schichten selektiv geätzt, um einen Teil der Oberfläche der Materialschicht freizulegen, worauf der enge Spalt im Material durch den freigelegten Teil der Oberfläche geätzt wird. Bei einem zweiten Beispiel der Erfindung wird die Materialschicht vor dem Niederschlagen der dritten Schicht dotiert, die ersten und dritten Schichten danach geätzt, um wenigstens die Oberfläche des dotierten Materials unter der ersten Schicht freizulegen, worauf ein selektives Ätzmittel zum Ätzen des Spalts im dotierten Material aufgebracht wird. Alternativ können auch sowohl die erste als auch die zweite Schicht entfernt werden, worauf der Spalt in der Materialschicht entweder mittels Ätzen durch den freigelegten Teil nach dem ersten Beispiel und dann unter Verwendung eines selektiven Ätzmittels oder durch Dotierung entsprechend dem zweiten Beispiel und danach Verwendung eines selektiven Ätzmittels gebildet wird.

Eine Gate-Elektrode kann in dem Spalt dadurch gebildet werden, daß zunächst eine Isolierschicht im Spalt niedergeschlagen und der Spalt sodann mit einem leitenden Material gefüllt wird. Die durch den Spalt getrennten Teile des Materials können ebenfalls als Gate-Elektroden verwendet werden; in solchen Fällen enthalten diese Teile generell leitendes Material.

Im folgenden wird die Erfindung anhand von in der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. In der Zeichnung zeigen:

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Fig. 1 eine bekannte Methode zur Bildung einer Reihe von Gate-Elektroden für einen CCD-Speicher;

Fig. 2 eine Methode zur Bildung einer Reihe enger Spalte unter Verwendung eines Beispiels der Erfindung;

Fig. 3 eine zweite Methode nach der Erfindung zur Bildung einer Reihe enger Spalte; und

Fig. 4 eine erfindungsgemäße Methode zur Bildung einer Reihe von Gate-Elektroden.

In Fig. 1 ist eine bekannte Methode zur Bildung einer Reihe von für einen CCD-Speicher geeigneten Gate-Elektroden dargestellt. Gemäß Fig. la sind auf einem Siliziumsubstrat 10 eine Oxidschicht 12, eine Polysiliziumschicht 14 und eine Oxidschicht 16 sandwichartig angeordnet. Unter Verwendung herkömmlicher Maskier- und Ätzmethoden sind gemäß Fig. Ib mehrere Öffnungen 18 in der Oxidschicht 16 ausgebildet. Diese Öffnungen haben eine Breite von angenähert 6 um und sind etwa die kleinsten, mit derzeitigen fotolithographischen Maskiermethoden in der Massenproduktion erzielbaren Werte. Die Polysiliziumschicht 14 wird sodann mit einem geeigneten Ätzmittel geätzt, und danach wird die Oxidschicht 16 durch ein Oxidätzmittel entfernt, wodurch eine Reihe von PoIysiliziumgates 14· einer Breite von etwa 12 um, getrennt durch die öffnungen 18 (Fig. Ic) entsteht. Wie in Fig. Id gezeigt ist, wird sodann eine Oxidschicht 20 auf der Polysiliziuraschicht ΛΛ und in den Öffnungen 18 niedergeschlagen, eine Polysiliziumschicht 22 auf die Oberseite der Oxidschicht aufgebracht und schließlich eine Oxidschicht 24 auf die Oberseite der Polysiliziumschicht 22 niedergeschlagen. Eine Vielzahl von Öffnungen 26 wird sodann unter Verwendung einer zweiten Maske in die Oxidschicht 24 geätzt. Die sich ergebende Struktur ist in Fig. Ie gezeigt. Eine Polysiliziuraätzung wird sodann an der in Fig. Ie gezeigten Struktur durchgeführt, wobei eine Öffnung 28 von 6 μΐη in der Polysiliziumschicht 22 (Fig. If) entsteht. Hierbei wird eine zweite Reihe von Polysiliziumgates 22' erzeugt. Schließlich

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wird eine Oxidätzung an der in Fig. If gezeigten Struktur durchgeführt, um eine 6 pm-Öffnung 30 in der Oxidschicht 20 freizulegen und die restliche Oxidschicht 24 zu entfernen. Die in Fig. lg gezeigte Struktur weist eine Reihe von Polysiliziumgates 14' von jeweils 12 pm Breite, die von einem eine Oxidschicht 20' aufnehmenden Spalt 18 von 6 pm Breite getrennt sind, und ein Polysiliziumgate ??' auf, das jeweils zwei Polysiliziumgates 14' um 3 um überlappt. Da zwei Maskierschritte erforderlich sind und eine Ausrichtungstoleranz von -3 pm bei jedem Maskierschritt zuzulassen ist und da ferner die Minimalöffnung in einer Schicht eine Breite von etwa 6 pm hat, wird deutlich, daß das Polysiliziumgate 14' nicht kleiner als 12 um gemacht werden kann und daß ein Vier-Gate-System in einer Richtung mindestens 36 pm Platz benötigt.

Fig. 2 zeigt ein Beispiel des erfindungsgemäßen Verfahrens zur Bildung einer Reihe enger Spalte. Wie weiter unten in Verbindung mit Fig. 4 gezeigt wird, kann eine Reihe von extrem nahe benachbarten Gates mit den nach dem Verfahren gemäß Fig. 2 hergestellten schmalen Spalten gebildet werden. Im folgenden wird auf Fig. 2 Bezug genommen. Auf einem Substrat 32 ist eine Schichtenfolge bestehend aus einer Maskierschicht 34, einer Materialschicht 36, einer Maskierschicht 38 und einer Maskierschicht 40 auf einem Substrat 32 angeordnet. Bei einem besonderen Beispiel besteht das Substrat 32 aus Silizium, die Schicht 34 aus einer Isolierschicht aus Siliziumoxid von einer Dicke von angenähert 0,1 pm, die Materialschicht 36 aus einer Schicht aus polykristallinem Silizium - bekannt als Polysilizium - von angenähert 0,4 pm Dicke, die Schicht 38 aus einer Isolierschicht aus Siliziumnitrid von angenähert 0,1 pm Dicke und die Schicht 40 aus einer Isolierschicht aus Siliziumoxid von angenähert 0,02 bis 0,15 pm Dicke. Wenn sich auch die folgende Beschreibung auf die Bildung enger Spalte in Halbleitermaterialien bezieht, ist klar, daß derartige Spalte auch in Oxidschichten und Metallschichten unter Ver-

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wendung des erfindungsgemäßen Verfahrens ausgebildet werden können. Die Oxidschicht 40 wird zunächst maskiert, und eine Reihe von Öffnungen 42 wird in der Oxidschicht 40 und der Nitridschicht 38 beispielsweise unter Verwendung einer Oxidätzu ig und einer Nitridätzung gebildet. Jede der Öffnungen 42 hat eine Breite van 6 pm. Eine Isolierschicht 44 wird sodann auf der durch die öffnungen 42 freigelegten Oberfläche der Halbleiterschicht 36 niedergeschlagen, so daß die in Fig. 2c dargestellte Struktur entsteht. Als Isolierschicht 44 kann eine Schicht aus thermischen- Oxid verwendet werden, die durch Oxidation der in Fig. 2b dargestellten Struktur auf eine Dicke von 0,25 pm gebracht werden kann. Eine extrem dünne Isolierschicht 44' wird durch Oxidation auf den freigelegten Rändern der Isolierschicht 38 in einer Dicke von angenähert 0,002 pm erzeugt. Die Schicht 44' wird von der Oberfläche der Schicht 38 durch eine kurze Ätzung entfernt, wobei jedoch die Schicht 40 und die Schicht 44 im wesentlichen intakt bleiben. Die Mtridschicht 38 wird sodann selektiv geätzt, um Abschnitte 46 der Halbleiterschicht 36 freizulegen. Die Breite der freigelegten Abschnitte 46 der Oberfläche des Hal'.bleitermaterials 36 (Fig. 2d) kann extrem genau eingestellt und in typischer Ausführung auf eine Breite von etwa 0,25 pm gebracht werden. Die in Fig. 2d gezeigte Struktur wird sodann einer Vorzugsätzung ausgesetzt, um Spalte 48 durch den freigelegten Abschnitt 46 der Oberfläche des Halbleitermaterials 36 zu bilden. Die Ätzgeschwindigkeit kann in den Spalten genau gesteuert und Spalte von etwa 2 pm Breite können ohne weiteres gebildet werden. Wie in Fig. 2e gezeigt ist, werden mehrere Spalte 48 im Halbleitermaterial 36 geformt, die angenähert 2 pm breit sind und das Halbleitermaterial 36 in mehrere Zonen von angenähert 4 um Breite unterteilen. Das Halbleitermaterial 36 kann zuvor dotiert werden, sodaß eine Vorzugsätze, z. B. eine dotierte Polysiliziumätzung verwendet werden kann, die etwa zweimal so langsam wie typische Polysiliziumätzungen bei Verwendung an undotiertem PoIy-

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Silizium ist. Alternativ kann eine Dotierung durch den freigelegten Abschnitt 46 des Halbleitermaterials 36 durchgeführt werden, so daß ein Teil des Halbleitermaterials 36 dotiert wird und ein dotiertes Polysiliziumätzmittel bzw. eine dotierte Polysiliziumätzung verwendet werden kann.

In Fig. 3 ist ein zweites erfindungsgemäßes Verfahren zur Bildung einer Reihe von schmalen Spalten dargestellt. Die Ausgangsstruktur gemäß Fig. 3a ist identisch derjenigen der Fig. 2a, und auch die Öffnungen 42 gemäß Fig. 3b werden in dergleichen Weise wie bei dem zuvor beschriebenen Beispiel gebildet. In dieser Verfahrensstufe wird das Halbleitermaterial 36 jedoch in der Zone der Öffnungen 42 dotiert, wobei die dotierten Materialzonen 36' mit den die Schicht 38 (Fig. 3b) untergreifenden dotierten Halbleiterbereichen 36" gebildet werden. Eine Oxidschicht 44 wird sodann auf der Halbleiterzone 36' niedergeschlagen, so daß die in Fig. 2c gezeigte Struktur entsteht, welche - abgesehen von der Dotierung der Zonen bzw. Bereichs 36' und 36" der in Fig. 2b gezeigten Struktur identisch ist. Die Schichten 44' und die Schicht 38 können sodann in der in Fig. 2d dargestellten Weise selektiv geätzt werden, um die dotierten Halbleiterbereiche 36" freizulegen, oder sie können in der in Fig. 3d dargestellten Weise zusammen mit der Schicht 40 vollständig entfernt werden. Da die Schicht 44 dicker als die Schicht 40 ist, kann die Schicht 40 ohne wesentliche Beeinträchtigung der Schicht 44 entfernt werden. Ein dotierungsempfindliches Ätzmittel wird sodann auf die in Fig. 3d gezeigte Struktur aufgebracht, uitfdie dotierte Zone 36" des Halbleitermaterials und einen Teil der Zone 36' des Halbleitermaterials unter der Schicht 44 selektiv zu ätzen. Hierdurch wird eine Reihe schmaler Spalte 48 entsprechend Fig. 3e erzeugt. Die in Fig. 3e gezeigte Struktur ist im wesentlichen identisch zu derjenigen gemäß Fig. 2e mit der Ausnahme, daß die Halbleiterschicht

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36 aus einer Reihe von dotierten und undotierten Zonen zusammengesetzt ist, die durch die Spalte 48 getrennt sind. Da die undotierten Zonen des Halbleitermaterials 36 freiliegen, können sie einer Dotierung derart unterworfen werden, daß die gesamte Halbleiterschicht 36 vollständig dotiert wird.

Zum in Fig. 2 dargestellten Verfahren ist zu beachten, daß anstelle des Ätzens der freiliegenden Zone 46 des Halbleitermaterials 36 eine Dotierung in der oben beschriebenen Weise durchgeführt werden kann. Die Schichten 38, 44 und 44' können danach entfernt werden, und das Halbleitermaterial 36 kann einer dotierungsempfindlichen Ätzung bzw. einem solchen Ätzmittel ausgesetzt werden, wodurch die dotierten Zonen des Halbleitermaterials 36 entfernt und die^u8ötierten Zonen des Halbleitermaterials 36 stehen bleiben. Es ergeben sich die Spalte 48 im Halbleitermaterial 36.

In Fig. 4 ist das Verfahren zur Bildung einer Reihe von Gate-Elektroden gezeigt. Fig. 4a zeigt die gleiche Struktur wie in Fig. 2b nach Entfernung der Schicht 40 und der Verringerung der Dicke der Schicht 44 auf etwa 0,15 μπι. Die Struktur hat dann eine Isolierschicht, die auf ihr beispielsweise durch Niederschlagen in der Dampfphase oder Oxidation aufgebracht ist, um die Schicht dicker zu machen und Isolierschichten 50 an den Wänden der Spalte 48 aufzubringen (Fig. 4b). Die Schichten 50 und die verdickte Schicht 34· haben eine Stärke von angenähert 0,2 pm. Eine dünne Isolierschicht 50' ist ebenfalls auf der Schicht 38 niedergeschlagen. Die Schicht 44 wird im Bereich der Schicht 36 ebenfalls verdickt und zwar auf angenähert 0,2 um. Die Spalte 48 können danach mit leitendem Material 52, z. B. Polysilizium gefüllt werden, wobei beispielsweise die herkömmlichenNiederschlagsmethoden aus der Dampfphase zur Erzielung der in Fig. 4c gezeigten

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Struktur angewandt werden können. Es hat sich als zweckmäßig erwiesen, die freigelegten Abschnitte 46 etwa zweimal so breit wie die Tiefe der Spalte 48 zu machen, so daß die Spalte 48 vollständig gefüllt werden, bevor sich die freigelegten Abschnitte 46 füllen und die Oberseite des Spalts 48 geschlossen wird. Der obere Teil des leitenden Materials 52 kann danach weggeätzt werden, wobei mehrere Leiter 52' in den Spalten 48 stehen bleiben, welche die Halbleitermaterialsegmente unterteilen.

Die in Fig. 4d dargestellte Struktur entspricht im wesentlichen derjenigen gemäß Fig. Ig mit der Ausnahme, daß die "Gates" 36 jetzt eine Breite von 4 um statt von 12 um und die "Gates" 52' jetzt eine Breite von 2 um anstelle von 6 pm haben. Auf diese Weise wird also eine Reihe von Gates unter Verwendung nur einer einzigen Maskierung gebildet, welche eine Linearabmessung von 12 um für ein Vier-Phasen-, Vier-Gate-System benötigt, also angenähert ein Drittel der entsprechenden Linearabmessung der Gatereihe nach dem Stande der Technik. Da außerdem nur ein einziger Maskierschritt erforderlich ist, sind die beiden Gategruppen perfekt ausgerichtet, und es bedarf keiner Gateüberlappung, wie sie beim Stande der Technik in Fig. If gezeigt ist. Auf diese Weise wird auch die Überlappungskapazität bei herkömmlichen Gate-Feldern vermieden. Es ist außerdem zu beachten, daß die in Fig. 4a gezeigte Struktur zur Maskierung sehr schmaler Ionenimplantate verwendet werden kann, wodurch die Herstellung anderer extrem dichter integrierter Schaltungsstrukturen möglich wird.

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Claims

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Ansprüche

ι 1.J Verfahren zur Bildung eines schmalen Spalts bzw. Schützes in einer Materialschicht, auf der zunächst eine erste Maskierschicht niedergeschlagen wird, dadurch gekennzeichnet, daß eine zweite Maskierschicht (40) auf der ersten Maskierschicht (38) niedergeschlagen wird, daß danach selektiv die ersten und zweiten Maskierschichten soweit entfernt werden, daß ein Teil der Oberfläche der Materialschicht (36) freigelegt wird, daß danach eine dritte Maskierschicht (44) wenigstens auf dem freigelegten Teil der Materialschicht aufgebracht wird und die erste Maskierschicht (38) und die dritte Maskierschicht sowie ein Teil der Materialschicht zur Bildung des schmalen Spalts bzw. Schlitzes (48) selektiv entfernt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und dritten Maskierschichten zum Freilegen eines Teils der Oberfläche der Materialschicht (36) selektiv geätzt und der Spalt (48) in der Materialschicht durch den freigelegten Teil (46) geätzt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der sich in unmittelbarem Kontakt mit der ersten Maskierschicht (38) befindliche Teil der dritten Maskierschicht (44) entfernt wird, bevor die erste Maskierschicht und die Materialschicht (36) selektiv entfernt werden.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der freigelegte Teil (36¹) der Materialschicht vor dem Nieder-

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schlagen der dritten Maskierschicht (44) derart dotiert wird, daß Dotierstoffe unter die erste, als Isolierschicht dienende Maskierschicht diffundieren.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet,

daß ein selektives Ätzmittel zum Ätzen der Materialschicht (36, 36') verwendet wird und die ersten und dritten Maskierschichten zum Freilegen eines Teils der Oberfläche der Materialschicht selektiv geätzt werden, wobei der Spalt (48) in der Materialschicht (36, 36') durch selektives Ätzen durch den freigelegten Teil gebildet wird.
6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß ein selektives Ätzmittel zum Ätzen der Materialschicht verwendet wird und die ersten und dritten Maskierschichten zum Freilegen wenigstens der Oberfläche des dotierten Bereichs der darunterliegenden Materialschicht selektiv geätzt werden, wobei der Spalt in dem dotierten Teil der Materialschicht durch das selektive Ätzmittel freigelegt wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die ersten, zweiten und dritten Maskierschichten zum Freilegen der Gesamtoberfläche der darunterliegenden Materialschicht selektiv geätzt werden.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß als zweite Maskierschicht eine Schicht aus Siliziumoxid, als erste Maskierschicht eine Schicht aus Siliziumnitrid und als dritte Maskierschicht eine Schicht aus Siliziumoxid verwendet wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die dritte Maskierschicht (44) thermisch aufgewachsen wird.

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10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß als Materialschicht (36) eine Schicht aus polykristallinem Silizium verwendet wird.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß als Materialschicht eine Siliziumschicht auf einem isolierten Substrat (32) verwendet wird und daß der Spalt bis zu dem isolierten Substrat durchgeätzt wird.
12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß der Spalt (48) mit einer Isolierschicht (50, 34) belegt und mit einem Material (52) gefüllt wird, wodurch eine Reihe von Gate-Elektroden gebildet werden.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß das in den Spalt gefüllte Material polykristallines Silizium ist.
14. Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß durch den Spalt (48) eine Ionenimplantation in das darunterliegende Material durchgeführt wird.