DE2746335C2 - - Google Patents
Info
- Publication number
- DE2746335C2 DE2746335C2 DE2746335A DE2746335A DE2746335C2 DE 2746335 C2 DE2746335 C2 DE 2746335C2 DE 2746335 A DE2746335 A DE 2746335A DE 2746335 A DE2746335 A DE 2746335A DE 2746335 C2 DE2746335 C2 DE 2746335C2
- Authority
- DE
- Germany
- Prior art keywords
- charge transfer
- channel
- charge
- semiconductor substrate
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 5
- 229910052681 coesite Inorganic materials 0.000 description 5
- 229910052906 cristobalite Inorganic materials 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 229910052682 stishovite Inorganic materials 0.000 description 5
- 229910052905 tridymite Inorganic materials 0.000 description 5
- 238000013459 approach Methods 0.000 description 4
- 238000011109 contamination Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66946—Charge transfer devices
- H01L29/66954—Charge transfer devices with an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1062—Channel region of field-effect devices of charge coupled devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76866—Surface Channel CCD
- H01L29/76875—Two-Phase CCD
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
Die Erfindung betrifft ein Verfahren entsprechend
dem Oberbegriff des Anspruches 1.
Ein ladungsgekoppeltes Halbleiterbauelement mit den
Merkmalen entsprechend dem Oberbegriff des Anspruches
1 ist Gegenstand des älteren Rechts gemäß
DE-PS 26 34 312 und wird im einzelnen anhand der
Fig. 3 bis 6 erläutert.
Durch die DE-OS 25 02 235 ist ferner ein Verfahren
zur Herstellung eines ladungsgekoppelten Halbleiterbauelements
bekannt, bei dem asymmetrische, die Ladungsübertragung
in einer Richtung bewirkende, sich
über die gesamte Breite des Ladungsübertragungskanals
erstreckende Bereiche im Halbleitersubstrat durch
Ionen-Implantation einer Verunreinigung mit den
Steuerelektroden als Masken gebildet werden.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren
gemäß dem Oberbegriff des Anspruches 1 so auszubilden,
daß die anhand der Fig. 3 bis 6 erläuterte,
erforderliche genaue Lagebeziehung der einzelnen Bereiche
innerhalb des ladungsgekoppelten Halbleiterbauelementes
auf fertigungstechnisch einfache Weise
erzeugt werden kann.
Diese Aufgabe wird erfindungsgemäß durch die kennzeichnenden
Merkmale des Anspruches 1 gelöst.
Zweckmäßige Ausgestaltungen der Erfindung sind Gegenstand
der Unteransprüche.
Die Erfindung wird nachstehend anhand der Fig. 1 bis 11
beispielsweise erläutert. Es zeigt
Fig. 1 vergrößert eine Aufsicht eines bekannten ladungsgekoppelten
Halbleiterbauelements,
Fig. 2 einen Querschnitt längs der Linie II-II in
Fig. 1,
Fig. 3 eine Aufsicht eines Hauptteils eines ladungsgekoppelten
Halbleiterbauelements, das durch
das Verfahren gemäß der Erfindung hergestellt wurde,
Fig. 4 und 5 Querschnitte längs der Linien IV-IV und
V-V in Fig. 3,
Fig. 6 einen Querschnitt zur Erläuterung der Arbeitsweise
des Halbleiterbauelements gemäß den
Fig. 3 bis 5, und
Fig. 7 bis 11 Darstellungen zur Erläuterung des erfindungsgemäßen
Verfahrens.
Zum besseren Verständnis der Erfindung wird zunächst anhand
der Fig. 1 und 2 ein bekanntes ladungsgekoppeltes Halbleiterbauelement
beschrieben. In
Fig. 1 ist 1 ein Halbleitersubstrat vom Leitungstyp,
z. B. ein N-Siliziumsubstrat. Eine erste Isolierschicht 2 A
aus SiO₂ oder dergleichen ist auf der Hauptfläche des
Siliziumsubstrats 1 gebildet. Steuerelektroden
3 A, die aus einer polykristallinen Siliziumschicht mit
niedrigem spezifischen Widerstand hergestellt sind, in
die z. B. eine Verunreinigung dotiert ist, sind auf der
Isolierschicht 2 A mit einem bestimmten Abstand d zwischen
benachbarten Elektroden 3 A gebildet; eine zweite Isolierschicht
2 B, z. B. aus SiO₂, ist auf der ersten Isolierschicht
2 A und den Steuerelektroden 3 A gebildet. Außerdem
sind Steuerelektroden 3 B, z. B. aus Metall,
auf der zweiten Isolierschicht 2 B zwischen benachbarten
Steuerelektroden 3 A gebildet. Die benachbarten
Steuerelektroden 3 A und 3 B sind elektrisch zu
Steuerelektrodengruppen 3 verbunden;
aufeinanderfolgende Steuerelektrodengruppen 3 sind abwechselnd mit
zwei Leitungen verbunden, denen zweiphasige
Taktimpulse Φ₁ und Φ₂ zugeführt werden.
Bei diesem bekannten ladungsgekoppelten Halbleiterbauelement ist
unter den Steuerelektroden 3 A nur die erste Isolierschicht
2 A vorhanden, während unter den
Steuerelektroden 3 B die erste und zweite Isolierschicht
2 A und 2 B vorhanden ist. Die Dicken der Isolierschicht
unter den Steuerelektroden 3 A und 3 B sind verschieden,
so daß, selbst wenn die gleiche Spannung an die Steuerelektrodengruppen
3 angelegt wird, die Oberflächenpotentiale unter den
Steuerelektroden 3 A und 3 B verschieden sind und ein
asymmetrisches Potential in dem Substrat 1 unter den
Elektroden
erzeugt wird.
Durch Anlegen zweiphasiger
Taktspannungen an die Elektrodengruppen wird
ein stufenförmiges Potential zwischen benachbarten Ladungsübertragungsteilen
erzeugt, das in der einen
Richtung abnimmt. Dadurch können z. B. in der durch die
Pfeile 4 in Fig. 1 angegebenen Richtung Ladungsübertragungen
durchgeführt werden.
In Fig. 1 sind mit 5 Kanalbegrenzungsbereiche zwischen
den jeweiligen Übertragungsleitungen, z. B. zwischen den
vertikalen Schieberegistern, bezeichnet. Diese Kanalbegrenzungsbereiche
5 sind durch wahlweise Diffusion einer Verunreinigung
in die Oberfläche des Substrats 1 gebildet und haben alle
die gleiche Leitfähigkeit wie das Substrat 1, jedoch eine
höhere Verunreinigungskonzentration als das Substrat 1,
um die Übertragungsleitung zu begrenzen.
Wie zuvor beschrieben wurde, kann mit dem in den Fig. 1
und 2 gezeigten ladungsgekoppelten Halbleiterbauelement eine Ladungsübertragung
durch zweiphasige Taktspannungen erreicht
werden. Die Herstellung ist jedoch
ziemlich kompliziert, da zur Erzeugung eines asymmetrischen
Potentials in den jeweiligen Ladungsübertragungsbereichen
die beiden
Steuerelektroden, die eine Steuerelektrodengruppe bilden,
durch die Isolierschichten unterschiedlicher Dicke an dem
Substrat gebildet sind.
Um diesen Nachteil zu vermeiden, wird in dem älteren Recht gemäß
DE-PS 26 34 312 ein ladungsgekoppeltes Halbleiterbauelement
vorgeschlagen, bei dem ein asymmetrisches Potential dadurch
erzeugt wird, daß ein durch die Kanalbegrenzungsbereiche
erzeugtes Potential angewandt wird.
Ein Beispiel dieses Halbleiterbauelementes
wird nun anhand
der Fig. 3 bis 6 beschrieben. Bei diesem Beispiel sind
Kanalbegrenzungsbereiche 5, die vertikale
Ladungsübertragungskanäle begrenzen und von denen jede bandförmig
ausgebildet ist, z. B. in einem N-Halbleitersubstrat 1
aus Silizium parallel zueinander in vertikaler Richtung
gebildet. Jeder der Kanalbegrenzungsbereiche ist der
Hauptfläche 1 a des Halbleitersubstrats 1 zugewandt.
Auf der Hauptfläche 1 a des Halbleitersubstrats 1
ist eine Isolierschicht 2 aus SiO₂ oder dergleichen
gebildet, und horizontal verlaufende
Steuerelektroden 3, von denen jede bandförmig
ist, sind auf der Isolierschicht 2 über den
vertikalen durch die Kanalbegrenzungsbereiche 5
getrennten Ladungsübertragungskanälen
gebildet. Von jedem Kanalbegrenzungsbereich
5 gehen Ansätze 5 a seitlich von den vertikalen
Ladungsübertragungskanälen aus. Die Ansätze 5 a sind in Ladungsübertragungsteilen
10 unter den Elektroden 3 hinten - bezogen auf
die durch die Pfeile 4 in Fig. 3 angegebene
Ladungsübertragungsrichtung - gebildet, so daß schmale
Bereiche 6 in den Ladungsübertragungskanälen durch die Ansätze 5 a
gebildet sind, die von dem Potential der Kanalbegrenzungsbereiche
5 beeinflußt werden. Bei diesem Beispiel
sind ähnlich wie bei dem vorherigen Beispiel die
jeweils übernächsten Elektroden elektrisch verbunden,
um zwei Gruppen Elektroden zu bilden, denen zweiphasige
Taktspannungen Φ₁ und Φ₂ zugeführt werden.
Da bei dem oben beschriebenen ladungsgekoppelten Halbleiterbauelement
in jedem Übertragungsteil 10 das Oberflächenpotential
an den schmalen Teilen von dem an dem anderen
Teil verschieden ist, ist das Potential bezüglich der
Ladungsübertragungsrichtung asymmetrisch. Wird daher
(vgl. Fig. 6) eine negative Taktspannung Φ
von z. B. -10 V an eine der benachbarten Elektroden 3 angelegt,
so wird eine Potentialverteilung erzeugt, wie sie durch die
gestrichelte Linie in Fig. 6 angegeben ist.
Wie die gestrichelte
Linie in Fig. 6 zeigt, werden Potentialschwellen,
die um Δ a und Δ b höher als die anderen Potentiale sind,
in den schmalen Bereichen 6 der Übertragungsteile 10
unter den Elektroden 3 durch die Wirkung der Ansätze 5 a
der Kanalbegrenzungsbereiche 5 erzeugt. Damit ergibt
sich von dem Teil unter den Elektroden 3, die am Potential 0 V
liegen, zu dem Teil unter den Elektroden 3, die am Potential -10 V
liegen, eine stufenförmige Spannung;
die Ladungen werden daher in der durch den Pfeil 4 in
Fig. 6 angegebenen Richtung übertragen.
Das beschriebene ladungsgekoppelte Halbleiterbauelement
erzeugt ein asymmetrisches
Potential ohne daß die Dicke
der Isolierschicht zwischen dem Substrat und den Elektroden
geändert werden muß.
Dabei sollte eine bestimmte Lagebeziehung zwischen
dem in Ladungsübertragungsrichtung gesehen
hinteren Rand des schmalen Bereiches 6, bzw. der Linie,
die die hinteren Ränder der gegenüberliegenden Ansätze 5 a verbindet,
dem hinteren Rand der Elektrode 3, die über dem schmalen
Bereich 6 gebildet ist, und dem vorderen Rand der
auf diese Elektrode folgenden
Elektrode 3
so genau wie möglich sein.
Das Verfahren der Erfindung ermöglicht es, das oben anhand
der Fig. 3 bis 6 beschriebene ladungsgekoppelte Halbleiterbauelement
auf einfache Weise herzustellen.
Ein Beispiel des Verfahrens
gemäß der Erfindung wird nun anhand
der Fig. 7 bis 11 beschrieben, von denen die Fig. 7A bis
11A vergrößert Hauptteile bei den jeweiligen Herstellungsverfahren,
die Fig. 7B, 7C, 7D, 8B, 8C, 8D bis 11B, 11C,
11D Querschnitte längs der Linien B-B, C-D und D-D in
den Fig. 7A, 8A bis 11A und Fig. 11B einen Querschnitt
längs der Linie B′-B′ in Fig. 11A darstellen.
Wie Fig. 7 zeigt, wird zunächst ein Halbleitersubstrat
vom einen Leitungstyp, z. B. ein N-Halbleitersubstrat 1,
hergestellt. Bandförmige Kanalbegrenzungsbereiche 5 werden
in dem Substrat 1 parallel zueinander und mit einem vorbestimmten
Abstand zwischeneinander so hergestellt, daß
sie der Hauptfläche 1 a des Substrats 1 zugewandt sind und
vertikale Ladungsübertragungskanäle
begrenzen. Diese Kanalbegrenzungsbereiche 5
können durch ein bekanntes Verfahren, z. B. durch wahlweise
Diffusion, gebildet werden. Danach wird SiO₂ auf
die Hauptfläche 1 a durch ein bekanntes Verfahren, z. B.
durch thermische Oxidation oder dergleichen, bis zu einer
bestimmten Dicke aufgebracht, um eine Isolierschicht 2
zu bilden. Auf der gebildeten Isolierschicht 2 werden
zunächst erste Steuerelektroden 13, die die
Steuerelektrode jedes zweiten Ladungsübertragungsteils bilden,
die vertikalen Ladungsübertragungskanäle und
die Kanalbegrenzungsbereiche 5 in horizontaler Richtung
schneidend hergestellt. Jede erste Elektrode 13 ist
bandförmig, hat jedoch einen Vorsprung 13 a, der
von einer Seite der bandförmigen Elektrode 13 ausgehend etwa in
der Mitte des vertikalen Ladungsübertragungskanals liegt, der von
den Kanalbegrenzungsbereichen 5
begrenzt wird. Das Verfahren zur Herstellung der
ersten Elektrode 13 mit dem Vorsprung 13 a besteht darin,
daß eine Halbleiterschicht, z. B. eine polykristalline
Siliziumschicht mit niedrigem spezifischen Widerstand,
aufgrund einer Verunreinigungsdotierung auf der Oberfläche
der Isolierschicht 2 durch ein chemisches Aufwachsverfahren
gebildet wird und dann die unnötigen Teile durch
ein Fotoätzverfahren zur Bildung des gewünschten Musters
entfernt werden.
Anschließend wird, wie Fig. 8 zeigt, die Isolierschicht 2
mit den ersten Elektroden 13 als Maske von der Hauptfläche
1 a des Substrats 1 aus selektiv geätzt.
Danach wird, wie Fig. 9 zeigt, ein Isoliermaterial, wie
SiO₂, auf die ersten Elektroden 13 und die Hauptfläche 1 a
aufgebracht, z. B.
durch thermische Oberflächenoxidation,
um eine zweite Isolierschicht 2′ zu bilden,
die nach Material und Dicke
der ersten Isolierschicht 2 entspricht.
Danach werden, wie Fig. 10 zeigt, die Elektroden
23 der anderen Ladungsübertragungsteile
auf der zweiten Isolierschicht
2′ zwischen den benachbarten ersten Elektroden
13 selektiv gebildet. Die zweiten Steuerelektroden 23
werden durch das gleiche Verfahren wie die ersten
Steuerelektroden 13 hergestellt. Hierbei wird ein Vorsprung
23 a von einer Seite jeder zweiten Steuerelektrode 23 in
deren Mitte gebildet, so daß der Vorsprung 23 a von den
gleichen vertikalen Linien wie der Vorsprung 13 a der ersten Steuerelektroden
13 begrenzt wird. Die zweite Steuerelektrode 23
kann so gebildet werden, daß sie teilweise das
vordere Ende des Vorsprungs 13 a der ersten Elektrode 13
um die Strecke W überlappt, die kleiner als z. B. 1 µm ist,
ansonsten jedoch von der Elektrode 13 um eine
bestimmte Strecke d entfernt ist.
Danach wird, wie Fig. 11 zeigt, eine Verunreinigung vom
gleichen Leitungstyp wie das Substrat 1 von der Hauptfläche
1 a des Substrats 1 her an den Bereichen, wo keine
ersten und zweiten Steuerelektroden 13 und 23 vorhanden
sind, mit einer bestimmten Implantationsenergie implantiert,
wobei die Steuerelektroden als Maske für die Verunreinigungsdotierung
dienen. Die Bereiche hoher Verunreinigungskonzentration
bzw. die Vorsprünge 5 a der Kanalbegrenzungsbereiche
5 werden in den Bereichen zwischen den beiden Elektroden
13 und 23 mit dem Abstand d gebildet. Die Dicke der Isolierschichten
2 und 2′ wird z. B. zu 130 nm und die der
polykristallinen Schichten z. B. zu 500 nm gewählt, so
daß es möglich ist, durch geeignete Wahl der Dotierungsenergie
die Vorsprünge 5 a nur in den Bereichen zu erzeugen,
wo keine Elektroden 13 und 23 vorhanden sind.
Auf diese Weise wird ein ladungsgekoppeltes Halbleiterbauelement 20 erzeugt,
das schmale Bereiche 6 zwischen gegenüberliegenden Vorsprüngen
5 a der Kanalbegrenzungsbereiche 5
(entsprechend Fig. 3 bis 6) aufweist.
Wenn bei dem durch das beschriebene Verfahren hergestellten
Halbleiterbauelement 20 zweiphasige
Taktimpulse Φ₁ und Φ₂ an die Elektroden 13 und 23 angelegt
werden, wird ein Potential, das bezüglich der Ladungsübertragungsrichtung
in dem schmalen Bereich 6 durch
die Wirkung des Kanalbegrenzungsbereichs 5, 5 a asymmetrisch
ist, in dem Ladungsübertragungsteil unter den Steuerelektroden
13 und 23 erzeugt.
Entsprechend dem zuvor beschriebenen Verfahren wird der
Vorsprung 5 a des Kanalbegrenzungsbereichs 5 mit der Länge
d zwischen den Elektroden 13 und 23 auf jedem Ladungsübertragungsteil
gebildet, so daß die vorderen und hinteren
Enden der Elektroden 13 und 23 und der schmale Bereich 6
mit einer bestimmten Lagebeziehung genau erzeugt werden
können und durch die Isolierschicht 2′ ein Kurzschluß zwischen
den Elektroden 13 und 23 vermieden wird.
Bei dem zuvor beschriebenen Beispiel werden während des
in Fig. 8 gezeigten Verfahrensabschnitts die Teile der
Isolierschicht 2, an denen die zweiten Steuerelektroden
23 gebildet werden, selektiv entfernt, und danach wird
darauf die Isolierschicht 2′ gebildet. Es ist jedoch
möglich, ohne Entfernen der Isolierschicht 2 die Isolierschicht
2′ mit relativ geringer Dicke auf der Isolierschicht
2 zu bilden. Dabei sind die Dicken der Isolierschichten
unter jeder Elektrode 13 und 23 verschieden.
Die Ladungsübertragung kann durch geeignete Wahl der
Taktspannung ohne Schwierigkeit durchgeführt werden.
Bei dem vorherigen Beispiel wird während der Verunreinigungsdotierung
zur Bildung des Vorsprungs 5 a des Kanalbegrenzungsbereichs
5 die Tatsache, daß die Bereiche,
auf denen die ersten und zweiten Steuerelektroden 13
und 23 gebildet werden, dicker sind als der übrige Bereich,
ausgenutzt, um die Verunreinigung mit der Erstreckung
d zwischen den Steuerelektroden 13 und 23
bis zu dem Substrat 1 durch geeignete Wahl der Ionenimplantationsenergie
zu dotieren. Es ist jedoch in
bestimmten Fällen möglich, vor dem Verfahren in Fig. 11
die Teile der Isolierschicht 2′ zwischen den ersten
und zweiten Elektroden 13 und 23 durch Ätzen mit den
Elektroden 13 und 23 als Ätzmaske zu entfernen, dann durch
den Bereich, von dem die Isolierschicht 2′ entfernt wurde,
eine Verunreinigung in das Substrat 1 durch wahlweise
Diffusion oder Ionenimplantation mit hoher Verunreinigungskonzentration
zu implantieren und so die Bildung
des Vorsprungs 5 a des Kanalbegrenzungsbereichs
5 durchzuführen.
Bei dem ladungsgekoppelten Halbleiterbauelement des vorherigen
Beispiel sind der Kanalbegrenzungsbereich 5 und der
Vorsprung 5 a in dem Substrat 1 N-leitend. Es ist jedoch
ersichtlich, daß auch ein ladungsgekoppeltes Halbleiterbauelement
mit der gleichen Wirkung hergestellt werden kann, das
die entgegengesetzte Leitfähigkeit aufweist.
Obwohl ferner als Beispiel ein ladungsgekoppeltes Halbleiterbauelement
des Oberflächentyps beschrieben wurde, kann die Erfindung
auch auf ein ladungsgekoppeltes Halbleiterbauelement
mit vergrabenem Kanal angewandt werden.
Claims (6)
1. Verfahren zur Herstellung eines ladungsgekoppelten
Halbleiterbauelements mit einem Halbleitersubstrat,
in dem mindestens ein durch Kanalbegrenzungsbereiche
begrenzter Ladungsübertragungskanal
gebildet ist, bei dem längs jedes Ladungsübertragungskanals
aufeinanderfolgende Ladungsübertragungsteile vorgesehen sind, von denen jeder
eine auf einer auf dem Halbleitersubstrat angebrachten
Isolierschicht angeordnete Steuerelektrode
aufweist und bei denen in jedem
ein durch
Dotierung gebildeter Bereich im Halbleitersubstrat
vorgesehen ist,
durch den die Breite des Ladungsübertragungskanals
eingeengt ist, derart, daß ein effektives,
asymmetrisches, die Ladungsübertragung in einer
Richtung des Ladungsübertragungskanals bewirkendes
Potential erzeugt wird, dadurch gekennzeichnet,
daß auf dem mit der Isolierschicht versehenen,
die Kanalbegrenzungsbereiche enthaltenden
Halbleitersubstrat eine erste leitende Schicht
und eine zweite leitende Schicht elektrisch isoliert
von der ersten leitenden Schicht gebildet
werden und daß die ersten und zweiten leitenden
Schichten so strukturiert werden, daß die erste
leitende Schicht die Steuerelektrode jedes zweiten
Ladungsübertragungsteils bildet, daß die
zweite leitende Schicht die Steuerelektrode jedes
anderen zweiten Ladungsübertragungsteils bildet
und daß die erste und zweite leitende Schicht für jeden
Ladungsübertragungsteil eine Dotierungsmaske
bilden, durch die im Halbleitersubstrat durch Dotierung
mit einer Verunreinigung in jedem Ladungsübertragungsteil
die die Breite des Ladungsübertragungskanals
einengenden Bereiche erzeugt
werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß der Bereich, der die Breite des
Ladungsübertragungskanals einengt, als ein vom
Kanalbegrenzungsbereich ausgehender
Abschnitt gebildet wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die ersten und zweiten leitenden
Schichten aus polykristallinem Silizium
gebildet werden.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die ersten und zweiten leitenden
Schichten quer zur Ladungsübertragungsrichtung
verlaufen, über den Ladungsübertragungskanal einander teilweise
überlappen und einen Spalt dazwischen bilden.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die Dotierung durch Ionenimplantation
durchgeführt wird.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die Kanalbegrenzungsbereiche
durch Oberflächenabschnitte des Substrats mit
einer höheren Verunreinigungskonzentration als die
übrige Oberfläche des Substrats gebildet
werden.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51123189A JPS606101B2 (ja) | 1976-10-14 | 1976-10-14 | 電荷転送装置の製法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2746335A1 DE2746335A1 (de) | 1978-04-27 |
DE2746335C2 true DE2746335C2 (de) | 1989-06-01 |
Family
ID=14854384
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19772746335 Granted DE2746335A1 (de) | 1976-10-14 | 1977-10-14 | Verfahren zur herstellung einer ladungsuebertragungsvorrichtung |
Country Status (7)
Country | Link |
---|---|
US (1) | US4179793A (de) |
JP (1) | JPS606101B2 (de) |
CA (1) | CA1111138A (de) |
DE (1) | DE2746335A1 (de) |
FR (1) | FR2368145A1 (de) |
GB (1) | GB1578949A (de) |
NL (1) | NL188124C (de) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5217771A (en) * | 1975-07-31 | 1977-02-09 | Sony Corp | Charge transfer device |
GB2022920B (en) * | 1978-06-02 | 1983-02-23 | Sony Corp | Electric charge transfer devices |
US4692993A (en) * | 1978-12-05 | 1987-09-15 | Clark Marion D | Schottky barrier charge coupled device (CCD) manufacture |
US4345365A (en) * | 1980-10-06 | 1982-08-24 | Ncr Corporation | Method for fabricating an integrated circuit |
DE3037744A1 (de) * | 1980-10-06 | 1982-05-19 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen einer monolithisch integrierten zwei-transistor-speicherzelle in mos-technik |
US4360963A (en) * | 1981-07-31 | 1982-11-30 | Rca Corporation | Method of making CCD imagers with reduced defects |
JPS58212176A (ja) * | 1982-06-02 | 1983-12-09 | Nec Corp | 電荷転送装置 |
FR2578683B1 (fr) * | 1985-03-08 | 1987-08-28 | Thomson Csf | Procede de fabrication d'une diode anti-eblouissement associee a un canal en surface, et systeme anti-eblouissement obtenu par ce procede |
US4607429A (en) * | 1985-03-29 | 1986-08-26 | Rca Corporation | Method of making a charge-coupled device image sensor |
JP2508668B2 (ja) * | 1986-11-10 | 1996-06-19 | ソニー株式会社 | 電荷転送装置 |
US4910569A (en) * | 1988-08-29 | 1990-03-20 | Eastman Kodak Company | Charge-coupled device having improved transfer efficiency |
JP2855291B2 (ja) * | 1991-03-07 | 1999-02-10 | 富士写真フイルム株式会社 | 固体撮像装置 |
DE19622276C2 (de) * | 1996-06-03 | 1998-07-09 | Siemens Ag | Halbleiterstruktur für einen MOS-Transistor und Verfahren zur Herstellung der Halbleiterstruktur |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3873371A (en) * | 1972-11-07 | 1975-03-25 | Hughes Aircraft Co | Small geometry charge coupled device and process for fabricating same |
FR2257145B1 (de) * | 1974-01-04 | 1976-11-26 | Commissariat Energie Atomique | |
US3931674A (en) * | 1974-02-08 | 1976-01-13 | Fairchild Camera And Instrument Corporation | Self aligned CCD element including two levels of electrodes and method of manufacture therefor |
US4035906A (en) * | 1975-07-23 | 1977-07-19 | Texas Instruments Incorporated | Silicon gate CCD structure |
JPS5217771A (en) * | 1975-07-31 | 1977-02-09 | Sony Corp | Charge transfer device |
-
1976
- 1976-10-14 JP JP51123189A patent/JPS606101B2/ja not_active Expired
-
1977
- 1977-10-12 US US05/841,551 patent/US4179793A/en not_active Expired - Lifetime
- 1977-10-12 GB GB42493/77A patent/GB1578949A/en not_active Expired
- 1977-10-13 NL NLAANVRAGE7711263,A patent/NL188124C/xx not_active IP Right Cessation
- 1977-10-13 CA CA288,640A patent/CA1111138A/en not_active Expired
- 1977-10-14 FR FR7730922A patent/FR2368145A1/fr active Granted
- 1977-10-14 DE DE19772746335 patent/DE2746335A1/de active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5347786A (en) | 1978-04-28 |
US4179793A (en) | 1979-12-25 |
NL188124B (nl) | 1991-11-01 |
GB1578949A (en) | 1980-11-12 |
DE2746335A1 (de) | 1978-04-27 |
FR2368145A1 (fr) | 1978-05-12 |
CA1111138A (en) | 1981-10-20 |
NL188124C (nl) | 1992-04-01 |
NL7711263A (nl) | 1978-04-18 |
FR2368145B1 (de) | 1982-06-04 |
JPS606101B2 (ja) | 1985-02-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2646308C3 (de) | Verfahren zum Herstellen nahe beieinander liegender elektrisch leitender Schichten | |
DE2930630C2 (de) | Halbleiterbauelement sowie Verfahren zu seiner Herstellung | |
DE69029618T2 (de) | Verfahren zur Herstellung nichtflüchtiger Halbleiterspeicher | |
DE3123876C2 (de) | Nicht-flüchtige Halbleiter-Speichervorrichtung | |
DE2745857C2 (de) | ||
DE2212049C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung und Verfahren zur Herstellung eines Transistors | |
DE19654738B4 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE2640525C2 (de) | Verfahren zur Herstellung einer MIS-Halbleiterschaltungsanordnung | |
DE2746335C2 (de) | ||
DE2932043C2 (de) | Feldgesteuerter Thyristor und Verfahren zu seiner Herstellung | |
DE4042163C2 (de) | Verfahren zur Herstellung einer statischen Induktions-Halbleitervorrichtung mit Split-Gate-Struktur | |
DE2610828C2 (de) | Thyristor mit passivierter Oberfläche | |
DE3788470T2 (de) | Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate. | |
DE2703013A1 (de) | Verfahren zur bildung eines schmalen spalts bzw. schlitzes in einer materialschicht | |
DE2454705A1 (de) | Ladungskopplungsanordnung | |
DE2749607B2 (de) | Halbleiteranordnung und Verfahren zu deren Herstellung | |
DE2926334C2 (de) | ||
DE2453279C3 (de) | Halbleiteranordnung | |
DE2743299A1 (de) | Ladungskopplungsanordnung | |
DE3789372T2 (de) | Verfahren zur Herstellung eines Halbleiterbauelements. | |
DE3018594A1 (de) | Verfahren zur herstellung eines fet | |
DE2854994C2 (de) | Halbleiteranordnung mit einem Transistor und einem mit dem Basisgebiet des Transistors verbundenen Widerstand | |
DE69113292T2 (de) | Verfahren zur Herstellung eines Farbfilters für einen Flüssigkristallfarbdisplay. | |
DE2147447B2 (de) | Halbleiterbauelement | |
DE2916732C2 (de) | Verfahren zum Herstellen von integrierten Halbleiterschaltungsanordnungen, bei dem Widerstandselemente gebildet werden |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |