DE3642234A1 - Halbleiterspeichereinrichtung und verfahren zu ihrer herstellung - Google Patents
Halbleiterspeichereinrichtung und verfahren zu ihrer herstellungInfo
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Description
Die Erfindung bezieht sich auf ein Verfahren zur Herstel
lung einer Halbleiterspeichereinrichtung gemäß dem Oberbe
griff des Patentanspruchs 1 sowie auf eine mit Hilfe des
Verfahrens hergestellte Halbleiterspeichereinrichtung gemäß
den Oberbegriffen der Patentansprüche 14 und 20. Insbeson
dere bezieht sich die Erfindung auf die Herstellung und den
Aufbau einer dynamischen Halbleiterspeichereinrichtung vom
DRAM-Typ (Dynamic Random Access Memory), die mit hoher In
tegrationsdichte und hoher Güte hergestellt werden kann und
in der sich Gräben bzw. Ausnehmungen innerhalb jeweiliger
Kondensator- bzw. Kapazitätsbereiche befinden.
Dynamische Speicherzellen werden zunehmend als Speicherele
mente verwendet, da sie, wie bereits erwähnt, mit hoher In
tegrationsdichte auf einem Substrat angeordnet werden kön
nen. Eine dynamische Speicherzelle enthält einen einzelnen
Speicherkondensator und einen einzelnen Schalttransistor,
der mit dem Speicherkondensator verbunden ist, wie die Fig.
6 zeigt. Bei zunehmender Integrationsdichte der IC-Spei
chereinrichtungen wird jedoch die in Anspruch genommene
Fläche pro Speicherzelle immer kleiner, so daß die in jedem
Kondensator zu speichernde elektrische Ladung merklich her
abgesetzt wird. Das kann zur Folge haben, daß der Inhalt
einiger Speicherzellen fehlerhaft ausgelesen wird.
Um dieses Problem zu überwinden, wird ein Graben innerhalb
der Oberfläche eines Substrats des Speicherkondensatorbe
reichs gebildet, um die Oberfläche zu vergrößern. Auf diese
Weise läßt sich die Kapazität des Speicherkondensators er
höhen, so daß ein größerer Betrag an elektrischer Ladung
speicherbar ist.
Die Fig. 5(A) und 5(B) zeigen eine konventionelle 4 M
Bit-Speicherzellenstruktur mit einem Grabenkondensator, wie
sie in der japanischen Veröffentlichung "NIKKEI MICRO-
DEVICES", Seiten 16 bis 19, Frühjahr 1985 veröffentlicht
worden ist. Der Grabenkondensator ist dabei ein Kondensa
tor, der innerhalb eines in die Oberfläche eines Substrats
eingebrachten Grabens liegt.
Wie die Fig. 5(A) und 5(B) zeigen, ist jeder Transistor mit
einem trennenden Oxidfilm 42 umgeben, der sich innerhalb
einer trennenden Ausnehmung befindet. Eine multikristalline
bzw. polykristalline Siliciumelektrode 43 (Si-Elektrode)
liegt an der Innenseite des oxidierten Films 42, und zwar
in bezug zum Kondensator, um eine Elektrode des Kondensa
tors zu bilden, und ist darüber hinaus mit einem Source-An
schluß des Transistors verbunden. Eine Zellenplatte 45 aus
multikristallinem bzw. polykristallinem Silicium (Si) ist
an beiden Seiten mit einem Kondensatortrennfilm 44 bedeckt
und bildet die andere Elektrode des Speicherkondensators.
Ein Drain-Anschluß D des Kondensators ist mit einer
Bit-Leitung (B-Leitung) über eine Kontaktöffnung 46 verbun
den. Zur Bildung des Speicherkondensators innerhalb des
Grabens nach Fig. 5(B) sind also von links nach rechts die
Schichten 42, 43, 44, 45, 44, 43 und 42 vorgesehen.
Bei der oben beschriebenen Zellenstruktur liegen sowohl der
Kondensator als auch der Transistor parallel zur Bit-Lei
tung (B-Leitung). Darüber hinaus ist ein einzelner Graben
vorgesehen, der sowohl zur Elementtrennung als auch zur
Bildung des einzelnen Kondensators dient.
Die Verbindung zwischen dem Kondensator und dem Transistor
kann bei dem genannten Speicherzellenaufbau mit dem konven
tionellen Grabenkondensator jedoch nicht in selbstausrich
tender Weise vorgenommen werden. Vielmehr dient das multi
bzw. polykristalline Silicium zur Verbindung von Kondensa
tor und Transistor. Um den Kondensator zu bilden und ein
Speicherelement vom benachbarten Speicherelement elektrisch
zu trennen, müssen mehrere dünne SiO2-Filme innerhalb des
jeweiligen multi- bzw. polykristallinen Siliciums und in
nerhalb der Gräben gebildet werden. Dies erfordert eine ex
trem genaue und komplizierte IC-Herstellungstechnologie.
Beim konventionellen Speicherzellenaufbau mit Grabenkonden
sator sind darüber hinaus beide bewegten Flächen, die zur
Trennung eines Speicherelements von einem benachbarten
Speicherelement und zur Bildung des Kondensators dienen,
relativ groß, um eine hochintegrierte Speichereinrichtung
mit hinreichender Speicherkapazität zu erhalten.
Aufgabe der Erfindung ist es, eine Halbleiterspeicherein
richtung und ein zu ihrer Herstellung geeignetes Verfahren
zu schaffen, bei dem der Grabenkondensator und der Transi
stor in selbstausrichtender bzw. selbsteinstellender Weise
gebildet werden können. Der Grabenkondensator soll dabei so
beschaffen sein, daß er eine hohe Integration der Halblei
terspeichereinrichtung ermöglicht. Die Halbleiterspeicher
einrichtung ist eine dynamische Halbleiterspeichereinrich
tung mit wahlfreiem Zugriff (DRAM-Halbleiterspeicherein
richtung) und weist sehr kleine Speicherzellen mit Konden
satoren hoher Kapazität auf.
Die verfahrensseitige Lösung der gestellten Aufgabe ist im
kennzeichnenden Teil des Patentanspruchs 1 angegeben. Dage
gen sind die vorrichtungsseitigen Lösungen den kennzeich
nenden Teilen der Ansprüche 14 und 20 zu entnehmen.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Un
teransprüchen gekennzeichnet.
Ein Verfahren zur Herstellung einer Halbleiterspeicherein
richtung nach der Erfindung mit einer Vielzahl von Spei
cherzellen, von denen jede einen Transistor und einen Kon
densator enthält, zeichnet sich durch folgende Verfahrens
schritte aus:
- a) bereichsweise Bildung einer Isolationsschicht auf einem Halbleitersubstrat,
- b) Bildung einer Halbleiterschicht auf der Isolations schicht, wobei die Halbleiterschicht mit dem Halbleiter substrat über die Isolationsschicht verbunden ist,
- c) Bildung einer Schutzschicht auf der Halbleiterschicht,
- d) Bildung eines Fensters mit vorbestimmter Breite durch die Schutzschicht hindurch an einer Schutzschichtposi tion, die gegenüber einem Ende der Isolationsschicht verschoben ist, sowie Einbringung eines Grabens durch das Fenster hindurch mit der Isolationsschichtund der Schutzschicht als Masken, derart, daß die Halbleiter schicht noch mit dem Halbleitersubstrat über das Ende der Isolationsschicht verbunden ist, und
- e) Bildung eines Kondensators innerhalb des Grabens und ei nes Transistors innerhalb der Halbleiterschicht.
Eine Halbleiterspeichereinrichtung nach der Erfindung mit
einer Vielzahl von Speicherzellen zeichnet sich dadurch
aus, daß die Speicherzellen jeweils folgende Elemente ent
halten:
- a) einen Transistor auf einer Isolationsschicht, die be reichsweise auf bzw. in einem Halbleitersubstrat gebildet ist, und
- b) einen Kondensator, der innerhalb eines in das Halblei tersubstrat eingebrachten Grabens liegt, wobei der Tran sistor und der Kondensator mit einem Bereich des Halb leitersubstrats verbunden sind, der benachbart zur Sei tenwand der Isolationsschicht liegt.
Eine Halbleiterspeichereinrichtung nach der Erfindung mit
einer Vielzahl von Speicherzellen kann auch so aufgebaut
sein, daß die Speicherzellen jeweils folgende Elemente ent
halten:
- a) einen Transistor auf einer Isolationsschicht, die be reichsweise auf bzw. in einem Halbleitersubstrat gebildet ist, und
- b) einen Kondensator, der innerhalb eines in das Halblei tersubstrat eingebrachten Grabens liegt, wobei ein Tran sistor einer anderen Speicherzelle benachbart zum Kon densator von diesem Kondensator durch die unterhalb die ses Transistors liegende Isolationsschicht getrennt ist.
Die Zeichnung stellt neben dem Stand der Technik ein Aus
führungsbeispiel der Erfindung dar. Es zeigen:.
Fig. 1(A) bis 1(F) Teilquerschnitte im Grabenbereich einer
jeweiligen Speicherzelle zur Erläuterung der Her
stellungsweise einer dynamischen Halbleiterspei
chereinrichtung (DRAM) mit wahlfreiem Zugriff
nach der Erfindung,
Fig. 2 einen in Kanallängsrichtung verlaufenden Teil
querschnitt durch die Halbleiterspeichereinrich
tung entlang der Linie A-A in Fig. 4,
Fig. 3 einen in Kanalbreitenrichtung verlaufenden Teil
querschnitt durch die Halbleiterspeichereinrich
tung entlang der Linie B-B in Fig. 4,
Fig. 4 eine schematische Darstellung einer Maskenanord
nung innerhalb der Halbleiterspeichereinrichtung
nach der Erfindung,
Fig. 5(A) und 5(B) Querschnitte durch eine konventionelle
Speicherzellenstruktur einer Halbleiterspeicher
einrichtung mit wahlfreiem Zugriff in longitudina
ler und lateraler Richtung, wie sie in der japani
schen Veröffentlichung "NIKKEI MICRODEVICES", Sei
ten 16 bis 19, Frühjahr 1985, veröffentlicht wor
den ist, und
Fig. 6 ein Schaltungsdiagramm einer beispielsweise aufge
bauten Speicherzelle einer Halbleiterspeicherein
richtung mit wahlfreiem Zugriff mit einem einzel
nen MOS-Transistor und einem einzelnen Kondensa
tor.
Eine Schaltungsanordnung eines dynamischen Speichers mit
wahlfreiem Zugriff (DRAM) wurde bereits anhand der Fig. 6
beschrieben. Gemäß Fig. 6 ist eine Elektrode des Kondensa
tors mit einem Source-Anschluß des MOS-Transistors verbun
den. Ein Gate-Anschluß G des MOS-Transistors ist mit einer
Wortleitung W verbunden, während ein Drain-Anschluß D des
MOS-Transistors mit einer Bit-Leitung B verbunden ist.
Im nachfolgenden wird anhand der Fig. 1(A) bis 1(F) der
Herstellungsprozeß einer dynamischen Halbleiterspeicher
einrichtung mit wahlfreiem Zugriff nach der Erfindung
(DRAM) näher beschrieben.
In dem in Fig. 1(A) gezeigten Schritt wird ein lateraler
Kristallwachstumsvorgang durchgeführt, um durch ein Fenster
mit einer Breite von 1 µm hindurch, das sich innerhalb ei
ner SiO2-Schicht 2 befindet, mit Hilfe eines Siliciumein
kristallsubstrats 1 vom P-Typ als Kristallkeim ein Silicium
einkristall vom P-Typ wachsen zu lassen, um auf diese Weise
auch eine Silicium-Einkristallschicht 3 auf der SiO2Schicht
2 zu erhalten. Auf der Silicium-Einkristallschicht 3 wird
anschließend ein Film 4 gebildet, der aus drei Schichten
besteht. Die erste und auf der Schicht 3 liegende Schicht
besteht aus SiO2 (Siliciumdioxid) und weist eine Dicke von
20 nm (200 Å) auf. Die zweite und mittlere Schicht besteht
aus Si3N4 (Trisiliciumtetranitrid) und weist eine Dicke von
10 nm (100 Å) auf. Die dritte und letzte Schicht besteht
aus einem SiO2-Film mit einer Dicke von 500 nm (5000 Å).
Für den Fall, daß ein Superdünnfilmtransistor innerhalb ei
nes multi- bzw. polykristallinen Siliciums gebildet wird,
besteht die Siliciumschicht 3 ebenfalls aus multi- bzw. po
lykristallinem Silicium.
Die einkristalline Siliciumschicht 3 und das einkristalline
Siliciumsubstrat 1 vom P-Typ sind durch das Fenster inner
halb der Schicht 2 miteinander verbunden.
Gemäß dem in Fig. 1(B) dargestellten Schritt wird innerhalb
einer Photoresistschicht auf dem Dreischichtfilm 4 ein Fen
ster mit einer Breite von 1 µm durch ein geeignetes Photo
ätzverfahren hergestellt, und zwar an einer Position auf
dem Dreischichtfilm 4, die gegenüber einem Ende der SiO2-
Schicht 2 um 0,3 µm verschoben ist. Mit Hilfe eines an
schließenden RIE-Verfahrens (reaktives Ionenätzverfahren)
werden der Dreischichtfilm 4 und die Siliciumeinkristall
schicht 3 so weit entfernt, daß ein Rest der Siliciumein
kristallschicht 3 an einem Ende der SiO2-Schicht 2 an der
linken Seite in Fig. 1(B) verbleibt. Um eine Trennung zwi
schen dem Kondensator und dem benachbarten Transistor einer
weiteren Speicherzelle im fertiggestellten DRAM zu gewähr
leisten, wird diese Si-Einkristallschicht 3 am Ende der als
Isolierschicht dienenden SiO2-Schicht 2 an der linken Seite
in Fig. 1(B) nicht vollständig abgetragen. Dies ist jedoch
nicht in jedem Fall erforderlich.
Im nächsten Schritt entsprechend der Fig. 1(C) wird wieder
um das RIE-Verfahren eingesetzt, um eine Ausnehmung heraus
zugraben, und zwar nach einer Oxidation der Oberfläche der
Ausnehmung, die im Schritt entsprechend der Fig. 1(B) er
halten worden ist. Die in diesem Schritt gebildeten Oxid
filme sind mit dem Bezugszeichen 4′ versehen. Da das mit
einer Breite von 1 µm gebildete Fenster um 0,3 µm gegenüber
dem Ende der SiO2-Schicht 2 verschoben ist, wie auch in
Fig. 1(C) zu erkennen ist, weist die in diesem Schritt er
haltene Ausnehmung eine Breite von 0,7 µm auf.
Entsprechend der Fig. 1(D) wird nunmehr zur Bildung eines
Bereichs 5 vom N⁺-Typ ein Donator durch die Innenoberfläche
der Ausnehmung in den Einkristallbereich 1 hineindiffun
diert. Der Bereich 5 vom N⁺-Typ kann alternativ auch da
durch hergestellt werden, daß der Donator aus einer festen
Phase in den Bereich 1 hineindiffundiert, nachdem ein PSG-
Film (Phospho-Silikat-Glas) epitaktisch durch einen geeigneten Wachs
tumsprozeß auf der Innenoberfläche der Ausnehmung gebildet
worden ist, beispielsweise durch ein CVD-Verfahren (Chemi
cal Vapor Deposition). Es sei darauf hingewiesen, daß der
Bereich 5 vom N⁺-Typ als eine Elektrode des Kondensators
dient, wobei dieser Bereich 5 integral mit dem SourceAn
schluß des Transistors TFT (Dünnfilmtransistor) verbunden
ist, der innerhalb der Silicium-Einkristallschicht 3 liegt.
Um einen Kondensatortrennfilm 6 zu erzeugen, wird die In
nenseite der Ausnehmung in dem in Fig. 1(E) dargestellten
Schritt einer Wärmeoxidationsbehandlung unterzogen.
Anschließend wird entsprechend dem in Fig. 1(F) gezeigten
Schritt multikristallines bzw. polykristallines Silicium 7
in die Ausnehmung eingebracht, wobei dieses Silicium 7 die
Funktion der Zellenplatte übernimmt. Nach Entfernung des
SiO2-Films, der den obersten Film des Dreischichtfilms 4
bildet, wird die Oberfläche des multi- bzw. polykristalli
nen Siliciums 7 oxidiert. Die Oberfläche mit Ausnahme des
poly- bzw. multikristallinen Siliciums 7 ist mit dem
Si3N4-Film bedeckt. Im Anschluß daran wird der Si3N4-Film
des Dreischichtfilms 4 entfernt, wonach ein Gateoxidfilm
des Transistors durch einen geeigneten Wachstumsvorgang
aufgebracht wird, um den Transistor zu vervollständigen.
In der Fig. 2 ist ein Querschnitt entlang der Kanallängs
richtung des nach der Erfindung hergestellten dynamischen
Speichers mit wahlfreiem Zugriff (DRAM) dargestellt. Dage
gen zeigt Fig. 3 einen Querschnitt entlang der Kanalbrei
tenrichtung des nach der Erfindung hergestellten dynami
schen Speichers mit wahlfreiem Zugriff (DRAM). Der N⁺-Be
reich 5 dient als jeweilige Elektrode des Kondensators, wobei
der N⁺-Bereich durch Diffusion von Donatoren durch die In
nenfläche des Grabens zur Bildung des Kondensators hindurch
erzeugt worden ist. Der Wärmeoxidationsfilm 11 weist eine
Länge bzw. Dicke von 10 nm (100 Å) auf und dient als Kon
densatortrennfilm, während die multi- bzw. polykristalline
Siliciumschicht 7 innerhalb des Grabens als Zellenplatte
des Kondensators arbeitet. Ein Dünnfilmtransistor TFT (Thin
Film Transistor) ist auf einem selektiven Oxidfilmbereich
10 gebildet, der auf einer P-Diffusionsschicht 9 eines
Siliciumsubstrats vom P-Typ liegt. Die Siliciumhalbleiter
schicht 11 ist als einkristalline Schicht ausgebildet, und
zwar mit Hilfe der sogenannten Rekristallisationstechnik.
Mit Hilfe eines Gateoxidfilms 24, einer multikristallinen
bzw. polykristallinen Gate-Elektrode 13 und einer W-(Wolf
ram)-Si-Elektrode 14 als Masken sind sowohl ein Source-Be
reich und ein Drain-Bereich gebildet, und zwar mit Hilfe
eines Ionenimplantationsverfahrens, wobei die Bereiche 24, 13
und 14 aufeinander ausgerichtet bzw. übereinander liegen.
Der Source-Bereich ist mit der Kondensatorelektrode N⁺ und
der Drain-Bereich mit der Bit-Leitung 16 der Drain-Elektro
de 4 Al verbunden. Eine Wortleitung, zu der die multi- bzw.
polykristalline Siliciumschicht 13 und die W-Si-Schicht 14
gehören, ist mit einem Oxidfilm 8 bedeckt, der mit Hilfe
des CVD (Chemical Vaporized Diffusion)-Verfahrens herge
stellt worden ist.
In der Fig. 4 sind in schematischer Weise die Wortleitun
gen, Bitleitungen, Grabenmaskenverteilungen 35 und Transi
stormaskenverteilungen 36 gezeigt. Es sei darauf hingewie
sen, daß der in Fig. 2 dargestellte Querschnitt entlang der
strichpunktierten Linie A-A in Fig. 4 verläuft, während der
in Fig. 3 dargestellte andere Querschnitt entlang der
strichpunktierten Linie B-B in Fig. 4 verläuft. Ein jewei
liger Transistor ist mit dem zugehörigen Kondensator über
die N⁺-Schicht an einer Position verbunden, über der sich
das Grabenmaskenmuster 35 und das Transistormaskenmuster 36
überlappen. Bei einem bevorzugten Ausführungsbeispiel eines
nach dem Verfahren gemäß der Erfindung hergestellten dyna
mischen Speichers mit wahlfreiem Zugriff (DRAM) werden fol
gende Abmessungen eingehalten:
Zellengröße:1,5×2,5 = 3,75 µm²
Kondensator:5,8 (Umfang bzw. Rand)×2,5 (Graben) µm² +
1,2 (planar) µm² = 15,7 µm²
Transistor:W = 0,8 µm, L = 1,0 µm.
Da beim Herstellungsprozeß nach der Erfindung das zur Bil
dung des TFT dienende Siliciumeinkristallmaterial 3 auf der
SiO2-Schicht 2 aufwächst, wobei als Substrat ebenfalls ein
Si-Einkristall verwendet wird, sind der Grabenkondensator
und der Transistor über den Siliciumeinkristall miteinander
verbunden und aufeinander selbst ausgerichtet. Da anderer
seits der TFT auf der SiO2-Schicht 2 gebildet ist, wird
gleichzeitig bei der Bildung des TFT ein Trennelement zur
Trennung des Kondensators vom benachbarten Transistor er
zeugt. Ferner sind der Grabenkondensator und der Transistor
über den Einkristallbereich 5 in aufeinander ausgerichteter
Weise miteinander verbunden, da der Dreischichtfilm 4 bzw.
die Ätzmaske der Siliciumeinkristallschicht 3 des TFT ge
genüber dem Fenster verschoben sind, das sich innerhalb der
SiO2-Schicht 2 befindet. Auch wird gleichzeitig eine Tren
nung zwischen den jeweiligen Speicherzellen erhalten, so
daß sich der Herstellungsprozeß der Halbleiterspeicherein
richtung mit Grabenkondensatoren einfach durchführen läßt.
Beim Aufbau der Halbleiterspeichereinrichtung nach der Er
findung kann darüber hinaus der Raum bzw. Abstand, der zur
Trennung der einzelnen Elemente voneinander erforderlich
ist, kleiner als bei der konventionellen Halbleiterspei
chereinrichtung ausgeführt werden, da der auf der SiO2-
Schicht 3 liegende Transistor einen SOI-Aufbau (Silicon On
Insulating Substrate) aufweist. Bei diesem Transistor liegt
also eine Siliciumschicht auf einem isolierenden Substrat.
Das bedeutet, daß Transistor und Kondensator in Tiefenrich
tung und lateraler bzw. seitlicher Richtung durch die SiO2-
Schicht 3 voneinander getrennt sind, die einen Feldoxida
tionsfilm bildet.
Jedes Element des dynamischen Speichers mit wahlfreiem Zu
griff nach der Erfindung kann gegenüber der konventionellen
Speichereinrichtung einfacher separiert werden, da ein PN
Übergang mit einer P⁺-Region 2 zur Trennung eines jeweili
gen Kondensators vom benachbarten Kondensator dient.
Aufgrund der N⁺-Diffusionsschicht wird die eine Elektrode
des Kondensators der Speicherzelle mit dem Source-Bereich
des TFT über einen Einkristall verbunden, so daß die Ver
bindung zwischen Kondensator und Transistor genauer als
beim konventionellen DRAM hergestellt werden kann.
Zur Herstellung des DRAM nach der Erfindung braucht keine
so hoch entwickelte Technik wie zur Herstellung des konven
tionellen DRAM eingesetzt zu werden, bei dem in jedem Gra
ben zur Bildung eines Grabenkondensators zwei dünne Oxida
tionsfilme innerhalb eines multi- bzw. polykristallinen Si
liciummaterials angeordnet sind. Die Halbleiterspeicherein
richtung nach der Erfindung weist vielmehr einen einfache
ren Aufbau auf, wobei die Trennung zwischen verschiedenen
Elementen in einfacherer Weise erreicht wird. Kondensator
und Transistor sind durch den Feldoxidationsfilm 3 in Tie
fenrichtung sowie in lateraler Richtung voneinander ge
trennt. Zwischen den jeweiligen Kondensatoren befindet sich
zur Trennung ein PN-Übergang. Das bedeutet, daß die Zellen
größe kleiner oder gleich 3,75 µm2 sein kann, während die
Kapazität ihres Kondensators einen Wert annehmen kann, der
gleich oder größer 55,6 fF ist.
Nach der Erfindung ist jeder Kondensator mit dem entspre
chenden Transistor über eine N⁺-Einkristallschicht in
selbstausgerichteter Weise miteinander verbunden.
Da die Abtrennung jedes Kondensators mit Hilfe einer PN-
Verbindung erfolgt, die einen P⁺-Bereich enthält, läßt sich
jedes Element des DRAM nach der Erfindung in viel einfache
rer Weise separieren als beim konventionellen DRAM.
Claims (20)
1. Verfahren zur Herstellung einer Halbleiterspeicher
einrichtung mit einer Vielzahl von Speicherzellen, von de
nen jede einen Transistor und einen Kondensator enthält,
gekennzeichnet durch folgende Verfah
rensschritte:
- a) bereichsweise Bildung einer Isolationsschicht (2) auf einem Halbleitersubstrat (1),
- b) Bildung einer Halbleiterschicht (3) auf der Isolations schicht (2), wobei die Halbleiterschicht (3) mit dem Halbleitersubstrat (1) über die Isolationsschicht (2) verbunden ist,
- c) Bildung einer Schutzschicht (4) auf der Halbleiter schicht (3),
- d) Bildung eines Fensters mit vorbestimmter Breite durch die Schutzschicht (4) hindurch an einer Schutzschicht position, die gegenüber einem Ende der Isolations schicht (2) verschoben ist sowie Einbringung eines Grabens durch das Fenster hindurch mit der Isolations schicht (2) und der Schutzschicht (4) als Masken, derart, daß die Halbleiterschicht (3) noch mit dem Halbleitersubstrat (1) über das Ende der Isolationsschicht (2) verbunden ist, und
- e) Bildung eines Kondensators innerhalb des Grabens und eines Transistors innerhalb der Halbleiterschicht (3).
2. Verfahren nach Anspruch 1, dadurch ge -
kennzeichnet , daß im Schritt d) bei Bildung
des Grabens durch das Fenster hindurch ein Teil der Halb
leiterschicht (3) am Randbereich des Endes der in Tiefen
richtung gegenüberliegenden Isolationsschicht (2) zwi
schen dieser und dem Boden des Grabens verbleibt.
3. Verfahren nach Anspruch 1, dadurch ge -
kennzeichnet, daß die Schritte a), b) und c)
so durchgeführt werden, daß ein laterales Kristallwachs
tum durch ein Fenster innerhalb eines SiO2-Bereichs hin
durch erfolgt, das eine Breite von etwa 1 µm aufweist,
wobei ein einkristallines Siliciumhalbleitersubstrat vom
P-Typ als Kristallkeim verwendet wird.
4. Verfahren nach Anspruch 3, dadurch ge
kennzeichnet, daß die Isolationsschicht (2)
als SiO2-Schicht, die Halbleiterschicht (3) als eine auf
der SiO2-Schicht aufgewachsene Siliciumkristallschicht
und die Schutzschicht (4) als Dreischichtfilm ausgebildet
sind, wobei die Schutzschicht (4) eine erste Schicht aus
SiO₂, eine zweite Schicht aus Si3N4 und eine dritte
Schicht aus SiO2 enthält.
5. Verfahren nach Anspruch 4, dadurch ge
kennzeichnet, daß Schritt d) derart ausge
führt wird, daß auf den Dreischichtfilm eine Photoresist
schicht aufgebracht wird, und daß der mit dem Photoresist
bedeckte Dreischichtfilm sowie ein Teil der Siliciumkri
stallschicht (3) zur Bildung des Fensters abgetragen wer
den.
6. Verfahren nach Anspruch 5, dadurch ge
kennzeichnet , daß im Schritt d) die innere
Fläche des Grabens oxidiert wird.
7. Verfahren nach Anspruch 5, dadurch ge
kennzeichnet , daß das Fenster durch einen Pho
toätzprozeß gebildet wird.
8. Verfahren nach Anspruch 5, dadurch ge
kennzeichnet , daß der Graben durch ein reak
tives Ionenätzverfahren gebildet wird (RIE-Verfahren).
9. Verfahren nach Anspruch 5, dadurch ge
kennzeichnet, daß die vorbestimmte Breite des
Fensters mit einem Intervall zwischen den Enden der Isola
tionsschicht (2) und einer ihr gegenüberliegenden Isola
tionsschicht übereinstimmt, und daß die Breite des Grabens
etwa 0,7 µm beträgt.
10. Verfahren nach Anspruch 6, dadurch ge
kennzeichnet, daß im Schritt e) durch Donator
diffusion ein N⁺-Bereich (5) an der Innenfläche des Grabens
gebildet wird, wobei der N⁺-Bereich (5) als eine Elektrode
des Kondensators dient und mit einem Source-Anschluß des
Transistors verbunden ist, der in der Si-Schicht (3) gebil
det ist.
11. Verfahren nach Anspruch 10, dadurch ge
kennzeichnet, daß im Schritt e) die Innenfläche
des Grabens einem Wärmeoxidationsprozeß unterzogen wird, um
einen Kondensatorisolationsfilm (6) zu bilden, und daß an
schließend polykristallines Silicium in den Graben zur
Bildung einer Zellenplatte (7) für den Kondensator einge
bracht wird.
12. Verfahren nach Anspruch 11, dadurch ge
kennzeichnet, daß im Schritt d) der Transistor
so gebildet wird, daß nach Beseitigung der obersten
dritten SiO2-Schicht die Oberfläche des polykristallinen
Siliciums oxidiert wird, und daß anschließend ein Gateoxid
film (24) durch einen geeigneten Wachstumsvorgang bei ent
fernter zweiter Si3N4-Schicht des Dreischichtfilms aufge
bracht wird.
13. Verfahren nach Anspruch 2, dadurch ge
kennzeichnet, daß wenigstens der verbliebene
Bereich des Halbleiterfilms (3) zur Bildung eines Oxidfilms
(4′) an ihm einem Wärmeoxidationsprozeß unterzogen wird.
14. Halbleiterspeichereinrichtung mit einer Vielzahl von
Speicherzellen, die jeweils folgende Elemente enthalten:
- a) einen Transistor auf einer Isolationsschicht (2), die bereichsweise in einem Halbleitersubstrat (1) gebildet ist, und
- b) einen Kondensator, der innerhalb eines in das Halblei tersubstrat (1) eingebrachten Grabens liegt, wobei der Transistor und der Kondensator mit einem Bereich des Halbleitersubstrats (1) verbunden sind, der benachbart zur Seitenwand der Isolationsschicht (2) liegt.
15. Halbleiterspeichereinrichtung nach Anspruch 14,
dadurch gekennzeichnet , daß die Iso
lationsschicht (2) aus einer SiO2-Schicht besteht und als
Maske bei der Bildung des Grabens dient.
16. Halbleiterspeichereinrichtung nach Anspruch 14,
dadurch gekennzeichnet, daß der
Sourcebereich des Transistors mit einem N⁺-Bereich (5)
verbunden ist, der sich an der Innenseite der Ausnehmung
bzw. des Grabens befindet, und der als eine Elektrode des
Kondensators dient.
17. Halbleiterspeichereinrichtung nach Anspruch 14,
dadurch gekennzeichnet , daß das
Halbleitersubstrat (1) ein Siliciumsubstrat vom P-Typ
ist.
18. Halbleiterspeichereinrichtung nach Anspruch 16,
dadurch gekennzeichnet , daß der
Graben mit einem Kondensatorisolationsfilm, einer poly
kristallinen Siliciumschicht und einem Wärmeoxidations
film begraben ist.
19. Halbleiterspeichereinrichtung nach Anspruch 18,
dadurch gekennzeichnet, daß ein
Teil der polykristallinen Siliciumschicht (7) benachbart
zur Isolationsschicht (2) liegt, die den Kondensator vom
benachbarten Transistor einer anderen Speicherzelle der
Halbleiterspeichereinrichtung trennt.
20. Halbleiterspeichereinrichtung mit einer Vielzahl
von Speicherzellen, die jeweils folgende Elemente enthal
ten:
- a) einen Transistor auf einer Isolationsschicht (2), die bereichsweise auf einem Halbleitersubstrat (1) gebil det ist, und
- b) einen Kondensator, der innerhalb eines in das Halblei tersubstrat (1) eingebrachten Grabens liegt, wobei ein Transistor einer anderen Speicherzelle benachbart zum Kondensator von diesem Kondensator durch die unterhalb dieses Transistors liegende Isolationsschicht (2) ge trennt ist.
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8110 | Request for examination paragraph 44 | ||
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Ipc: H01L 27/108 |
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