DE3714338C2 - - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterspeicheranordnung mit einem Speicherzellenaufbau aus einem Transistor und einen Kondensator für die Speicherung von Daten mittels im Kondensator gehaltener elektrischer Ladungen.

Die Speicherzelle eines dynamischen Randomspeichers bzw. dRAMs umfaßt allgemein einen MOS-Kondensator, der Daten in Form einer elektrischen Ladung zu halten, d. h. zu speichern vermag, und einen Schalt-MOS-Transistor, welcher die Ladung mit einem externen Schaltkreis austauscht. Mit zunehmender Speicherkapazität des dRAMs muß die Fläche jeder Speicherzelle immer weiter verkleinert werden. Da jedoch der Pegel eines Signals für das Auslesen von Daten durch die Größe der im MOS-Kondensator gespeicherten Ladung bestimmt wird, kann dessen Effektivfläche nicht wesentlich verkleinert werden. Aus diesem Grund wurden bereits verschiedene Lösungen vorgeschlagen, z. B. dergestalt, eine Rille im Halbleitersubstrat auszubilden und darin einen Kondensator in dreidimensionaler Form vorzusehen, um damit die vom Kondensator auf dem Chip eingenommene Fläche zu verkleinern, dabei aber eine große Effektivfläche des Kondensators beizubehalten.

Vom Fertigungsstandpunkt her ist es jedoch schwierig, eine feine (schmale) tiefe Rille in einem Substrat auszubilden. Ein MOS-Transistor, der ein weiteres Bauelement einer Speicherzelle darstellt, muß dabei miniaturisiert werden, um eine hohe Integrationsdichte bei der betreffenden Halbleiterspeicheranordnung zu gewährleisten. Bestrebungen, die Gate-Länge übermäßig zu verkürzen und damit die Miniaturisierung der betreffenden Anordnung zu begünstigen, sind jedoch mit dem Nachteil behaftet, daß die Betriebszuverlässigkeit der Anordnung z. B. aufgrund des sog. Hot Carrier-Effekts bzw. "heißer" Ladungsträger beeinträchtigt ist.

Das Erfordernis für eine hohe Integrationsdichte bei einem dRAM und für die Miniaturisierung der Halbleiterelemente bedingt ferner die nachstehend angeführten Schwierigkeiten. Bei den Bauelementen, wie Transistor und Kondensator, wird zwar die Länge, nicht aber die Dicke verringert. Infolgedessen vergrößert sich das Geometrieverhältnis (Verhältnis Länge:Breite) der betreffenden Schichten. Wenn z. B. ein Kontaktloch auf photolithographischem Wege ausgebildet wird, setzt der Stehwelleneffekt in den abgestuften Bereichen die Maßgenauigkeit herab, wobei Ätzrückstände auftreten können. Im Fall der Ausbildung einer Verbindungsschicht können sich beim Aufdampfen eine Trennung oder Unterbrechung und andere Schwierigkeiten ergeben.

Wie erwähnt, sind somit die hohe Integrationsdichte eines dRAMs und die Miniaturisierung der betreffenden Bauelemente mit verschiedenen Schwierigkeiten verbunden. Die bedeutsamsten der erwähnten Probleme, die am dringendsten einer Lösung bedürfen, bestehen in der Beseitigung des (der) Ausrichtspielraums oder -toleranz zwischen Kondensator und Transistor sowie zwischen dem Bitleitung-Kontaktloch und dem Transistor und auch in der Erzielung eines Substrats vollkommener Flachheit.

In der EP-A-01 49 799 ist ein Halbleiterspeicher beschrieben, bei dem ein Transfer-MOS-Transistor und ein Kondensator mit einem Graben auf der Oberfläche eines Halbleiterkörpers vorgesehen sind. Eine Elektrode erstreckt sich vom Boden­ bereich des Grabens bis zu einem Pegel über dessen Öffnung und die Source-Zone des Transfer-MOS-Transistors ist mit einer weiteren Elektrode des Kondensators verbunden. Das bei der Herstellung der Anordnung verwendete Verfahren unter­ scheidet sich vom Verfahren gemäß Anspruch 1 dadurch, daß die Schritte g) und k) nicht vorgesehen sind und daß keine Verbindungselektrode im Sinne des Anspruchs 1 erzeugt wird.

Aus der DE-OS 32 43 125 ist ein Verfahren zum Herstellen von MOS-Transistoren mit flachen Source-/Drain-Gebieten, selbstjustierten Polysiliziumkontakten und kurzen Kanal­ längen bekannt, bei dem die Source-/Drain-Gebiete im Siliziumhalbleitersubstrat durch Ausdiffusion der aus einer ersten dotierten Polysiliziumschicht bestehenden, direkt auf dem Substrat abgeschiedenen und als spätere Kontakt­ anschlüsse dienenden Strukturen erzeugt werden.

Der Erfindung liegt das technische Problem zugrunde, ein im Vergleich zum Stand der Technik einfacheres Verfahren zur Herstellung einer Halbleiterspeicheranordnung anzugeben, das direkt nebeneinander liegende Kondensator- und Gate­ elektroden ermöglicht, ohne daß ein Justiervorgang erforderlich wäre.

Dieses Problem wird durch ein Verfahren mit den Merkmalen des Patentanspruchs 1 gelöst.

Wenn der erste Zwischenschicht-Isolierfilm auf Gate- und Kondensatorelektroden durch thermische Oxidation des bis zu dieser Stufe erhaltenen Gebildes erzeugt wird, wird ein dünner Oxidfilm auch auf der Oberfläche des Substrats sowie auf den Elektroden erzeugt. Wenn hierbei die Ionenimplantation durch den auf dem Substrat erzeugten dünnen Oxidfilm hindurch vorgenommen wird, kann der Schwellenwert des MOS-Transistors kontrolliert oder ein Durchgriff unterdrückt werden.

Der Gate-Isolierfilm kann üblicherweise durch Entfernen eines dünnen, auf dem Substrat abgelagerten Oxidfilms und anschließende Durchführung der thermischen Oxidation erzeugt werden. Das Rückätzen des zweiten leitfähigen Films kann mittels eines anisotropen Ätzverfahrens, z. B. durch reaktives Ionenätzen erfolgen.

Nach dem Auftragen oder Aufdampfen der Gate-Elektrode kann auf der Gesamtfläche des bis zu dieser Stufe erhaltenen Gebildes ein zweiter Zwischenschicht-Isolierfilm ausgebildet werden. In dem auf der Verbindungselektrode abgelagerten Abschnitt des zweiten Zwischenschicht- Isolierfilms wird dann ein drittes Kontaktloch vorgesehen. Eine Bitleitung kann durch das dritte Kontaktloch hindurch in Kontakt mit der Verbindungselektrode geformt werden. In diesem Fall kann der Kontakt zwischen der Bitleitung und der Verbindungselektrode mit einem (einer) gewissen Spielraum oder Toleranz realisiert werden, indem die Verbindungselektrode bis zu einer Stelle über der Trennzone verlängert oder erweitert, ein drittes Kontaktloch über der Trennzone vorgesehen und eine Überlappung zwischen zweitem Kontaktloch und drittem Kontaktloch verhindert werden.

Somit können die Kondensator­ elektrode und die mit der Bitleitung zu verbindende Verbindungselektrode gleichzeitig vorgesehen werden; die Gate-Elektrode des MOS-Transistors wird mit Selbstjustierung zwischen Kondensator- und Verbindungselektrode erzeugt. Demzufolge braucht kein(e) Spielraum oder Toleranz für die Justierung von MOS-Transistor und Kondensator berücksichtigt zu werden. Zudem wird die Verbindungselektrode für die Herstellung einer Verbindung zwischen Bitleitung und Substrat im voraus ausgebildet. Demzufolge steht ein(e) ausreichende(r) Spielraum oder Toleranz für die Justierung von Bitleitung, MOS-Transistor und Kondensator zur Verfügung.

Daher kann die Fläche einer Speicherzelle in wesentlich größerem Maße als im Fall einer herkömmlichen Speicherzelle verkleinert werden. Zudem kann das bisher für die Ausbildung der Gate-Elektrode erforderliche lithographische Verfahren vermieden werden, so daß eine Beeinträchtigung der Maßgenauigkeit ausgeschaltet wird.

Ein weiterer Vorteil des Verfahrens besteht darin, daß nach der Ausbildung der Gate-Elektrode die Oberfläche der Halbleiterspeicher­ anordnung relativ flach oder eben geformt ist, weil Kondensator-, Verbindungs- und Gate-Elektrode flach oder flächig ausgelegt sind; hierdurch werden der anschließende Verdrahtungsprozeß erleichtert und eine höchst zuverlässige Feinbearbeitung sichergestellt.

Im folgenden sind bevorzugte Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1A bis 1H und Fig. 4A und 4B Schnittansichten zur Verdeutlichung der aufeinanderfolgenden Verfahrensschritte bei der Herstellung einer dRAM-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung,

Fig. 2 eine Aufsicht auf ein nach dem Verfahrensschritt nach Fig. 1H erhaltenes Speicherzellenfeld,

Fig. 3A bis 3C Schnitte längs der Linien A-A′, B-B′ bzw. C-C′ in Fig. 2, und

Fig. 5A und 5B eine Aufsicht auf eine dRAM-Anordnung gemäß einem zweiten Ausführungsbeispiel bzw. einen Schnitt längs der Linie A-A′ in Fig. 5A.

Gemäß Fig. 1A wird eine epitaxiale p-Typ-Schicht 2 (Dicke: 3 µm) einer niedrigen Fremdatomkonzentration (1 × 10¹⁶ cm^-3 auf einem p-Typ-Si-Substrat 1 einer hohen Fremdatom­ konzentration (1 × 10¹⁸ cm^-3) zum Aufwachsen gebracht. Gemäß Fig. 1B werden in einer Kondensatorzone im wesentlichen rechteckige Rillen 3 einer Tiefe von 5 µm und mit einer Seite(nlänge) von mehreren Mikrometern ausgebildet. Mittels thermischer Oxidation wird eine Kondensator-Isolierschicht 4 einer Dicke von 10 nm auf der Gesamtoberfläche des Plättchens (der Schicht) 2, einschließlich der Innenfläche der rechteckigen Rillen 3 erzeugt. Die (jede) Rille 3 wird durch Ionenätzen mit einer solchen Tiefe ausgebildet, daß ihre Sohle unter einer Grenz- oder Zwischenfläche zwischen der p-Typ-Schicht 2 und dem Substrat 1 liegt. Gemäß Fig. 1C werden zwei Kontaktlöcher 5a, 5b mittels des üblichen lithographischen Prozesses in der Kondensator-Isolierschicht 4 ausgebildet. Später wird eine als erste Elektrodenschicht dienende polykristalline Si-Schicht 6 auf der gesamten Fläche des Substrats 1 erzeugt. Die polykristalline Silizium-Schicht 6 wird nach dem CVD-Prozeß aus einer phosphordotierten, polykristallinen Siliziumschicht mit einer Dicke von z. B. etwa 400 nm erzeugt, derart, daß sie gemäß Fig. 1C vollständig in die Rillen 3 eingebettet oder eingelassen ist und damit die gesamte Oberfläche im wesentlichen flach bleibt. Dies läßt sich ohne weiteres dadurch erreichen, daß man die Dicke der polykristallinen Si-Schicht 6 entsprechend der Breite der Rille(n) 3 wählt.

Anschließend wird die polykristalline Si-Schicht 6 gemäß Fig. 1D nach üblichen lithographischen und Ätz-Prozessen gemustert, um eine (Zwischen-)Verbindungselektrode 6b zur Verbindung der Kondensatorenelektrode 6a und einer Bitleitung mit dem Substrat 1 vorzusehen. Danach wird gemäß Fig. 1E durch Naßoxidation ein erster Zwischenschicht- Isolierfilm 7 einer Dicke von etwa 200 nm auf den Oberflächen von Kondensatorelektrode 6a und Verbindungs­ elektrode 6b ausgebildet. Durch zweckmäßige Festlegung der Dicke des Films 7 kann ein Zwischenraum zwischen den oberen Abschnitten der Kondensatorelektroden 6a und zwei benachbarten Speicherzellen vollständig mit dem Isolierfilm 7 ausgefüllt werden. Während der genannten Naßoxidation diffundiert der in Kondensatorelektrode 6a und Verbindungs­ elektrode 6b enthaltene Phosphor in das Substrat 1, wodurch n-Typ-Zonen 8a, 8b entstehen, welche die Source- bzw. Drainzonen des MOS-Transistors bilden. Bei der Naßoxidation entsteht auf der Oberfläche des Substrats eine Oxidschicht einer Dicke von etwa 40 nm. Diese Oxidschicht ist dünner als die im Naßoxidationsprozeß auf Kondensatorelektrode 6a und Verbindungselektrode 6b erzeugte Oxidschicht. Erforderlichenfalls wird daher eine Ionenimplantation durch die Oxidschicht hindurch ausgeführt, um den Schwellenwertpegel des MOS-Transistors einzustellen oder einen sog. "punchthrough" zu unterdrücken. Danach werden die auf der Oberfläche erzeugte Oxidschicht entfernt und eine thermische Oxidation durchgeführt, um eine Gate-Isolierschicht 9 einer Dicke von z. B. 20 nm auszubilden.

Hierauf wird gemäß Fig. 1F nach dem CVD-Prozeß eine polykristalline Siliziumschicht 10 einer Dicke von z. B. 500 nm als zweite Elektrodenschicht auf der Gesamtoberfläche des bis zu dieser Verfahrensstufe erhaltenen Substrats erzeugt. Danach wird die polykristalline Si-Schicht 10 auf ihrer Gesamtfläche mittels des sog. Rückätzens, mit Ausnahme ihres zwischen Kondensatorelektrode 6a und Verbindungselektrode 6b gelegenen Abschnitts, geätzt, um damit Gate-Elektroden 10a, 10b des MOS-Transistors zu erzeugen. In diesem Zustand ist die Oberfläche des Substrats 1 vollständig von der Verbindungselektrode 6b sowie den Gate-Elektroden 10a, 10b bedeckt, so daß eine vollkommen plane Fläche gebildet wird.

Anschließend wird die auf der Kondensatorelektrode 6a und der Verbindungs­ elektrode 6b ausgebildete Isolierschicht 7 so geätzt, daß sich der Zustand gemäß Fig. 4A ergibt. Dabei wird mittels Ionenimplantation mit einem Fremdatom dotiert, so daß gemäß Fig. 4B n-Typ-Zonen 15 entstehen, die als Teil einer Source- oder Drainzone dienen und in den zwischen jeweils benachbarten Gate-Elektroden 10a, 10b, Kondensator­ elektroden 6a und Verbindungselektroden 6b gelegenen Bereichen ausgebildet sind.

Schließlich wird gemäß Fig. 1H ein zweiter Zwischenschicht-Isolierfilm 11 aus einer CVD-Oxidschicht oder einer PSG-Schicht (Phosphorsilikatglas) ausgebildet. In Fig. 1H sind mit den Schritten gemäß Fig. 4A, 4B erzeugte Strukturen nicht dargestellt. Sodann wird eine Aluminium-Bitleitung (13) auf der Gesamtoberfläche des so erhaltenen Substrats erzeugt, wobei (je) ein Kontaktloch 12 in den über der (den) Verbindungselektrode(n) 6b gelegenen Abschnitten des Zwischenschicht-Isolierfilms 11 vorgesehen wird.

Fig. 2 ist eine Aufsicht auf ein Speicherzellenarray des offenen Bitleitungs- Typs. Die die aufeinanderfolgenden Verfahrensschritte veranschaulichenden Schnittansichten nach den Fig. 1A bis 1H entsprechen dabei den Schnitten längs der Bitleitung 13 in Fig. 2. Die Schnittlinien A-A′, B-B′ und C-C′ in Fig. 2 entsprechen den Fig. 3A, 3B bzw. 3C. Eine Elementtrenn-Isolierschicht 14 ist zwischen die benachbarten Bitleitungen eingelassen, nämlich in Längsrichtung gemäß Fig. 2. Wie jedoch aus den Fig. 1A bis 1H hervorgeht, ist keine Elementtrennschicht in Richtung der Bitleitung vorgesehen. Bei der bisherigen, üblichen dRAM-Speicherzelle sind Speicherknotenpunkte an der Substratseite vorgesehen. Eine auf den Speicherknotenpunkten ausgebildete Kondensator­ elektrode wird als sog. Zellenplatte von allen Speicher­ zellen gemeinsam genutzt. Beim beschriebenen Ausführungs­ beispiel dient dagegen die Kondensatorelektrode 6a als unabhängiger Speicherknotenpunkt (oder -verzweigung) für jede Speicherzelle.

Wie erwähnt, bietet die Erfindung die Vorteile, daß Kondensatorelektrode 6a und Gate-Elektrode(n) 10a, 10b eines MOS-Transistors in einer selbstjustierten Form vorgesehen werden, so daß für die Ausbildung einer Gate- Elektrode die Notwendigkeit für einen lithographischen Prozeß entfällt und damit die Zahl der für die Herstellung der Speicheranordnung erforderlichen Fertigungsschritte herabgesetzt ist; Kondensatorelektrode und Gate-Elektrode können ohne die Notwendigkeit für einen Justiervorgang dicht nebeneinander angeordnet werden; weiterhin kann eine Verbindungselektrode 6b für die Verbindung der Bitleitung 13 mit dem Substrat gleichzeitig mit der Kondensatorelektrode 6a erzeugt werden. Es reicht dabei aus, ein Bitleitung-Kontaktloch 12 über der Verbindungs­ elektrode 6b vorzusehen, wodurch ein(e) ausreichende(r) Justierspielraum oder -toleranz für das Bitleitung- Kontaktloch geboten wird. Da die Verbindungselektrode 6b vorgesehen ist, kann das Bitleitung-Kontaktloch unter Vereinfachung einer Feinmusterung flacher als bisher nötig ausgebildet werden. Da darüber hinaus die Oberfläche des Gebildes nach der Ausbildung von Kondensatorelektrode 6a, Verbindungselektrode 6b und Gate-Elektroden 10a, 10b relativ flach geformt werden kann, kann der für den anschließenden Verdrahtungsvorgang angewandte lithographische Prozeß mit hoher Genauigkeit durchgeführt werden. Auf diese Weise läßt sich mithin eine dRAM-Anordnung herstellen, die sich durch eine sehr hohe Miniaturisierung und eine große Integrationsdichte der Bauelemente auszeichnet.

Beim beschriebenen Ausführungsbeispiel werden Source- und Drainzone eines MOS-Transistors zunächst lediglich mittels Festphasendiffusion unter Heranziehung von Kondensator­ elektrode und Verbindungselektrode als Diffusionsquellen ausgebildet. Dies hat jedoch zur Folge, daß die Diffusionszone nicht unter vollkommen kontrollierten Bedingungen geformt werden kann. Sofern eine Diffusion nicht zufriedenstellend in Querrichtung erfolgt, kann der resultierende MOS-Transistor eine versetzte Gate-Struktur aufweisen.

Um dies zu vermeiden, werden die Verfahrensschritte nach den Fig. 4A, 4B durchgeführt.

So kann ein Fremdatomprofil mit höherer Genauigkeit als in dem Fall erhalten werden, in welchem Source- und Drainzonen einfach durch Fremdatom­ diffusion von der polykristallinen Silizium-Schicht her erzeugt werden.

Im folgenden ist ein dRAM-Zellenarray gemäß einem zweiten Ausführungsbeispiel anhand der Fig. 5A und 5B beschrieben. Bei den vorher beschriebenen Ausführungs­ beispielen werden ein Kontaktloch 5b zum Verbinden der Verbindungselektrode 6b mit dem Substrat und ein Kontaktloch 12 an bzw. auf der Verbindungselektrode 6b so ausgebildet, daß sie sich an derselben Stelle befinden. Dabei muß allerdings die Verbindungselektrode 6b bis zu einem gewissen Grad vergrößert oder erweitert werden, um einen gewissen Justierspielraum zu gewährleisten. Dies läuft einer höheren Integrationsdichte bei der Speicheranordnung zuwider. Beim Ausführungsbeispiel nach Fig. 5A und 5B ist die Verbindungselektrode 6b sich über die Element­ trennzone erstreckend ausgebildet, wobei ein Kontaktloch 12 vorgesehen und die Bitleitung 13 auf der Elementtrennzone ausgebildet ist. Wie aus Fig. 5A hervorgeht, ist es dabei möglich, die Verbindungselektrode 6b auf der Elementtrenn­ zone erheblich zu verbreitern. Hierdurch wird der Vorteil geboten, daß selbst dann, wenn die Querabmessung der Speicherzelle beträchtlich verkleinert wird, die Kontaktierung (mit) der Bitleitung mit einem ausreichenden Spielraum sichergestellt werden kann.

In einem dieser Ausführungsbeispiele sind getrennte Kontaktlöcher 5a, 5b jeweils getrennt im Kondensator-Isolierfilm für die Kontaktierung der Kondensatorelektrode und der Verbindungs­ elektrode mit dem Substrat vorgesehen. Diese Kontaktlöcher 5a, 5b brauchen allerdings nicht getrennt ausgebildet zu sein. Vielmehr ist es möglich, nur benötigte Bereiche des Kondensator-Isolierfilms 4 zu erhalten und die restlichen Bereiche zu entfernen, so daß eine weitere Oberfläche des Substrats freigelegt sein kann.

Claims (6)

1. Verfahren zur Herstellung einer Halbleiterspeicher­ anordnung, die aus einem Kondensator und einem Transistor besteht, mit folgenden Schritten:

• a) in einer Kondensatorerzeugungszone eines Halbleiter­ substrats (1, 2) wird eine Rille (3) vorgesehen,
• b) auf dem Halbleitersubstrat (1, 2), einschließlich der Innenfläche der Rille (3) wird ein Kondensator- Isolierfilm (4) erzeugt,
• c) im Kondensator-Isolierfilm (4) werden erste und zweite Kontaktlöcher (5a, 5b) vorgesehen, um in einem späteren Schritt herzustellende Source- und Drainzonen des Transistors kontaktieren zu können,
• d) auf der Gesamtfläche des so erhaltenen Gebildes wird ein erster leitfähiger Film (6) ausgebildet, der aus einem fremdatomdotierten polykristallinen Siliziumfilm geformt ist,
• e) der erste leitfähige Film (6) wird zur Ausbildung einer die Innenfläche der Rille (3) und das erste Kontaktloch (5a) bedeckenden Kondensatorelektrode (6a) und einer das zweite Kontaktloch (5b) bedeckenden Verbindungselektrode (6b) gemustert,
• f) auf den Oberflächen der Kondensatorelektrode (6a) und der Verbindungselektrode (6b) wird ein erster Zwischen­ schicht-Isolierfilm (7) erzeugt,
• g) die Fremdatome werden unter Erzeugung der Source- und Drainzonen (8a, 8b) aus der Kondensatorelektrode (6a) und der Verbindungselektrode (6b) über die ersten und die zweiten Kontaktlöcher (5a, 5b) in das Substrat eindiffundiert,
• h) auf dem zwischen der Kondensatorelektrode (6a) und der Verbindungselektrode (6b) gelegenen Bereich des Substrats (1, 2) wird ein Gate-Isolierfilm (9) erzeugt,
• i) auf der Gesamtoberfläche des so erhaltenen Gebildes wird ein zweiter leitfähiger Film (10) ausgebildet,
• j) der zweite leitfähige Film (10) wird zur Bildung einer Gate-Elektrode (10a, 10b) auf dem zwischen Kondensatorelektrode (6a) und Verbindungselektrode (6b) liegenden Gate-Isolierfilm (9) einer Rückätzung unterworfen, und
• k) der Zwischenschicht-Isolierfilm (7) wird nach der Ausbildung der Gate-Elektrode (10a, 10b) entfernt und unter Heranziehung der Gate-Elektrode (10a, 10b), der Kondensatorelektrode und der Verbindungselektrode als Masken eine Ionenimplantation zur Erzeugung von Zonen (15) durchgeführt, die als Teil der Source- und Drainzonen dienen.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Zwischenschicht-Isolierfilm (7) durch thermisches Oxidieren des bis zu diesem Verfahrensschritt entstandenen Gebildes erzeugt wird und durch den auf dem Substrat (1, 2) bei der thermischen Oxidation erzeugten Isolierfilm Ionen in das Substrat (1, 2) implantiert werden.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der Gate-Isolierfilm (9) nach dem Entfernen des vorher auf dem Substrat (1, 2) erzeugten Isolierfilms thermisch oxidiert wird.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Rückätzungsschritt durch anisotropes Ätzen durchgeführt wird.

5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach der Erzeugung der Gate-Elektrode (10a, 10b) ein zweiter Zwischenschicht-Isolierfilm (11) auf der Gesamtoberfläche des bis zu diesem Verfahrensschritt entstandenen Gebildes erzeugt, in dem auf der Verbindungselektrode (6b) befindlichen Bereich des zweiten Zwischenschicht-Isolierfilms (11) ein drittes Kontaktloch (12) ausgebildet und eine über das dritte Kontaktloch (12) mit der Verbindungselektrode (6b) in Kontakt stehende Bitleitung geformt werden.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß zweite und dritte Kontaktlöcher (5b, 12) einander nicht überlappen.