DE3243125A1 - Verfahren zum herstellen von mos-transistoren mit flachen source/drain-gebieten, selbstjustierten polysiliziumkontakten und kurzen kanallaengen - Google Patents
Verfahren zum herstellen von mos-transistoren mit flachen source/drain-gebieten, selbstjustierten polysiliziumkontakten und kurzen kanallaengenInfo
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Description
-
- Verfahren zum Herstellen von MOS-Transistoren mit flachen
- Source/Drain-Gebieten, selbstjustierten Polysiliziumkontakten und kurzen Kanal längen.
- Die vorliegende Patentanmeldung betrifft ein Verfahren zum Herstellen von MOS-Transistoren mit flachen Source/-Drain-Gebieten, selbstjustierten Polysiliziumkontakten und kurzen Kanallängen.
- Eine Verringerung der Strukturgrößen von integrierten MOS-Schaltungen erfordert auch eine Verminderung der Eindringtiefe der Source/Drain-Diffusionsgebiete. Dadurch bedingt erhöht sich der Serienwiderstand erheblich.
- Dieser Widerstand verringert die Stromverstärkung des Transistors, so daß ab 1 bis 0,5 pm Kanallänge eine weitere Verkleinerung der Struktur keine Vorteile mehr bietet.
- Diese Schwierigkeiten können dadurch umgangen werden, wenn, wie aus einem Aufsatz von Ohta et al aus dem IEEE, ED-27 (1980) Seite 1352 bekannt ist, nach liner tiefen Source/Drain-Diffusion die Gate-Elektrode etwas zurückgeätzt wird und dann eine flache Anschlußdiffusion durchgeführt wird. Die entstandene Anordnung zeigt einen erniedrigten Serienwiderstand, erfordert jedoch einen erhöhten Platzbedarf und eine komplizierte Prozeßführung.
- Eine weitere Möglichkeit zur Reduzierung der Source/Drain-Serienwiderstände ist, wie aus einem Aufsatz von Shibata et al im IEEE, ED-29 (1982), Seite 531, zu entnehmen ist, durch die selbstjustierende Silizidierung von Diffusions- gebieten gegeben. Nach der Source/Drain-Implantation wird aus der Gasphase SiO2 abgeschieden und anschließend anisotrop, das heißt mit steilen Kanten geätzt, so daß an der Gateflanke eine Kantenbedeckung (Sidewall-Spacer-Oxid) erfolgt. Anschließend wird Platin aufgedampft und gesintert.
- Damit bildet sich selbstjustierend sowohl auf der Gateelektrode als auch auf den Source/Drain-Gebieten eine Silizidschicht aus.
- Die Nachteile dieses Verfahrens sind neben einer komplizierten Prozeßführung: a) ein Verbrauch von Silizium bei der Silizidierung, wodurch Kurzschlußgefahr zum Substrat bei flachen Diffusionsgebieten besteht, b) die Temperaturbeständigkeit wird nur für Temperaturen kleiner 8000C gewährleistet, und c) es ist ein aufwendiges Metallisierungssystem mit Diffusionsbarriere erforderlich; durch die Vielfachschicht treten Ätzprobleme auf.
- Die Erfindung löst die gestellte Aufgabe der Reduzierung des Flächenwiderstandes der Source/Drain-Bereiche bei VLSI (= very large scale integration)-Prozessen mit selbst justierten Polysiliziumkontakten auf eine andere Weise und ist dadurch gekennzeichnet, daß die Source/ Drain-Bereiche im Siliziumhalbleitersubstrat durch Ausdiffusion der aus einer ersten dotierten Polysiliziumschicht bestehenden, direkt auf dem Substrat abgeschiedenen, als spätere Kontaktanschlüsse dienenden Strukturen erzeugt werden und die aus einer zweiten Polysiliziumschicht bestehende Gate-Elektroden so gebildet werden, daß sie die durch Diffusion gebildeten Randbereiche der Source/Drain-Gebiete überlappen.
- Der Vorteil des erfindungsgemäßen Verfahrens liegt darin, daß die Dicke des Polysiliziums auf die Transistoreigenschaften keinen Einfluß ausübt und daher mit der übrigen Struktur nicht mit verkleinert werden muß. Die Realisierung dieser Struktur ist durch eine selbstjustierende Prozeßfolge sowohl für n- als auch für p-Kanal-MOS-Transistoren sehr platzsparend möglich, so daß ein Einsatz auch für CMOS-Schaltungen in Frage kommt.
- Wegen der besseren Kantenbedeckung von Polysilizium gegenüber Aluminium ist auch ein Übergehen von der LOCOS-Technik (=local oxidation of silicon) auf senkrechte Feldoxidkanten leichter möglich als mit Aluminium-Kontakten.
- Weitere Ausgestaltungen des Erfindung-sgedankens sind in Unteransprüchen gekennzeichnet.
- Im folgenden wird anhand der Figuren 1 bis 9 die Erfindung noch näher erläutert. Dabei zeigen die Figuren im Schnittbild aufeinanderfolgende erfindungswesentliche Verfahrensschritte bis zu einer fertigen NOS-TransistorStruktur, wobei jeweils gleiche Elemente mit gleichen Bezugszeichen versehen sind.
- Figur 1 zeigt die Anordnung nach der Durcfuhrung des LOCOS-Prozesses zur Definition der aktiv&n Transistor-Bereiche durch Erzeugung der Feldoxidbereiche 2 auf dem einkristallinen p-dotierten Siliziumsubstrat 1.
- Gemäß Figur 2 wird auf dieser Anordnung (1, 2) ganzflächig eine erste undotierte Polysiliziumschicht 3 abgeschieden.
- Figur 3: Diese undotierte Polysiliziumschicht 3 wird durch oberflächige Ionenimplantation mit Arsen-Ionen (siehe Pfeile 4) versehen.
- Anschließend erfolgt, wie aus Figur 4 zu entnehmen ist, eine ganzflächige Abscheidung einer aus Si02 bestehenden Zwischenoxidschicht 5, welche nach Durchführung einer Fotolacktechnik (in den Figuren nicht dargestellt) mit der darunterliegenden dotierten Polysiliziumschicht 3, 4 zur Definition des vorgesehenen Gatebereiches (siehe Doppelpfeil 6) so strukturiert wird, daß der Gatebereich 6 freigeätzt und die über den späteren Source/Drainbereichen (7, 8) liegenden Schichten 3, 4, 5 stehenbleiben.
- Die Strukturierung der dotierten Polysiliziumschicht 3, 4 und der darüberliegenden SiO2-Schicht 5 erfolgt mit einem Trockenätzverfahren, vorzugsweise durch reaktives Ionenätzen in einer aus Schwefelhexafluorid (SF6), Inertgas und Chlor bestehenden Gasatmosphäre, wobei die Anteile der Komponenten der Gasmischung je nach zu ätzender Schicht unterschiedlich hoch eingestellt werden. Dabei wird zuerst die SiO2-Schicht 5 und dann das dotierte Polysilizium 3, 4 auf dem einkristallinen Siliziumsubstrat 1 abgeätzt. Nähere Einzelheiten über die Anteile der Komponenten in der -Gasmischung und die Parameter beim Ätzen sind aus der europäischen Patentanmeldung 0 015 403 zu entnehmen. Dabei ergibt sich die Anordnung nach Figur 5, aus der zu ersehen ist, daß das Ätzverfahren vertikale Profile erzeugt.
- Figur 6 zeigt die Anordnung nach dem Herstellen des Gateoxids 9, wobei auch die Source/Drain-Gebiete 7, 8 aus der mit Arsen dotierten Polysiliziumschicht 3, 4 bei einer Temperatur von 9000C ausdiffundiert werden. Die Pfeile 1G zeigen die Kanalimplantation mit Bor an.
- Gemäß Figur 7 wird nun ganzflächig eine zweite Polysiliziumschicht 11, die mit Arsen oder Antimon dotiert ist, abgeschieden und wie aus Figur 8 zu entnehmen ist, im Gatebereich (6) so strukturiert, daß die entstandene Gate-Elektrode 12 die durch Diffusion entstandenen Randbereiche (siehe Pfeile 17, 18) der Source/Drainbereiche 7, 8 überlappt.
- Figur 9 zeigt nach Abscheiden einer als Isolationsoxid dienenden Zwischenschicht 13 und Öffnen der Kontaktlöcher zu den Polysiliziumgebieten 3, 4 und 12 die fertige MOS--Transistorstruktur, wobei mit dem Bezugszeichen 14 die Gatemetallisierung und mit 15 und 16 die Source/Drain-Kontakte bezeichnet sind. Die Metallisierung erfolgt in bekannter Weise; als Kontaktmetalle werden Aluminium oder eine Aluminium-Silizium-Legierung verwendet.
- Das Verfahren ist in analoger Weise auch auf p-Kanal-MOS-Transistoren anwendbar, wenn anstelle der Arsen-Ionen-Implantation 4 gemäß Figur 3 eine Bor-Ionenimplantation durchgeführt wird.
- 7 Patentansprüche 9 Figuren Leerseite
Claims (7)
- Patentansprüche Verfahren zum Herstellen von MOS-Transistoren mit flachen Source/Drain-Gebieten, selbst justierten Polysiliziumkontakten und kurzen Kanal längen, d a d u r c h g e k e n n z e i c h n e t , daß die Source/Drain-Gebiete (7, 8) im Siliziumhalbleitersubstrat (1) durch Ausdiffusion der aus einer ersten dotierten Polysiliziumschicht (3r 4) bestehenden, direkt auf dem Substrat (1) abgeschiedenen, als spätere Kontaktanschlüsse dienenden Strukturen erzeugt werden und die aus einer zweiten Polysiliziumschicht (11) bestehenden Gate-Elektroden (12) so gebildet werden, daß sie die durch Diffusion gebildeten Randbereiche (17, 18) der Source-Drain-Gebiete (7, 8) überlappen.
- 2. Verfahren zum Herstellen von integrierten KtOS-Transistorschaltungen nach Anspruch 1, g e k e n n z e i c h -n e t d u r c h den Ablauf der folgenden Verfahrensschritte: a) Herstellen von strukturierten SiO2-Schichten (2) auf einem Siliziumhalbleitersubstrat t1) eines ersten Leitungstyps zur Trennung der#aktiven Transistorbereiche nach dem sogenannten LOCOS- oder Isoplanarverfahren, b) ganzflächige Abscheidung einer ersten Polysiliziumschicht (3), c) Durchführung einer Implantation (4) von Ionen eines zweiten Leitungstyps in die erste Polysiliziumschicht (3) d) ganzflächige Abscheidung einer aus SiO2 bestehenden Isolationsschicht (5), e) Durchführung einer Fotolacktechnik zur Definition des Gatebereiches (6), wobei die Fotolackmaske mit Ausnahme des Gatebereiches (6) die über den Source/Drain-Bereichen (7, 8) liegende erste Polysiliziumschicht (3, 4) und die darüber liegende SiO2-Schicht (5) abdeckt, f) Durchführung eines Trockenätzverfahrens zur Strukturierung der ersten Polysiliziumschicht (3, 4) und der darüber liegenden SiO2-Schicht (5), wobei der Gatebereich (6) freigelegt wird, g) Durchführung einer thermischen Behandlung zur Erzeugung des Gateoxids und der Source/Drain-Bereiche (7, 8) durch Ausdiffusioh der in der ersten Polysiliziumschicht (3, 4) enthaltenen Dotierstoffe vom zweiten Leitungstyp, h) Erzeugung einer Kanalzone im Gatebereich (6) durch Implantation (10) von Dotierstoffen eines ersten Leitungstyps, i) ganzflächige Abscheidung einer zweiten, mit Dotierstoffen des zweiten Leitungstyps dotierten Polysiliziumschicht (11), j) Strukturierung der zweiten Polysiliziumschicht (11) im Gatebereich (6) so, daß die entstandene Gate-Elektrode (12) die Source/Drain-Bereiche (7, 8) überlappt, k) Erzeugung einer als Isolationsoxid dienenden Zwischenschicht (13), 1) Öffnen der Kontaktlöcher (14, 15, 16) zu den Polysiliziumbereichen (3, 4, 12) und Durchführung der Metallisierung in bekannter Weise.
- 3. Verfahren nach Anspruch 2, d a d u r c h g e -k e n n z e i c h nse t , daß zur Herstellung von n-Kanal-MOS-Transistoren nach Verfahrensschritt c) Arsen-Ionen (4) implantiert werden.
- 4. Verfahren nach Anspruch 2, d a d u r c h g e -k e n n z e i c h n e t , daß zur Herstellung von p-Kanal-MOS-Transistoren nach Verfahrensschritt c) Bor-Ionen implantiert werden.
- 5. Verfahren nach Anspruch 2 bis 4, d a d u r c h g e -k e n n z e i c h n e t , daß das Trockenätzen zur Strukturierung der ersten Polysiliziumschicht (3, 4) und der darüberliegenden SiO2-Schicht (5) durch reaktives Ionenätzen in einer Gasatmosphäre aus Schwefelhexafluorid (SF6), Inertgas und Chlor durchgeführt wird, wobei die Anteile der Komponenten der Gasmischung je nach zu ätzender Schicht unterschiedlich hoch eingestellt werden.
- 6. Verfahren nach Anspruch 2 bis 5, d a d u r c h g e -k e n n z e i c h n e t , daß die thermische Behandlung nach Verfahrensschritt g) im Bereich von 9000C durchgeführt wird.
- 7. Verwendung des Verfahrens nach Anspruch 1 bis 6, zur Herstellung von p- und n-Kanal-MOS-Transistoren enthaltenden Schaltungen (CMOS-Schaltungen) in VLSI-Technologie.
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