DE3026682A1 - Verfahren zum herstellen eines mos-transistors - Google Patents

Verfahren zum herstellen eines mos-transistors

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Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines MOS-Transistors mit geschlossener Gate-Geometrie, bei dem auf der Oberfläche eines halbleitenden Substrats des einen, ersten Leitungstyps eine erste Isolierschicht und auf deren Oberfläche eine Halbleiterschicht gebildet werden. Insbesondere betrifft die Erfindung ein Verfahren zum Herstellen eines Isolierschicht-Feldeffekttransistors (IGFET) mit geschlossenem Gate.
In integrierten, komplementär-symmetrischen Metall-Oxid-Halbleiter-Schaltkreisen (COSMOS-Schaltkreise) kommen sowohl N- als auch P-Kanal-Isolierschicht-Feldeffekttransistoren (IGFET's) vor. Im allgemeinen wird eine P-leitende Wanne in einem N-leitenden Substrat gebildet und in dieser dann der jeweilige N-Kanal-IGFET hergestellt. Die P-Kanal-IGFET's werden außerhalb der P-leitenden Wanne im Substratgebildet. Gemäß US-PS 40 63 274 können die integrierten COSMOS-Schaltkreise eine geschlossene ,(ringförmige) Gate-Geometrie aufweisen. In der Draufsicht, erscheint in einem solchen IGFET die Drainzone von dem Gate umgeben. Die Drain-Kapazität solcher IGFET's ist von der Drainfläche abhängig. Beim Herstellen von IGFET■s mit geschlossener Gate-Geometrie werden nach der vorgenannten US-Patentschrift die Drainzonen zunächst durch einen ersten fotolithografischen Schritt gebildet, daraufhin wird in einem zweiten fotolithografischen Schritt eine Kontaktöffnung zum Anbringen der Metallisierung, d.h. des Drain-Kontakts, an die Drainzone'hergestellt.
Wegen der erforderlichen Toleranzen, zum Beispiel beim Maskieren, Bearbeiten und Ausrichten, wurde die Drainzone bei IGFET's mit geschlossener Gate-Geometrie bisher größer als
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erforderlich gemacht, um einen sicheren Kontakt ohne die Gefahr von Gate-Kurzschlüssen zu gewährleisten. Wegen der vergrößerten Drain-Fläche wiederum wurde die Drain-Kapazität der Bauelemente erhöht.
Der Erfindung liegt die Aufgabe zugrunde, einen Isolierschicht-Feldeffekttransistor mit geschlossener Gate-Geometrie zu schaffen, dessen Drain-Bereich eine minimale Größe hat. Bei dem eingangs genannten Verfahren zum Herstellen eines MOS-Transistors mit geschlossener Gate-Geometrie, bei dem auf der Oberfläche eines halbleitenden Substrats des einen, ersten Leitungstyps eine erste Isolierschicht und auf deren Oberfläche eine Halbleiterschicht gebildet wird, ist die Lösung durch folgende Verfahrensschritte gekennzeichnet:
a) Begrenzen der Halbleiterschicht auf den Drain- und Gate-Bereich des fertigen Transistors;
b) Bilden einer offenen Oberfläche des Substrats durch Abtragen der beim Begrenzen der Halbleiterschicht freigelegten Bereiche der ersten Isolierschicht;
Ό) Bilden der Sourcezone des Transistors und Leitendmachen des Materials der Halbleiterschicht durch Einführen von den zweiten Leitungstyp hervorrufenden Dotierstoffen in die offene Substratoberfläche und in die Halbleiterschicht;
d) Bilden bzw. Wiederbilden einer zweiten Isolierschicht auf den offenen Bereichen des Substrats und auf der Oberseite sowie auf den Rändern der leitenden Halbleiterschicht;
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e) Bilden einer Maskierschicht auf der Oberfläche der zweiten Isolierschicht;
f) Aufbringen einer Fotolackschicht auf die Oberfläche der Maskierschicht und Freilegen von zum Hindurchführen eines ohmschen Kontakts des Substrats vorgesehenen Bereichen der Maskierschicht durch Begrenzen sowie Entwickeln der Fotolackschicht;
g) Bilden einer zweiten offenen Oberfläche des Substrats durch Abtragen der freigelegten Bereiche der Maskierschicht und der dabei der Reihe nach mit gewisser Unterschneidung der Maskierschicht freigelegten Bereiche der zweiten Isolierschicht, der leitenden Halbleiterschicht und der ersten Isolierschicht;
h) Bilden der Drainzone des Transistors durch Einführen von Dotierstoffen des ersten Leitungstyps· in die zweite offene Substratoberfläche;
i) Bilden einer Isolierschicht auf dem freigelegten Rand der leitenden Halbleiterschicht;
j) Abtragen jeder direkt unterhalb der Öffnung der Maskierschicht auf der zweiten offenen Oberfläche des Substrats liegenden Isolierschicht; und
k) Aufbringen einer Metallschicht auf die Bauelementoberfläche sowie Bilden von ohmschen Kontakten und Verbindungsleitern durch Begrenzen der Metallschicht.
Durch die Erfindung wird demgemäß ein Verfahren zum Seibstausrichten der Drainkontakte geschaffen, wodurch das Erfordernis für Toleranzen zum Ausrichten der Kontakte relativ zur Drainzone entfällt. Da also im genannten Zusammenhang toleranzfrei zu arbeiten ist, kann die Drainzone mit. der
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theoretisch minimalen Fläche hergestellt werden. Aus der minimalen Drain-Dimension wiederum ergibt sich eine kleine Drain-Kapazität und damit eine hohe Bauelement-Geschwindigkeit. Ein weiterer wesentlicher Vorteil der erfindungsgemäßen Lösung besteht darin, daß das fertige Bauelement mit einem doppel-passivierten Überzug versehen sein kann, durch den ein luftdichter Abschluß bzw. eine hermetische Versiegelung des Bauelements sicherzustellen ist.
Anhand der schematischen Darstellung von Ausführungsbeispielen werden weitere Einzelheiten der Erfindung erläutert. Es zeigen:
Fig. 1 einen Querschnitt durch einen erfindungsgemäßen Isolierschicht-Feldeffekttransistor mit geschlossener Gate-Geometrie; und
Fig. 2 bis 6 Querschnitte durch das Bauelement von Fig. 1 während aufeinanderfolgender Herstellungsschritte.
Umfassende Draufsichten und Querschnitt-Zeichnungen von IGFET's mit geschlossener Gate-Geometrie der hier interessierenden Art sind in der US-PS 40 63 274 enthalten. Die vorliegende Beschreibung wird daher auf die Erläuterung des sich auf das Herstellen einer Drainzone und der zugehörigen Metallkontakte beschränkt.
Fig. 1 zeigt den Querschnitt durch einen P-Kanal-IGFET 10, der lediglich als typisches Beispiel herangezogen wird. Bei geeigneter Änderung der Dotierung gilt die Beschreibung natürlich auch für die Herstellung eines N-Kanal-IGFET's.
Der IGFET 10 besteht aus einem Substrat 12 aus N leitendem Silizium mit einer P -Drainzone 14 und einer P -Sourcezone 16. In dem Querschnitt von Fig. 1 erscheint die Sourcezone
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16 zwar in zwei Teilen, in Wirklichkeit umgibt die Sourcezone 16 aber die Drainzone 14 und ist von dieser durch die Kanalzone 18 des IGFET's IO getrennt. Auf der Oberfläche des aus Silizium bestehenden Substrats 12 befindet sieb eine Gateoxid-Schicht 20. Auf dieser wiederum liegt ein aus polykristallinem Silizium bestehendes leitendes Gate 22, welches eine geschlossene (Ring-)Geometrie besitzt. Eine im folgenden eingehend beschriebene Oxidschicht 32 liegt auf dem die geschlossene Geometrie aufweisenden Gate 22, die Oxidschicht 32 ist mit einer Siliziumnitrid-Schicht 34 bedeckt, und auf einem Teil der Siliziumnitrid-Schicht 34 liegt ein aus leitendem Metall bestehender Drainkontakt 26. Dieser kontaktiert die Drainzone 14 durch eine Kontaktöffnung 28 hindurch.
Wie sich aus dem folgenden ergibt, wird durch das erfindungsgemäße Verfahren zum Herstellen des Transistors 10 gewährleistet, daß die zum Hindurchführen des Metall-Leiters 26 zwecks Kontaktieren der Drainzone 14 vorgesehene Kontaktöffnung-28 eine minimale Ausdehnung erhält.
Beim erfindungsgemäßen Herstellen des IGFET's 10 kann gemäß Fig. 2 von einem Substrat 12 bzw. Körper aus N~-leitendem-Silizium ausgegangen werden. Auf der Oberfläche des Substrats 12 wird eine Siliziumdioxid-Schicht 20 (Gateoxid) gebildet. Vorzugsweise erfolgt das durch Aufheizen des Substrats auf eine Temperatur von etwa 100O0C in einer Atmosphäre aus Dampf und HCl-Gas während einer zum Aufwachsen einer Dicke der Schicht 20 auf etwa 100 nm ausreichende Zeit.
Nach dem Aufwachsen der Oxidschicht 20 wird das Substrat, 12 in einen für chemisches Aufdampfen vorgesehenen Reaktorgesetzt und dort eine Schicht aus polykristallinem Silizium 30 auf das Substrat niedergeschlagen. Zum Bilden der poly-
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kristallinen Siliziumschicht kann jedes bekannte Verfahren verwendet werden, zum Beispiel kann die Schicht durch thermisches Zersetzen von Silan (SiH.) gebildet werden. Das jeweils angewandte Verfahren wird solange durchgeführt, bis eine polykristalline Siliziumschicht 30 mit einer Dicke von etwa 500 nm aufgewachsen ist.
Auf die polykristalline Siliziumschicht 30 wird anschliessend eine Fotolackschicht 31 aufgebracht. Diese wird dann mit Hilfe eines üblichen fotolithografischen Verfahrens begrenzt und zum Herstellen einer Maske entwickelt. Die Maske wird so ausgebildet, daß die für die Sourcezone 16 vorgesehenen Bereiche nicht abgedeckt sind. Die Fotolackschicht 31 bedeckt also den Bereich, in dem die Drainzone 14 und die Gatezone 22 zu bilden sind. Bei Verwendung der entwickelten Fotolackschicht 31 als Ätzmaske werden dann die freigelegten Teile der polykristallinen Siliziumschicht 30 mit Hilfe eines geeigneten Ätzmittels, zum Beispiel Kaliumhydroxid (KOH) oder eine Plasmaätzung unter Verwendung von Freon (CF4), abgetragen. Dadurch wird die darunterliegende Siliziumdioxid-Schicht 20 teilweise freigelegt. Als Nächstes werden die freigelegten Bereiche' der Siliziumdioxidschicht 20 durch Ätzung, zum Beispiel mit Hilfe von gepufferter Flußsäure (HF), abgeätzt.
Gemäß Fig. 3 werden nun Akzeptor-Verunreinigungen in das Substrat eingebracht, so daß eine flache Zone 16S dort ent-' steht, wo die Sourcezone zu bilden ist. Gleichzeitig werden Akzeptor-Verunreinigungen in die polykristalline Siliziumschicht 30 eingebracht, so daß diese leitend wird. Vorzugsweise erfolgt das Dotieren mit Akzeptoren durch Ionenimplantation von Bor-Ionen mit einer Energie von etwa
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60 KeV bis zu einer Dosis von etwa 2 χ 10 Ionen/cm . In Fig. 3 werden die implantierten Ionen durch Pfeile symbolisiert. Wenn auch die Ionenimplantation bevorzugt wird, läßt
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sich das erfindungsgemäße Verfahren doch auch mit Hilfe üblicher Diffusionsverfahren oder einem Phosphoroxychlorid-Verfahren (POCl3) ausführen.
Als Nächstes wird das Substrat 12 zum thermischen Aufwachsen einer Oxidschicht 32 auf der Oberfläche der dotierten polykristallinen Schicht 30 und zum Wiederbilden der Oxidschicht 20 auf der Oberfläche des Substrats 12 gemäß Fig. 4 in einen Oxidationsofen gesetzt. Die Oxidschichten 32 und 20 können in einem auf etwa 1000 C aufgeheizten Oxidationsofen in einer Dampf und geringe Mengen HCl enthaltene Atmosphäre in einer zum Bilden einer Schichtdicke von etwa 100 nm aufgewachsen werden. Das Erhitzen des Substrats 12 trägt gleichzeitig dazu bei, daß die Akzeptor-Verunreinigungen in das Substrat 12 eingetrieben werden und sich die Sourcezone 16 bildet.
Das Substrat 12 wird daraufhin in einen zum chemischen Auf-· dampfen geeigneten Reaktionsofen gesetzt, wo eine Maskierschicht 34 aus Siliziumnitrid (Si3N4) auf der Oxidschicht 32 niedergeschlagen wird. Es kann hierzu jede mögliche Abscheidereaktion angewendet werden. Geeignet ist beispielsweise die thermische Reaktion von Silan (SiH4) mit Ammoniak (NH3). Das jeweilige Verfahren wird solange ausgeführt, bis eine Maskierschicht 34 mit einer Dicke von etwa 150 nm gemäß Anordnung von Fig. 4 entsteht.
Nach Fig. 5 wird nun eine Fotolackschicht 36 auf die Oberfläche der Siliziumnitrid-Schicht 34 aufgebracht, unter Anwendung üblicher fotolithografischer Verfahren begrenzt und entwickelt, so daß Öffnungen über den für die Drainzonen vorgesehenen Bereichen entstehen. Unter Verwendung der Fotolackschicht 36 als Ätzmaske wird die Siliziumnitridschicht 34 dann in den freiliegenden Bereichen weggeätzt. Das Ätzen der Siliziumnitrid-Schicht 34 wird als anisotrope
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Ätzung in einem Plasma-Reaktor mit Freon (CF ) bei normaler Ätzgeschwindigkeit ausgeführt. "Anisotropes Ätzen" bedeutet dabei, daß nicht in jeder Richtung mit derselben Geschwindigkeit geätzt wird. Obwohl die Fotolackschicht 36 in Fig. 5 dargestellt wird, kann sie zu diesem Zeitpunkt, d.h. nach dem Ätzen der Siliziumnitrid-Schicht 34, entfernt werden. Die nach dem Abtragen der freiliegenden Bereiche der Siliziumnitrid-Schicht 34 freiliegenden Bereiche der Oxidschicht 32 werden dann mit Hilfe einer CgFg-Plasmaätzung bei normaler Ätzgeschwindigkeit abgetragen, um die darunterliegenden Bereiche der polykristallinen Siliziumschicht 30 freizulegen.
Die freigelegten Bereiche der polykristallinen Silizium-Schicht 30 werden anschließend durch eine Plasmaätzung unter Verwendung von entweder CF. oder C?Ffi mit höherer als der normalen Ätzgeschwindigkeit abgetragen, derart, · daß eine isotrope Ätzung, d.h. eine in allen Richtungen gleichmäßige Ätzung, gefördert wird. Alternativ kann bei diesem Verfahrensschritt auch mit KOH geätzt werden. Nach dem Abtragen der freiliegenden Bereiche der polykristallinen Siliziumschicht 30 bleibt die Struktur des Gates 22, wie dargestellt, zurück.
Als Nächstes wird das teilweise fertiggestellte Bauelement in ein Ätzmittel für Siliziumdioxid, zum Beispiel gepufferter Flußsäure (HF), gesetzt, um die freigelegten Teile der Siliziumdioxidschicht 20 abzutragen und die Oberfläche des darunterliegenden, aus Silizium bestehenden Substrats 12 freizulegen.
Zum Bilden der flachen P+-Zone 14S werden dann durch die Pfeile von Fig. 5 symbolisierte Bor-Ionen, vorzugsweise durch Ionenimplantation, in das Bauelement dort eingebracht, wo die Drainzone 14 gebildet werden soll. Vorzugs-
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weise werden die Bor-Ionen mit einer Energie von etwa
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60 KeV und einer Dosis von etwa 2 χ 10 Ionen/cm implantiert. Wie in Fig. 5 dargestellt wird, sind die implantierten Ionen im wesentlichen mit den Rändern der Siliziumnitrid-Schicht 34 ausgerichtet und reichen nicht bis an die Kanten des polykristallinen Silizium-Gates 22 heran. Wie sich zeigt, läßt sich dadurch ein Vorteil in bezug auf die Gate/Drain-Überlapp-Kapazität erzielen.
Gemäß Fig. 6 wird nun das teilweise fertiggestellte Bauelement in einen Oxidationsofen gesetzt, um die Oxidschicht 20 auf der Oberfläche des Substrats 12 wieder aufzuwachsen, während gleichzeitig ein Oxid auf den freigelegten Rändern des polykristallinen Silizium-Gates 22 aufwächst und dabei die Oxidschichten 20 und 32 miteinander verbindet, so daß das leitende Gate 22 isoliert wird. Gleichzeitig diffundieren die vorher implantierten Bor-Ionen in das Substrat 12 und bilden die Drainzone 14. Durch Wahl einer passenden Zeit und Temperatur für diese Oxidation kann die Seitendiffusion der implantierten Bor-Ionen so vorbestimmt werden,-daß das Überlappen der Drainzone 14 und der Sourcezone 16 unterhalb des leitenden Gates 22 auf ein Minimum beschränkt bleibt. Demgemäß kann die Drain/Gate-Überlapp-Kapazitäl; minimalisiert und die Schaltgeschwindigkeit des Bauelements entsprechend sehr hoch gemacht werden.
Bei dem vorhergehenden Verfahrensschritt wird etwas Siliziumdioxid auf der Oberfläche des Substrats 12 oberhalb der Drainzone 14 gebildet. Zum Abtragen dieser Siliziumdioxid-Schicht von dem Bereich oberhalb der Drainzone IA wird vorzugsweise eine anisotrope Plasmaätzung unter Verwendung von entweder C„Ffi oder CHF„ benutzt. Diese Plasmaätzung wird so geführt, daß die Öffnung 28 entsteht und der am Boden der Öffnung befindliche Bereich des Silizium-Substrats 12 freigelegt wird. Durch die Plasmaätzung werden
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weder die Siliziumnitrid-Schicht 34 noch die Bereiche der Siliziumdioxid-Schichten 32 bzw. 20 angegriffen. Die Siliziumdioxid-Schichten 32, 20 sind nämlich durch die Siliziumnitrid-Schicht 34 abgeschattet.
Abschließend wird eine Metallschicht auf die Oberfläche des teilweise gebildeten IGFET 10 niedergeschlagen, begrenzt und unter Verwendung üblicher fotolithografischer Verfahren so geätzt, daß das vollständige Bauelement 10 von Fig. 1 entsteht.
Fur den Fachmann ist klar, daß zur Sourcezone 16 führende Öffnungen gleichzeitig mit den zur Drainzone führenden Öffnungen hergestellt werden können. Natürlich kann anstelle des beschriebenen PMOS-Bauelements bei Anwendung geeignet leitender Materialien nach im Prinzip demselben Verfahren ein NMOS- oder CMOS-Bauelement hergestellt werden.
Uuter Anwendung der Erfindung lassen sich Drainzonen mit minimaler Ausdehnung herstellen und mit geeigneten Drainkontakten versehen. Demgemäß läßt sich die Kapazität des erfindungsgemäßen IGFET minimalisieren und dadurch dessen Schaltgeschwindigkeit auf maximale Werte einstellen. Zusätzlich ergibt sich aus dem Überzug aus Siliziumdioxid einerseits und Siliziumnitrid andererseits eine Doppel-Passivierschicht. Ein erfindungsgemäß hergestelltes Bauelement ist daher auch hermetisch verschlossen bzw. enthält ein entsprechend eingekapseltes leitendes Gate.
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■ns-
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Claims (12)

  1. Dr.-Ing. Reiman Könrg · Dipl.-ir;g.-Klaus Bergen
    Cecilienallee 76 4 Düsseldorf 3O Telefon 45 2OD8 Patentanwälte
    14. Juli 1980 33 520 B
    RCA Corporation, 30 Rockefeller Plaza,
    New York, N.Y. 10020 (V.St.A.)
    "Verfahren zum Herstellen eines MOS-Transistors"
    Patentansprüche:
    Verfahren zum Herstellen eines MOS-Transistors mit geschlossener Gate-Geometrie, bei dem auf der Oberfläche eines halbleitenden Substrats des einen, ersten Leitungstyps eine erste Isolierschicht und auf deren Oberfläche eine Halbleiterschicht gebildet werden, gekennzeichnet durch folgende Verfahrensschritte:
    a) Begrenzen der Halbleiterschicht (30) auf den Drain- und Gate-Bereich (14, 18) des fertigen Transistors
    ■ (10);
    b) Bilden einer offenen Oberfläche des Substrats (12) durch Abtragen der beim Begrenzen der Halbleiterschicht (30) freigelegten Bereiche der ersten Isolierschicht (20);
    c) Bilden der Source-Zone (16S, 16) des Transistor (10) und Leitendmachen des Materials der Halbleiterschicht (22, 30) durch Einführen von den zweiten Leitungstyp hervorrufenden Dotierstoffen in die offene Substratoberfläche und in die Halbleiterschicht;
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    d) Bilden bzw. Wiederbilden einer zweiten Isolierschicht (20, 32) auf den offenen Bereichen des Substrats (12) und auf der Oberfläche sowie auf den Rändern der leitenden Halbleiterschicht (22);
    e) Bilden einer Maskierschicht (34) auf der Oberfläche der zweiten Isolierschicht (20, 32);
    f) Aufbringen einer Fotolackschicht (36) auf die Oberfläche der Maskierschicht (34) und Freilegen von Bereichen der letzteren für eine Öffnung (28) zum Hindurchführen eines ohmschen Kontakts des Substrats (12) durch Begrenzen sowie Entwickeln der Fotolackschicht (36);
    g) Bilden einer zweiten offenen Oberfläche des Substrats (12) durch Abtragen der freigelegten Bereiche der Maskierschicht (34) und der dabei der Reihe nach mit gewisser Unterschneidung der Maskierschicht (34) freigelegten Bereiche der zweiten Isolierschicht (32), der leitenden Halbleiterschicht (22) und der ersten Isolierschicht (20);
    h) Bilden der Drain-Zone (14S, 14) des Transistors (10) durch Einführen von Dotierstoffen des .ersten Leitungstyps in die zweite offene· Substratoberfläche;
    i) Bilden einer Isolierschicht auf dem freigelegten Rand der leitenden Halbleiterschicht (22);
    j) Abtragen jeder direkt unterhalb der Öffnung (28) der Maskierschicht (34) auf der zweiten offenen Oberfläche des Substrats (12) liegenden Isolierschicht; und
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    k) Aufbringen einer Metallschicht (26) auf die Bauelementoberfläche sowie Bilden von ohmschen Kontakten und Verbindungsleitern durch Begrenzen der Metallschicht .
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei aus Silizium bestehendem Substrat (12) und aus polykristallinem Silizium bestehender leitender Halbleiterschicht (22, 30) die Halbleiterschicht und das Substrat beim Bilden der zweiten Isolierschicht (20, 32) in einer oxidierenden Atmosphäre zum Bilden einer Siliziumdioxidschicht erhitzt werden.
  3. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß beim Bilden der Maskierschicht (34) eine Siliziumnitridschicht aufgebracht wird.
  4. 4. Verfahren nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Begrenzen der Maskierschicht (34) unter Anwendung eines fotolithografischen Verfahrensschritts im Anschluß an ein anisotropes Ätzen der Siliziumnitridschicht (34) ausgeführt wird.
  5. 5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das anisotrope Ätzen als Plasma-Ätzung in einem Plasmareaktor mit CF. bei normaler Ätzgesohwindigkeit erfolgt.
  6. 6. Verfahren nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Entfernen von Teilen der zweiten Isolierschicht (32), der leitenden Halbleiterschicht (22, 30) und der ersten Isolierschicht (20) durch Ätzen bewirkt wird.
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  7. 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß das Ätzen der zweiten Isolierschicht (32) als C0F0-PIaS-
    O O
    maätzung mit normaler Geschwindigkeit ausgeführt wird.
  8. 8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Teile der leitenden Halbleiterschicht (22, 30) durch Plasmaätzen mit CF. oder COFC mit im Hinblick
    4 ε. b
    auf ein isotropes Ätzen höherer als der normalen Ätzgeschwindigkeit ausgeführten Plasmaätzung abgetragen werden.
  9. 9. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Teile der leitenden Halbleiterschicht (22, 30) durch Ätzen mit KOH abgetragen werden.
  10. 10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß für das erste Ätzen zum Abtragen der ersten Isolierschicht (20) gepufferte Flußsäure (HF) benutzt wird.
  11. 11. Verfahren nach einem oder mehreren der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Dotierstoffe durch Ionenimplantation in das Bauelement eingebracht werden.
  12. 12. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Abtragen von Teilen der wiedergebildeten Isolierschicht (20, 32) mit Hilfe einer anisotropen Plasmaätzung unter Verwendung von C3F8 als Ätzmittel ausgeführt wird.
    Q3ÜQ67/0719
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