DE3788120T2 - Verfahren zur herstellung gestapelter mos-strukturen. - Google Patents

Verfahren zur herstellung gestapelter mos-strukturen.

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Description

    Technisches Gebiet
  • Diese Erfindung betrifft Verfahren zum Herstellen einer dreidimensionalen integrierten Schaltungsstruktur, die zwei Kanal-Bereiche aufweist, die auf eine gemeinsame Gateelektrode ansprechen
  • Die Erfindung findet speziell Anwendung bei der Herstellung von CMOS-Feldeffekttransistoren in einer Stapelstruktur.
    • Stand der Technik
  • Ein derartiges Verfahren ist aus IEDM (881), Seiten 557-560, J. P. Colinge et al: "ST-CMOS (Stacked Transistors CMOS): A Double-Poly-NMOS-Compatible CMOS Technology" bekannt.
  • Das bekannte Verfahren hat den Nachteil, daß eine unbeschränkte Selbstjustierung zwischen dem oberen Feldeffekttransistor und der Gateelektrode fehlt, was zu erheblichen Größen der Miller-Kapazität und somit zu einer verschlechterten Hochfrequenzleistung führt.
    • Offenbarung der Erfindung
  • Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren der bezeichneten Art vorzusehen, bei dem der vorerwähnte Nachteil gemildert ist.
  • Demzufolge wird gemäß der vorliegenden Erfindung ein Verfahren der bezeichneten Art vorgesehen, das die Schritte umfaßt: Ausbilden einer dicken Abhebematerialschicht, die mit einer darunterliegenden Gateelektrode gleiche Ausdehnung aufweist, über einem aktiven Gebiet eines Halbleitersubstrats und über einem ersten Kanal, der zwischen ersten Source-/Drain-Gebieten begrenzt ist, wobei die Abhebematerialschicht und die Gateelektrode zusammen Seitenwände an den Kanalenden ausbilden; Ausbilden einer ersten dielektrischen Schicht, die materiell dicker als die Gateelektrode ist und eine akzentuierte Ätzbarkeit in die Seitenwände der Abhebematerialschicht abdeckenden Gebieten aufweist, über der integrierten Schaltungsstruktur; selektives Ätzen des die Seitenwände der Abhebematerialschicht abdeckenden Materials der ersten dielektrischen Schicht zum Freisetzen des Abhebematerials; selektives Entfernen des Abhebematerials und dem darüber ausgebildeten ersten Dielektrikum zum Ausbilden einer Vertiefung in Übereinstimmung mit der Gateelektrode; Ausbilden einer konformen Schicht eines Halbleitermaterials über der Struktur, um eine Vertiefung in Übereinstimmung mit der Gateelektrode beizubehalten; Ausbilden eines Bereichs mit Dotierungsstoffmaskierungsmaterial in der Vertiefung in Übereinstimmung mit der Gateelektrode; und Dotieren des Halbleitermaterials in Gegenwart des Bereichs mit Dotierungsstoffmaskierungsmaterial, um in der Halbleitermaterialschicht einen zweiten Kanal unter dem Dotierungsstoffmaskierungsgebiet beizubehalten und zweite Source-/Drain-Gebiete außerhalb des Dotierungsstoffmaskierungsbereichs auszubilden.
  • Es ist einzusehen, daß bei einem Verfahren gemäß der Erfindung das in der Vertiefung ausgebildete Dotierungsstoffmaskierungsmaterial als selbstpositionierende Maske zum Dotieren der Source-/Drain- Gebiete des Feldeffekttransistors dient, das aus der zweiten Polysiliziumschicht gebildet wurde. Somit weist die Gateelektrode sowohl in bezug auf das obere als auch das untere Bauelement eine Selbstjustierung auf.
  • Vorzugsweise ist die erste dielektrische Schicht relativ dick, wodurch eine minimale Source-/Drain-Kopplung zwischen den gestapelten Bauelementen ermöglicht wird. Gemäß einem anderen bevorzugten Merkmal wird das Dotierungsstoffmaskierungsmaterial durch Vorsehen einer Planarisierungsoxidschicht und Ätzen der Planarisierungsoxidschicht ausgebildet, wodurch eine im hohen Maße ebene Endstruktur geschaffen wird.
    • Kurze Beschreibung der Zeichnungen
  • Ausführungsbeispiele der vorliegenden Erfindung werden nun beispielsweise mit Bezug auf die beiliegenden Zeichnungen beschrieben, bei denen:
  • Fig. 1 ein schematischer Querschnitt der Bauelementstruktur nach der Ausbildung der Gateelektroden- Abhebestruktur und der unteren Source-/Drain- Transistorgebiete ist;
  • Fig. 2 ein schematischer Querschnitt nach dem Abscheiden der CVD-Oxidschicht ist;
  • Fig. 3 ein schematischer Querschnitt nach dem selektiven Ätzen des unter Spannung stehenden CVD-Oxids ist;
  • Fig. 4 ein schematischer Querschnitt nach dem Abheben des CVD-Oxidbereichs, der über der Gateelektrode liegt, und dem Abscheiden einer konformen Polysiliziumschicht und einer Planarisierungsoxidschicht ist;
  • Fig. 5 ein schematischer Querschnitt der Struktur nach einer Planarisierungsätzung und der maskierten Source-/ Drain-Implantation zur Ausbildung des oberen Feldeffekttransistors ist;
  • Fig. 6 ein schematischer Querschnitt des fertiggestellten Ausführungsbeispiels ist, das die gestapelte CMOS-Transistor-Struktur und die Anschlußmetallisierung einschließt;
  • Fig. 7 ein schematischer Querschnitt der in Fig. 2 gezeigten Struktur mit einer Grabenoxidisolation ist;
  • Fig. 8 ein schematischer Querschnitt der in Fig. 4 gezeigten Struktur mit einer Grabenoxidisolation ist; und
  • Fig. 9 eine schematische Darstellung des wichtigsten strukturellen Elements ist, das für die Technik der vorliegenden Erfindung von zentraler Bedeutung ist.
    • Bester Weg zur Ausführung der Erfindung
  • Zuerst wird der Fig. 1 der Zeichnungen Aufmerksamkeit zugewandt, in der die Ergebnisse der Anfangsfertigung schematisch dargestellt sind. Das Ausführungsbeispiel wurde ausgewählt, um die Fertigung einer gestapelten CMOS- Struktur 1 zu verdeutlichen. Der in der unteren Ebene vorgesehene Feldeffekttransistor 2 stellt ein n-Kanal- Bauelement dar, das in einem p-dotierten monokristallinen Siliziumsubstrat 3 angeordnet ist und, wie dargestellt, n +dotierte Source-/Drain-Gebiete 4 und 6 aufweist, die bezüglich einer ersten leitfähig dotierten, aus einer polykristallinen Siliziumschicht bestehende Gateelektrode 7 selbstjustierend sind. Die Gateelektrode 7 ist mit Hilfe eines Gatedielektrikums 8 aus Oxid vom Kanal 5 getrennt. Die vorstehend erwähnte Selbstjustierung zwischen Gateelektrode 7 und den Source-/Drain-Gebieten 4 und 6 ist den Maskierungseffekten der Stapelstruktur zuzuschreiben, die aus der Gateelektrode 7, einer PAD-Oxidschicht 9, einer Abhebenitridschicht 11 und einer Photolackschicht 12 besteht. Die Ausbildung der Source und des Drain wird durch übliche Phosphor- oder Arsen-Implantationsstoffe bewerkstelligt. Es ist zu bemerken, daß für das vorliegende Ausführungsbeispiel der Feldeffekttransistor 2 von anderen Gebieten des Substrats 3 durch konventionell ausgebildete halbvertiefte Feldoxidbereiche 14 abgetrennt ist.
  • Um die in Fig. 1 gezeigte Fertigungsstufe zu erreichen, wird das im aktiven Gebiet 1 zwischen den Feldoxiden 14 so bearbeitet, daß das Substrat 3 mit einer Gateoxidschicht 8 von etwa 50 Nanometer, vorzugsweise durch thermische Oxidation des Substrats 3, abgedeckt wird. Anschließend wird eine erste Polysiliziumschicht bis auf eine Dicke von etwa 500 Nanometer chemisch aufgedampft. Die erste Polysiliziumschicht kann selbst leitend dotiert sein oder nach dem Abscheiden durch einen Blanket-Implantationsstoff oder durch Diffusion leitend dotiert werden. Die erste Polysiliziumschicht 7 wird dann zur Ausbildung einer dünnen PAD-Oxidschicht 9 von etwa 20 Nanometer oxidiert. Die PAD- Oxidschicht 9 dient als Spannungspuffer zwischen der nachfolgend abgeschiedenen Nitridschicht 11 und der Polysiliziumschicht 7.
  • Nach der Herstellung der PAD-Oxidschicht 9 wird über der Struktur eine relativ dicke Nitridschicht 11 ausgebildet, wobei die Nitridschicht 11 vorzugsweise bis auf eine nominelle Dicke von etwa 500 Nanometer unter Verwendung von SiH&sub4;- und NH&sub3;-Gasen in einer Kammer mit einer Temperatur von etwa 350ºC und einem Druck von etwa 200 Pa (1.5 Torr) für eine Zeitdauer von etwa 45 Minuten durch plasmagestützte chemische Dampfabscheidung niedergeschlagen wird. Die relativ dicke Abhebeschicht 11 kann Aluminium aufweisen, und zwar mit geeigneten nominellen Verfeinerungen in den nachfolgenden Prozeßschritten, um von den unterschieden der Materialien Gebrauch zu machen, während die grundlegenden Prozeßkennwerte beibehalten werden.
  • Nach dem Abscheiden der Nitridschicht 11 wird eine Photolackschicht 12 in relativ konventioneller Art aufgetragen und photolithographisch strukturiert, um ein Segment 12 zurückzubehalten. In Gegenwart des strukturierten Photolacks 12 werden die Nitrid-, die PAD- Oxid- und die Polysiliziumschichten nacheinander anisotropisch geätzt, und zwar indem zum Beispiel zuerst eine Ätzung mit SF&sub6; + O&sub2; oder NF&sub3; zur Strukturierung der Nitridschicht 11, eine kurze Ätzung unter Verwendung von Freon 116 (Freon stellt eine eingetragene Handelsmarke dar) zur Strukturierung der PAD-Oxidschicht 9 und eine Ätzung mit SF&sub6; + O&sub2; oder Cl&sub2;, um die Polysiliziumschicht 7 mit gleicher Ausdehnung festzulegen, verwendet wird. Falls anstelle des Nitrids jedoch Aluminium verwendet wird, wird zuerst ein geeignetes Aluminium-selektives Ätzmittel verwendet. Anschließend werden die übrigen in Fig. 1 gezeigten Elemente, nämlich die selbstjustierenden Source/Drain-Gebiete 4 und 6 mit Hilfe eines Implantationsstoffes 13 erzeugt. Zum Zwecke der Verdeutlichung könnte die Implantation die Verwendung von Arsenionen zur Folge haben, die mit einer Energie von 80 keV und einer Dosis von 5E15 Ionen pro Quadratzentimeter implantiert werden. Dadurch wird der in Fig. 1 gezeigte elementare Aufbau geschaffen.
  • Das zu dieser Erfindung gehörige Fertigungsverfahren wird, wie aus Fig. 2 der Zeichnungen ersichtlich, mit der Ausbildung einer durch plasmagestützte chemische Aufdampfung aufgetragene Oxidschicht über der Struktur in Fig. 1 fortgeführt, und zwar nach Ablösen des strukturierten Photolacks 12. Für die vorstehend beispielsweise spezifizierten Dicken der Polysiliziumschicht 7 und der Nitridschicht 11 wird das CVD-Oxid 16 vorzugsweise bis auf eine nominelle Dicke von etwa 650 Nanometer aufgetragen, wobei die Bedingungen und Abmessungen so gewählt werden, daß die Ausbildung eines Stufenprofils 17 mit zugehörigen unter elastischer Spannung stehenden Oxidbereichen 18 und 19 betont wird, die von den vertikal ausgerichteten Wänden der Nitridschicht 11 wegragen. Das Abscheiden der CVD-Oxidschicht 16 wird vorzugsweise unter Verwendung von SiH&sub4;-, N&sub2;O- und O&sub2;-Gasen in einer Kammer mit einer Temperatur von etwa 380ºC und einem Druck von etwa 147 Pa (1.1 Torr) für etwa 20 Minuten durchgeführt.
  • Die Fertigung schreitet dann mit dem selektiven Entfernen der unter elastischen Spannungen stehenden CVD-Oxidbereiche 18 und 19 fort. Beispielsweise können die bevorzugten Ätzcharakteristika von verdünnter Flußsäure zum Entfernen der unter Spannung stehenden, in Fig. 2 gezeigten CVD-Oxide 18 und 19 verwendet werden, um die in Fig. 3 gezeigte Struktur zu schaffen. Es ist zu bemerken, daß die Dicke und die Seitenwandneigung der Nitridschicht 11 das unter Spannung stehende Oxid auf beide Seiten der Nitridschicht 11 derart konzentriert, daß das CVD-Oxid, das über den Source-/Drain-Gebieten 4 und 6 verbleibt, spannungsfrei und relativ dick ist. Dadurch ist das Stufenprofil 17 auf die Nitridschicht 11 ausgerichtet, wobei die Schicht 11 selbst bezüglich der Polysilizium-Gateelektrode 7 ausgerichtet ist.
  • Darauffolgt ein Abheben des CVD-Oxidsegements 21 unter Verwendung eines Nitrid-selektiven isotropen Ätzmittels. Für die beschriebene Struktur kann dieser Abhebevorgang unter Verwendung einer siedenden Phosphorsäure über eine Zeitdauer von etwa 60 Minuten durchgeführt werden. Öffnungen 22 und 23, die nach dem Entfernen der unter Spannung stehenden Oxide 18 und 19 erhalten werden, legen die Nitridschicht 11 für das Nitridlösungsmittel frei, was in einem Abheben des CVD-Oxidsegments 21 resultiert. Die PAD-Oxidschicht 9 maskiert die Polysiliziumschicht 7 gegen das Nitridlösungsmittel, das während des Abhebevorganges verwendet wird. Die dünne PAd-Oxidschicht 9 wird anschließend unter Verwendung einer 50 : 1 verdünnten Flußsäure abgelöst, um die Polysilizium-I-Gateelektrode 7 freizusetzen.
  • Nach den Abhebe- und Gateelektrodenfreisetzungsvorgängen wird die Struktur vorzugsweise einem Oxidationsvorgang unterzogen, der, wie aus Fig. 4 ersichtlich, eine obere Feldeffekttransistor-Gateoxidschicht 24 bis auf eine nominelle Dicke von 50 Nanometer ausbildet. Vorzugsweise wird dies durchgeführt, indem das Substrat einer oxidierenden Umgebung aus trockenem O&sub2; bei einer Temperatur von etwa 950ºC und bei atmosphärischem Druck für eine Zeitdauer von etwa 50 Minuten ausgesetzt wird. Nach einer derartigen Oxidation wird die Oberfläche der Polysiliziumschicht 7 in ein Gateoxid oder ein anderes Dielektrikum eingeschlossen. Es ist gleichfalls möglich, das obere Feldeffekttransistor-Gateoxid 24 mit Hilfe einer chemischen Aufdampfung auszubilden, um dadurch ein Herausdiffundieren der Dotierungssubstanz aus der Polysilizium-Gateelektrode 7 zu verhindern.
  • Mit dem oberen Gateoxid 24 in der richtigen Lage wird eine zweite polykristalline Siliziumschicht 26 konform bis auf eine nominelle Dicke von 300 Nanometer abgeschieden. Vorzugsweise wird bei der Ausbildung der zweiten Polysiliziumschicht eine CVD-Abscheidung unter Verwendung von SiH&sub4; bei einer Temperatur von etwa 650ºC und einem Druck von 40 Pa (0.3 Torr) für eine Zeitdauer von etwa 30 Minuten durchgeführt, um die eigenleitende, undotierte Polysiliziumschicht 26 herzustellen. Falls erwünscht, kann die Polysiliziumschicht 26 einer Lichtdotierung ausgesetzt werden. An dieser Stelle ist es erwähnenswert, daß die konforme Natur der zweiten Polysiliziumschicht 26 eine Kontinuität in der Ausrichtung zwischen der Polysilizium- Gateelektrode 7 und dem nachfolgend ausgebildeten oberen Feldeffekttransistor-Kanal infolge der Selbstjustierung der Vertiefung sicherstellt, die durch die abgeschrägten Wände 27 und 28 im CVD-Oxid 16 definiert wird.
  • Auf die Ausbildung einer Polysilizium-II-Schicht 26 folgt der Reihe nach die Ausbildung einer Planarisierungsoxidschicht, die einzeln oder in Kombination mit einem darüberliegenden Planarisierungspolymer abgeschieden wird, um nach Abschluß eines Planarisierungsätzvorganges eine im wesentlichen ebene Fläche zu erhalten. Die Auswahl eines Oxids gegenüber anderen Planarisierungs- und Dotierungsstoffmaskierungsmaterialien steht in freiem Ermessen. Für die vorliegenden Zwecke stellt jedoch ein Oxid sowohl eine wirksame Implantationssperre gegen Dotierungsstoffe als auch ein gut beschriebenes Planarisierungsmaterial dar.
  • Vorzugsweise beginnt die Planarisierung zur Ausbildung der Oberfläche 31, wenn die CVD-Planarisierungsoxidschicht 29 bis auf eine nominelle Dicke von 300 Nanometer abgeschieden ist, woraufhin die Anwendung eines Photolack- Aufschleuderpolymers erfolgt, das bis zu einer nominellen Dicke von 1000 Nanometer aufgetragen wird, und ein Ätzen der beiden unter Verwendung bekannter 1 : 1-Ätztechniken folgt, um eine im wesentlichen ebene Oberfläche 31 zu erzeugen. Anschließend wird der Ätzvorgang unter Verwendung einer Plasmaätzzusammensetzung von CHF&sub3; und C&sub2;F&sub6; und anschließend SF&sub6; und O&sub2; weitergeführt, um die Materialien des Planarisierungsoxids 29 und der Polysilizium-II-Schicht 26 mit im wesentlichen gleichen Raten zu entfernen, bis die Oberfläche des CVD-Oxids 16 freigelegt ist. Die Endstruktur ist in Fig. 5 dargestellt, wobei das CVD-Oxid 16, ein Maskierungsrest 30 des Planarisierungsoxids 29 in der Vertiefung, die zuerst durch die Wände 27 und 28 des Oxids 16 definiert wurde, und eine Polysilizium-II-Schicht gezeigt werden, die symmetrisch um die Vertiefung und die Gateelektrode 7 strukturiert ist.
  • Der strukturierte Aufbau in Fig. 5 zeigt, wie man nun erkennen kann, eine selbstjustierende Anordnung eines unteren n-Kanal-Feldeffekttransistors 32, eine dazu ausgerichtete Polysilizium-Gateelektrode 7, ferner eine dazu strukturell ausgerichtete Vertiefung 27-28, in der eine Polysilizium-II-Schicht angeordnet ist, und schließlich in Ausrichtung zu allen vorstehenden eine Maskierungsoxidschicht 30. Der strukturierte Aufbau in Fig. 5 wird dann einer selektiven Dotierung bezüglich der Polysilizium-II-Schicht ausgesetzt, um die Source-/Drain- Gebiete 34 und 36 des oberen Feldeffekttransistors 33 auszubilden. Dieser Vorgang wird vorzugsweise unter Verwendung eines Bor ionen-Implantationsstoffes durchgeführt, der mit einer Energie von etwa 30 keV und einer Dosis von 2,5E15 Ionen pro Quadratzentimeter vorgesehen wird. Die durch das Restoxid 30 ausgebildete Maske stellt sicher, daß der Bor-Implantationsstoff die Source-/Drain-Gebiete 34 und 36 dotiert, die bezüglich der Gateelektrode 7 ausgerichtet sind, während der eigenleitende oder der sehr schwach dotierte Charakter des Polysiliziums-II im Kanal-Bereich 35 direkt über der Gateelektrode 7 beibehalten wird. Dadurch wird eine obere Feldeffekttransistorstruktur 33 mit Source-/Drain-Gebieten 34 und 36 und einem Kanal 35 ausgebildet, die bezüglich der Gateelektrode 7 selbstjustierend sind.
  • Abhängig von der Qualität, die für den oberen p-Kanal- Feldeffekttransistor 33 erwünscht ist, der gemäß dem Aufbau in Fig. 5 hergestellt ist, kann das Substrat lediglich bei einer nominellen Temperatur von 900ºC für eine Zeitperiode von etwa 15 Minuten getempert werden, um durch den Implantationsstoffinduzierte Defekte in den Source-/Drain- Gebieten zu beseitigen oder einer Rekristallisierung z. B. unter Verwendung von Laserenergie unterzogen werden, wobei die Rekristallisierung der Gebiete 34, 35 und 36 auch einem Tempern bzw. Ausheilen der Bor-dotierten Source-/Drain- Gebiete dienen würde. Ein oberer Feldeffekttransistor 33, der aus einem rekristallisierten Einzelkristall-Silizium hergestellt ist, zeigt bessere Leckstrom- und Verstärkungs- Kennwerte als sein getempertes Polysilizium-II-Gegenstück. Da eine Temperung oder Rekristallisierung auch eine Bordiffusion hervorruft, muß daher Sorge getragen werden, daß eine übermäßige Diffusion bis zu einem Ausmaß verhindert wird, bei dem eine unpassende Überlappung der Source-/Drain-Gebiete, und zwar 38 und 47 in Fig. 6, des oberen Transistors mit der Gateelektrode 7 hervorgerufen wird.
  • Nach Ausführung eines Rekristallisierungszyklus und der Metallisierung erhält man die in Fig. 6 gezeigte dreidimensionale integrierte Struktur. Wie gezeigt, wird die Polysilizium-I-Gateelektrode 7 zur Steuerung eines n- Kanal-Feldeffekttransistors 32 und eines p-Kanal- Feldeffekttransistors 33 verwendet, wobei die Kanäle beider Feldeffekttransistoren bezüglich der gemeinsamen Gateelektrode 7 selbstjustierend sind. Ferner ist im Hinblick auf die erzeugte Struktur festzustellen, daß das CVD-Oxid, das die Source-/Drain-Gebiete des p-Kanal- Feldeffekttransistors 33 und des n-Kanal- Feldeffekttransistors 32 trennt, relativ dick ist und somit die kapazitive Kopplung zwischen den n- und p-Kanal- Source-/Drain-Gebieten minimiert. Ferner ist zu bemerken, daß die endgültige Struktur relativ eben ist, was die Herstellung von Metallkontakten, wie z. B. bei 40, und von Metall-Mehrfachverbindungsschichten 37 erleichtert.
  • Nun wird die Aufmerksamkeit auf die Fig. 7 der Zeichnungen gerichtet, in der schematisch im Querschnitt ein integrierter Schaltungsaufbau gezeigt ist, der analog zu dem vorher in Fig. 2 gezeigten ist, jedoch unter Verwendung von Isolationstechniken mit Grabendielektrikum hergestellt wurde. Im einzelnen ist die Gegenwart von oxidgefüllten Gräben 39 und 41 festzustellen, die den aktiven Bereich definieren, in dem der n-Kanal-Feldeffekttransistor 42 angeordnet ist. Dies steht im Gegensatz zu der halbvertieften Struktur der in Fig. 2 gezeigten Feldoxide 14. Ferner sind unter Spannung stehende Oxidbereiche 43 und 44 einer CVD-Oxidschicht 45 ersichtlich, die von dem vertikalen Profil der relativ dicken Abhebe-Nitridschicht 11 wegragen, wobei die unter Spannung stehenden Oxide einem selektiven Ätzvorgang in der gleichen vorstehend beschriebenen Weise förderlich sind, um die Seitenwände der Nitridschicht 11 freizusetzen und dadurch ein Entfernen des hochliegenden CVD-Oxids 46 durch selektives Ätzen der Nitridschicht 11 zu erleichtern.
  • Beim Fortschreiten zu dem in Fig. 8 gezeigten Querschnittsaufbau schreitet die Fertigung in der vorstehend mit Bezug auf die Fig. 3, 4 und 5 beschriebenen Weise fort. Nach dieser Prozedur wird die Polysilizium-I- Gateelektrode 7 bearbeitet, um ein Gateoxid 52 für einen oberen Feldeffekttransistor auszubilden, und nachfolgend von einer konform abgeschiedenen Polysilizium-II-Schicht 48 abgedeckt, wie dies in Fig. 8 gezeigt ist. Es ist zu bemerken, daß die Kontur der Polysilizium-II-Schicht 48 dem CVD-Oxid 45 in die durch die schrägen Wände 49 und 51 definierte Vertiefung folgt. Die schrägen Wände 49 und 51 tragen zu den kombinierten Wirkungen des Abhebe-Nitrids 11 und der Selektivität bezüglich dem Ätzen der Spannungen aufweisenden CVD-Oxidbereiche 43 und 44 bei, die über dem spannungsfreien CVD-Oxid 45 liegen. Nach der Ausbildung der Polysiliziumschicht 48 wird das Substrat in der vorstehend beschriebenen Weise bearbeitet, um eine Planarisierungs- Oxidschicht 54 und irgendwelche notwendige darüberliegende Schichten auszubilden, um das ebene Entfernen des Planarisierungsoxids 54 bis zu dem Niveau 56 ermöglichen, das durch eine Oberfläche der Polysiliziumschicht 48 definiert ist, so daß in Selbstjustierung bezüglich der Polysilizium-I-Gateelektrode 7 ein Planarisierungs- Oxidbereich 53 beibehalten wird. Der Oxidbereich 53 wiederum dient als Maske während der nachfolgenden Diffusion oder Implantation von Dotierungsstoffen in die freigesetzten Bereiche der Polysilizium-II-Schicht 48, und zwar derart, daß nach der Diffusion oder Implantation die Polysilizium-II-Schicht 48 stark dotiert und leitend in den seitlichen Source-/Drain- und Verbindungsbereichen 57 und 58 ist, während sie im wesentlichen eigenleitend und undotiert im selbstjustierenden Kanalbereich 59 des oberen Feldeffekttransistors bleibt. Die Struktur wird dann getempert oder einer Laser-Rekristallisierung, wie vorstehend beschrieben, unterzogen.
  • Der in Fig. 9 schematisch dargestellte Querschnitt richtet die Aufmerksamkeit auf Fertigungsparameter, denen größte Bedeutung in der Praxis der vorliegenden Erfindung zukommt. Erstens muß die Dicke 61 des ersten Dielektrikums, ehemals Oxids, materiell größer als die Dicke der Gateelektrode 62 sein, um eine Vertiefungsabschrägung 63 sicherzustellen, die sowohl steil als auch ausreichend tief ist, so daß die nachfolgende Herstellung einer oberen Maske in der ausgebildeten Vertiefung möglich ist. Zweitens muß die Dicke 61 des Dielektrikums im Bezug zur Dicke der Abhebeschicht 64 passend sein, um seitlich angeordnete unter Spannungen stehende Bereiche 66 und 67 in dem Dielektrikum zu schaffen, wobei diese Bereiche durch eine Ätzselektivität gekennzeichnet sind. Letztlich muß die Zusammensetzung der Abhebeschicht 64 zum selektiven Entfernen durch Öffnungen geeignet sein, die in die Bereiche 66 und 67 der dielektrischen Schicht geätzt werden, um das selektive Entfernen der Abhebeschicht 64 in Gegenwart des Dielektrikums und der Gateelektrode 62 zu ermöglichen. Selbstverständlich ist es auch von Bedeutung, daß während der folgenden Bearbeitung ein selbstjustierender Maskierungsbereich durch Planarisierung ausgebildet wird und daß das Maskierungsmaterial, das in der Vertiefung zurückbehalten wurde, (wie Z. B. das Oxid 53 in Fig. 8) hinsichtlich Dicke und Zusammensetzung geeignet ist, eine Dotierungsstoffmaske während des Implantations- oder Diffusionsvorganges auszubilden, der zur Erzeugung der Source-/Drain-Gebiete des oberen Feldeffekttransistors verwendet wird.

Claims (9)

1. Verfahren zum Herstellen einer dreidimensionalen integrierten Schaltungsstruktur, die zwei Kanal-Bereiche aufweist, die auf eine gemeinsame Gateelektrode (7) ansprechen, das die Schritte umfaßt: Ausbilden einer dicken Abhebematerialschicht (11), die mit einer darunterliegenden Gateelektrode (7) gleiche Ausdehnung aufweist, über einem aktiven Gebiet eines Halbleitersubstrats und über einem ersten Kanal (5), der zwischen ersten Source-/Drain- Gebieten (4, 6) begrenzt ist, wobei die Abhebematerialschicht (11) und die Gateelektrode (7) zusammen Seitenwände an den Kanalenden ausbilden; Ausbilden einer ersten dielektrischen Schicht (16), die materiell dicker als die Gateelektrode (7) ist und eine akzentuierte Ätzbarkeit in die Seitenwände der Abhebematerialschicht (11) abdeckenden Gebieten (18, 19) aufweist, über der integrierten Schaltungsstruktur; selektives Ätzen des die Seitenwände der Abhebematerialschicht abdeckenden Materials (18, 19) der ersten dielektrischen Schicht zum Freisetzen des Abhebematerials (11); selektives Entfernen des Abhebematerials (11) und dem darüber ausgebildeten ersten Dielektrikum (21) zum Ausbilden einer Vertiefung in Übereinstimmung mit der Gateelektrode (7); Ausbilden einer konformen Schicht eines Halbleitermaterials (26) über der Struktur, um eine Vertiefung in Übereinstimmung mit der Gateelektrode (7) beizubehalten; Ausbilden eines Bereichs mit Dotierungsstoffmaskierungsmaterial (30) in der Vertiefung in Übereinstimmung mit der Gateelektrode (7); und Dotieren des Halbleitermaterials in Gegenwart des Bereichs mit Dotierungsstoffmaskierungsmaterial (30), um in der Halbleitermaterialschicht einen zweiten Kanal (35) unter dem Dotierungsstoffmaskierungsbereich (30) beizubehalten und zweite Source-/Drain-Gebiete (34, 36) außerhalb des Dotierungsstoffmaskierungsbereichs (30) auszubilden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste dielektrische Schicht (16) aus Siliziumdioxid besteht und unter Spannungen stehende Seitenwandbereiche aufweist.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß vor dem Schritt des Ausbildens einer konformen Schicht aus Halbleitermaterial (26) eine dielektrische Gateschicht (24) über der Gateelektrode (7) ausgebildet wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Abhebematerialschicht (11) ein Siliziumnitrid einschließt und die Gateelektrode (7) aus Polysilizium besteht.
5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß beim selektiven Ätzen des die Seitenwände abdeckenden Materials (16) der ersten dielektrischen Schicht ein isotropes Ätzen verwendet wird, das gegenüber spannungsfreiem Siliziumdioxid in hohem Maße unter Spannungen stehendes Siliziumdioxid bevorzugt.
6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die konforme Schicht aus Halbleitermaterial (26) aus undotiertem oder leicht dotiertem Polysilizium besteht.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß nach dem Schritt der Ausbildung einer konformen Schicht aus Halbleitermaterial (26) der Schritt der Rekristallisierung der konformen Schicht aus Halbleitermaterial (26) mit inbegriffen ist.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Schritt des Ausbildens eines Bereichs aus Dotierungsstoffmaskierungsmaterial (30) in Übereinstimmung mit der Gateelektrode (7) das Ausbilden einer Planarisierungsoxidschicht (29) und das Ätzen der Planarisierungsoxidschicht (29) bis auf die Ebene des Polysiliziums (26) einschließt.
9. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die konforme Schicht aus Halbleitermaterial (26) selektiv strukturiert und nach dem Dotierungsschritt mit einer Metallisierung durchverbunden wird.
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