DE3588129T2 - Verbesserungen von Verfahren zum Herstellen von Chips mit einer integrierten Schaltung und auf diese Art hergestellte Chips - Google Patents

Verbesserungen von Verfahren zum Herstellen von Chips mit einer integrierten Schaltung und auf diese Art hergestellte Chips

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Description

    Hintergrund der Erfindung 1. Gebiet der Erfindung
  • Die Erfindung betrifft allgemein das Gebiet von Verfahren zum Herstellen von MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistoren) oder allgemeiner integrierte Schaltungs-Chips mit Feldeffekttransistoren mit isoliertem Gate und dadurch hergestellte integrierte Schaltungs-Chips.
    • Beschreibung des Standes der Technik
  • Das Verfahren zum Herstellen eines integrierten Schaltungs-Chips mit MOSFETs oder IGFETs kann allgemein in zwei allgemeine Schrittfolgen unterteilt werden. Zuerst werden die aktiven Flächen auf dem Substrat durch Aufwachsen oder Ablagern einer Feldoxidisolierung in den Flächen des Substrats definiert, die die Flächen für die aktive Vorrichtung umgeben, d.h. die Flächen des Chips, auf denen die aktiven Komponenten, wie beispielsweise Transistoren, herzustellen sind. Diese aktiven Flächen werden von der Oxid-Isolierschicht freigelassen. Typischerweise wird ein Feldimplantat unter dem Feldoxid vorgesehen, um Oberflächeninversionsprobleme im Substrat zu eliminieren. Während des zweiten Teils der Halbleiterherstellung werden die Schaltkreiskomponenten, d.h. die Transistoren und andere Schaltkreiselemente, definiert, hergestellt und durch über dem Feldoxid abgelagerte Filmstreifen aus Metall oder Polysilizium miteinander verbunden.
  • Bei der ersten Folge sind zwei allgemeine Techniken verwendet worden, nämlich die Feldoxid- und die Implantierungsfolge. Bei einer Technik, die in einem Chip resultiert, der allgemein als "nicht isoplanar" beschrieben wird, bombardiert ein Ionenimplantat die obere Oberfläche, um ein Feldimplantat zu erzeugen, und eine Schicht aus Oxid wird über der gesamten oberen Oberfläche des Chips bei hoher Temperatur in Dampfatmosphäre aufgewachsen. Die Ionen, die dann, wenn das Substrat ein P-Typ-Substrat ist, typischerweise Bor sind, imprägnieren die gesamte obere Oberfläche des Substrats unter dem Oxid. Die aktiven Bereiche werden dann durch einen Photolack definiert, und das Oxid in den aktiven Bereichen wird entfernt. Dann wird ein Kompensationsimplantat, das zum Neutralisieren des Teils des Feldimplantats in den aktiven Flächen erforderlich ist, in der freigelegten oberen Oberfläche des Substrats abgelagert. Bei diesem Verfahren werden die Kanäle der IGFET-Transistoren eher im Substrat vergraben, als daß sie zur Oberfläche benachbart sind. Ein Oberflächenkanal-IGFET ist allgemein erstrebenswerter als ein IGFET mit vergrabenem Kanal. Weiterhin erstreckt sich das Feldimplantat deshalb, weil das Feldoxid bei hoher Temperatur aufgewachsen wird, während eines Aufwachsens des Feldoxids in das Substrat. Demgemäß werden die peripheren Flächen zwischen dem Feldimplantat und den Source- und Drain-Bereichen relativ groß, was in einer relativ hohen peripheren Sperrschichtkapazität zwischen den Seiten der Source- und Drain-Bereiche und dem Feldimplantat resultiert, was wiederum in einer langsameren Operation der Transistoren resultiert.
  • Als zweite allgemeine Technik zum Erzeugen des Feldoxids und des Implantats ist das sogenannte "Lokaloxid"- oder "LOCOS"-Verfahren entwickelt worden, welches eine signifikant planarere Vorrichtung zum Ergebnis hat als die andere Technik. Die Lokaloxid-Technik hat zum Ergebnis, daß die obere Oberfläche des Feldoxids auf der oder nahe derselben Ebene wie die Ebene des Substrats in den aktiven Bereichen ist. Bei der Lokaloxid-Technik wird die anfängliche Oxidschicht auf der gesamten Oberfläche des Substrats abgelagert, und eine Siliziumnitridschicht wird darüber abgelagert. Die aktiven Bereiche werden dann durch einen Photolack definiert, und das Siliziumnitrid in den Feldbereichen außerhalb der aktiven Bereiche wird entfernt. Das Feldimplantat wird dann durch Bombardieren der Chipoberfläche mit Borionen hergestellt, wie bei der nicht isoplanaren Technik; jedoch schirmen das Siliziumnitrid und der übrige Photolack bei der Lokaloxidationstechnik das Substrat gegenüber den Ionen ab, und so wird das Feldimplantat nur in den Feldbereichen außerhalb der aktiven Bereiche erzeugt. Der Chip wird dann in einer Dampfatmosphäre bei hoher Temperatur angeordnet, und die Oxidschicht wächst in den Feldbereichen, die nicht durch das Siliziumnitrid abgeschirmt sind, auf eine gewünschte Dikke für das Feldoxid. Dann werden der Photolack, das Nitrid und das anfängliche Oxid im aktiven Bereich entfernt.
  • Bei der Lokaloxidationstechnik wird eine Oberflächenkanalvorrichtung erzeugt, aber die Technik hat einige andere Nachteile. Ein erster ist der, daß, da das Feldoxid aus dem Silizium im Substrat aufgewachsen wird, die Dicke des Feldbereichs sich ausdehnt, während dies der aktive Bereich nicht tut. Demgemäß können kristalline Defekte im Substrat die Folge sein, was in einem Vorrichtungsausfall resultieren kann.
  • Weiterhin kann das Siliziumnitrid mit dem Siliziumsubstrat unter den Kanten des anfänglichen Oxids in den aktiven Bereichen reagieren, was in einem Effekt eines "weißen Bandes" resultiert. Bei jener Reaktion löst sich das Silizium in dem Nitridüberzug, und der Stickstoff daraus reagiert mit dem Silizium in dem Siliziumsubstrat entlang der Kanten der anfänglichen Oxidschicht. Um die gesamte anfängliche Oxidschicht herum zeigt das darunterliegende Substrat dann, wenn das Oxid entfernt wird, ein Siliziumnitridband um die Peripherie des Vorrichtungsbereichs, was wiederum in Fehlern beim Gate-Oxid resultieren kann, wie beispielsweise in Unterbrechungen bei reduzierten Spannungen. Weiterhin resultiert die beim Schritt des Aufwachsens des Feldoxids verwendete hohe Temperatur wie bei der nicht isoplanaren Technik in einem tieferen Feldimplantat, was wiederum in einem Anwachsen der peripheren Fläche zwischen dem Feldimplantat und den Source- und Drain-Bereichen resultiert, wodurch eine erhöhte periphere Sperrschichtkapazität dazwischen verursacht wird, was wiederum in einer langsameren Vorrichtungsoperation resultieren kann.
  • Schließlich resultiert das Aufwachsen des Feldoxids bei der Lokaloxidationstechnik auch in einer horizontalen Einschränkung des Feldoxids in den aktiven Bereich. Somit ist es bei diesem Verfahren schwierig, eine genaue Steuerung über die Breite der aktiven Vorrichtungsbereiche beizubehalten.
  • Nachdem die Gate-Oxidisolierung und die Gate-Elektrode auf der Oberfläche des Substrats ausgebildet sind, sind die Source- und Drain-Bereiche der aktiven Vorrichtungen ausgebildet und die Verbindungen abgelagert worden. Allgemein sind die Verbindungen Muster aus einem Film aus Polysilizium oder Metall, der auf dem Feldoxid abgelagert und in physikalischem und elektrischem Kontakt mit den Source- und Drain-Bereichen und den Verbindungsleitungen angeordnet ist. Es kann sich jedoch ein Problem ergeben, wenn Metall zum Ausbilden der Verbindungen verwendet wird, da Metall eine schlechte Stufenabdeckfähigkeit über scharfe Ecken hat, die vorhanden sein können. Daher ist es erstrebenswert, eine Vorrichtung zu haben, die so planar wie möglich ist, bevor der Metallfilm abgelagert wird. Da die oberste Oberfläche des Feldoxids allgemein auf einer viel höheren Ebene als beispielsweise die Oberfläche der Source- und Drain-Bereiche liegt, und zwar insbesondere bei einem nicht isoplanaren Chip, ist es offensichtlich, daß während der Ausbildung von Verbindungen Anschlußprobleme auftreten können.
  • Angesichts der einem Verbinden der Source- und Drain-Bereiche mit dem Metallverbindungsmuster über geneigten Oberflächen und über Ecken auf beispielsweise dem Feldoxid eigenen Probleme sind vom Erfinder dieser Erfindung Verfahren entwickelt worden, die in am 16. Juni 1983 eingereichten US-A-4 617 193 vom Anmelder der vorliegenden Anmeldung beispielhaft gezeigt sind, wobei ein Chip, nachdem die Source- und Drain-Bereiche und die Gate-Elektrode erzeugt sind, mit einer Isolierschicht bedeckt wird, die das Verbindungsmuster unterstützt. In der Isolierschicht werden Öffnungen zu den Source- und Drain-Bereichen und den Polysiliziumverbindungen geätzt und mit leitfähigem Material aufgefüllt. Dann wird das Metallverbindungsmuster ausgebildet. Wenn viele Verbindungsschichten erforderlich sind, wird das Verfahren wiederholt. Da jedoch die oberen Oberflächen der Polysiliziumverbindungen auf einer viel höheren Ebene als die obere Oberfläche der Source- und Drain-Bereiche liegen, legt das Ätzen die Polysiliziumverbindungen frei, bevor es die Source- und Drain-Bereiche freilegt, und die zum Freilegen der Source- und Drain-Bereiche erforderliche zusätzliche Zeit kann eine Beschädigung der Polysiliziumverbindungen zur Folge haben.
  • Beim Herstellen eines integrierten Schaltungs-Chips ist es oft notwendig, eine Aussparung in beispielsweise einem Dielektrikum, wie beispielsweise einer Oxidschicht, mit metallischem Leitungsmaterial aufzufüllen. Bei der vorgenannten US-A-4 617 193 ist eine Technik zum Durchführen dieser Operation beschrieben. Kurz gesagt wird ein Metallfilm durch die Oberfläche des Chips abgelagert. Die Tiefe des Films ist ausreichend, um wenigstens die Aussparung im Dielektrikum aufzufüllen und eine Aussparung in der oberen Oberfläche des Metallfilms zu lassen. Über dem Metallfilm wird ein Photolack-Überzug hinzugefügt, um die Aussparung im Metallfilm zu füllen und eine planare obere Oberfläche zu schaffen. Der Photolack-Überzug wird durch reaktive Ionenätztechniken geätzt, was den Photolack in der Aussparung im Metallfilm zurückläßt. Dann wird ein Metallätzen angewendet, das das Metall außerhalb der Aussparung entfernt. Dann wird der übrige Photolack entfernt, was das Metall in der Aussparung zurückläßt. Diese Technik ist allgemein beschränkt auf ein Auffüllen von Aussparungen mit Breiten von zehn Mikrometer oder weniger auf Chips, bei denen die Aussparungen einheitliche Breiten haben. Somit kann dann, wenn die Aussparungen signifikant unterschiedliche Breiten haben oder wenn sie Breiten haben, die größer als etwa zehn Mikrometer sind, das in der oben angegebenen Patentanmeldung beschriebene Verfahren kein zufriedenstellendes Auffüllen der Aussparungen bieten.
  • Das US-Patent 4,441,941 offenbart ein Verfahren zum Isolieren von Elementen unter Verwendung von Isoliermaterialien. Fig. 1(a) zeigt eine schematische Schnittansicht einer polykristallinen Siliziumschicht 3, die auf einer Oxidschicht 2 ausgebildet ist, die wiederum auf einem Siliziumsubstrat 1 ausgebildet ist. Als nächstes wird, wie es in den Fig. 1b und 1c gezeigt ist, eine Oxidationsmaske 4 auf der polykristallinen Siliziumschicht 3 ausgebildet, und dann findet eine Ionenimplantation unter Verwendung der Oxidationsmaske 4 statt, um eine Störstellenschicht, die als Kanalstopper 5 bekannt ist, im Substrat 1 mit demselben Leitfähigkeitstyp wie diesem auszubilden. Die polykristalline Siliziumschicht 3 wird dann, wie es in Fig. 1d gezeigt ist, selektiv oxidiert, um dicke Oxidschichten zum Isolieren der Elemente auszubilden. Wie es in den Fig. 1d und 1e gezeigt ist, werden die Oxidationsmaske 4 und dann sowohl die polykristalline Siliziumschicht 3 als auch die Oxidschicht 2 unterhalb der Maske 4 durch Trockenätzen entfernt.
  • In anderer Hinsicht offenbart die EP-A-0 090 318 ein Verfahren zum Herstellen integrierter Schaltungen mit Feldeffekttransistoren der Technologie mit Silizium-Gates. Diffundierte Bereiche werden durch eine aus Tantal-Silizid zusammengesetzte Schicht wenig widerstandsfähig gemacht und nach einer Polysiliziumebene und den Source/Drain-Zonen erzeugt wird. Die Tantal-Silizidschicht wird vor einem Erzeugen eines Isolieroxids durch selektive Ablagerung erzeugt.
    • Zusammenfassung der Erfindung
  • Die Erfindung zielt darauf ab, ein neues und verbessertes Verfahren zum Herstellen eines Metalloxid-Halbleiters oder allgemeiner eine integrierte Schaltung mit Feldeffekttransistor mit isoliertem Gate zu schaffen und eine dadurch erzeugte integrierte Schaltung zu schaffen.
  • Die Ziele der Erfindung werden durch das Verfahren des Anspruchs 1 erreicht.
  • Weitere Aufgaben der Erfindung werden durch das Verfahren gemäß den Unteransprüchen 2-16 erreicht.
  • Das neue Verfahren erzeugt eine nicht isoplanare Vorrichtung, die die Probleme eliminiert, die bei den Lokaloxidationstechniken auftreten, und erzeugt auch eine Oberflächenkanalvorrichtung, wobei das Problem gegenwärtiger isoplanarer Vorrichtungen eliminiert wird. Bei dem neuen Verfahren wird eine Isolierschicht, wie beispielsweise Siliziumdioxid oder "Oxid" mit der für das Feldoxid erforderlichen Dicke, über dem gesamten Substrat abgelagert.
  • Nachdem die aktiven Schaltungsvorrichtungen auf dem Substrat ausgebildet sind, erzeugt eine neue Folge von Verarbeitungsschritten eine relativ planare obere Chip- Oberfläche, um einen Kontakt zu einem Metallisierungsmuster zu erleichtern, das später abgelagert wird.
  • Gemäß einem Aspekt der Erfindung wird, da der Tiefenunterschied durch die Isolierschicht zu den Polysiliziumverbindungen und dem leitfähigen Material über den Source- und Drain-Bereichen durch das Vorsehen des leitfähigen Materials signifikant reduziert wird, die potentielle Beschädigung der Polysiliziumverbindungen während des Ätzverfahrens signifikant reduziert.
    • Kurze Beschreibung der Zeichnungen
  • Diese Erfindung ist in ihrer Besonderheit in den beigefügten Ansprüchen gezeigt. Die obigen und weitere Vorteile dieser Erfindung können durch Bezugnahme auf die folgende detaillierte Beschreibung in Zusammenhang mit den beigefügten Zeichnungen besser verstanden werden, wobei:
  • Fig. 1A bis 1L Querschnittsansichten eines integrierten Schaltungs-Chips in verschiedenen Stufen des erfinderischen Herstellungsverfahrens sind, die nützlich beim Verstehen des Verfahrens und des gemäß der Erfindung hergestellten integrierten Schaltungs- Chips sind; und
  • Fig. 2A bis 2F Querschnittsansichten sind, die ein Verfahren zum Füllen einer Aussparung mit einem Metall detaillierter zeigen.
    • Detaillierte Beschreibung eines veranschaulichenden Ausführungsbeispiels
  • Unter Bezugnahme auf die Figuren stellen die Fig. 1A bis 1F die Verarbeitungsschritte dar, in denen die aktiven Vorrichtungsbereiche definiert werden, und die Fig. 1G bis 1K definieren nachfolgende Verarbeitungsschritte, in denen die aktiven Schaltungsvorrichtungen wie beispielsweise Feldeffekttransistoren mit isoliertem Gate (IGFETs) ausgebildet werden, wobei eine planare Chip-Oberfläche geschaffen wird.
  • Gemäß Fig. 1A und gemäß einem Aspekt der Erfindung wird ein Substrat 10 mit einer Basisschicht 12 aus Isoliermaterial, wie beispielsweise Siliziumdioxid oder "Oxid", und einer zweiten Schicht 14 aus Polysilizium auf herkömmliche Weise bedeckt. Die Dicke der Oxidschicht 12 entspricht der gewünschten Dicke des Feldoxids für den Chip. Die obere Oberfläche des Polysiliziums 14 wird dann mit einer Schicht aus Photolack überzogen, die auf herkömmliche Weise maskiert und entwickelt wird, um eine Photolackschicht 16 zurückzulassen, die die aktiven Bereiche des Substrats überdeckt, d.h. die Flächen, in denen in späteren Verarbeitungsschritten die aktiven Vorrichtungen wie beispielsweise IGFETs ausgebildet werden.
  • In Fig. 1B werden die Teile der Polysiliziumschicht 14, die nicht durch Photolack 16 überdeckt sind, unter Verwendung eines gerichteten reaktiven Ionenätzens entfernt, was in der Ausbildung von Aussparungen 18 resultiert, die durch die Seitenwände 15 der Polysiliziumschicht und der oberen Oberfläche der Oxidschicht 12 definiert sind. Mit dem Photolack 16 und dem Polysilizium 14 als Maske zum Abschirmen der aktiven Vorrichtungsbereiche werden Feldimplantate 20 durch die Oxidschicht 12 erzeugt. Die Aussparungen 18 werden dann mit einem Metallfilm 22 (Fig. 1C) gefüllt und die übrigen Teile der Photolackschicht 16 werden entfernt. Für diese Operation kann das unten in Verbindung mit den Fig. 2A bis 2F beschriebene Verfahren verwendet werden. Wenn jenes Verfahren verwendet wird, wird der oben in Verbindung mit Fig. 1B angegebene Schrittdes reaktiven Ionenätzen derart konditioniert, daß er einen Überhang 24 des Photolacks 16 über den übrigen Teil der Polysiliziumschicht 15 erzeugt. Der Zweck des Überhangs wird unten in Verbindung mit den Fig. 2A bis 2F erklärt.
  • Nachdem der Metallfilm 22 hinzugefügt ist und die übrigen Teile der Photolackschicht 16 entfernt sind (Fig. 1C), wird die übrige Polysiliziumschicht 14 entfernt (Fig. 1D). Bei einem spezifischen Ausführungsbeispiel der Erfindung wird eine Lösung aus Salpetersäure, Wasser und Hydrofluorsäure in einem Verhältnis von 50 : 3 : 1 verwendet, um die Polysiliziumschicht 14 ohne ernsthaftes Ätzen der darunterliegenden Oxidschicht 12 zu entfernen. Die Metallschichten 22 werden dann als Masken verwendet, durch die ein gerichtetes reaktives Ionenätzen die Teile der Oxidschicht 12 in den aktiven Vorrichtungsbereichen entfernt, die allgemein mit 26 bezeichnet sind (siehe Fig. 1E). Dann werden die Metallschichten 22 entfernt (Fig. 1F), was das Substrat 10 zurückläßt, wobei das Feldoxid 12 und das Feldimplantat 20 die aktiven Vorrichtungsbereiche 26 begrenzen und definieren.
  • Es kann in Verbindung mit den Fig. 1A bis 1F gesehen werden, daß die Photolackschicht 16 (Fig. 1A) nach der Entwicklung und Entfernung des Teils der Photolackschicht in den Feldbereichen die aktiven Vorrichtungen definiert und in den nachfolgenden Verarbeitungsschritten dazu verwendet wird, zu ermöglichen, daß das Feldimplantat (Fig. 1B) nur im Feldbereich erzeugt wird. Die Photolackschicht 16 wird dann dazu verwendet, eine metallische Maske bereitzustellen, was zuläßt, daß das Oxid in den aktiven Vorrichtungsbereichen entfernt wird. Die verschiedenen Schichten der Photolack-, der Polysilizium- und der Metallverarbeitung erzeugen durch die Verarbeitungsschritte selbstausgerichtete Masken, wodurch die Möglichkeit eines Fehlers aufgrund einer Fehlausrichtung von von außen hinzugefügten Masken bei den nachfolgenden Verarbeitungsschritten reduziert wird.
  • Weiterhin ist, da die Photolack- und Polysilizium-Schichten den aktiven Vorrichtungsbereich während der Feldimplantierung abschirmen, kein Kompensationsimplantat in der Vorrichtung erforderlich, die gemäß dem in den Fig. 1A bis 1F gezeigten Verfahren hergestellt wird. Die resultierende Vorrichtung ist somit, ungleich den früheren Vorrichtungen, die gemäß den nicht isoplanaren Techniken hergestellt werden, eine Oberflächenkanalvorrichtung.
  • Zusätzlich vermeidet das Verfahren, da es kein Aufwachsen des Feldoxids erfordert, wie es bei der Lokaloxidationstechnik der Fall ist, bei jener Technik auftretende Probleme einschließlich der Kristalldeformierung und der Defekte eines "weißen Bandes".
  • Nun wird unter Bezugnahme auf die Fig. 1G bis 1K ein Verfahren zum Erzeugen eines Chips mit einer relativ planaren oberen Oberfläche beschrieben. Fig. 1G stellt einen aktiven Vorrichtungsbereich 26 auf einem integrierten Schaltungs-Chip mit einem Substrat 10, dem Feldoxid 12 und den Feldimplantaten 20 dar. Eine dünne Isolierschicht 30 aus vorzugsweise Siliziumdioxid wird auf herkömmliche Weise über der Oberfläche des Substrats 10 in der durch die Seitenwände 13 zwischen den relativ dicken Feldoxidsegmenten definierten Aussparung abgelagert. Ein Streifen aus Polysilizium wird auf der obersten Oberfläche der Oxidschicht 30 abgelagert, um eine Gate-Elektrode 32 zu bilden. Gleichzeitig werden Polysiliziumstreifen 34 und 36 auf der obersten Oberfläche des Feldoxids 12 als Verbindungsleitungen erzeugt. Die obere Oberfläche 33 der Gate-Elektrode 32 liegt auf etwa derselben Ebene wie die obere Oberfläche 35 des Feldoxids 12. Nachdem die Gate- Elektrode 32 ausgebildet ist, werden Implantate auf herkömmliche Weise als Source- und Drain-Bereiche 38 und 40 ausgebildet.
  • Die in den Fig. 1H und 1I gezeigten Schritte werden dann dazu verwendet, Isolierschichten an den vertikalen Seitenwänden der Gate-Elektrode 32 vorzusehen. Die Oberfläche des Chips wird zuerst mit einer Schicht 42 aus Isoliermaterial wie beispielsweise Siliziumdioxid bedeckt, welche durch ein reaktives Ionenätzen weggeätzt wird, was eine Isolierschicht 44 an jeder vertikalen Oberfläche zurückläßt (siehe Fig. 1I). Somit haben die vertikalen Seitenwände der Gate-Elektrode 32 Isolierschichten 44, die sich etwas nach außen und über die Source- und Drain-Implantate 38 und 40 erstrecken. Gleichermaßen bedecken die Isolierschichten 44 die vertikalen Seitenwände des Feldoxids 12, welche sich über die Source- und Drain- Bereiche 38 und 40 erstrecken, und die Seitenwände der Verbindungsleitungen 34 und 36 werden mit Oxidschichten 44 bedeckt, die sich ebenso nach außen und über Teile des Feldoxids 12 erstrecken.
  • In bezug auf die Fig. 1I ist zu beachten, daß die oberen Oberflächen der Source- und Drain-Bereiche 38 und 40, die der oberen Oberfläche des Substrats 10 entsprechen, vor dem Hinzufügen des Feldoxids 12 und der Gate-Elektrode 32 auf einer viel niedrigeren Ebene als die obere Oberfläche der Gate-Elektrode 32 und des Feldoxids liegen. Die Oxidschichten 44, die die Seitenwände der Gate-Elektrode 32 und des Feldoxids 12 bedecken, definieren dann Aussparungen 46, die mit Schichten 48 und 50 aus leitfähigem Material gefüllt werden (siehe Fig. 1J), so daß die obersten Ebenen der Schichten in etwa auf derselben Ebene wie die oberen Oberfläche 33 der Gate-Elektrode 32 und der oberen Oberfläche 35 des Feldoxids 12 liegen. Vorzugsweise wird Wolframsilizid als leitfähiges Material verwendet, um mögliche Probleme eines Durchstoßens der flachen Source- und Drain-Bereiche zum Substrat 10 zu vermeiden. Das zum Ablagern leitfähiger Schichten 48 und 50 verwendete Verfahren ist vorzugsweise das in der vorgenannten US- Patentanmeldung 505,046 beschriebene Verfahren.
  • Als nächstes wird der Chip mit einer Schicht 52 aus Phospho-Silikat-Glas oder Boro-Phospho-Silikat-Glas bedeckt (Fig. 1K), die dann wieder fließfähig gemacht wird, um eine relativ planare obere Oberfläche zu bilden (Fig. 1L). Es wird angenommen, daß die Unterschiede bezüglich der Dicken des Glases über den Polysiliziumverbindungen 34 und 36 im Feldbereich, der durch das Feldoxid 12 und die Metallschichten 48 und 50 im Vorrichtungsbereich 26 definiert ist, im Vergleich mit dem Stand der Technik signifikant reduziert sind, bei dem die Metallschichten nicht vorgesehen waren. Somit werden die Polysiliziumverbindungen dann, wenn die Öffnungen durch die Glasschicht 52 zu den Polysiliziumverbindungen und den Metallschichten ausgebildet werden, durch das Ätzverfahren nicht signifikant beschädigt.
  • Dieser Aspekt der Erfindung bietet einige andere Vorteile. Ein Vorsehen von Isolierschichten 44 an den Seitenwänden der Gate-Elektrode 32 läßt zu, daß eine Struktur mit "leicht dotiertem Drain" oder eine "LDD"-Struktur auf einfache Weise erreicht wird. Bei der Struktur wird der Teil des Drain-Bereichs, der sich unter den Oxidisolierschichten 44 an der Seitenwand der Gate-Elektrode 32 erstreckt, relativ leicht dotiert, was wiederum die Möglichkeit reduziert, daß sich Elektronen in das Gate- Oxid 30 bewegen und dort bleiben. Die Bewegung der Elektroden in das Gate-Oxid 30 kann eine Operation des Transistors durch Abschirmen des Kanalbereichs im Substrat unter der Oxidschicht gegenüber dem elektrischen Feld der Gate-Elektrode verschlechtern.
  • Weiterhin wird angenommen, daß das Auffüllen der gesamten Aussparungen 46 (Fig. 1I) mit leitfähigen Schichten 48 und 50 den Eingangs- und Ausgangswiderstand des Sourceanschlusses und des Drainanschlusses des Transistors reduziert. Zusätzlich erlaubt das Verwenden der leitfähigen Schichten 48 und 50 und der Oxidschichten 44 an den Seitenwänden des Feldoxids 12 die Eliminierung der Kontaktumgebung, und so können die Transistoren kleiner gemacht werden, und sie stellt sicher, daß das Wolframsilizid der Schichten 48 und 50 adäquat vom Feldbereich getrennt wird, so daß ein Durchstoßen vermieden wird. Die leitfähigen Schichten 48 und 50 und die Isolierschichten 44 an den Seitenwänden der Feldoxidschicht 12 erlauben auch, daß ein selbstausgerichtetes Kontaktschema zum Verbinden mit dem Verbindungsmuster (nicht gezeigt) verwendet wird, das auf der Isolierschicht 52 abgelagert ist; d.h. diese Elemente lassen zu, daß die Öffnungen durch die Isolierschicht 52 etwas aus der Mitte der Source- und Drain-Bereiche versetzt wird und noch einen guten Kontakt erreichen und Durchstoßprobleme adäquat vermeiden.
  • Wie es oben angegeben ist, kann das in Verbindung mit den Fig. 2A bis 2F beschriebene Verfahren beim Auffüllen der Aussparungen 18 verwendet werden (Fig. 1B). Dieses Verfahren ist Gegenstand der Patentanmeldung EP-A-0 392 642.
  • Unter Bezugnahme auf die Figuren zeigt Fig. 2A einen integrierten Schaltungs-Chip mit einem Substrat 100, das durch eine Photolackschicht 102 bedeckt ist. Eine allgemein mit 104 bezeichnete Öffnung ist in der Photolackschicht auf herkömmliche Weise definiert worden, und eine im Substrat 100 gebildete Aussparung 106 wird durch Seitenwände 107 definiert. Der Photolack hat somit eine Seitenwand 103, die die Peripherie der Öffnung 104 definiert. Die Aussparung wird mittels eines gerichteten reaktiven Ionenätzens definiert, um einen Überhang 108 des Photolacks 102 über die die Aussparung 106 definierenden Seitenwände 107 zu erzeugen.
  • Dann wird das Metall, von dem gewünscht wird, daß es die Aussparung 106 füllt, über der Oberfläche des Chips bis zu einer Tiefe kaltgesputtert, die dazu ausreicht, die Aussparung 106 zu füllen (siehe Fig. 2B). Die Tiefe des Metallfilms 112 über dem Photolack 102 ist etwa dieselbe wie die Tiefe in der Aussparung. Nahe dem Überhang, wie er in Fig. 2B gezeigt ist, krümmt sich das die Photolackschicht bedeckende Metall um die Ecke, die durch die Seitenwand 103 und die oberste Oberfläche der Photolackschicht 102 definiert ist. Aufgrund der begrenzten Tiefe des Metallfilms und des Vorhandenseins des Überhangs 108 gibt es eine leichte Konkavität in der Oberfläche des Films 110 in der Aussparung unter dem Überhang, und so gelangt der den Photolack bedeckende Metallfilm nicht in Kontakt mit seinem Metallfilm in der Aussparung.
  • Die gesamte Oberfläche des Chips wird dann mit einer zweiten Photolackschicht 114 bedeckt (Fig. 2C). In dem Bereich der Aussparung 106 zeigt die obere Oberfläche der zweiten Photolackschicht eine leichte Konkavität, so daß sie in dem Bereich nahe der Seitenwand 103, die die Peripherie der Öffnung 104 definiert, allgemein dünner als im Rest des Chips ist. Unter Verwendung eines reaktiven Ionenätzens wird ein Teil der Oberfläche des Photolacks 114 entfernt, um die Ecke des Metallfilms 112 benachbart zur Peripherie der Öffnung 104 in der Photolackschicht 102 freizulegen (Fig. 2D). Dann wird ein Naßmetallätzen angewendet, das die freigelegten Teile der Metallschicht 112 ausreichend ätzt, um die darunterliegende Photolackschicht 102 freizulegen (Fig. 2E). Da die Metallschicht 110 in der Aussparung durch den übrigen Photolack 114 bedeckt ist und vor dem Naßmetallätzen durch die Photolackschicht 114 und den Überhang 108 geschützt wird, wird die Metallschicht 110 durch das Naßmetallätzen nicht beschädigt. Schließlich wird die Photolackschicht 102 auf herkömmliche Weise entfernt, wobei die Metallschicht 112 und die Photolackschicht 114 darüber mitgenommen werden. Gleichzeitig wird auch die Photolackschicht 114 über der Metallschicht 110 entfernt, was in der in Fig. 2F gezeigten Konfiguration resultiert.
  • Die vorangehende Beschreibung ist auf spezifische Ausführungsbeispiele der verschiedenen Aspekte der Erfindung beschränkt. Es wird jedoch klar, daß die Erfindung in bezug auf integrierte Schaltungs-Chips mit einem anderen Grundaufbau, als es in der Beschreibung offenbart ist, unter Erreichung einiger oder aller Vorteile der Erfindung in die Praxis umgesetzt werden kann.

Claims (16)

1. Verfahren zum Bilden einer integrierten Schaltung auf einem Halbleitersubstrat (10) eines ersten Leitfähigkeitstyps, das folgende Schritte aufweist:
A. Ablagern einer Isolierschicht (12) auf einer Oberfläche des Substrats (10) und darauffolgendes Ablagern einer zweiten Schicht (14) auf der Isolierschicht (12);
B. Maskieren der aktiven Vorrichtungsbereiche (26) und Entfernen des nicht maskierten Teils der zweiten Schicht zum Erzeugen von Fenstern (18) in der zweiten Schicht, wo Feldbereiche auszubilden sind;
C. Dotieren der Oberfläche des Substrats in den Feldbereichen mit einem Implantat mit dem ersten Leitfähigkeitstyp zum Erzeugen eines Feldimplantats (20);
D. Ablagern eines maskierenden Materials in den Fenstern (18) in der zweiten Schicht zum Erzeugen einer die Feldbereiche abdeckende Maske (22);
E. Entfernen der zweiten Schicht (14) und der Isolierschicht (12) in den nicht durch die Maske (22) abgedeckten Bereichen, um dadurch die Oberfläche des Substrats (10) in den aktiven Vorrichtungsbereichen (26) freizulegen, wobei der übrige Teil der Isolierschicht (12) die Feldisolierschicht umfaßt; und
F. Entfernen des maskierenden Materials (22) von der Feldisolierschicht;
wodurch eine Feldisolierschicht auf dem Substrat und ein Feldimplantat im Substrat geschaffen wird.
2. Verfahren nach Anspruch 1, wobei die aktiven Vorrichtungsbereiche (26) durch folgende Schritte definiert werden:
A. Ablagern einer Photolackschicht (16) über der Oberfläche der zweiten Schicht (14), Freilegen der Photolackschicht (16) in einem Muster, das die Feldbereiche und die aktiven Vorrichtungsbereiche (26) definiert, und Entfernen der Teile der Photolackschicht (16) in den Feldbereichen;
B. Ätzen der zweiten Schicht (14) in den Feldbereichen, die nicht durch die Photolackschicht (16) bedeckt sind, um die Fenster (18) in der zweiten Schicht (14) zu erzeugen.
3. Verfahren nach Anspruch 2, wobei der Schritt des Ätzens (B) ein reaktives Ionenätzen ist.
4. Verfahren nach Anspruch 1, wobei der Schritt zum Erzeugen von Fenstern Fenster (106) erzeugt, bei denen die Photolackschicht (102) einen Überhang (108) über der zweiten Schicht (100) bildet, und der Schritt zum Ablagern des maskierenden Materials (D) folgende Schritte aufweist:
A. Kaltsputtern einer Metallschicht über dem Fenster (106) und der Oberfläche der Photolackschicht (102), wobei das Metall in einer Schicht im Fenster (106) abgelagert wird und die Oberfläche und eine Seitenwand (103) des Überhangs (108) des Photolacks bedeckt, wobei das Metall (112) auf dem Photolack (102) von der Metallschicht (110) im Fenster (106) getrennt ist;
B. Bedecken der gesamten oberen Oberfläche der Struktur mit einem zweiten maskierenden Material (114) bis zu einer dazu ausreichenden Tiefe, sicherzustellen, daß es über dem Fenster (106) eine Vertiefung gibt;
C. Ätzen der Schicht des zweiten maskierenden Materials (114), um den Teil der Metallschicht (112) über der Kante der Photolackschicht (102) freizulegen;
D. Ätzen des freigelegten Metalls (112), um die Kante der Photolackschicht (102) freizulegen;
E. Entfernen der Photolackschicht (102), um dadurch das zweite maskierende Material (114) und die Metallschichten (112) darüber zu entfernen; und
F. Entfernen der zweiten maskierenden Schicht (114), über der Metallschicht (110) im Fenster (106).
5. Verfahren nach Anspruch 4, wobei das zweite maskierende Material ein Photolack ist, so daß der Schritt (E) zum Entfernen des Photolacks und der Schritt (F) zum Entfernen der zweiten maskierenden Schicht zusammen auftreten.
6. Verfahren nach Anspruch 1, wobei die zweite Schicht (14) Polysilizium ist und die Isolierschicht (12) Siliziumdioxid ist, und wobei der Schritt (E) zum Freilegen des Substrats folgende Schritte aufweist:
A. Anwenden einer Mischung aus Salpetersäure, Wasser und Hydrofluorsäure zum Entfernen des Rests der zweiten Schicht (14); und
B. Anwenden eines reaktiven Ionenätzens zum Entfernen des freigelegten Siliziumdioxids.
7. Verfahren nach Anspruch 1, das weiterhin folgendes aufweist:
A. Erzeugen von aktiven Vorrichtungen in den aktiven Vorrichtungsbereichen (26), die durch Öffnungen in der Feldisolierschicht definiert sind, wobei die Gate-Elekiroden (32) der aktiven Vorrichtungen obere Oberflächen (33) und seitliche Oberflächen (32) haben, wobei die oberen Oberflächen der Gate- Elektroden (32) der aktiven Vorrichtungen auf der Ebene der oberen Oberfläche (35) der Feldisolierschicht liegen;
B. Erzeugen einer Seitenwand-Isolierschicht (44) an der seitlichen Oberfläche der Gate-Elektroden (32), wobei die Isolierschicht der seitlichen Oberfläche und die Seitenwände der Feldisolierschicht Fenster (46) definieren; und
C. Ablagern leitfähigen Materials (48, 50) in den Fenstern (46), wobei die oberen Oberflächen des leitfähigen Materials in den Fenstern (46) auf der Ebene der oberen Oberfläche der Feldisolierschicht liegen.
8. Verfahren nach Anspruch 7, das weiterhin folgende Schritte aufweist:
Bedecken der gesamten Oberfläche der Struktur mit einer Schicht aus Isoliermaterial (52); und
erneutes Fließendmachen der Schicht aus Isoliermaterial (52), um eine planare obere Oberfläche zu bilden.
9. Verfahren nach Anspruch 8, wobei die bedeckende Isolierschicht Phosphosilikat-Glas ist.
10. Verfahren nach Anspruch 8, wobei die bedeckende Isolierschicht Boro- Phosphosilikat-Glas ist.
11. Verfahren nach Anspruch 7, wobei der Schritt (A) zum Erzeugen der aktiven Vorrichtung folgende Schritte enthält:
A. Ablagern einer Gate-Isolierschicht (30) über den aktiven Vorrichtungsbereichen (26);
B. Bilden von Gate-Elektroden (32) auf der Gate-Isolierschicht (30);
C. Verwenden der Feldisolierschicht und der Gate-Elektroden (32) als Masken, Implantieren von Source- und Drain-Bereichen (38, 40), um Bereiche eines zweiten Leitfähigkeitstyps zu bilden; und
D. Verwenden der Feldisolierschicht und der Gate-Elektroden als Masken, Entfernen der Gate-Isolierschicht (30) in den Source- und Drain- Bereichen, wobei die Gate-Isolierschicht unter den Gate-Elektroden zurückbleibt.
12. Verfahren nach Anspruch 11, das weiterhin den Schritt zum Erzeugen von Source- und Drain-Leistungsanschlüssen (34, 36) auf der Feldisolierschicht aufweist.
13. Verfahren nach Anspruch 7, wobei der Schritt (B) zum Erzeugen der Isolierschicht an den seitlichen Oberflächen folgende Schritte enthält:
A. Bedecken der oberen Oberfläche der Struktur mit einer Isolierschicht (42); und
B. ausreichendes Ätzen der Isolierschicht (42) zum Freilegen der oberen Oberflächen der aktiven Vorrichtung und der Feldisolierschicht.
14. Verfahren nach Anspruch 13, wobei die Isolierschichtan den seitlichen Oberflächen Siliziumdioxid ist, das unter Verwendung einer chemischen Dampfabscheidung abgelagert wird.
15. Verfahren nach Anspruch 14, wobei der Ätzschritt unter Verwendung eines gerichteten reaktiven Ionenätzens durchgeführt wird.
16. Verfahren nach Anspruch 7, wobei der Schritt (C) zum Ablagern leitfähigen Materials folgende Schritte aufweist:
A. Ablagern einer Schicht leitfähigen Materials (48, 50) in den Fenstern (46), wobei die Schicht aus leitfähigem Material in den Bereichen der aktiven Vorrichtung im wesentlichen planar ist; und
B. Ätzen des leitfähigen Materials (48, 50), um leitfähiges Material in den Fenstern (46) zu lassen, so daß die oberen Oberflächen des leitfähigen Materials auf der Ebene der oberen Oberflächen der Gate-Elektroden (32) und der Feldisolierschicht liegen.
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